JPH07142283A - コンデンサ及びこれを用いた実装構造 - Google Patents
コンデンサ及びこれを用いた実装構造Info
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- JPH07142283A JPH07142283A JP28822193A JP28822193A JPH07142283A JP H07142283 A JPH07142283 A JP H07142283A JP 28822193 A JP28822193 A JP 28822193A JP 28822193 A JP28822193 A JP 28822193A JP H07142283 A JPH07142283 A JP H07142283A
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Abstract
(57)【要約】
【目的】 本発明はチップ搭載回路基板に実装されるコ
ンデンサに関し、基板の実装密度の向上を図ることを目
的とする。 【構成】 パッケージ２２内で高誘電体セラミック２３
を介在させて第１及び第２の内蔵電極２４，２５を対応
して形成する。そして、第１の内蔵電極２４のみに導通
する第１の表面電極２６をパッケージ２２の両面に表出
させ、第２の内蔵電極２５のみに導通する第２の表面電
極２７をパッケージ２２の両面に表出させる構成とす
る。
ンデンサに関し、基板の実装密度の向上を図ることを目
的とする。 【構成】 パッケージ２２内で高誘電体セラミック２３
を介在させて第１及び第２の内蔵電極２４，２５を対応
して形成する。そして、第１の内蔵電極２４のみに導通
する第１の表面電極２６をパッケージ２２の両面に表出
させ、第２の内蔵電極２５のみに導通する第２の表面電
極２７をパッケージ２２の両面に表出させる構成とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、チップ搭載回路基板に
実装されるコンデンサに関する。
実装されるコンデンサに関する。
【０００２】近年、ＩＣや電子部品のチップを搭載する
回路基板においては、ＩＣチップへの電源ノイズを軽減
するためにチップコンデンサが搭載される。一方、電子
機器の小型化、高機能化により回路基板の実装密度の向
上が要求されている。
回路基板においては、ＩＣチップへの電源ノイズを軽減
するためにチップコンデンサが搭載される。一方、電子
機器の小型化、高機能化により回路基板の実装密度の向
上が要求されている。
【０００３】
【従来の技術】図４に、従来のチップコンデンサの説明
図を示す。図４（Ａ）は実装されたチップコンデンサの
断面構成図であり、図４（Ｂ）はチップ搭載回路基板の
部分平面図である。
図を示す。図４（Ａ）は実装されたチップコンデンサの
断面構成図であり、図４（Ｂ）はチップ搭載回路基板の
部分平面図である。
【０００４】図４（Ａ）において、チップコンデンサ１
１は、その両端に端子１２a ，１２ b が形成されてお
り、回路基板１３に対して接着剤１４により固定される
と共に、対応する電極パッド１５a ，１５b にはんだ１
６により接続固定される。
１は、その両端に端子１２a ，１２ b が形成されてお
り、回路基板１３に対して接着剤１４により固定される
と共に、対応する電極パッド１５a ，１５b にはんだ１
６により接続固定される。
【０００５】チップコンデンサ１１は、高誘電体セラミ
ック１７内で内蔵電極膜１８a ，１８b を交互に積層さ
せ、セラミック１９でパッケージされたものである。
ック１７内で内蔵電極膜１８a ，１８b を交互に積層さ
せ、セラミック１９でパッケージされたものである。
【０００６】また、図４（Ｂ）において、上述のチップ
コンデンサ１１が電源ノイズ低減のために回路基板１３
に搭載されたＩＣベアチップ２０の周辺に適宜配置され
る。このＩＣベアチップ２０は、チップ上のパッド２０
a と回路基板１３上の電極パッド１３a とで例えばワイ
ヤボンディングされる。
コンデンサ１１が電源ノイズ低減のために回路基板１３
に搭載されたＩＣベアチップ２０の周辺に適宜配置され
る。このＩＣベアチップ２０は、チップ上のパッド２０
a と回路基板１３上の電極パッド１３a とで例えばワイ
ヤボンディングされる。
【０００７】
【発明が解決しようとする課題】しかし、図４に示すよ
うに、チップコンデンサ１１は、回路基板１３上に形成
された電極パッド１５a ，１５b に対応して水平に実装
されることから、回路基板１３の表面においてチップコ
ンデンサ１１の平面上の面積及び電極パッド１５ a ，１
５b のチップコンデンサ１１と重複されない面積を個数
に応じて占有させなければならず、高密度実装を阻害し
ているという問題がある。
うに、チップコンデンサ１１は、回路基板１３上に形成
された電極パッド１５a ，１５b に対応して水平に実装
されることから、回路基板１３の表面においてチップコ
ンデンサ１１の平面上の面積及び電極パッド１５ a ，１
５b のチップコンデンサ１１と重複されない面積を個数
に応じて占有させなければならず、高密度実装を阻害し
ているという問題がある。
【０００８】そこで、本発明は上記課題に鑑みなされた
もので、基板の実装密度の向上を図るコンデンサを提供
することを目的とする。
もので、基板の実装密度の向上を図るコンデンサを提供
することを目的とする。
【０００９】
【課題を解決するための手段】上記課題は、パッケージ
内で、誘電部材を介在させて対向する第１及び第２の内
蔵電極で構成される蓄電層が所定層形成され、該第１の
内蔵電極のみに導通する第１の表面電極が該パッケージ
の対向する両面に表出されると共に、該第２の内蔵電極
のみに導通する第２の表面電極が該パッケージの対向す
る両面に表出されるコンデンサにより解決される。
内で、誘電部材を介在させて対向する第１及び第２の内
蔵電極で構成される蓄電層が所定層形成され、該第１の
内蔵電極のみに導通する第１の表面電極が該パッケージ
の対向する両面に表出されると共に、該第２の内蔵電極
のみに導通する第２の表面電極が該パッケージの対向す
る両面に表出されるコンデンサにより解決される。
【００１０】そして、請求項１又は請求項２記載のコン
デンサが回路基板上で前記パッケージの一方面に表出さ
れた少くとも第１及び第２の表面電極と個々のバンプ電
極により実装され、該コンデンサ上に、該パッケージの
他方面に表出された少くとも第１及び第２の表面電極と
個々の位体電極により半導体チップが搭載されるコンデ
ンサを用いる実装構造とする。
デンサが回路基板上で前記パッケージの一方面に表出さ
れた少くとも第１及び第２の表面電極と個々のバンプ電
極により実装され、該コンデンサ上に、該パッケージの
他方面に表出された少くとも第１及び第２の表面電極と
個々の位体電極により半導体チップが搭載されるコンデ
ンサを用いる実装構造とする。
【００１１】
【作用】上述のように、コンデンサを、パッケージ内で
蓄電層を所定層形成し、パッケージの対向する両面に第
１及び第２の表面電極を表出させるように構成する。
蓄電層を所定層形成し、パッケージの対向する両面に第
１及び第２の表面電極を表出させるように構成する。
【００１２】また、このコンデンサを用いて、回路基板
上に該コンデンサをバンプ電極により実装し、このコン
デンサ上に半導体チップをバンプ電極により搭載する実
装構造としている。
上に該コンデンサをバンプ電極により実装し、このコン
デンサ上に半導体チップをバンプ電極により搭載する実
装構造としている。
【００１３】このように、コンデンサの構造により、該
コンデンサを回路基板と半導体チップの間に実装させる
ことが可能となり、回路基板上のコンデンサのための領
域を特に確保する必要がなく、実装密度の向上を図るこ
とが可能となるものである。
コンデンサを回路基板と半導体チップの間に実装させる
ことが可能となり、回路基板上のコンデンサのための領
域を特に確保する必要がなく、実装密度の向上を図るこ
とが可能となるものである。
【００１４】
【実施例】図１に、本発明の一実施例の断面構成図を示
す。図１において、コンデンサ２１は、例えばセラミッ
クで形成されたパッケージ２２内に、誘電部材である高
誘電体セラミック（例えばチタン酸バリウム）２３を介
在させて第１の内蔵電極２４と第２の内蔵電極２５とが
対向されて蓄電層が形成され、この蓄電層が所定層（図
１では２層）形成される。
す。図１において、コンデンサ２１は、例えばセラミッ
クで形成されたパッケージ２２内に、誘電部材である高
誘電体セラミック（例えばチタン酸バリウム）２３を介
在させて第１の内蔵電極２４と第２の内蔵電極２５とが
対向されて蓄電層が形成され、この蓄電層が所定層（図
１では２層）形成される。
【００１５】一方、第１の内蔵電極２４のみに導通され
るように金属ビア２６a が形成され、パッケージ２２の
両面に第１の表面電極２６として表出される。また、第
２の内蔵電極２５のみに導通されるように金属ビア２７
a が形成され、パッケージ２２の両面に第２の表面電極
２７として表出される。例えば、第１の表面電極２６が
電源用とされ、第２の表面電極２７が接地用とされる。
るように金属ビア２６a が形成され、パッケージ２２の
両面に第１の表面電極２６として表出される。また、第
２の内蔵電極２５のみに導通されるように金属ビア２７
a が形成され、パッケージ２２の両面に第２の表面電極
２７として表出される。例えば、第１の表面電極２６が
電源用とされ、第２の表面電極２７が接地用とされる。
【００１６】そして、第１及び第２の内蔵電極２４，２
５の各所定位置には共通の孔２８が形成され、この孔２
８内に独立して金属ビア２９a が所定数形成され、パッ
ケージ２２の両面に貫通電極２９としてそれぞれ表出さ
れる。すなわち、これら貫通電極２９は、第１及び第２
の内蔵電極２４，２５とは非導通であり、パッケージ２
２を貫通しているにすぎない。例えば、貫通電極２９は
信号用と放熱用の目的で使用される。
５の各所定位置には共通の孔２８が形成され、この孔２
８内に独立して金属ビア２９a が所定数形成され、パッ
ケージ２２の両面に貫通電極２９としてそれぞれ表出さ
れる。すなわち、これら貫通電極２９は、第１及び第２
の内蔵電極２４，２５とは非導通であり、パッケージ２
２を貫通しているにすぎない。例えば、貫通電極２９は
信号用と放熱用の目的で使用される。
【００１７】ここで、図２に、図１の各層断面の説明図
を示す。図２（Ａ）〜（Ｅ）は図１のＡ〜Ｅに対応した
層断面である。図２（Ａ）はパッケージ２２の一方の表
面を示しており、セラミックのパッケージ上に第１の表
面電極２６（金属ビア２６a）と第２の表面電極２７
（金属ビア２７a ）が表出されると共に、これらを含め
て規則的に貫通電極２９（金属ビア２９a ）が表出され
る。
を示す。図２（Ａ）〜（Ｅ）は図１のＡ〜Ｅに対応した
層断面である。図２（Ａ）はパッケージ２２の一方の表
面を示しており、セラミックのパッケージ上に第１の表
面電極２６（金属ビア２６a）と第２の表面電極２７
（金属ビア２７a ）が表出されると共に、これらを含め
て規則的に貫通電極２９（金属ビア２９a ）が表出され
る。
【００１８】図２（Ｂ）は、図１のＢ断面上で枠状のパ
ッケージ２２内で高誘電体セラミック２３上に第２の内
蔵電極２５が略一面に形成され、第２の表面電極２７の
金属ビア２７a が導通状態で断面が表われる。また、第
２の内蔵電極２５上には孔２８が形成され、高誘電体セ
ラミック２３を介在させて第１の表面電極２６の金属ビ
ア２６a 及び貫通電極２９の金属ビア２９a の断面が表
われる。
ッケージ２２内で高誘電体セラミック２３上に第２の内
蔵電極２５が略一面に形成され、第２の表面電極２７の
金属ビア２７a が導通状態で断面が表われる。また、第
２の内蔵電極２５上には孔２８が形成され、高誘電体セ
ラミック２３を介在させて第１の表面電極２６の金属ビ
ア２６a 及び貫通電極２９の金属ビア２９a の断面が表
われる。
【００１９】また、図２（Ｃ）は、図１のＣ断面上で枠
状のパッケージ２２内で高誘電体セラミック２３上に第
１の内蔵電極２４が略一面に形成され、第１の表面電極
２６の金属ビア２６a が導通状態で断面が表われる。ま
た、第１の内蔵電極２４上には孔２８が形成され、高誘
電体セラミック２３を介在させて第２の表面電極２７の
金属ビア２７a 及び貫通電極２９の金属ビア２９a の断
面が表われる。
状のパッケージ２２内で高誘電体セラミック２３上に第
１の内蔵電極２４が略一面に形成され、第１の表面電極
２６の金属ビア２６a が導通状態で断面が表われる。ま
た、第１の内蔵電極２４上には孔２８が形成され、高誘
電体セラミック２３を介在させて第２の表面電極２７の
金属ビア２７a 及び貫通電極２９の金属ビア２９a の断
面が表われる。
【００２０】また、図２（Ｄ）は、図１のＤ断面上を示
したもので、その断面構成は図２（Ｂ）と同様であり、
説明を省略する。
したもので、その断面構成は図２（Ｂ）と同様であり、
説明を省略する。
【００２１】図２（Ｅ）は、図１のＥ断面上を示したも
のでパッケージ２２を形成するセラミック板上に第１の
内蔵電極２４が形成され、第１の表面電極２６の金属ビ
ア２６a の断面が表われる。また、第１の内蔵電極２４
上には孔２８が形成され、孔２８内に第２の表面電極２
７の金属ビア２７a 及び貫通電極２９の金属ビア２９ a
の断面が表われる。
のでパッケージ２２を形成するセラミック板上に第１の
内蔵電極２４が形成され、第１の表面電極２６の金属ビ
ア２６a の断面が表われる。また、第１の内蔵電極２４
上には孔２８が形成され、孔２８内に第２の表面電極２
７の金属ビア２７a 及び貫通電極２９の金属ビア２９ a
の断面が表われる。
【００２２】そして、図２（Ａ）〜図２（Ｅ）が重ねら
れた状態が図１のコンデンサ２１として形成されるもの
である。
れた状態が図１のコンデンサ２１として形成されるもの
である。
【００２３】次に、図３に、本発明のコンデンサの実装
構造の構成図を示す。図３は実装構造の側部断面図であ
る。
構造の構成図を示す。図３は実装構造の側部断面図であ
る。
【００２４】図３において、回路基板３１は基板３１a
上に回路層３１b1〜３１b3が所定層積層された多層回路
基板である。基板３１a 上から回路基板３１の表面に金
属ビア３２a1，３２a2が形成されると共に、回路層３１
b1上から表面に金属ビア３２ b が形成される。また、回
路層３１b2上から表面に金属ビア３２c が形成されると
共に、回路層３１b3上から表面に金属ビア３２d が形成
される。
上に回路層３１b1〜３１b3が所定層積層された多層回路
基板である。基板３１a 上から回路基板３１の表面に金
属ビア３２a1，３２a2が形成されると共に、回路層３１
b1上から表面に金属ビア３２ b が形成される。また、回
路層３１b2上から表面に金属ビア３２c が形成されると
共に、回路層３１b3上から表面に金属ビア３２d が形成
される。
【００２５】例えば、金属ビア３２a1が接地ビアとして
コンデンサ２１の一方向に表出した第２の表面電極２７
に対応し、金属ビア３２a2が放熱用ビアとしてコンデン
サ２１の貫通電極２９に対応する。また、金属ビア３２
b ，３２c が信号ビアとしてコンデンサ２１の貫通電極
２９に対応し、金属ビア３２d が電源ビアとしてコンデ
ンサ２１の第１の表面電極２６に対応する。
コンデンサ２１の一方向に表出した第２の表面電極２７
に対応し、金属ビア３２a2が放熱用ビアとしてコンデン
サ２１の貫通電極２９に対応する。また、金属ビア３２
b ，３２c が信号ビアとしてコンデンサ２１の貫通電極
２９に対応し、金属ビア３２d が電源ビアとしてコンデ
ンサ２１の第１の表面電極２６に対応する。
【００２６】そして、これら回路基板３１上の金属ビア
３２a1，３２a2〜３２d の断面と、上述の第１及び第２
の表面電極２６，２７及び貫通電極２９とが立体電極で
あるバンプ３３a により接続され、コンデンサ２１が回
路基板３１上に実装される。また、コンデンサ２１上
に、該コンデンサ２１の他方面に表出した第１及び第２
の表面電極２６，２７及び貫通電極２９と、半導体チッ
プ３４とが立体電極であるバンプ３３b により接続さ
れ、コンデンサ２１上に半導体チップ３４が搭載される
ものである。
３２a1，３２a2〜３２d の断面と、上述の第１及び第２
の表面電極２６，２７及び貫通電極２９とが立体電極で
あるバンプ３３a により接続され、コンデンサ２１が回
路基板３１上に実装される。また、コンデンサ２１上
に、該コンデンサ２１の他方面に表出した第１及び第２
の表面電極２６，２７及び貫通電極２９と、半導体チッ
プ３４とが立体電極であるバンプ３３b により接続さ
れ、コンデンサ２１上に半導体チップ３４が搭載される
ものである。
【００２７】このように、コンデンサ２１が半導体チッ
プ３４の裏面に隠れた状態となって、回路基板３１上に
特にコンデンサ２１用の領域を設ける必要がなく実装密
度を向上させることができるものである。
プ３４の裏面に隠れた状態となって、回路基板３１上に
特にコンデンサ２１用の領域を設ける必要がなく実装密
度を向上させることができるものである。
【００２８】なお、上述の貫通電極２９は、基本的構造
が等しいことから、信号用、放熱用に応じて設計段階で
配置と大きさ（太さ）を適宜設定できるものである。
が等しいことから、信号用、放熱用に応じて設計段階で
配置と大きさ（太さ）を適宜設定できるものである。
【００２９】
【発明の効果】以上のように本発明によれば、コンデン
サをパッケージ内で形成した蓄電層より両面に第１及び
第２の表面電極を表出させて構成し、回路基板上で該回
路基板と半導体チップとの間に該コンデンサを介在させ
るように実装させることにより、回路基板上にコンデン
サ用の領域を設ける必要がなく、実装密度を向上させる
ことができるものである。
サをパッケージ内で形成した蓄電層より両面に第１及び
第２の表面電極を表出させて構成し、回路基板上で該回
路基板と半導体チップとの間に該コンデンサを介在させ
るように実装させることにより、回路基板上にコンデン
サ用の領域を設ける必要がなく、実装密度を向上させる
ことができるものである。
【図１】本発明の一実施例の断面構成図である。
【図２】図１の各層断面の説明図である。
【図３】本発明のコンデンサの実装構造の構成図であ
る。
る。
【図４】従来のチップコンデンサの説明図である。
２１ コンデンサ ２２ パッケージ ２３ 高誘電体セラミック ２４ 第１の内蔵電極 ２５ 第２の内蔵電極 ２６ 第１の表面電極 ２７ 第２の表面電極 ２６a ，２７a ，２８a 金属ビア ２８ 孔 ２９ 貫通電極 ３１ 回路基板 ３１a 基板 ３１b1〜３１b3 回路層 ３２a 〜３２d 金属ビア ３２a ，３３b バンプ ３４ 半導体チップ ３４a 電極パッド ３５ パッド
Claims (5)
- 【請求項１】 パッケージ（２２）内で、誘電部材（２
３）を介在させて対向する第１及び第２の内蔵電極（２
４，２５）で構成される蓄電層が所定層形成され、 該第１の内蔵電極（２４）のみに導通する第１の表面電
極（２６）が該パッケージ（２２）の対向する両面に表
出されると共に、該第２の内蔵電極（２５）のみに導通
する第２の表面電極（２７）が該パッケージ（２２）の
対向する両面に表出されることを特徴とするコンデン
サ。 - 【請求項２】 前記パッケージ（２２）の対向する両面
に、前記第１及び第２の内蔵電極（２４，２５）のそれ
ぞれに非導通の貫通電極（２９）が所定数表出されるこ
とを特徴とする請求項１記載のコンデンサ。 - 【請求項３】 請求項１又は請求項２記載のコンデンサ
（２１）が回路基板（３１）上で前記パッケージ（２
２）の一方面に表出された少くとも第１及び第２の表面
電極（２６，２７）と個々のバンプ電極（３３a ）によ
り実装され、 該コンデンサ（２１）上に、該パッケージ（２２）の他
方面に表出された少くとも第１及び第２の表面電極（２
６，２７）と個々のバンプ電極（３３b ）により半導体
チップ（３４）が搭載されることを特徴とするコンデン
サを用いた実装構造。 - 【請求項４】 前記コンデンサ（２１）の貫通電極（２
９）の一部又は全部を前記回路基板（３１）と前記半導
体チップ（３４）とを接続させる信号用の貫通電極とす
ることを特徴とする請求項３記載のコンデンサを用いた
実装構造。 - 【請求項５】 前記コンデンサ（２１）の貫通電極（２
９）の一部又は全部を前記回路基板（３１）に対する前
記半導体チップ（３４）の放熱用の貫通電極とすること
を特徴とする請求項３記載のコンデンサを用いた実装構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28822193A JPH07142283A (ja) | 1993-11-17 | 1993-11-17 | コンデンサ及びこれを用いた実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28822193A JPH07142283A (ja) | 1993-11-17 | 1993-11-17 | コンデンサ及びこれを用いた実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142283A true JPH07142283A (ja) | 1995-06-02 |
Family
ID=17727395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28822193A Withdrawn JPH07142283A (ja) | 1993-11-17 | 1993-11-17 | コンデンサ及びこれを用いた実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142283A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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1993
- 1993-11-17 JP JP28822193A patent/JPH07142283A/ja not_active Withdrawn
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