JP2002510148A - 複数の基板層と少なくとも１つの半導体チップを有する半導体構成素子及び当該半導体構成素子を製造する方法 - Google Patents
複数の基板層と少なくとも１つの半導体チップを有する半導体構成素子及び当該半導体構成素子を製造する方法Info
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-
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/366—Assembling printed circuits with other printed circuits substantially perpendicularly to each other
Abstract
(57)【要約】
コンタクトパッドを有する少なくとも１つの半導体チップ、複数の基板層、構成素子コンタクト及び導体路から形成された半導体構成素子が提案されており、導体路は、少なくとも１つの半導体チップのコンタクトパッドと構成素子コンタクトとの間に電気的な接続部が形成される。基板層には、導体路及び／又は少なくとも１つの開口部が設けられており、その際、各開口部は、少なくとも１つの半導体チップを有している。多数の基板層は、重畳して相互に結合されている。それぞれの基板層の導体路は、少なくとも１つの半導体チップの近傍の領域内及びそれぞれの基板層の縁領域内で終端している。
Description
【０００１】 本発明は、コンタクトパッド、複数の基板層、構成素子コンタクト及び導体路
を有する少なくとも１つの半導体チップからなる半導体構成素子に関しており、
導体路は、少なくとも１つの半導体チップのコンタクトパッドと構成素子コンタ
クトとの間の電気的接続部を形成しており、及び、そのような半導体チップの製
造方法に関している。
を有する少なくとも１つの半導体チップからなる半導体構成素子に関しており、
導体路は、少なくとも１つの半導体チップのコンタクトパッドと構成素子コンタ
クトとの間の電気的接続部を形成しており、及び、そのような半導体チップの製
造方法に関している。
【０００２】 ＳＭＤ構成素子と呼ばれる表面組込形電子構成素子は、通常、プラスチックプ
レス材製のケーシング内に埋め込まれており、このケーシングから電気端子が引
き出されている。種々の大きさで、種々異なる数の端子を有している多数の種々
異なるケーシング型がある。その際、半導体チップは、先ずシステム坦体と結合
される。半導体チップとシステム坦体との結合は、通常のように接着剤、半田付
け、又は合金によって行われる。半導体チップの取り付け後、半導体チップの個
別の端子点が坦体フレームの端子、例えば、ボンド線と接続される。その後、半
導体チップ及び端子フレームの端子が囲まれて射出成型されて、半導体チップが
完全にカプセル化され、且つ、端子がケーシングから引き出される。
レス材製のケーシング内に埋め込まれており、このケーシングから電気端子が引
き出されている。種々の大きさで、種々異なる数の端子を有している多数の種々
異なるケーシング型がある。その際、半導体チップは、先ずシステム坦体と結合
される。半導体チップとシステム坦体との結合は、通常のように接着剤、半田付
け、又は合金によって行われる。半導体チップの取り付け後、半導体チップの個
別の端子点が坦体フレームの端子、例えば、ボンド線と接続される。その後、半
導体チップ及び端子フレームの端子が囲まれて射出成型されて、半導体チップが
完全にカプセル化され、且つ、端子がケーシングから引き出される。
【０００３】 半導体構成素子を常に薄く、且つ、比較的小さな基底面を有していて、比較的
小さな所要容積で構成する必要がある。メモリ構成素子の場合、出来る限り僅か
な容積で、出来る限り高いメモリ密度が達成される。メモリモジュールには、超
薄型ケーシングが既にあり、このケーシングは、所謂ボトムリーデッドプラスチ
ックパッケージ（ＢＬＰ）である。ケーシングの所要スペースを減らしたい場合
、周辺外部端子装置の場合、端子パターンを明らかに微細化することによってし
か、この所要スペースを減らせない。しかし、外部端子装置を、このように小型
化することによって、構造型の製造時にも、構成群坦体上に半田付けする際にも
、益々、プロセス能力の限界に突き当たる。その結果、完全に新規な、構造型の
技術、例えば、マルチチップモジュールが誕生した。
小さな所要容積で構成する必要がある。メモリ構成素子の場合、出来る限り僅か
な容積で、出来る限り高いメモリ密度が達成される。メモリモジュールには、超
薄型ケーシングが既にあり、このケーシングは、所謂ボトムリーデッドプラスチ
ックパッケージ（ＢＬＰ）である。ケーシングの所要スペースを減らしたい場合
、周辺外部端子装置の場合、端子パターンを明らかに微細化することによってし
か、この所要スペースを減らせない。しかし、外部端子装置を、このように小型
化することによって、構造型の製造時にも、構成群坦体上に半田付けする際にも
、益々、プロセス能力の限界に突き当たる。その結果、完全に新規な、構造型の
技術、例えば、マルチチップモジュールが誕生した。
【０００４】 マルチチップモジュール内では、複数の半導体チップが同一平面で相互に並ん
で基板上に堆積され、これと結合される。その際、内部でのチップ−チップ接続
を構成する手段がある。プラスチックリードフレームパッケージの他に、半導体
チップが取り付けられる空洞が設けられたセラミックパッケージもある。種々異
なる構成方式がある： 第１の形式では、多層ワイヤリングシステム（基板）がプラスチックケーシン
グ内に統合される。
で基板上に堆積され、これと結合される。その際、内部でのチップ−チップ接続
を構成する手段がある。プラスチックリードフレームパッケージの他に、半導体
チップが取り付けられる空洞が設けられたセラミックパッケージもある。種々異
なる構成方式がある： 第１の形式では、多層ワイヤリングシステム（基板）がプラスチックケーシン
グ内に統合される。
【０００５】 第２の形式では、ケーシングは、ワイヤリング坦体システムを有する（Ｃｏｆ
ｉｒｅ−ｃｅｒａｍｉｃ−ａｎｄ Ｌａｍｉｎａｔ−Ｐａｃｋａｇｅｓ）。
ｉｒｅ−ｃｅｒａｍｉｃ−ａｎｄ Ｌａｍｉｎａｔ−Ｐａｃｋａｇｅｓ）。
【０００６】 第３の最も簡単な形式では、ケーシングは、ワイヤリング坦体システムなしの
構造を有している。この際、２つ又は最大３つの半導体を有する簡単なマルチチ
ップモジュール用の、半導体チップを直接線接続部を介して相互に接続する手段
がある。
構造を有している。この際、２つ又は最大３つの半導体を有する簡単なマルチチ
ップモジュール用の、半導体チップを直接線接続部を介して相互に接続する手段
がある。
【０００７】 マルチチップモジュールの製造の際の難点は、多層ワイヤリングシステムより
も非常にコスト高に基板を製造する必要がある点にある。適切な順序で、絶縁及
び金属層並びに貫通接触接続部を取り付けて、各チップ端子を相互に接続し、乃
至、外側に引き出すようにされる。半導体チップの組込の際、今日通常のプロセ
スは、チップの接着並びに半導体チップを基板上に電気的に接触接続することで
あり、その際、ワイヤボンドプロセスもフリップチップ方式（Ｆｌｉｐｃｈｉｐ
−Ｖｅｒｆａｈｒｅｎ）も使用される。続いて、構成素子をプラスチック材で囲
繞することによってカプセル化される。セラミックケーシングの場合、金属カバ
ーとの半田付け又は溶接接続が通常である。
も非常にコスト高に基板を製造する必要がある点にある。適切な順序で、絶縁及
び金属層並びに貫通接触接続部を取り付けて、各チップ端子を相互に接続し、乃
至、外側に引き出すようにされる。半導体チップの組込の際、今日通常のプロセ
スは、チップの接着並びに半導体チップを基板上に電気的に接触接続することで
あり、その際、ワイヤボンドプロセスもフリップチップ方式（Ｆｌｉｐｃｈｉｐ
−Ｖｅｒｆａｈｒｅｎ）も使用される。続いて、構成素子をプラスチック材で囲
繞することによってカプセル化される。セラミックケーシングの場合、金属カバ
ーとの半田付け又は溶接接続が通常である。
【０００８】 基板の複雑な製造の他に、マルチチップモジュールの主要な欠点は、このモジ
ュール経済的な量産に適していないという点にある。
ュール経済的な量産に適していないという点にある。
【０００９】 米国特許第５４３４７４５号明細書には、モジュール式の構造が設けられてい
るので、高いパッキング密度と同時に僅かな所要スペースしか有していない半導
体構成素子が記載されている。その際、モジュールは、２つの基板層から構成さ
れており、その際、第１の基板層は、構造化された金属化部を有しており、この
金属化部の上に、半導体チップが堆積されている。第２の基板層は、半導体チッ
プの代わりに開口部を有しており、第１の基板層と重畳して結合されている。任
意個数のモジュールは、重畳して積層されるように相互に結合するとよい。この
積層は、対向する２つの外側面で半円状に正確に重畳する貫通接触接続部を全て
の基板層に亘って有しており、この貫通接触接続部は、導電性の材料で充填され
、その結果、全ての半導体チップが電気的に相互に接続される。この積層は、別
の基板上に堆積され、ハウジングされ、外部構成素子コンタクトが設けられる。
るので、高いパッキング密度と同時に僅かな所要スペースしか有していない半導
体構成素子が記載されている。その際、モジュールは、２つの基板層から構成さ
れており、その際、第１の基板層は、構造化された金属化部を有しており、この
金属化部の上に、半導体チップが堆積されている。第２の基板層は、半導体チッ
プの代わりに開口部を有しており、第１の基板層と重畳して結合されている。任
意個数のモジュールは、重畳して積層されるように相互に結合するとよい。この
積層は、対向する２つの外側面で半円状に正確に重畳する貫通接触接続部を全て
の基板層に亘って有しており、この貫通接触接続部は、導電性の材料で充填され
、その結果、全ての半導体チップが電気的に相互に接続される。この積層は、別
の基板上に堆積され、ハウジングされ、外部構成素子コンタクトが設けられる。
【００１０】 従って、この従来技術に基づいて、基礎となる本発明の課題は、出来る限り僅
かな基底面で、出来る限り高いパッキング密度を有する半導体構成素子を開発す
ること、乃至、そのような半導体構成素子の製造方法を提供することにある。更
に、これを高い頻度で使用する際に使用可能であるようにする必要がある。
かな基底面で、出来る限り高いパッキング密度を有する半導体構成素子を開発す
ること、乃至、そのような半導体構成素子の製造方法を提供することにある。更
に、これを高い頻度で使用する際に使用可能であるようにする必要がある。
【００１１】 この課題は、特許請求の範囲１乃至２２及び２６により解決される。
【００１２】 本発明の実施例は、従属請求項の対象である。
【００１３】 複数の半導体チップがケーシング内に収容されており、その際、しかし、この
半導体チップは、基板面内にのみ配設されるのではなく、その際、この半導体チ
ップを空間的に配設することもできる。そのために、半導体構成素子は、少なく
とも１つの半導体チップから構成され、重畳して配設された複数の基板層から構
成され、複数の基板層は、相互に固定結合される。その際、少なくとも１つの開
口部が設けられている基板層、並びに、導体路を有する基板層が設けられる。基
板層の開口は、それぞれ少なくとも１つの半導体チップを収容するために用いら
れる。それぞれの基板層の導体路は、少なくとも１つの半導体チップの近傍領域
内、並びに、それぞれの基板層の縁領域内に、即ち、半導体構成素子側の面で終
端する。そこで、導体路は構成素子コンタクトと接続される。開口部内に位置し
ている半導体チップは、導体路と導電接続されており、その結果、半導体構成素
子の構成素子コンタクトを介して、電気接続部を外部に向かって形成することが
できる。複数の基板層から構成された半導体構成素子の利点は、各基板層が開口
部を有するようにすることができ、この開口部内に半導体チップを収容すること
ができ、その結果、複数の半導体チップを基板層内に順次並べて配設することも
でき、重畳して配設することもできる点にある。このような構成によって、コン
パクトなケーシングサイズが可能である。本発明の半導体構成素子の大きな利点
は、導体路を基板層の面内で外側に導出できる点にある。導体路は、簡単且つコ
スト上有利なエッチング又はラミネートによって、基板層上に設けることができ
る。導体路密度は、各基板層面内で同じ大きさに維持され、そうすることによっ
て、下側の基板層内でも簡単に導体路を案内することができるようになる。半導
体構成素子の半導体チップは、本発明によると、構成群坦体上に組み込んだ後、
垂直位置で、所謂”ｖｅｒｔｉｃａｌ ｓｕｒｆａｃｅ ｍｏｕｎｔｉｎｇ ｐ
ａｃｋａｇｅ”（ＶＳＭＰ）の場合と同様に設けられる。更に、基板層を製造す
る際に公知の製造方法を利用することができる。開口部は、例えば、型押し乃至
押し抜きプロセス又はメッキプロセスによって基板層上に設けることができる。
基板層の取り付けは、例えば、接着剤、合金又はラミネートによって行うことが
できる。別の利点は、電気コンタクトの製造のために、種々の方法を使用可能で
ある点にある。電気接触接続は、例えば、ボンド線を介して、所謂スパイダバン
ド（Ｓｐｉｄｅｒｂａｎｄ）又は所謂フリップチッププロセスを介して行うこと
ができる。基板層の開口部を、その上に位置している基板層によって被覆するこ
とによって、開口部内に位置している半導体チップを、プラスチックプレス材を
用いて保護する必要がなくなる。半導体構成素子の縁部に位置している基板層内
に、開口部を有している場合に限って、半導体チップの保護のために、相応のプ
ラスチックプレス材又は開口部用の被覆部を設けることができる。しかし、各開
口部をプラスチックプレス材で充填することは、何時でも可能である。
半導体チップは、基板面内にのみ配設されるのではなく、その際、この半導体チ
ップを空間的に配設することもできる。そのために、半導体構成素子は、少なく
とも１つの半導体チップから構成され、重畳して配設された複数の基板層から構
成され、複数の基板層は、相互に固定結合される。その際、少なくとも１つの開
口部が設けられている基板層、並びに、導体路を有する基板層が設けられる。基
板層の開口は、それぞれ少なくとも１つの半導体チップを収容するために用いら
れる。それぞれの基板層の導体路は、少なくとも１つの半導体チップの近傍領域
内、並びに、それぞれの基板層の縁領域内に、即ち、半導体構成素子側の面で終
端する。そこで、導体路は構成素子コンタクトと接続される。開口部内に位置し
ている半導体チップは、導体路と導電接続されており、その結果、半導体構成素
子の構成素子コンタクトを介して、電気接続部を外部に向かって形成することが
できる。複数の基板層から構成された半導体構成素子の利点は、各基板層が開口
部を有するようにすることができ、この開口部内に半導体チップを収容すること
ができ、その結果、複数の半導体チップを基板層内に順次並べて配設することも
でき、重畳して配設することもできる点にある。このような構成によって、コン
パクトなケーシングサイズが可能である。本発明の半導体構成素子の大きな利点
は、導体路を基板層の面内で外側に導出できる点にある。導体路は、簡単且つコ
スト上有利なエッチング又はラミネートによって、基板層上に設けることができ
る。導体路密度は、各基板層面内で同じ大きさに維持され、そうすることによっ
て、下側の基板層内でも簡単に導体路を案内することができるようになる。半導
体構成素子の半導体チップは、本発明によると、構成群坦体上に組み込んだ後、
垂直位置で、所謂”ｖｅｒｔｉｃａｌ ｓｕｒｆａｃｅ ｍｏｕｎｔｉｎｇ ｐ
ａｃｋａｇｅ”（ＶＳＭＰ）の場合と同様に設けられる。更に、基板層を製造す
る際に公知の製造方法を利用することができる。開口部は、例えば、型押し乃至
押し抜きプロセス又はメッキプロセスによって基板層上に設けることができる。
基板層の取り付けは、例えば、接着剤、合金又はラミネートによって行うことが
できる。別の利点は、電気コンタクトの製造のために、種々の方法を使用可能で
ある点にある。電気接触接続は、例えば、ボンド線を介して、所謂スパイダバン
ド（Ｓｐｉｄｅｒｂａｎｄ）又は所謂フリップチッププロセスを介して行うこと
ができる。基板層の開口部を、その上に位置している基板層によって被覆するこ
とによって、開口部内に位置している半導体チップを、プラスチックプレス材を
用いて保護する必要がなくなる。半導体構成素子の縁部に位置している基板層内
に、開口部を有している場合に限って、半導体チップの保護のために、相応のプ
ラスチックプレス材又は開口部用の被覆部を設けることができる。しかし、各開
口部をプラスチックプレス材で充填することは、何時でも可能である。
【００１４】 半導体構成素子の有利な実施例では、導体路が設けられている基板層と、少な
くとも１つの開口部を有する基板層とが、交互に重畳して配設されている。この
装置構成の利点は、半導体構成素子を特に容易なやり方で製造することができる
。その理由は、基板層内部での導体路のコスト高な位置解明（Ｅｎｔｆｌｅｃｈ
ｔｕｎｇ）が必要でないからである。半導体チップの所要端子数に応じて、基板
層の上側に導体路を取り付けるのに十分である。その際、導体路を有する基板層
と、少なくとも１つの開口部を有する基板層とが、相互に結合されて、両基板層
間の導体路が当接するようになる。この２層坦体素子内に、半導体チップを挿入
して固定することができる。半導体チップを電気的に接触接続して、開口部をプ
ラスチックプレス材で出来る限り注入した後、別の２層坦体材を取り付けること
ができる。その際、第２の２層坦体材は、開口部を有する基板層上に取り付けら
れる。重畳した各基板の各開口部が上下に重ねて配設されている場合、特に空間
及び容積を節約した半導体構成素子が得られる。
くとも１つの開口部を有する基板層とが、交互に重畳して配設されている。この
装置構成の利点は、半導体構成素子を特に容易なやり方で製造することができる
。その理由は、基板層内部での導体路のコスト高な位置解明（Ｅｎｔｆｌｅｃｈ
ｔｕｎｇ）が必要でないからである。半導体チップの所要端子数に応じて、基板
層の上側に導体路を取り付けるのに十分である。その際、導体路を有する基板層
と、少なくとも１つの開口部を有する基板層とが、相互に結合されて、両基板層
間の導体路が当接するようになる。この２層坦体素子内に、半導体チップを挿入
して固定することができる。半導体チップを電気的に接触接続して、開口部をプ
ラスチックプレス材で出来る限り注入した後、別の２層坦体材を取り付けること
ができる。その際、第２の２層坦体材は、開口部を有する基板層上に取り付けら
れる。重畳した各基板の各開口部が上下に重ねて配設されている場合、特に空間
及び容積を節約した半導体構成素子が得られる。
【００１５】 導体路を有する基板層並びに開口部を有する基板層を交互に配設することによ
って、半導体構成素子の最終的な両基板層の内の一方が、半導体チップを有する
開口部を有するようにすることもできる。開口部内に位置している半導体チップ
の保護は、プラスチックプレス材で射出成型することによって行うことができる
。有利な実施例では、開口部を有する基板層上に、別の基板層が堆積され、この
別の基板層は、導体路も開口部も有していない。この別の基板層は、最終的に被
覆層として使用され、半導体構成素子を密閉する。
って、半導体構成素子の最終的な両基板層の内の一方が、半導体チップを有する
開口部を有するようにすることもできる。開口部内に位置している半導体チップ
の保護は、プラスチックプレス材で射出成型することによって行うことができる
。有利な実施例では、開口部を有する基板層上に、別の基板層が堆積され、この
別の基板層は、導体路も開口部も有していない。この別の基板層は、最終的に被
覆層として使用され、半導体構成素子を密閉する。
【００１６】 基板層上の導体路は、開口部を有する基板層と結合した後、導体路の一方の端
部が開口部内に配設されるように構成される。導体路の他方の端部は、構成素子
の全ての基板層を組み合わせた後、この半導体構成素子の一方の側に向けられる
。半導体構成素子の、この導体路端に、構成素子コンタクトが接続される。構成
素子コンタクトは、構成群上の別の電気的接触接続のために使用される。
部が開口部内に配設されるように構成される。導体路の他方の端部は、構成素子
の全ての基板層を組み合わせた後、この半導体構成素子の一方の側に向けられる
。半導体構成素子の、この導体路端に、構成素子コンタクトが接続される。構成
素子コンタクトは、構成群上の別の電気的接触接続のために使用される。
【００１７】 全ての基板層を結合して、被覆層として使用される基板層を堆積した後、半導
体構成素子は、直方体状の構造形式を有している。これは、スペースを節約する
解決手段である。別の実施例では、少なくとも１つの基板層の、構成素子コンタ
クトが設けられていない１つ又は複数の側面が、他方の基板層上に達している。
個別基板層の面積を拡大することによって、半導体構成素子の上面が拡大される
。こうすることによって、熱の搬出が容易になる。延長された個別基板層は、こ
の場合、熱分配器の機能を担う。その際、任意の基板層を拡大することもできる
。特に有利な実施例では、交互に、面積が最適化された基板層と面積が拡大され
た基板層とが配設される。
体構成素子は、直方体状の構造形式を有している。これは、スペースを節約する
解決手段である。別の実施例では、少なくとも１つの基板層の、構成素子コンタ
クトが設けられていない１つ又は複数の側面が、他方の基板層上に達している。
個別基板層の面積を拡大することによって、半導体構成素子の上面が拡大される
。こうすることによって、熱の搬出が容易になる。延長された個別基板層は、こ
の場合、熱分配器の機能を担う。その際、任意の基板層を拡大することもできる
。特に有利な実施例では、交互に、面積が最適化された基板層と面積が拡大され
た基板層とが配設される。
【００１８】 このような配置構成によって、半導体構成素子の最大上面積を達成することが
できる。有利な実施例では、導体路を有する基板層は、熱分配器として使用され
る。この、熱分配器として使用される基板層が、面積最適化された基板層の上に
達する程度に応じて、熱分配器乃至熱排出器を最適化することができる。
できる。有利な実施例では、導体路を有する基板層は、熱分配器として使用され
る。この、熱分配器として使用される基板層が、面積最適化された基板層の上に
達する程度に応じて、熱分配器乃至熱排出器を最適化することができる。
【００１９】 別の実施例では、導体路が設けられていて、少なくとも１つの半導体チップを
有する基板層は、一方又は両側面に導体路を設けることができる。両側面上に導
体路を有する基板層の利点は、端子数の多い半導体チップ又は端子数の総和が多
い複数の半導体チップの場合、端子パターンを容易に処理できる量に選定するこ
とができる。
有する基板層は、一方又は両側面に導体路を設けることができる。両側面上に導
体路を有する基板層の利点は、端子数の多い半導体チップ又は端子数の総和が多
い複数の半導体チップの場合、端子パターンを容易に処理できる量に選定するこ
とができる。
【００２０】 半導体構成素子内に複数の半導体チップを設けることにより、各半導体チップ
に給電することができる。慣用の実施例では、各半導体チップは、固有の給電線
路を介して給電される。特に有利な実施例では、全ての半導体チップは、共通の
給電線路を介して給電される。この要件の利点は、半導体構成素子の端子数を（
半導体チップの数−１）×２だけ低減することができる点にある。このために、
２つの給電導体路が基板層上で半導体構成素子内に挿入され、その際、個別基板
層内の貫通接触接続部を用いて、「導体路」が半導体チップの面に対して垂直に
形成される。貫通接触接続部は、各基板層内で導体路と接続され、この導体路は
、半導体チップの給電端子と接続される。
に給電することができる。慣用の実施例では、各半導体チップは、固有の給電線
路を介して給電される。特に有利な実施例では、全ての半導体チップは、共通の
給電線路を介して給電される。この要件の利点は、半導体構成素子の端子数を（
半導体チップの数−１）×２だけ低減することができる点にある。このために、
２つの給電導体路が基板層上で半導体構成素子内に挿入され、その際、個別基板
層内の貫通接触接続部を用いて、「導体路」が半導体チップの面に対して垂直に
形成される。貫通接触接続部は、各基板層内で導体路と接続され、この導体路は
、半導体チップの給電端子と接続される。
【００２１】 個別基板層は、ラミネート、合金又は接着剤によって相互に結合することがで
きる。特に有利な実施例では、接着のために、異方性の導電性接着剤が使用され
る。異方性の導電性接着剤は、一方向に導電性である特性を有しており、この方
向に対して横方向には絶縁性の作用をする。異方性の導電性接着剤を使用する利
点は、２つの基板層を結合する際、重畳して配設される、この２つの基板層の貫
通接触接続部を相互に導電接続することができる点にある。
きる。特に有利な実施例では、接着のために、異方性の導電性接着剤が使用され
る。異方性の導電性接着剤は、一方向に導電性である特性を有しており、この方
向に対して横方向には絶縁性の作用をする。異方性の導電性接着剤を使用する利
点は、２つの基板層を結合する際、重畳して配設される、この２つの基板層の貫
通接触接続部を相互に導電接続することができる点にある。
【００２２】 半導体チップは、接着剤、ラミネート、又は合金によって、基板層上に取り付
けることができる。設けられる電気接触接続部に応じて、半導体チップのコンタ
クトパッドは、フェースアップ（ｆａｃｅ ｕｐ）又はフェースダウン（ｆａｃ
ｅ ｄｏｗｎ）に配設される。コンタクトパッドは、電気接触接続部に応じて、
任意のやり方で半導体チップ上面上に配設することができる。フリップチップ接
触接続の場合、コンタクトパッドは、スパイダ接触接続部（Ｓｐｉｄｅｒｋｏｎ
ｔａｋｔｉｅｒｕｎｇ）乃至ワイヤボンド方式の場合、コンタクトパッドは、半
導体チップの周回している縁部に取り付けることができる。特に有利な実施例で
は、コンタクトパッドは、一列に半導体チップの側縁に対して平行に設けられる
。これは、縁部近傍又は中央部に設けることができる。列を形成するコンタクト
パッドは、半導体チップの取り付け後、基板層上に設けられ、その際、このコン
タクトパッドは、半導体構成素子のコンタクト素子が取り付けられる面に対して
平行に位置しているようにされる。コンタクトパッドがチップカードの近傍に設
けられている場合、このチップカードは、半導体構成素子の、事後に、構成素子
に半導体構成素子のコンタクトが取り付けられる側の面に配向される必要がある
。特に有利な実施例では、少なくとも１つの半導体チップが、各基板層上に異方
性の導電性接着剤を用いて接着される。
けることができる。設けられる電気接触接続部に応じて、半導体チップのコンタ
クトパッドは、フェースアップ（ｆａｃｅ ｕｐ）又はフェースダウン（ｆａｃ
ｅ ｄｏｗｎ）に配設される。コンタクトパッドは、電気接触接続部に応じて、
任意のやり方で半導体チップ上面上に配設することができる。フリップチップ接
触接続の場合、コンタクトパッドは、スパイダ接触接続部（Ｓｐｉｄｅｒｋｏｎ
ｔａｋｔｉｅｒｕｎｇ）乃至ワイヤボンド方式の場合、コンタクトパッドは、半
導体チップの周回している縁部に取り付けることができる。特に有利な実施例で
は、コンタクトパッドは、一列に半導体チップの側縁に対して平行に設けられる
。これは、縁部近傍又は中央部に設けることができる。列を形成するコンタクト
パッドは、半導体チップの取り付け後、基板層上に設けられ、その際、このコン
タクトパッドは、半導体構成素子のコンタクト素子が取り付けられる面に対して
平行に位置しているようにされる。コンタクトパッドがチップカードの近傍に設
けられている場合、このチップカードは、半導体構成素子の、事後に、構成素子
に半導体構成素子のコンタクトが取り付けられる側の面に配向される必要がある
。特に有利な実施例では、少なくとも１つの半導体チップが、各基板層上に異方
性の導電性接着剤を用いて接着される。
【００２３】 半導体チップが、フリップチップ接触接続部を用いて、各基板層上に接触接続
されると、半導体チップのコンタクトパッドは、有利には、半導体チップの側縁
に対して平行に一列に配設される。コンタクトパッドが一列に整列されると、基
板層上の導体路が同じ長さとなる。こうすることによって、非常に頻繁に使用す
る際に、各コンタクトパッドに対して同じ信号経過時間となるという利点が得ら
れる。有利には、半導体構成素子内に、全ての半導体チップが正確に重畳して配
設され、その結果、半導体構成素子の各半導体チップの内の１つの各コンタクト
パッドにより、それぞれの基板層内で同じ長さの導体路に基づいて、各構成素子
コンタクトに対して同じ信号経過時間となる。これは、特に、極めて頻繁に使用
する際に必要な基準である。
されると、半導体チップのコンタクトパッドは、有利には、半導体チップの側縁
に対して平行に一列に配設される。コンタクトパッドが一列に整列されると、基
板層上の導体路が同じ長さとなる。こうすることによって、非常に頻繁に使用す
る際に、各コンタクトパッドに対して同じ信号経過時間となるという利点が得ら
れる。有利には、半導体構成素子内に、全ての半導体チップが正確に重畳して配
設され、その結果、半導体構成素子の各半導体チップの内の１つの各コンタクト
パッドにより、それぞれの基板層内で同じ長さの導体路に基づいて、各構成素子
コンタクトに対して同じ信号経過時間となる。これは、特に、極めて頻繁に使用
する際に必要な基準である。
【００２４】 半導体チップが、ワイヤボンド線又はスパイダバンドを用いて、それぞれの基
板層の導体路と電気的に接続されると、導体路の長さ、及び、半導体チップに対
する電気的な接続が相互に順次連続して同調され、その際、半導体チップのコン
タクトパッドから、半導体構成素子の構成素子コンタクトに対する同じ信号経過
時間が得られるようにされる。
板層の導体路と電気的に接続されると、導体路の長さ、及び、半導体チップに対
する電気的な接続が相互に順次連続して同調され、その際、半導体チップのコン
タクトパッドから、半導体構成素子の構成素子コンタクトに対する同じ信号経過
時間が得られるようにされる。
【００２５】 本発明の半導体構成素子は、基板層材料としてＦＲ４又は少なくとも部分的に
酸化された酸化アルミニウム箔が使用されることを特徴とする。ＦＲ４を使用す
る際の利点は、この材料がよく知られており、容易に加工することができ、既存
の装置を加工用に利用することができる点にある。少なくとも部分的に酸化され
た酸化アルミニウム箔を使用する際の利点は、個別の基板層を、ポリイミドから
形成されたＦＲ４製の箔よりも良好に接着することができる。酸化アルミニウム
箔の別の利点は、ポリイミド箔よりも僅かな価格であり、湿気を吸収せず、貫通
接触接続部又は開口部の型押し成型時にＦＲ４に較べて一層良好な加工可能性を
達成することができる点にある。更に、酸化アルミニウム箔の膨張係数は、半導
体チップに一層良好に適合される。更に、有利には、酸化アルミニウム箔は電気
的に絶縁作用する。この箔が部分的にしか酸化されていない場合、アルミニウム
製の核が箔の内部に形成される。この核は、個別基板層相互の電気遮蔽として使
用される。従って、半導体チップの電気特性が交互に影響を及ぼさないようにな
る。
酸化された酸化アルミニウム箔が使用されることを特徴とする。ＦＲ４を使用す
る際の利点は、この材料がよく知られており、容易に加工することができ、既存
の装置を加工用に利用することができる点にある。少なくとも部分的に酸化され
た酸化アルミニウム箔を使用する際の利点は、個別の基板層を、ポリイミドから
形成されたＦＲ４製の箔よりも良好に接着することができる。酸化アルミニウム
箔の別の利点は、ポリイミド箔よりも僅かな価格であり、湿気を吸収せず、貫通
接触接続部又は開口部の型押し成型時にＦＲ４に較べて一層良好な加工可能性を
達成することができる点にある。更に、酸化アルミニウム箔の膨張係数は、半導
体チップに一層良好に適合される。更に、有利には、酸化アルミニウム箔は電気
的に絶縁作用する。この箔が部分的にしか酸化されていない場合、アルミニウム
製の核が箔の内部に形成される。この核は、個別基板層相互の電気遮蔽として使
用される。従って、半導体チップの電気特性が交互に影響を及ぼさないようにな
る。
【００２６】 本発明の半導体構成素子は、更に、構成素子コンタクトとして、ボール、ピン
又はプラグ接続部を使用することができることによって特徴付けられる。
又はプラグ接続部を使用することができることによって特徴付けられる。
【００２７】 構成素子コンタクトとしてボールが設けられる場合、半導体構成素子の一方の
側面に、ボールグリッドアレイ（ＢＧＡ）が形成される。これは、公知の製造ス
テップで加工することができる。ボールを半導体構成素子の一方の側面に取り付
けることは、種々異なるやり方で行うことができる。実施例では、それぞれの基
板層の導体路は、それぞれの基板層の一方の縁を中心にして曲げられ、構成素子
コンタクトが設けられる面に平坦に位置している。この曲げられた導体路上に、
ボールを取り付けて固定することができる。有利な実施例では、少なくとも１つ
の半導体チップを収容するための開口部を有している基板層は、構成素子コンタ
クトが設けられる側面に孔を有している。この孔は、導体路の幅を有しており、
この導体路の下側に位置している基板層の導体路が孔内に位置しているように設
けられている。この孔内には、ボールを取り付けて導体路と半田付けすることが
できる。この実施例の利点は、ボールが導体路と固定して取り付けられ、負荷に
対して機械的に一層良好に保護される点にある。別の有利な実施例では、孔内に
更に保護導体路が設けられており、この保護導体路は、孔内の信号案内導体路に
対向して配置され、孔内にボールを一層確実に半田付け乃至取り付けることがで
きるようにする目的だけに使用される。保護導体路は、基板層の下側に取り付け
られ、この基板層の上に、信号案内導体路が取り付けられる。有利な実施例では
、孔が基板層内に設けられ、この基板層は、半導体チップ用の開口部を有してい
る。しかし、孔を基板層内に設け、この基板層上に、信号案内導体路を設けるよ
うにすることもできる。ボールを構成素子コンタクトとして使用するのは、特に
、半導体構成素子を、揮発性メモリを有するメモリモジュール（ＤＲＡＭ）とし
て使用する際に用いられる。
側面に、ボールグリッドアレイ（ＢＧＡ）が形成される。これは、公知の製造ス
テップで加工することができる。ボールを半導体構成素子の一方の側面に取り付
けることは、種々異なるやり方で行うことができる。実施例では、それぞれの基
板層の導体路は、それぞれの基板層の一方の縁を中心にして曲げられ、構成素子
コンタクトが設けられる面に平坦に位置している。この曲げられた導体路上に、
ボールを取り付けて固定することができる。有利な実施例では、少なくとも１つ
の半導体チップを収容するための開口部を有している基板層は、構成素子コンタ
クトが設けられる側面に孔を有している。この孔は、導体路の幅を有しており、
この導体路の下側に位置している基板層の導体路が孔内に位置しているように設
けられている。この孔内には、ボールを取り付けて導体路と半田付けすることが
できる。この実施例の利点は、ボールが導体路と固定して取り付けられ、負荷に
対して機械的に一層良好に保護される点にある。別の有利な実施例では、孔内に
更に保護導体路が設けられており、この保護導体路は、孔内の信号案内導体路に
対向して配置され、孔内にボールを一層確実に半田付け乃至取り付けることがで
きるようにする目的だけに使用される。保護導体路は、基板層の下側に取り付け
られ、この基板層の上に、信号案内導体路が取り付けられる。有利な実施例では
、孔が基板層内に設けられ、この基板層は、半導体チップ用の開口部を有してい
る。しかし、孔を基板層内に設け、この基板層上に、信号案内導体路を設けるよ
うにすることもできる。ボールを構成素子コンタクトとして使用するのは、特に
、半導体構成素子を、揮発性メモリを有するメモリモジュール（ＤＲＡＭ）とし
て使用する際に用いられる。
【００２８】 半導体構成素子が多数の半導体チップを有することによって達成された高いメ
モリ密度に基づいて、非揮発性メモリ（Ｆｅｒｒｏ−ＤＲＡＭ）用に使用するこ
ともできる。その際、これにより、運搬可能なメモリ媒体が可能となる。このた
めに、構成素子コンタクトは、プラグ接続部として、又は、ピンとして構成する
ことができる。こうすることによって、半導体構成素子を、特に可変に使用する
ことができるようになる。構成素子コンタクトをプラグ接続部として構成するこ
とは、少なくとも１つの基板層を、構成素子コンタクトが設けられている側の面
に、面が最適化された基板層に較べて延長することによって達成される。有利に
は、導体路が設けられた基板層が延長される。延長された基板層の端には、導体
路上に所謂金属化コンタクトが取り付けられ、この金属化コンタクトは、構成群
坦体に対する電気的な接続用に取り付けられている。金属化コンタクトは、一方
の側又は両側を基板層の端に取り付けることができる。実施例では、基板層の両
金属化コンタクトを相互に接続し、構成群坦体に対する一層良好なコンタクト個
所にすることができる。しかし、延長された基板層上の両側に導体路が取り付け
られている場合、一方のプラグ接続部の、それぞれ対向する側に種々異なる２つ
の信号が構成群坦体に供給されるようにすることができる。従って、接続端子コ
ンタクトの個数は、この構成形態により２倍となることがある。
モリ密度に基づいて、非揮発性メモリ（Ｆｅｒｒｏ−ＤＲＡＭ）用に使用するこ
ともできる。その際、これにより、運搬可能なメモリ媒体が可能となる。このた
めに、構成素子コンタクトは、プラグ接続部として、又は、ピンとして構成する
ことができる。こうすることによって、半導体構成素子を、特に可変に使用する
ことができるようになる。構成素子コンタクトをプラグ接続部として構成するこ
とは、少なくとも１つの基板層を、構成素子コンタクトが設けられている側の面
に、面が最適化された基板層に較べて延長することによって達成される。有利に
は、導体路が設けられた基板層が延長される。延長された基板層の端には、導体
路上に所謂金属化コンタクトが取り付けられ、この金属化コンタクトは、構成群
坦体に対する電気的な接続用に取り付けられている。金属化コンタクトは、一方
の側又は両側を基板層の端に取り付けることができる。実施例では、基板層の両
金属化コンタクトを相互に接続し、構成群坦体に対する一層良好なコンタクト個
所にすることができる。しかし、延長された基板層上の両側に導体路が取り付け
られている場合、一方のプラグ接続部の、それぞれ対向する側に種々異なる２つ
の信号が構成群坦体に供給されるようにすることができる。従って、接続端子コ
ンタクトの個数は、この構成形態により２倍となることがある。
【００２９】 プラグ接続部の場合、構成群坦体内に差込接続する際に交換するのを回避する
ために、少なくとも１つの基板層の少なくとも１つのプラグ接続部は、機械的な
コーディング部を有している。機械的なコーディング部は、例えば、プラグ接続
部を有する基板層が、一方の側が斜めに形成されているか、又は、切断された多
角形を有するようにして構成される。同様に、２つ又は複数の金属化コンタクト
間に孔が設けられているようにしてもよい。プラグ接続部を有する半導体構成素
子を、特定されない形式で構成群坦体上に確実に取り付けることができるような
形状にしてもよい。
ために、少なくとも１つの基板層の少なくとも１つのプラグ接続部は、機械的な
コーディング部を有している。機械的なコーディング部は、例えば、プラグ接続
部を有する基板層が、一方の側が斜めに形成されているか、又は、切断された多
角形を有するようにして構成される。同様に、２つ又は複数の金属化コンタクト
間に孔が設けられているようにしてもよい。プラグ接続部を有する半導体構成素
子を、特定されない形式で構成群坦体上に確実に取り付けることができるような
形状にしてもよい。
【００３０】 更に、半導体構成素子の製造方法は、本発明の構成部分である。この方法は、
その最も簡単な形式で半導体構成素子を製造するために以下の各ステップからな
る：２層の坦体材料が設けられており、その際、一方の基板層には導体路が設け
られており、他方の基板層には少なくとも１つの開口部が設けられている。この
両基板層は、相互に結合された両基板層間に導体路が位置しているように組み合
わされる。少なくとも１つの開口部内には、それぞれ少なくとも１つの半導体チ
ップが組み込まれ、導体路を有する基板層と固定して結合される。続いて、半導
体チップが導体路と電気的に接触接続される。最も簡単な形式では、この両基板
層上に、別の基板層が堆積され、この別の基板層は、導体路も開口部も有してい
ない。有利な実施例では、２層の坦体材料の複数個が重畳して堆積され、その際
、各基板層は１つの開口部を有しており、この開口部内には、それぞれ１つの半
導体チップが組み込まれている。開口部、乃至、半導体チップは、半導体構成素
子の内部に正確に重畳して配設される。この構成形式の利点は、コンタクトパッ
ドとそれぞれの構成素子コンタクトとの間の信号経過時間を同じ長さにすること
ができる点にある。
その最も簡単な形式で半導体構成素子を製造するために以下の各ステップからな
る：２層の坦体材料が設けられており、その際、一方の基板層には導体路が設け
られており、他方の基板層には少なくとも１つの開口部が設けられている。この
両基板層は、相互に結合された両基板層間に導体路が位置しているように組み合
わされる。少なくとも１つの開口部内には、それぞれ少なくとも１つの半導体チ
ップが組み込まれ、導体路を有する基板層と固定して結合される。続いて、半導
体チップが導体路と電気的に接触接続される。最も簡単な形式では、この両基板
層上に、別の基板層が堆積され、この別の基板層は、導体路も開口部も有してい
ない。有利な実施例では、２層の坦体材料の複数個が重畳して堆積され、その際
、各基板層は１つの開口部を有しており、この開口部内には、それぞれ１つの半
導体チップが組み込まれている。開口部、乃至、半導体チップは、半導体構成素
子の内部に正確に重畳して配設される。この構成形式の利点は、コンタクトパッ
ドとそれぞれの構成素子コンタクトとの間の信号経過時間を同じ長さにすること
ができる点にある。
【００３１】 構成素子コンタクトがボールから構成されている場合、開口部を有する２層坦
体材料の基板層の実施例では、基板層の一方の側面に付加的な孔が設けられてい
る。更に、導体路を有する２層坦体材の他方の基板層上には、基板層の対向側面
上に支持導体路が取り付けられている。それから、両基板層は、２層坦体材に加
工される。続くステップで、更にチップが開口部内に組み込まれ、導体路と電気
的に接続される。この実施例で、構成素子コンタクトが設けられている側面に孔
を有している半導体構成素子の場合、ボールが、この孔内に組み込まれ、導体路
及び支持導体路と接続される。このように、ボールを孔内に取り付けるやり方に
より、高い機械的な強度が得られる。
体材料の基板層の実施例では、基板層の一方の側面に付加的な孔が設けられてい
る。更に、導体路を有する２層坦体材の他方の基板層上には、基板層の対向側面
上に支持導体路が取り付けられている。それから、両基板層は、２層坦体材に加
工される。続くステップで、更にチップが開口部内に組み込まれ、導体路と電気
的に接続される。この実施例で、構成素子コンタクトが設けられている側面に孔
を有している半導体構成素子の場合、ボールが、この孔内に組み込まれ、導体路
及び支持導体路と接続される。このように、ボールを孔内に取り付けるやり方に
より、高い機械的な強度が得られる。
【００３２】 構成素子コンタクトとしてボールを有する半導体構成素子の第２の実施例では
、２層の坦体材料の製造の際に、導体路を有する基板層に、基板層の一方の側面
を突出している導体路が設けられている。導体路は、最大、順次連続して位置し
ている２つの基板層の厚みを突出している。半導体チップを開口部内に組み込ん
で、電気的に接触接続した後、２層坦体材の複数個が重畳して配設され、固定し
て相互に結合される。続いて、被覆層として使用される基板層が堆積される。半
導体構成素子の一方の側面には、導体路が半導体構成素子の側面を越えて突出し
ている。この、突出している導体路は、曲げプロセスで半導体構成素子の側面で
曲げられる。半導体構成素子の側面と接触している導体路の曲げられた端上に、
ボールが取り付けられて、導体路と接続される。
、２層の坦体材料の製造の際に、導体路を有する基板層に、基板層の一方の側面
を突出している導体路が設けられている。導体路は、最大、順次連続して位置し
ている２つの基板層の厚みを突出している。半導体チップを開口部内に組み込ん
で、電気的に接触接続した後、２層坦体材の複数個が重畳して配設され、固定し
て相互に結合される。続いて、被覆層として使用される基板層が堆積される。半
導体構成素子の一方の側面には、導体路が半導体構成素子の側面を越えて突出し
ている。この、突出している導体路は、曲げプロセスで半導体構成素子の側面で
曲げられる。半導体構成素子の側面と接触している導体路の曲げられた端上に、
ボールが取り付けられて、導体路と接続される。
【００３３】 構成素子コンタクトとしてプラグ接続部が設けられている場合、導体路を有す
る基板層は、構成素子コンタクトが設けられてる側面での開口部を有する基板層
に較べて延長されている。延長された側面の端には、一方の側又は両側に、金属
化コンタクトが導体路の端上に取り付けられている。半導体チップを開口部内に
組み込み、２層坦体材と結合した後、半導体チップは、導体路と電気的に接触接
続されている。続きのステップで、この２層の坦体材の複数個を重畳して配設す
ることができ、続いて、導体路及び開口部なしの基板層が、少なくとも１つの開
口部を有する基板層上に堆積される。
る基板層は、構成素子コンタクトが設けられてる側面での開口部を有する基板層
に較べて延長されている。延長された側面の端には、一方の側又は両側に、金属
化コンタクトが導体路の端上に取り付けられている。半導体チップを開口部内に
組み込み、２層坦体材と結合した後、半導体チップは、導体路と電気的に接触接
続されている。続きのステップで、この２層の坦体材の複数個を重畳して配設す
ることができ、続いて、導体路及び開口部なしの基板層が、少なくとも１つの開
口部を有する基板層上に堆積される。
【００３４】 以下、本発明について図示の実施例を用いて説明する。その際： 図１は、半導体チップを有する２層坦体材の横断面図、 図２は、２層坦体材と、それに続く基板層とから構成された半導体構成素子の最
も簡単な実施例を示す図、 図３は、複数の基板層と、熱分配器が統合された複数の半導体チップとから構成
された本発明の半導体構成素子を示す図、 図４は、図３の本発明の半導体構成素子の原理的な平面図、 図５は、本発明の半導体構成素子の平面図であり、その際、開口部内に２つの半
導体チップが収容されており、 図６は、半導体チップに導体路の可能な端子構成を有する本発明の半導体構成素
子の平面図、 図７は、貫通接触接続部を有する本発明の半導体構成素子の横断面図、 図８は、全ての半導体チップ用の共通の給電線路を有する本発明の半導体構成素
子の横断面図、 図９は、共通の給電線路並びに相互に接続された半導体チップとプラグ接続部と
して構成された構成素子コンタクトを有する本発明の半導体構成素子の横断面図
、 図１０は、構成素子コンタクトとしてのプラグ接続部とコーディング部とを有す
る２層坦体材の平面図、 図１１及び１２は、プラグ接続部として構成素子コンタクトを構成した場合のコ
ーディング部の別の実施例を示す図、 図１２は、別の構成形状の本発明の半導体構成素子を示す図 である。
も簡単な実施例を示す図、 図３は、複数の基板層と、熱分配器が統合された複数の半導体チップとから構成
された本発明の半導体構成素子を示す図、 図４は、図３の本発明の半導体構成素子の原理的な平面図、 図５は、本発明の半導体構成素子の平面図であり、その際、開口部内に２つの半
導体チップが収容されており、 図６は、半導体チップに導体路の可能な端子構成を有する本発明の半導体構成素
子の平面図、 図７は、貫通接触接続部を有する本発明の半導体構成素子の横断面図、 図８は、全ての半導体チップ用の共通の給電線路を有する本発明の半導体構成素
子の横断面図、 図９は、共通の給電線路並びに相互に接続された半導体チップとプラグ接続部と
して構成された構成素子コンタクトを有する本発明の半導体構成素子の横断面図
、 図１０は、構成素子コンタクトとしてのプラグ接続部とコーディング部とを有す
る２層坦体材の平面図、 図１１及び１２は、プラグ接続部として構成素子コンタクトを構成した場合のコ
ーディング部の別の実施例を示す図、 図１２は、別の構成形状の本発明の半導体構成素子を示す図 である。
【００３５】 図１には、２つの基板層２，３、半導体チップ１及び構成素子コンタクト１７
からなる２層坦体材の横断面が示されている。基板層２上には、例えば、メッキ
又はエッチングによって導体路４がコーティングされている。基板層３は、開口
部１４並びに孔１５を有しており、この孔は、例えば、型押し乃至打ち抜き加工
されている。半導体チップ１は、開口部１４内に組み込まれており、接着剤９を
用いて基板層２と固定して結合されている。この図では、半導体チップ１は、そ
のコンタクトパッド７が上の方に配向されて設けられている。ボンド線８を用い
て、コンタクトパッド７は、導体路４と電気的に接続されている。孔１５内には
、ボール１７ａが入れられており、このボールは、導体路４と電気的に接触接続
されている。基板層３内の孔１５は、半導体構成素子の有利な実施例では、半導
体構成素子がボール１７ａを用いて構成群坦体と接続される必要がある場合に設
けられる。図１には、開口部１４と、その中に組み込まれた半導体チップ１（基
板層２と固定して結合されている）とを有する２層坦体材の原理的な構造が示さ
れている。図示の例では、電気的な接触接続は、ボンド線８を用いて行われてい
る。しかし、電気的な接触接続をスパイダバンド（Ｓｐｉｄｅｒｂａｎｄｓ）を
用いて行うことは、何時でも可能である。同様に、チップを、フリップチッププ
ロセスによって基板層２上に載置して、それと同時に導体路４と結合してもよい
。図示の実施例では、半導体チップ１は、対向する２つの縁にコンタクトパッド
７を有しており、このコンタクトパッドは、導体路４と電気的に接続されている
。有利な実施例では、半導体チップ１は、一列のコンタクトパッド７しか有して
おらず、このコンタクトパッドは、半導体チップ１の、構成素子コンタクト１７
の方を向いた側の面上に設けられている。この利点は、この装置構成によって、
半導体チップ１の全てのコンタクトパッド７から、それぞれの構成素子コンタク
トに至る迄の同じ信号経過時間が可能である点にある。この利点は、とりわけ、
高い頻度で使用するのには極めて有意義である。
からなる２層坦体材の横断面が示されている。基板層２上には、例えば、メッキ
又はエッチングによって導体路４がコーティングされている。基板層３は、開口
部１４並びに孔１５を有しており、この孔は、例えば、型押し乃至打ち抜き加工
されている。半導体チップ１は、開口部１４内に組み込まれており、接着剤９を
用いて基板層２と固定して結合されている。この図では、半導体チップ１は、そ
のコンタクトパッド７が上の方に配向されて設けられている。ボンド線８を用い
て、コンタクトパッド７は、導体路４と電気的に接続されている。孔１５内には
、ボール１７ａが入れられており、このボールは、導体路４と電気的に接触接続
されている。基板層３内の孔１５は、半導体構成素子の有利な実施例では、半導
体構成素子がボール１７ａを用いて構成群坦体と接続される必要がある場合に設
けられる。図１には、開口部１４と、その中に組み込まれた半導体チップ１（基
板層２と固定して結合されている）とを有する２層坦体材の原理的な構造が示さ
れている。図示の例では、電気的な接触接続は、ボンド線８を用いて行われてい
る。しかし、電気的な接触接続をスパイダバンド（Ｓｐｉｄｅｒｂａｎｄｓ）を
用いて行うことは、何時でも可能である。同様に、チップを、フリップチッププ
ロセスによって基板層２上に載置して、それと同時に導体路４と結合してもよい
。図示の実施例では、半導体チップ１は、対向する２つの縁にコンタクトパッド
７を有しており、このコンタクトパッドは、導体路４と電気的に接続されている
。有利な実施例では、半導体チップ１は、一列のコンタクトパッド７しか有して
おらず、このコンタクトパッドは、半導体チップ１の、構成素子コンタクト１７
の方を向いた側の面上に設けられている。この利点は、この装置構成によって、
半導体チップ１の全てのコンタクトパッド７から、それぞれの構成素子コンタク
トに至る迄の同じ信号経過時間が可能である点にある。この利点は、とりわけ、
高い頻度で使用するのには極めて有意義である。
【００３６】 図２には、本発明の半導体構成素子が、その最も簡単な形式で横断面で示され
ている。図２の半導体構成素子は、２層坦体材２，３、及び、導体路４も開口部
１４又は孔１５も有していない最終的な基板層２ｃとから構成されている。２層
坦体材の構造は、図１の構造と同一である。唯一の差は、構成素子コンタクト１
７の電気的な接触接続にある。この実施例でも、半導体構成素子は、ボール１７
ａを用いて構成群坦体（図示していない）と接続されている。しかし、ボール１
７ａは、図２では孔１５内に収容されておらず、延長された導体路４に取り付け
られており、この導体路は、基板層３の縁を中心に曲げられており、基板層３の
側縁と狭幅部分で接触接続されている。ボール１７ａは、この、延長されて曲げ
られた導体路４上に、例えば、半田付けを用いて取り付けられている。
ている。図２の半導体構成素子は、２層坦体材２，３、及び、導体路４も開口部
１４又は孔１５も有していない最終的な基板層２ｃとから構成されている。２層
坦体材の構造は、図１の構造と同一である。唯一の差は、構成素子コンタクト１
７の電気的な接触接続にある。この実施例でも、半導体構成素子は、ボール１７
ａを用いて構成群坦体（図示していない）と接続されている。しかし、ボール１
７ａは、図２では孔１５内に収容されておらず、延長された導体路４に取り付け
られており、この導体路は、基板層３の縁を中心に曲げられており、基板層３の
側縁と狭幅部分で接触接続されている。ボール１７ａは、この、延長されて曲げ
られた導体路４上に、例えば、半田付けを用いて取り付けられている。
【００３７】 図３には、本発明の半導体構成素子の横断面図が示されている。半導体構成素
子は、複数の基板層２，３，２ａ，３ａ，２ｃ並びに複数の半導体チップ１及び
構成素子コンタクト１７（この場合、ボール１７ａとして構成されている）から
構成されている。半導体構成素子は、この実施例では、３つの２層坦体材と最終
的な基板層２ｃ（半導体構成素子の上方を閉じている）から構成されている。基
板層２，２ａは、一方の側面に導体路４を有しており、この導体路は、半導体構
成素子の一方の側面に向かって全て配向されている。基板層３，３ａは、それぞ
れ１つの開口部１４を有しており、この開口部内には、それぞれ１つの半導体チ
ップ１が組み込まれており、フリップチップ接触接続部１２を用いて基板層２，
２ａと機械的に結合されており、導体路４を用いて電気的に接続されている。構
成素子コンタクトは、ボール１７ａとして構成されている。その際、３つの２層
坦体材の２つは、孔１５を有しており、この孔内には、ボール１７ａが組み込ま
れている。孔１５内へのボール１７ａの取り付けを改善するために、導体路４に
対向している孔の側である孔１５の上側に、支持導体路１１が設けられている。
この支持導体路１１は、導体路４と同じ材料から形成されている。これは、専ら
、ボール１７ａを孔１５内に取り付けるのを改善するために使用される。支持導
体路１１は、孔１５の大きさである。最も下側の２つの基板層２，３の構成素子
コンタクト１７は、図２の方式に応じて構成されている。基板層２上に設けられ
る導体路４は、最大、基板層の２倍の厚みだけ、２層坦体材の端を越えて延長さ
れており、基板層３の縁を越えて曲げられている。曲げられた導体路４は、この
領域内で平坦に基板層３に載着されている。ボール１７ａは、曲げられた導体路
４と、例えば、半田付けを用いて固定して結合される。開口部１４内に設けられ
た半導体チップ１は、この図３ではプラスチックプレス材によって囲まれていな
い。しかし、半導体チップ１及びコンタクトパッド７の電気接触接続部を組み込
んだ後、開口部１４を導体路４と共にプラスチックプレス材によって囲繞するこ
とは何時でもできる。図３の半導体構成素子は、基板層２，３，２ａ，３ａ，２
ｃの特に有利な構成形態を有している。基板層２，２ａ，２ｃは、構成素子コン
タクト１７に対向している側面３，３，ａの所から延長されている。導体路４が
設けられている基板層２，２ａ，２ｃは、この場合、熱分配器機能を担う。この
実施例では、第２の基板層のそれぞれが、基板層３，３ａの最適化された基底面
を越えて延長される。しかし、この延長部を任意の基板層２，３，２ａ，３ａ，
２ｃにも設けることができる。更に、延長部は、構成素子コンタクト１７に対向
している側面にしか設けられていないのではなく、構成素子コンタクト１７を有
していない半導体構成素子の全ての側面に設けることもできる。
子は、複数の基板層２，３，２ａ，３ａ，２ｃ並びに複数の半導体チップ１及び
構成素子コンタクト１７（この場合、ボール１７ａとして構成されている）から
構成されている。半導体構成素子は、この実施例では、３つの２層坦体材と最終
的な基板層２ｃ（半導体構成素子の上方を閉じている）から構成されている。基
板層２，２ａは、一方の側面に導体路４を有しており、この導体路は、半導体構
成素子の一方の側面に向かって全て配向されている。基板層３，３ａは、それぞ
れ１つの開口部１４を有しており、この開口部内には、それぞれ１つの半導体チ
ップ１が組み込まれており、フリップチップ接触接続部１２を用いて基板層２，
２ａと機械的に結合されており、導体路４を用いて電気的に接続されている。構
成素子コンタクトは、ボール１７ａとして構成されている。その際、３つの２層
坦体材の２つは、孔１５を有しており、この孔内には、ボール１７ａが組み込ま
れている。孔１５内へのボール１７ａの取り付けを改善するために、導体路４に
対向している孔の側である孔１５の上側に、支持導体路１１が設けられている。
この支持導体路１１は、導体路４と同じ材料から形成されている。これは、専ら
、ボール１７ａを孔１５内に取り付けるのを改善するために使用される。支持導
体路１１は、孔１５の大きさである。最も下側の２つの基板層２，３の構成素子
コンタクト１７は、図２の方式に応じて構成されている。基板層２上に設けられ
る導体路４は、最大、基板層の２倍の厚みだけ、２層坦体材の端を越えて延長さ
れており、基板層３の縁を越えて曲げられている。曲げられた導体路４は、この
領域内で平坦に基板層３に載着されている。ボール１７ａは、曲げられた導体路
４と、例えば、半田付けを用いて固定して結合される。開口部１４内に設けられ
た半導体チップ１は、この図３ではプラスチックプレス材によって囲まれていな
い。しかし、半導体チップ１及びコンタクトパッド７の電気接触接続部を組み込
んだ後、開口部１４を導体路４と共にプラスチックプレス材によって囲繞するこ
とは何時でもできる。図３の半導体構成素子は、基板層２，３，２ａ，３ａ，２
ｃの特に有利な構成形態を有している。基板層２，２ａ，２ｃは、構成素子コン
タクト１７に対向している側面３，３，ａの所から延長されている。導体路４が
設けられている基板層２，２ａ，２ｃは、この場合、熱分配器機能を担う。この
実施例では、第２の基板層のそれぞれが、基板層３，３ａの最適化された基底面
を越えて延長される。しかし、この延長部を任意の基板層２，３，２ａ，３ａ，
２ｃにも設けることができる。更に、延長部は、構成素子コンタクト１７に対向
している側面にしか設けられていないのではなく、構成素子コンタクト１７を有
していない半導体構成素子の全ての側面に設けることもできる。
【００３８】 図４には、図３の２層坦体材の平面図が示されている。図４には、半導体チッ
プ１が正確に組み込まれている開口部１４が示されている。この半導体チップ１
は、フリップチップ接触接続部（図では見えない）を用いて基板層２上に取り付
けられている。半導体チップ１から、半導体構成素子の方向に導体路４は配向さ
れている。見やすくするために、開口部１４を有する基板層３は透過して図示さ
れている。導体路４は、ボール１７ａと接続されており、それにより、構成群坦
体に対して電気的に接触接続される。その際、基板層２上の導体路４は、コンタ
クトパッド７から構成素子コンタクト１７への信号経過時間が同じ大きさである
ように構成されている。コンタクトパッド７と構成素子コンタクト１７との間の
信号経過時間を同じ長さにするという要求により、理想的には、コンタクトパッ
ド７を一列に配列するようにされ、その際、この列を、構成素子コンタクト１７
を含む側面に対して平行に配向する必要がある。構成素子コンタクト１７を、半
導体チップ上に一列に配列するのが可能でない場合、個別導体路を構成群坦体上
で、例えば、キャパシタンスによって平衡調整するようにすることもできる。し
かし、最も有利な形態は、導体路４とコンタクトパッド７の装置構成を用いて半
導体構成素子内で求められる。
プ１が正確に組み込まれている開口部１４が示されている。この半導体チップ１
は、フリップチップ接触接続部（図では見えない）を用いて基板層２上に取り付
けられている。半導体チップ１から、半導体構成素子の方向に導体路４は配向さ
れている。見やすくするために、開口部１４を有する基板層３は透過して図示さ
れている。導体路４は、ボール１７ａと接続されており、それにより、構成群坦
体に対して電気的に接触接続される。その際、基板層２上の導体路４は、コンタ
クトパッド７から構成素子コンタクト１７への信号経過時間が同じ大きさである
ように構成されている。コンタクトパッド７と構成素子コンタクト１７との間の
信号経過時間を同じ長さにするという要求により、理想的には、コンタクトパッ
ド７を一列に配列するようにされ、その際、この列を、構成素子コンタクト１７
を含む側面に対して平行に配向する必要がある。構成素子コンタクト１７を、半
導体チップ上に一列に配列するのが可能でない場合、個別導体路を構成群坦体上
で、例えば、キャパシタンスによって平衡調整するようにすることもできる。し
かし、最も有利な形態は、導体路４とコンタクトパッド７の装置構成を用いて半
導体構成素子内で求められる。
【００３９】 図５には、別の２層坦体材の平面図が示されている。この実施例では、開口部
１４内に２つの半導体チップ１が設けられている。半導体チップ１は、フェース
アップ（ｆａｃｅ ｕｐ）に基板層２上に、例えば、接着剤を用いて設けられて
いる。分かり易くするために、更に、開口部１４を有する基板層３は透過して図
示されている。半導体チップ１を構成素子コンタクト１７と接続する導体路４は
、２層坦体材の一方の側面の方に配向されている。その際、導体路４は、平行に
配列されており、その結果、この導体路は、ボンド線８と共に、コンタクトパッ
ド７と構成素子コンタクト１７との間の同じ信号経過時間を達成する。構成素子
コンタクト１７は、この実施例では、上側の半導体チップ１の場合、ボール１７
ａによって構成されており、下側の半導体チップ１の場合、ピン１７ｂによって
構成されている。ボール１７ａは、孔１５内に装着されて、導体路４及び支持導
体路１１のそれぞれと接続されている。この２層の坦体材は、特に有利な構成を
有している。給電線路５は、この場合、同時に両半導体チップ１に給電する。給
電線路５は、半導体チップ１の、信号を案内するコンタクトパッド７に対向して
いる側の面上に設けられている。共通の給電線路５を介して両半導体チップ１に
給電すると、構成素子コンタクト１７を節約することができるという利点が得ら
れる。この実施例では、構成素子コンタクト１７の個数を２つだけ減らすことが
できる。
１４内に２つの半導体チップ１が設けられている。半導体チップ１は、フェース
アップ（ｆａｃｅ ｕｐ）に基板層２上に、例えば、接着剤を用いて設けられて
いる。分かり易くするために、更に、開口部１４を有する基板層３は透過して図
示されている。半導体チップ１を構成素子コンタクト１７と接続する導体路４は
、２層坦体材の一方の側面の方に配向されている。その際、導体路４は、平行に
配列されており、その結果、この導体路は、ボンド線８と共に、コンタクトパッ
ド７と構成素子コンタクト１７との間の同じ信号経過時間を達成する。構成素子
コンタクト１７は、この実施例では、上側の半導体チップ１の場合、ボール１７
ａによって構成されており、下側の半導体チップ１の場合、ピン１７ｂによって
構成されている。ボール１７ａは、孔１５内に装着されて、導体路４及び支持導
体路１１のそれぞれと接続されている。この２層の坦体材は、特に有利な構成を
有している。給電線路５は、この場合、同時に両半導体チップ１に給電する。給
電線路５は、半導体チップ１の、信号を案内するコンタクトパッド７に対向して
いる側の面上に設けられている。共通の給電線路５を介して両半導体チップ１に
給電すると、構成素子コンタクト１７を節約することができるという利点が得ら
れる。この実施例では、構成素子コンタクト１７の個数を２つだけ減らすことが
できる。
【００４０】 図６には、２つの基板層２及び３からなる２層坦体材の平面図が示されており
、その際、基板層２には導体路４が設けられており、基板層３は、開口部１４を
有している。この開口部１４内には、半導体チップ１が設けられており、この半
導体チップは、フェースアップに基板層２上に取り付けられている。半導体チッ
プ１のコンタクトパッド７は、この場合、半導体チップ１の周囲に沿って設けら
れている。しかし、半導体チップ１上のコンタクトパッドの装置構成は、任意に
実施することができる。分かり易くするために、基板層２は透過して図示されて
いる。
、その際、基板層２には導体路４が設けられており、基板層３は、開口部１４を
有している。この開口部１４内には、半導体チップ１が設けられており、この半
導体チップは、フェースアップに基板層２上に取り付けられている。半導体チッ
プ１のコンタクトパッド７は、この場合、半導体チップ１の周囲に沿って設けら
れている。しかし、半導体チップ１上のコンタクトパッドの装置構成は、任意に
実施することができる。分かり易くするために、基板層２は透過して図示されて
いる。
【００４１】 図７には、本発明の半導体構成素子の横断面が示されている。半導体構成素子
は、３つの２層坦体材から構成されており、その際、基板層２，２ａには導体路
４が設けられており、基板層３，３ａには、それぞれ１つの開口部１４が設けら
れている。それぞれの基板層３，３ａの開口部１４は、正確に重畳して設けられ
る。同様に、半導体チップ１が設けられており、この半導体チップは、それぞれ
の基板層３，３ａの開口部内に位置していて、それぞれ基板層２，２ａと、例え
ば、接着剤を用いて正確に重畳して結合される。基板層３，３ａは、更に孔１５
を有している。相応の基板層２ａ，２ｃは、孔の代わりに支持導体路１１が設け
られている。構成素子コンタクト１７は、ボール１７ａとして構成されており、
孔１５内に導体路４及び支持導体路１１と固定して相互に接続されており、その
結果、比較的確実に電気信号を案内することができる。３つの半導体チップ１は
、フリップチップ接触接続部１２を用いて機械的に基板層２，２ａ及び導体路４
と電気的に接続されている。基板層３，２ａ，３ａは、更に貫通接触接続部６を
有しており、この貫通接触接続部６は、例えば、種々異なる基板層３，３ａ内に
位置している半導体チップ１の接続を担うことができる。しかし、貫通接触接続
部６を、個別の給電線路５（図示していない）を用いての、それぞれの半導体チ
ップ１の給電のために設けることもできる。半導体構成素子内の全ての半導体チ
ップ１の給電用の個別給電導体路５の利点は、少なくとも構成素子コンタクト１
７が半導体構成素子の外側に設けられるという点にある。半導体構成素子は、更
に、導体路４も開口部１４も孔１５も有していない基板層２ｃによって閉じられ
ている。その際、開口部１４内に設けられる半導体チップ１は、プレス材１０に
よって囲繞してもよく、囲繞しなくてもよい。
は、３つの２層坦体材から構成されており、その際、基板層２，２ａには導体路
４が設けられており、基板層３，３ａには、それぞれ１つの開口部１４が設けら
れている。それぞれの基板層３，３ａの開口部１４は、正確に重畳して設けられ
る。同様に、半導体チップ１が設けられており、この半導体チップは、それぞれ
の基板層３，３ａの開口部内に位置していて、それぞれ基板層２，２ａと、例え
ば、接着剤を用いて正確に重畳して結合される。基板層３，３ａは、更に孔１５
を有している。相応の基板層２ａ，２ｃは、孔の代わりに支持導体路１１が設け
られている。構成素子コンタクト１７は、ボール１７ａとして構成されており、
孔１５内に導体路４及び支持導体路１１と固定して相互に接続されており、その
結果、比較的確実に電気信号を案内することができる。３つの半導体チップ１は
、フリップチップ接触接続部１２を用いて機械的に基板層２，２ａ及び導体路４
と電気的に接続されている。基板層３，２ａ，３ａは、更に貫通接触接続部６を
有しており、この貫通接触接続部６は、例えば、種々異なる基板層３，３ａ内に
位置している半導体チップ１の接続を担うことができる。しかし、貫通接触接続
部６を、個別の給電線路５（図示していない）を用いての、それぞれの半導体チ
ップ１の給電のために設けることもできる。半導体構成素子内の全ての半導体チ
ップ１の給電用の個別給電導体路５の利点は、少なくとも構成素子コンタクト１
７が半導体構成素子の外側に設けられるという点にある。半導体構成素子は、更
に、導体路４も開口部１４も孔１５も有していない基板層２ｃによって閉じられ
ている。その際、開口部１４内に設けられる半導体チップ１は、プレス材１０に
よって囲繞してもよく、囲繞しなくてもよい。
【００４２】 図８には、本発明の２つの２層坦体材からなる半導体構成素子の別の形態が図
示されており、その際、基板層２，２ａには、導体路４が設けられ、基板層３，
３ａには、それぞれ１つの開口部１４が設けられている。この半導体構成素子は
、導体路４も開口部１４も孔１５も有していない基板層２ｃによって閉じられて
いる。更に、半導体素子は、２つの基板層２ｂ，３ｂを有しており、その際、基
板層２ｂには導体路が設けられており、基板層３ｂは、孔１５を有している。基
板層３ｂは、孔１５だけを有している。基板層２ｂ，３ｂは、この実施例では、
専ら、給電線路５を半導体構成素子内の別個の面内に導入するのに使用される。
基板層３，２ａ，３ａ，２ｂ内の貫通接触接続部６を介して、それぞれの基板層
３，３ａ内の半導体チップ１が給電される。給電線路５は、半導体構成素子の、
構成素子コンタクト１７を有する側面とは反対側の面で、半導体チップ１につな
がっている。しかし、半導体チップ１の他方の各位置でも、給電線路５を半導体
チップ１につなげることが可能である。
示されており、その際、基板層２，２ａには、導体路４が設けられ、基板層３，
３ａには、それぞれ１つの開口部１４が設けられている。この半導体構成素子は
、導体路４も開口部１４も孔１５も有していない基板層２ｃによって閉じられて
いる。更に、半導体素子は、２つの基板層２ｂ，３ｂを有しており、その際、基
板層２ｂには導体路が設けられており、基板層３ｂは、孔１５を有している。基
板層３ｂは、孔１５だけを有している。基板層２ｂ，３ｂは、この実施例では、
専ら、給電線路５を半導体構成素子内の別個の面内に導入するのに使用される。
基板層３，２ａ，３ａ，２ｂ内の貫通接触接続部６を介して、それぞれの基板層
３，３ａ内の半導体チップ１が給電される。給電線路５は、半導体構成素子の、
構成素子コンタクト１７を有する側面とは反対側の面で、半導体チップ１につな
がっている。しかし、半導体チップ１の他方の各位置でも、給電線路５を半導体
チップ１につなげることが可能である。
【００４３】 図８の図示の実施例では、半導体チップ１は、フリップチップ接触接続部１２
を用いて、又は、ボンド線８を用いて導体路４と接続されている。各半導体チッ
プ１を他のやり方で導体路４と電気的に接続することもできる。半導体構成素子
の、構成素子コンタクト１７に対向した側面は、平坦な面を有している。しかし
、個別基板層を、最適化された面を越えて延長して、熱分布を担うように構成す
ると有利な性質となる。半導体構成素子の特に有利な実施例では、基板材は、部
分的に酸化された酸化アルミニウム箔から形成されている。部分的に酸化された
酸化アルミニウム箔は、一方では、半導体チップ１に対して良好に適合された熱
膨張係数を有しており、他方では、ＦＲ４製の通常の基板層材に比して良好な熱
伝達が達成される。酸化アルミニウム箔が部分的にのみ酸化されている場合、ア
ルミニウム製の核が箔の内部に形成される。これにより、個別基板層相互の電気
的な遮蔽を行うことができるという利点が得られる。従って、それぞれの基板層
内に重畳して設けられた半導体チップの作動特性が相互に妨害されないようにす
ることができる。更に、酸化アルミニウム箔は、開口部１４乃至孔１５の型押し
成型又は打ち抜き成型の際に、ＦＲ４に較べて良好な加工可能性を有していると
いう利点が得られる。貫通接触接続部６は、この実施例では、重畳して構成され
ている。しかし、貫通接触接続部６を、それぞれの基板層３，２ａ，３ａ，２ｂ
内の任意の個所に設けることは何時でもできる。この場合には、それぞれの基板
層２，２ａ内の導体路４を介して相互に電気的に接続することができるようにな
る。構成素子コンタクト１７は、有利な実施例ではボール１７ａとして構成され
ており、このボールは、支持導体路１１を有する孔１５内に装着される。開口部
１４内に位置している半導体チップ１は、用途に応じてプラスチックプレス材に
よって囲繞してもよいし、囲繞しなくてもよい。有利な実施例では、開口部１４
は、プラスチックブレス材で充填される。
を用いて、又は、ボンド線８を用いて導体路４と接続されている。各半導体チッ
プ１を他のやり方で導体路４と電気的に接続することもできる。半導体構成素子
の、構成素子コンタクト１７に対向した側面は、平坦な面を有している。しかし
、個別基板層を、最適化された面を越えて延長して、熱分布を担うように構成す
ると有利な性質となる。半導体構成素子の特に有利な実施例では、基板材は、部
分的に酸化された酸化アルミニウム箔から形成されている。部分的に酸化された
酸化アルミニウム箔は、一方では、半導体チップ１に対して良好に適合された熱
膨張係数を有しており、他方では、ＦＲ４製の通常の基板層材に比して良好な熱
伝達が達成される。酸化アルミニウム箔が部分的にのみ酸化されている場合、ア
ルミニウム製の核が箔の内部に形成される。これにより、個別基板層相互の電気
的な遮蔽を行うことができるという利点が得られる。従って、それぞれの基板層
内に重畳して設けられた半導体チップの作動特性が相互に妨害されないようにす
ることができる。更に、酸化アルミニウム箔は、開口部１４乃至孔１５の型押し
成型又は打ち抜き成型の際に、ＦＲ４に較べて良好な加工可能性を有していると
いう利点が得られる。貫通接触接続部６は、この実施例では、重畳して構成され
ている。しかし、貫通接触接続部６を、それぞれの基板層３，２ａ，３ａ，２ｂ
内の任意の個所に設けることは何時でもできる。この場合には、それぞれの基板
層２，２ａ内の導体路４を介して相互に電気的に接続することができるようにな
る。構成素子コンタクト１７は、有利な実施例ではボール１７ａとして構成され
ており、このボールは、支持導体路１１を有する孔１５内に装着される。開口部
１４内に位置している半導体チップ１は、用途に応じてプラスチックプレス材に
よって囲繞してもよいし、囲繞しなくてもよい。有利な実施例では、開口部１４
は、プラスチックブレス材で充填される。
【００４４】 図９には、原理が図８の半導体構成素子の構造に相応する本発明の半導体構成
素子の別の実施例が図示されている。２層坦体材を形成する基板層２，３，２ａ
，３ａの他に、２つの基板層２ｂ，３ｂが設けられ、この基板層は、それぞれの
基板層３，３ａ内に位置している全ての半導体チップ１用の共通の給電線路５を
案内するのに使用される。それぞれの基板層３，３ａ内での半導体チップ１の給
電は、基板層３，２ａ，３ａ，２ｂ内に設けられている貫通接触接続部６によっ
て行うことができる。更に、半導体構成素子は、貫通接触接続部６ｂを有してお
り、貫通接触接続部６ｂは、種々異なる基板層３，３ａ内に位置している半導体
チップ１を相互に接続する。半導体構成素子の有利な実施例では、基板層３，３
ａ内にそれぞれ１つの半導体チップ１が設けられている。しかし、基板層３，３
ａ内に１つ又は複数の開口部１４内に複数の半導体チップ１を設けて、これらの
複数の半導体チップを任意に相互に接続することができるようにしてもよい。こ
れは、導体路４を用いて同じ基板面３，３ａ内で行うか、又は、接続すべき半導
体チップ１が種々異なる基板層３，３ａ内に位置している場合には、貫通接触接
続部６ｂを用いて行うことができる。
素子の別の実施例が図示されている。２層坦体材を形成する基板層２，３，２ａ
，３ａの他に、２つの基板層２ｂ，３ｂが設けられ、この基板層は、それぞれの
基板層３，３ａ内に位置している全ての半導体チップ１用の共通の給電線路５を
案内するのに使用される。それぞれの基板層３，３ａ内での半導体チップ１の給
電は、基板層３，２ａ，３ａ，２ｂ内に設けられている貫通接触接続部６によっ
て行うことができる。更に、半導体構成素子は、貫通接触接続部６ｂを有してお
り、貫通接触接続部６ｂは、種々異なる基板層３，３ａ内に位置している半導体
チップ１を相互に接続する。半導体構成素子の有利な実施例では、基板層３，３
ａ内にそれぞれ１つの半導体チップ１が設けられている。しかし、基板層３，３
ａ内に１つ又は複数の開口部１４内に複数の半導体チップ１を設けて、これらの
複数の半導体チップを任意に相互に接続することができるようにしてもよい。こ
れは、導体路４を用いて同じ基板面３，３ａ内で行うか、又は、接続すべき半導
体チップ１が種々異なる基板層３，３ａ内に位置している場合には、貫通接触接
続部６ｂを用いて行うことができる。
【００４５】 図９には、構成素子コンタクト１７の特別な構成が図示されている。ボール１
７ａとしての構成素子コンタクト１７の構成が、構成群坦体（図示していない）
との固定結合用しか問題とならない場合には、プラグ接続部１７ｃとしての構成
素子コンタクト１７の構成の場合に、これをフレキシブルなデータ坦体として使
用する手段が得られる。半導体チップ１が非揮発性Ｆｅｒｒｏ−ＤＲＡＭとして
構成されている場合、本発明の半導体構成素子は、運搬可能なメモリ媒体として
使用することができる。図９に図示されたプラグ接続部１７ｃは、その端が金属
化コンタクト１８を有しており、この金属化コンタクトは、導体路４上に取り付
けられている。プラグ接続部１７ｃは、半導体構成素子の一方の側面上に全て取
り付けられている。通常の実施例では、プラグ接続部１７ｃは、一方の側面上に
のみ金属化コンタクト１８を有している。しかし、両側で金属化コンタクト１８
をプラグ接続部１７ｃの端に設ける変形実施例を設けてもよい。この場合、基板
層２ａの両側面上で信号を外側に案内することができる。同様に、両側に取り付
けられた金属化コンタクト１８を相互に接続して、構成群坦体に対するプラグ接
続部の信号案内を一層確実に行うようにすることもできる。同様に、一方の側面
に取り付けられた金属化コンタクト１８と、両側の側面に取り付けられた金属化
コンタクト１８との組合せを、同一の半導体構成素子に設けることもできる。図
示の実施例では、半導体チップ１は、フェースアップにそれぞれの基板層２，２
ａ上に、例えば、接着剤９を用いて取り付けられる。コンタクトパッド７から導
体路４への電気的接触接続は、ボンド線８を用いて行うことができる。有利な実
施例では、各基板層３，３ａ上に正確に半導体チップ１が設けられ、その際、こ
の半導体チップは、正確に重畳して設けられる。更に、コンタクトパッド７と構
成素子コンタクト１７（この場合、金属化コンタクト１８）との間の同じ信号経
過時間にすることが重要視されている場合、この半導体構成素子は、特に高い頻
度で使用するのに適している。本発明の半導体構成素子を構成群坦体と結合する
場合、半導体チップ１は、構成群坦体に対して垂直な位置に設けられる。
７ａとしての構成素子コンタクト１７の構成が、構成群坦体（図示していない）
との固定結合用しか問題とならない場合には、プラグ接続部１７ｃとしての構成
素子コンタクト１７の構成の場合に、これをフレキシブルなデータ坦体として使
用する手段が得られる。半導体チップ１が非揮発性Ｆｅｒｒｏ−ＤＲＡＭとして
構成されている場合、本発明の半導体構成素子は、運搬可能なメモリ媒体として
使用することができる。図９に図示されたプラグ接続部１７ｃは、その端が金属
化コンタクト１８を有しており、この金属化コンタクトは、導体路４上に取り付
けられている。プラグ接続部１７ｃは、半導体構成素子の一方の側面上に全て取
り付けられている。通常の実施例では、プラグ接続部１７ｃは、一方の側面上に
のみ金属化コンタクト１８を有している。しかし、両側で金属化コンタクト１８
をプラグ接続部１７ｃの端に設ける変形実施例を設けてもよい。この場合、基板
層２ａの両側面上で信号を外側に案内することができる。同様に、両側に取り付
けられた金属化コンタクト１８を相互に接続して、構成群坦体に対するプラグ接
続部の信号案内を一層確実に行うようにすることもできる。同様に、一方の側面
に取り付けられた金属化コンタクト１８と、両側の側面に取り付けられた金属化
コンタクト１８との組合せを、同一の半導体構成素子に設けることもできる。図
示の実施例では、半導体チップ１は、フェースアップにそれぞれの基板層２，２
ａ上に、例えば、接着剤９を用いて取り付けられる。コンタクトパッド７から導
体路４への電気的接触接続は、ボンド線８を用いて行うことができる。有利な実
施例では、各基板層３，３ａ上に正確に半導体チップ１が設けられ、その際、こ
の半導体チップは、正確に重畳して設けられる。更に、コンタクトパッド７と構
成素子コンタクト１７（この場合、金属化コンタクト１８）との間の同じ信号経
過時間にすることが重要視されている場合、この半導体構成素子は、特に高い頻
度で使用するのに適している。本発明の半導体構成素子を構成群坦体と結合する
場合、半導体チップ１は、構成群坦体に対して垂直な位置に設けられる。
【００４６】 図１０には、２層坦体材の平面図が示されており、その際、構成素子コンタク
ト１７は、プラグ接続部１７ｃとして構成されている。基板層３が設けられてい
る開口部１４内には、半導体チップ１が、フェースアップに、この開口部１４内
に組み込まれており、基板層２と、例えば、接着剤を用いて固定して結合されて
いる。半導体チップ１は、ボンド線８を用いてコンタクトパッド７から、基板層
２が設けられた導体路４に電気的に接触接続される。半導体構成素子を構成群坦
体内に差し込む際に取り違えるのを回避し、従って、場合によっては起こり得る
機能誤りを阻止するために、導体路４を有する基板層２は、機械的なコーディン
グ部１９を有しており、このコーディング部は、切欠部の形式で構成されている
。その際、コーディング部１９は、プラグ接続部１７ｃの任意の個所に設けるこ
とができる。機械的なコーディング部１９の切欠部の深さと幅は、構成群坦体内
に所定のように差し込まれないのが確実に阻止される限りで、同様に任意に決め
ることができる。
ト１７は、プラグ接続部１７ｃとして構成されている。基板層３が設けられてい
る開口部１４内には、半導体チップ１が、フェースアップに、この開口部１４内
に組み込まれており、基板層２と、例えば、接着剤を用いて固定して結合されて
いる。半導体チップ１は、ボンド線８を用いてコンタクトパッド７から、基板層
２が設けられた導体路４に電気的に接触接続される。半導体構成素子を構成群坦
体内に差し込む際に取り違えるのを回避し、従って、場合によっては起こり得る
機能誤りを阻止するために、導体路４を有する基板層２は、機械的なコーディン
グ部１９を有しており、このコーディング部は、切欠部の形式で構成されている
。その際、コーディング部１９は、プラグ接続部１７ｃの任意の個所に設けるこ
とができる。機械的なコーディング部１９の切欠部の深さと幅は、構成群坦体内
に所定のように差し込まれないのが確実に阻止される限りで、同様に任意に決め
ることができる。
【００４７】 半導体構成素子のプラグ接続部１７ｃは、半導体構成素子の、構成素子コンタ
クト１７が設けられる側の面上に基板層２，２ａ，２ｂを延長することによって
形成される。しかし、プラグ接続部１７ｃは、基板層３，３ａ，３ｂによっても
形成することができる。同様に、相互に結合される２つの基板層２，３又は３，
２ａがプラグ接続部を形成し、その際、この場合、比較的大きな機械的な安定性
が得られる。
クト１７が設けられる側の面上に基板層２，２ａ，２ｂを延長することによって
形成される。しかし、プラグ接続部１７ｃは、基板層３，３ａ，３ｂによっても
形成することができる。同様に、相互に結合される２つの基板層２，３又は３，
２ａがプラグ接続部を形成し、その際、この場合、比較的大きな機械的な安定性
が得られる。
【００４８】 図１１には、基板層２，２ａ，３ａの機械的なコーディング部１９が図示され
ており、その際、コーナ領域に斜めのエッジが形成されている。機械的なコーデ
ィング部１９は、プラグ接続部１７ｃの任意の切欠部によって形成することがで
きる。その際、切欠部は、斜めに切除されたコーナ又は切除された多角形にする
ことができる。
ており、その際、コーナ領域に斜めのエッジが形成されている。機械的なコーデ
ィング部１９は、プラグ接続部１７ｃの任意の切欠部によって形成することがで
きる。その際、切欠部は、斜めに切除されたコーナ又は切除された多角形にする
ことができる。
【００４９】 図１２には、本発明の半導体構成素子の別の変形実施例の断面図が示されてい
る。半導体構成素子は、複数の基板層２，２′から構成されており、その際、各
基板層２′は、導体路４又は開口部１４又は導体路４と開口部１４を有している
ようにすることができる。更に、各基板層２′は、少なくとも１つの半導体チッ
プ１を開口部１４内に有している。各半導体チップ１は、相互にずらされて重畳
して設けられており、その下側に位置している基板層２，２′と結合されている
。導体路４は、半導体構成素子の一方の側面上で外側に引き出されており、その
場所で、例えば、ボール１７ａを介して、ピン１７ｂ又はプラグ接続部１７ｃを
介して、構成群坦体（図示されていない）と接続することができる。基板層が、
例えば交互に、１つ又は複数の側面で基底面を超過して延長されている場合、こ
の延長された基板層２，２′は、熱分配器として使用される。その際、基底面は
、全ての基板層の半導体チップ１の装置構成によって最も小さく構成することが
できるような面である。半導体チップ１の接触接続部は、フリップチップ接触接
続部１２を介して、ワイヤボンド線８又はスパイダバンド１３を介して形成する
ことができる。半導体チップ１が設けられている開口部１４は、プラスチックプ
レス材１０で射出成型してもしなくてもよい。更に、半導体構成素子内の全ての
半導体チップ１が、共通の給電線路５（図示されていない）を介して給電される
ようにして、構成素子コンタクトの個数を小さく保持することができる。個別の
基板層２，２′は、接着剤、ラミネート、又は合金によって相互に結合すること
ができる。熱分配器として使用される基板層２，２′は、交互に基底面を占める
基板層２，２′に設けられるようにする必要はない。十分な熱排出が行われる限
りで、基底面基板と拡大された基板面との各組合せも可能である。各基板層が、
半導体チップを収容するための開口部を有しているような基板層の装置構成の利
点は、比較的小さな構造長を達成することができる点にある。半導体構成素子は
、開口部も導電路も又は孔も有していない基板層（図示されていない）を有する
ことができる。その際、この基板層は、例えば、専ら熱分配機能を担う。
る。半導体構成素子は、複数の基板層２，２′から構成されており、その際、各
基板層２′は、導体路４又は開口部１４又は導体路４と開口部１４を有している
ようにすることができる。更に、各基板層２′は、少なくとも１つの半導体チッ
プ１を開口部１４内に有している。各半導体チップ１は、相互にずらされて重畳
して設けられており、その下側に位置している基板層２，２′と結合されている
。導体路４は、半導体構成素子の一方の側面上で外側に引き出されており、その
場所で、例えば、ボール１７ａを介して、ピン１７ｂ又はプラグ接続部１７ｃを
介して、構成群坦体（図示されていない）と接続することができる。基板層が、
例えば交互に、１つ又は複数の側面で基底面を超過して延長されている場合、こ
の延長された基板層２，２′は、熱分配器として使用される。その際、基底面は
、全ての基板層の半導体チップ１の装置構成によって最も小さく構成することが
できるような面である。半導体チップ１の接触接続部は、フリップチップ接触接
続部１２を介して、ワイヤボンド線８又はスパイダバンド１３を介して形成する
ことができる。半導体チップ１が設けられている開口部１４は、プラスチックプ
レス材１０で射出成型してもしなくてもよい。更に、半導体構成素子内の全ての
半導体チップ１が、共通の給電線路５（図示されていない）を介して給電される
ようにして、構成素子コンタクトの個数を小さく保持することができる。個別の
基板層２，２′は、接着剤、ラミネート、又は合金によって相互に結合すること
ができる。熱分配器として使用される基板層２，２′は、交互に基底面を占める
基板層２，２′に設けられるようにする必要はない。十分な熱排出が行われる限
りで、基底面基板と拡大された基板面との各組合せも可能である。各基板層が、
半導体チップを収容するための開口部を有しているような基板層の装置構成の利
点は、比較的小さな構造長を達成することができる点にある。半導体構成素子は
、開口部も導電路も又は孔も有していない基板層（図示されていない）を有する
ことができる。その際、この基板層は、例えば、専ら熱分配機能を担う。
【図１】 半導体チップを有する２層坦体材の横断面図
【図２】 ２層坦体材と、それに続く基板層とから構成された半導体構成素子の最も簡単
な実施例を示す図
な実施例を示す図
【図３】 複数の基板層と、熱分配器が統合された複数の半導体チップとから構成された
本発明の半導体構成素子を示す図
本発明の半導体構成素子を示す図
【図４】 図３の本発明の半導体構成素子の原理的な平面図
【図５】 本発明の半導体構成素子の平面図
【図６】 半導体チップに導体路の可能な端子構成を有する本発明の半導体構成素子の平
面図
面図
【図７】 貫通接触接続部を有する本発明の半導体構成素子の横断面図
【図８】 全ての半導体チップ用の共通の給電線路を有する本発明の半導体構成素子の横
断面図
断面図
【図９】 共通の給電線路並びに相互に接続された半導体チップとプラグ接続部として構
成された構成素子コンタクトを有する本発明の半導体構成素子の横断面図
成された構成素子コンタクトを有する本発明の半導体構成素子の横断面図
【図１０】 構成素子コンタクトとしてのプラグ接続部とコーディング部とを有する２層坦
体材の平面図
体材の平面図
【図１１】 プラグ接続部として構成素子コンタクトを構成した場合のコーディング部の別
の実施例を示す図
の実施例を示す図
【図１２】 別の構成形状の本発明の半導体構成素子を示す図
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年４月５日（２０００．４．５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】 本発明の半導体構成素子は、基板層材料としてＦＲ４又は少なくとも部分的に
酸化されたアルミニウム箔が使用されることを特徴とする。ＦＲ４を使用する際
の利点は、この材料がよく知られており、容易に加工することができ、既存の装
置を加工用に利用することができる点にある。少なくとも部分的に酸化されたア
ルミニウム箔を使用する際の利点は、個別の基板層を、ポリイミドから形成され
たＦＲ４製の箔よりも良好に接着することができる。アルミニウム箔の別の利点
は、ポリイミド箔よりも僅かな価格であり、湿気を吸収せず、貫通接触接続部又
は開口部の型押し成型時にＦＲ４に較べて一層良好な加工可能性を達成すること
ができる点にある。更に、アルミニウム箔の膨張係数は、半導体チップに一層良
好に適合される。更に、有利には、アルミニウム箔は電気的に絶縁作用する。こ
の箔が部分的にしか酸化されていない場合、アルミニウム製の核が箔の内部に形
成される。この核は、個別基板層相互の電気遮蔽として使用される。従って、半
導体チップの電気特性が交互に影響を及ぼさないようになる。
酸化されたアルミニウム箔が使用されることを特徴とする。ＦＲ４を使用する際
の利点は、この材料がよく知られており、容易に加工することができ、既存の装
置を加工用に利用することができる点にある。少なくとも部分的に酸化されたア
ルミニウム箔を使用する際の利点は、個別の基板層を、ポリイミドから形成され
たＦＲ４製の箔よりも良好に接着することができる。アルミニウム箔の別の利点
は、ポリイミド箔よりも僅かな価格であり、湿気を吸収せず、貫通接触接続部又
は開口部の型押し成型時にＦＲ４に較べて一層良好な加工可能性を達成すること
ができる点にある。更に、アルミニウム箔の膨張係数は、半導体チップに一層良
好に適合される。更に、有利には、アルミニウム箔は電気的に絶縁作用する。こ
の箔が部分的にしか酸化されていない場合、アルミニウム製の核が箔の内部に形
成される。この核は、個別基板層相互の電気遮蔽として使用される。従って、半
導体チップの電気特性が交互に影響を及ぼさないようになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】 図８の図示の実施例では、半導体チップ１は、フリップチップ接触接続部１２
を用いて、又は、ボンド線８を用いて導体路４と接続されている。各半導体チッ
プ１を他のやり方で導体路４と電気的に接続することもできる。半導体構成素子
の、構成素子コンタクト１７に対向した側面は、平坦な面を有している。しかし
、個別基板層を、最適化された面を越えて延長して、熱分布を担うように構成す
ると有利な性質となる。半導体構成素子の特に有利な実施例では、基板材は、部
分的に酸化されたアルミニウム箔から形成されている。部分的に酸化されたアル
ミニウム箔は、一方では、半導体チップ１に対して良好に適合された熱膨張係数
を有しており、他方では、ＦＲ４製の通常の基板層材に比して良好な熱伝達が達
成される。アルミニウム箔が部分的にのみ酸化されている場合、アルミニウム製
の核が箔の内部に形成される。これにより、個別基板層相互の電気的な遮蔽を行
うことができるという利点が得られる。従って、それぞれの基板層内に重畳して
設けられた半導体チップの作動特性が相互に妨害されないようにすることができ
る。更に、アルミニウム箔は、開口部１４乃至孔１５の型押し成型又は打ち抜き
成型の際に、ＦＲ４に較べて良好な加工可能性を有しているという利点が得られ
る。貫通接触接続部６は、この実施例では、重畳して構成されている。しかし、
貫通接触接続部６を、それぞれの基板層３，２ａ，３ａ，２ｂ内の任意の個所に
設けることは何時でもできる。この場合には、それぞれの基板層２，２ａ内の導
体路４を介して相互に電気的に接続することができるようになる。構成素子コン
タクト１７は、有利な実施例ではボール１７ａとして構成されており、このボー
ルは、支持導体路１１を有する孔１５内に装着される。開口部１４内に位置して
いる半導体チップ１は、用途に応じてプラスチックプレス材によって囲繞しても
よいし、囲繞しなくてもよい。有利な実施例では、開口部１４は、プラスチック
ブレス材で充填される。
を用いて、又は、ボンド線８を用いて導体路４と接続されている。各半導体チッ
プ１を他のやり方で導体路４と電気的に接続することもできる。半導体構成素子
の、構成素子コンタクト１７に対向した側面は、平坦な面を有している。しかし
、個別基板層を、最適化された面を越えて延長して、熱分布を担うように構成す
ると有利な性質となる。半導体構成素子の特に有利な実施例では、基板材は、部
分的に酸化されたアルミニウム箔から形成されている。部分的に酸化されたアル
ミニウム箔は、一方では、半導体チップ１に対して良好に適合された熱膨張係数
を有しており、他方では、ＦＲ４製の通常の基板層材に比して良好な熱伝達が達
成される。アルミニウム箔が部分的にのみ酸化されている場合、アルミニウム製
の核が箔の内部に形成される。これにより、個別基板層相互の電気的な遮蔽を行
うことができるという利点が得られる。従って、それぞれの基板層内に重畳して
設けられた半導体チップの作動特性が相互に妨害されないようにすることができ
る。更に、アルミニウム箔は、開口部１４乃至孔１５の型押し成型又は打ち抜き
成型の際に、ＦＲ４に較べて良好な加工可能性を有しているという利点が得られ
る。貫通接触接続部６は、この実施例では、重畳して構成されている。しかし、
貫通接触接続部６を、それぞれの基板層３，２ａ，３ａ，２ｂ内の任意の個所に
設けることは何時でもできる。この場合には、それぞれの基板層２，２ａ内の導
体路４を介して相互に電気的に接続することができるようになる。構成素子コン
タクト１７は、有利な実施例ではボール１７ａとして構成されており、このボー
ルは、支持導体路１１を有する孔１５内に装着される。開口部１４内に位置して
いる半導体チップ１は、用途に応じてプラスチックプレス材によって囲繞しても
よいし、囲繞しなくてもよい。有利な実施例では、開口部１４は、プラスチック
ブレス材で充填される。
Claims (27)
- 【請求項１】 垂直に取り付け可能な積層された半導体構成素子において、
該半導体構成素子は、コンタクトパッド（７）、複数の基板層（２，３，２ａ，
２ｂ，３ｂ，２ｃ）、それぞれの基板層への外部構成素子コンタクト（１７）及
び導体路（４）を有する少なくとも１つの半導体チップ（１）から構成されてお
り、前記導体路は、少なくとも１つの前記半導体チップ（１）と前記構成素子コ
ンタクト（１７）との間の電気接続部を形成し、その際、 −前記基板層（２，３，２ａ，３ａ，２ｂ）に前記導体路（４）及び／又は少な
くとも１つの開口部（１４）が設けられており、 −少なくとも１つの前記開口部（１４）は、少なくとも１つの前記半導体チップ
（１）を有しており、 −複数の前記基板層（２，３，２ａ，３ａ，２ｂ，３ｂ，２ｃ）は、重畳して相
互に接続されており、 −それぞれの基板層（２，２ａ，２ｂ）の前記導体路（４）は、少なくとも１つ
の前記半導体チップ（１）の近傍領域内及びそれぞれの前記基板層（２，３，２
ａ，３ａ，２ｂ）の縁領域内で終端している ことを特徴とする半導体構成素子。 - 【請求項２】 導体路（４）を有する基板層（２，２ａ，２ｂ）と、少なく
とも１つの開口部（１４）を有する基板層（３，３ａ）とが、交互に重畳して設
けられている請求項１記載の半導体構成素子。 - 【請求項３】 半導体チップ（１）の近傍内に位置している導体路端（４）
は、開口部（１４）内に位置している請求項１又は２記載の半導体構成素子。 - 【請求項４】 基板層（２，３，２ａ，３ａ，２ｂ，３ｂ，２ｃ）は、異方
性の導電接着剤を用いて相互に接続されている請求項１から３迄の何れか１記載
の半導体構成素子。 - 【請求項５】 少なくとも１つの導体路（４）も開口部（１４）も有してい
ない被覆層（３ｂ，２ｃ）を有する請求項１から４迄の何れか１記載の半導体構
成素子。 - 【請求項６】 少なくとも一つの基板層（２，３，２ａ，３ａ，２ｂ，３ｂ
，２ｃ）の、構成素子コンタクト（１７）が設けられていない少なくとも１つの
側面は、別の基板層（２，３，２ａ，３ａ，２ｂ，３ｂ，２ｃ）を越えている請
求項１から５迄の何れか１記載の半導体構成素子。 - 【請求項７】 一つの半導体チップ（１）を有する基板層（２，２ａ）の一
方又は両側に、導体路（４）が設けられている請求項１から６迄の何れか１記載
の半導体構成素子。 - 【請求項８】 基板層（２，２ａ，２ｂ）の導体路（４）は、ほぼ同じ長さ
を有しており、 各基板層（２，２ａ，２ｂ）の導体路（４）は、ほぼ同じ長さを有しており、 各コンタクトパッド（７）から、各半導体チップ（１）の、当該半導体チップに
配属された構成素子コンタクト（１７）への信号伝送時間は、同じ長さである 請求項１から７迄の何れか１記載の半導体構成素子。 - 【請求項９】 少なくとも１つの半導体チップ（１）のそれぞれには、固有
の給電線路（５）を介して給電される請求項１から８迄の何れか１記載の半導体
構成素子。 - 【請求項１０】 全ての半導体チップ（１）には、共通の給電線路（５）を
介して給電され、 基板層（３，２ａ，３ａ，２ｂ，３ｂ）は、貫通接触接続部（６）を有しており
、該貫通接触接続部は、少なくとも１つの基板層（２，２ａ，２ｂ）内で導体路
（４）と接続されている 請求項１から８迄の何れか１記載の半導体構成素子。 - 【請求項１１】 少なくとも１つの半導体チップ（１）は、基板層（２，２
ａ）上に異方性の導電性接着剤（９）で接着されている請求項１から１０迄の何
れか１記載の半導体構成素子。 - 【請求項１２】 基板層材料としてＦＲ４又は少なくとも部分的に酸化され
た酸化アルミニウム箔が使用される請求項１から１１迄の何れか１記載の半導体
構成素子。 - 【請求項１３】 導体路（１４）は、基板層（２，２ａ，２ｂ）上にエッチ
ング又はラミネートされている請求項１から１２迄の何れか１記載の半導体構成
素子。 - 【請求項１４】 構成素子コンタクト（１７）は、ボール（１７ａ）、ピン
（１７ｂ）、又は、プラグ接続部（１７ｃ）を有している請求項１から１３迄の
何れか１記載の半導体構成素子。 - 【請求項１５】 少なくとも１つの基板層（２，３，２ａ，３ａ，２ｂ，３
ｂ）は、少なくとも１つの孔（１５）を構成素子コンタクト（１７）の側に有し
ており、その際、少なくとも１つの前記孔（１５）は、ほぼ導体路（４）の幅を
有しており、その際、前記導体路（４）は、縁領域内で前記孔（１５）内で終端
している請求項１から１４迄の何れか１記載の半導体構成素子。 - 【請求項１６】 導体路（４）が設けられた基板層（２ａ，２ｂ）及び／又
は基板層（２ｃ）の下側に、その下側に設けられた基板層（３，３ａ，３ｂ）の
開口部（１５）の個所に、前記開口部の大きさで保護導体路が設けられている請
求項１から１５迄の何れか１記載の半導体構成素子。 - 【請求項１７】 ボール（１７ａ）は、少なくとも１つの孔（１５）内に取
り付けられている請求項１から１６迄の何れか１記載の半導体構成素子。 - 【請求項１８】 少なくとも１つの基板層（２，２ａ，２ｂ）の導体路（４
）は、高々、重畳配設された２つの基板層（２，３，２ａ，３ａ，３ｂ，２ｃ）
の厚みを越えて突出している請求項１から１４迄の何れか１記載の半導体構成素
子。 - 【請求項１９】 少なくとも１つのプラグ接続部（１７ｃ）は、少なくとも
１つの基板層（２，３，２ａ，３ａ，２ｂ，３ｂ）の延長部によって、構成素子
コンタクト（１７）が設けられた側に形成されている請求項１から１４迄の何れ
か１記載の半導体構成素子。 - 【請求項２０】 プラグ接続部（１７ｃ）は、１つ又は２つの金属化コンタ
クトを有しており、その際、両金属化コンタクト（１８）のそれぞれには、電気
信号が供給されるか、又は、その際、前記両金属化コンタクト（１８）には、同
じ信号が供給される請求項１から１４迄の何れか１及び１９記載の半導体構成素
子。 - 【請求項２１】 少なくとも１つの基板層（２，３，２ａ，３ａ，２ｂ，３
ｂ）の少なくとも１つのプラグ接続部（１７ｃ）は、機械的なコーディング部（
１９）を有している請求項１から１４迄の何れか１及び１９又は２０記載の半導
体構成素子。 - 【請求項２２】 垂直に取り付け可能な積層された半導体構成素子の製造方
法において、 以下の各ステップ： ａ）２層基板材料を設け、その際、２つの基板層（２，３，２ａ，３ａ）間の一
方の基板層（２，２ａ）上に導体路（４）が構造化されており、前記導体路は、
基板層の側で、外部構成素子コンタクトを設けるために終端されており、他方の
基板層上に少なくとも１つの開口部（１４）が設けられており、 ｂ）少なくとも１つの半導体チップ（１）を、少なくとも１つの前記開口部（１
４）内に取り付け、 ｃ）少なくとも１つの前記半導体チップ（１）を基板層（２，２ａ）に接続し、 ｄ）少なくとも１つの半導体チップ（１）を導体路（４）に電気接触接続し、 ｅ）導体路（４）及び開口部（１４）なしの基板層（２ｃ）を２層の基板材料上
に取り付け、その際、前記開口部（１４）を有する他方の基板層（３，３ａ）は
覆われている ことを特徴とする半導体構成素子の製造方法。 - 【請求項２３】 ステップｅ）の前に付加的なステップ： ｄ１）ステップａ）−ｄ）により製造された複数の２層基板材料を結合するステ
ップ を有する請求項２２記載の半導体構成素子の製造方法。 - 【請求項２４】 ステップａ）の前に付加的なステップ： ａ１）開口部を有する基板層（３，３ａ）内に孔（１５）を設け、 ａ２）導体路（４）を有する基板層（２，２ａ）の対向側面上に支持導体路（１
１）を取り付け、 及び、ステップｅ）の後に付加的なステップ： ｅ１）孔（１５）内にボール（１７ａ）を取り付け、導体路（４）及び支持導体
路（１１）と接続するステップ を有する請求項２２記載の半導体構成素子の製造方法。 - 【請求項２５】 ステップａ）の前に付加的なステップ： ａ１）基板層（２，２ａ，２ｂ）の前に延長された導体路（４）を設け、その際
、前記導体路（４）は、高々、重畳配設された２つの基板層（２，３，２ａ，３
ａ，２ｂ，３ｂ）の厚みを越えて突出しており、 及び、ステップｅ）の後ろに付加的なステップ： ｆ）完成した半導体構成素子の縁部を越えて突出している導体路（４）の端部を
曲げ、その結果、曲げられた端部が、半導体構成素子の側面の小さな領域と接触
接続されており、 ｇ）ボール（１７ａ）を、前記導体路（４）の曲げられた端部上に取り付けるス
テップ を有している請求項２２記載の半導体構成素子の製造方法。 - 【請求項２６】 プラグコンタクトを有する半導体構成素子の製造方法にお
いて、 ステップ： ａ）２層の坦体材料を設け、その際、一方の基板層（２，２ａ）上の２つの基板
層間に、導体路（４）が構造化されており、他方の基板層（３，３ａ）上に少な
くとも１つの開口部（１４）が設けられており、その際、導体路（４）を有する
基板層（２，２ａ）は、開口部（１４）を有する基板層（３，３ａ）に対向して
延長され、当該の延長された側面に、金属化コンタクト（１８）及び機械的なコ
ーディング部（１９）が設けられており、 ｂ）少なくとも１つの半導体チップ（１）を少なくとも１つの開口部（１４）内
に取り付け、 ｃ）前記少なくとも１つの半導体チップ（１）を基板層（２，２ａ）に結合し、 ｄ）少なくとも１つの前記半導体チップ（１）を前記導体路（４）に電気的に接
触接続し、 ｅ）前記導体路（４）及び開口部（１４）なしに基板層（２ｃ）を２層坦体材料
に取り付け、その際、他方の前記基板層（３，３ａ）は、前記開口部（１４）で
覆われる ステップを有することを特徴とする半導体構成素子の製造方法。 - 【請求項２７】 ステップｅ）の前に付加的なステップ： ｄ１）ステップａ）−ｄ）により製造された複数の２層坦体材料を接続する を有する請求項２６記載の半導体構成素子の製造方法。
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