KR100480437B1 - 반도체 칩 패키지 적층 모듈 - Google Patents

반도체 칩 패키지 적층 모듈 Download PDF

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Abstract

본 발명은 반도체 칩 패키지 적층 모듈(semiconductor chip package stacked module)에 관한 것으로, 상세하게는 회로 기판 상부면의 일측 영역에 반도체 칩이 부착되는 칩 실장부가 구성되고 타측 영역에는 본딩 패드(bonding pad)들과 전기적으로 접속되는 금속 배선층 및 그 금속 배선층에 연결되는 복수 개의 제 1 범프 패드(the 1st bump pad)를 포함하는 범프 부착부가 구성되는 것을 특징으로 하는 복수 개의 반도체 칩 패키지가 서로 적층되어 구성하는 반도체 칩 패키지 적층 모듈에 관한 것인데, 이러한 구성에 의하면, 반도체 칩 패키지 적층 모듈 내의 반도체 칩들의 위치가 동일 수직선 상에 위치하는 것을 방지할 수 있게 되므로 각 반도체 칩들은 각자로부터 발생되는 열에 의한 상호간의 영향을 감소시킬 수 있으며, 또한 반도체 칩들은 각각의 반도체 칩 패키지에 있어서 가장자리 부분에 위치하기 때문에 외부로의 방열 특성을 향상시킬 수 있고, 그 배치 구조 상의 특징으로 말미암아 입출력 단자의 구성 면적 감소로 인한 소형 경량화 및 고성능화의 한계를 극복할 수 있는 효과를 얻을 수 있다.

Description

반도체 칩 패키지 적층 모듈{Semiconductor chip package stacked module}
본 발명은 반도체 칩 패키지 적층 모듈(semiconductor chip package stacked module)에 관한 것으로서, 상세하게는 적층된 각 반도체 칩 패키지의 회로 기판 상부면을 반도체 칩이 실장되는 칩 실장부와, 금속 범프(metal bump)가 부착되는 범프 부착부로 나누어 구성한 것을 특징으로 하는 반도체 칩 패키지 적층 모듈에 관한 것이다.
최근의 전자 기기들이 소형 경량화 및 고성능화 되어감에 따라 그에 사용되는 반도체 칩 패키지 또한 소형 경량화 및 고성능화의 추세를 보이고 있는데, 그러한 추세의 일환으로서 여러 개의 반도체 칩 패키지를 상하로 적층한 반도체 칩 패키지 적층 모듈이 개발되어 사용되고 있다.
종래의 일반적인 반도체 칩 패키지 적층 모듈은 활성면에 복수 개의 본딩 패드(bonding pad)가 형성된 반도체 칩과, 상부면에는 그 반도체 칩이 부착되고 본딩 패드들과 전기적으로 접속되는 금속 배선층 및 금속 배선층에 연결되는 복수 개의 제 1 범프 패드(the 1st bump pad)가 형성되며 하부면에는 금속 배선층과 비아 홀(via hole)을 통해 전기적으로 연결되는 복수 개의 제 2 범프 패드가 형성된 회로 기판과, 회로 기판에 부착된 반도체 칩을 봉지하는 봉지 재료와, 제 2 범프 패드들에 부착되는 복수 개의 금속 범프를 포함하는 복수 개의 반도체 칩 패키지가 서로 적층되어 구성되는데, 각 반도체 칩 패키지는 주로 반도체 칩이 회로 기판의 중앙부에 부착되고 제 1 범프 패드들과 제 2 범프 패드들은 각각 상부면과 하부면에 있어서 반도체 칩이 부착된 위치의 둘레 가장자리 부분에 형성된다.
이하 도면을 참조하여 종래의 일반적인 반도체 칩 패키지 적층 모듈에 대해 계속 설명한다.
도 1은 종래의 일반적인 반도체 칩 패키지 적층 모듈의 평면도이고, 도 2는 종래의 일반적인 반도체 칩 패키지 적층 모듈의 측단면도이다.
도 1 및 도 2에 나타낸 바와 같이, 종래의 일반적인 반도체 칩 패키지 적층 모듈(100)은 3개의 개별 반도체 칩 패키지가 상하로 적층되어 구성되며 적층되는 반도체 칩 패키지의 수는 필요에 따라 증감이 가능하다. 적층된 각 반도체 칩 패키지는 회로 기판(140)의 중앙부에 에폭시(epoxy) 등의 접착 수단(150)을 통하여 반도체 칩(112)이 부착되고, 부착된 반도체 칩(112)의 본딩 패드(114)들은 대응하는 금속 배선층(143)과 본딩 와이어(bonding wire; 116)를 통하여 접속되며, 그러한 반도체 칩(112)과 본딩 와이어(116) 등은 이엠씨(EMC; Epoxy Molding Compound) 등의 봉지 재료(160)를 통해 봉지됨으로써 외부로부터 보호된다. 회로 기판(140) 상부면 중 봉지된 반도체 칩(112)의 주변에는 제 1 범프 패드(144)들이 형성되는데, 각 제 1 범프 패드(144)들은 대응하는 금속 배선층(143)과 일체화되어 형성된다. 제 1 범프 패드(144)들에는 반도체 칩 패키지 적층시 상부에 적층될 반도체 칩 패키지의 제 2 범프 패드(145)들에 부착된 금속 범프(170)가 부착된다. 제 1 범프 패드(144) 또는 금속 배선층(143)은 회로 기판(140)의 하부면에 형성된 제 2 범프 패드(145)들과 비아 홀(146)을 통해 전기적으로 연결되어 있어서 적층시 상하에 위치하는 각각의 반도체 칩 패키지들을 전기적으로 연결한다.
이러한 종래의 구조에서는 반도체 칩 패키지 적층 모듈 내의 반도체 칩들이 동일 수직선 상에 위치하게 되므로 각 반도체 칩들은 자신으로부터 발생된 열 뿐만 아니라 상부 또는 하부의 반도체 칩으로부터 발생된 열에 의한 영향까지도 받을 수 있었으며, 그 배치 구조 상 금속 범프와 같은 입출력 단자의 구성 면적이 줄어들게 되어 소형 경량화 및 고성능화의 한계로서 작용할 우려가 있었다.
따라서, 본 발명은 반도체 칩 패키지 적층 모듈에 사용되는 반도체 칩 패키지 내의 반도체 칩 배치 구조를 개선함으로써, 적층된 반도체 칩 패키지들의 발열에 의한 상호 영향을 억제하고, 또한 입출력 단자의 구성 면적 확보가 용이해지는 반도체 칩 패키지 적층 모듈의 제공을 그 목적으로 한다.
이러한 목적을 이루기 위하여, 본 발명은 활성면에 복수 개의 본딩 패드가 형성된 반도체 칩과, 상부면의 일측 영역에는 반도체 칩이 부착되는 칩 실장부가 구성되고 타측 영역에는 본딩 패드들과 전기적으로 접속되는 금속 배선층 및 금속 배선층에 연결되는 복수 개의 제 1 범프 패드가 형성되는 범프 부착부가 구성되며 하부면에는 금속 배선층과 비아 홀을 통해 전기적으로 연결되는 복수 개의 제 2 범프 패드가 형성되는 회로 기판과, 회로 기판의 칩 실장부에 부착된 반도체 칩을 봉지하는 봉지 재료와, 제 2 범프 패드들에 부착되는 복수 개의 금속 범프를 포함하는 복수 개의 반도체 칩 패키지가 서로 적층되어 구성되며, 상부에 적층된 반도체 칩 패키지의 금속 범프들은 하부의 반도체 칩 패키지의 범프 부착부 내의 제 1 범프 패드들에 부착되도록 구성되는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈을 제공한다.
이하 도면을 참조하여 본 발명에 따른 반도체 칩 패키지 적층 모듈에 대해 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 칩 패키지 적층 모듈의 평면도이고, 도 4는 본 발명의 제 1 실시예에 따른 반도체 칩 패키지 적층 모듈의 측단면도이다.
도 3 및 도 4에 나타낸 바와 같이 본 발명의 제 1 실시예에 따른 반도체 칩 패키지 적층 모듈(200)은 3개의 반도체 칩 패키지가 상하로 적층되는데, 각 반도체 칩 패키지들은 회로 기판(240) 상부면의 일측 영역에 형성된 칩 실장부(241)에 복수 개의 본딩 패드(214)가 형성된 반도체 칩(212)이 에폭시 등의 접착 수단(250)을 통하여 부착되고 회로 기판(240)의 타측 영역에 형성된 범프 부착부(242)에는 반도체 칩(212) 상의 본딩 패드(214)들과 본딩 와이어(216)를 통하여 전기적으로 접속되는 금속 배선층(243) 및 금속 배선층(243)에 연결되는 복수 개의 제 1 범프 패드(244)가 형성되어 있다. 회로 기판(240)의 칩 실장부(241)에 부착된 반도체 칩(212)과 본딩 와이어(216) 등은 이엠씨 등의 봉지 재료(260)에 의해 봉지되어 외부로부터 보호된다. 회로 기판(240)의 하부면에는 복수 개의 제 2 범프 패드(245)가 형성되는데, 그러한 제 2 범프 패드(245)들은 회로 기판(240)의 상부면과 하부면을 관통하여 형성된 비아 홀(246)에 의해 금속 배선층(243)과 전기적으로 연결되며 금속 범프(270)가 부착되어 있다. 여기서, 최하부에 놓여지는 반도체 칩 패키지의 제 2 범프 패드(245)들은 회로 기판(240) 하부면의 전면에 걸쳐 형성되고 그 위로 적층되는 반도체 칩 패키지들의 제 2 범프 패드(245)들은 회로 기판(240) 하부면 중 칩 실장부(241) 배면의 위치에 형성된다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 칩 패키지 적층 모듈의 측단면도이다.
도 5에 나타낸 바와 같이 본 발명의 제 2 실시예에 따른 반도체 칩 패키지 적층 모듈(300)은 본 발명의 제 1 실시예를 통해 제시한 반도체 칩 패키지 적층 모듈에 있어서 최상부의 반도체 칩 패키지의 범프 부착부(342)에 예를 들어, 커패시터(capacitor), 인덕터(inductor), 저항 등과 같은 수동 소자를 비롯한 각종 전자 소자(380)를 부착하여 구성한다. 부착하는 전자 소자(380)의 수는 필요에 따라 증감하여 구성할 수 있으며, 그 부착은 범프 부착부(342) 상에 형성된 제 1 범프 패드(344)들 또는 금속 배선층(343)에 금속 범프(372) 등의 전기적 접속 수단을 통하여 수행한다.
도 6은 본 발명의 제 3 실시예에 따른 반도체 칩 패키지 적층 모듈의 측단면도이다.
도 6에 나타낸 바와 같이 본 발명의 제 3 실시예에 따른 반도체 칩 패키지 적층 모듈(400)은 본 발명의 제 1 실시예 또는 제 2 실시예를 통해 제시한 반도체 칩 패키지 적층 모듈에 있어서 각 반도체 칩 패키지에 실장된 반도체 칩은 제 1 반도체 칩(412)과 제 2 반도체 칩(422)이 상하로 적층된 형태로 구성한다. 적층된 제 1 반도체 칩(412)과 제 2 반도체 칩(422)은 각각 제1 본딩 와이어(416)과 제 2 본딩 와이어(426)를 이용하여 상호간 및 금속 배선층과 전기적으로 연결되어 있다. 적층되는 반도체 칩의 수는 필요에 따라 증감하여 구성할 수 있으며, 이러한 구성은 하나의 반도체 칩 패키지 적층 모듈의 내부에 예를 들어, 메모리(memory), 중앙 처리 장치(central processing unit) 및 기타 전자 소자들을 포함하는 시스템 인 패키지(system in package) 구조에도 적용하여 사용될 수 있다.
본 발명은 앞서 기술한 소정의 실시예들로서 설명되었지만, 그것에만 한정되는 것은 아니며, 적층되는 반도체 칩 패키지의 수를 필요에 따라 증감하여 구성하는 등 본 발명의 의도에 부합하는 범위 내에서 다양하게 변형하여 구성할 수도 있음은 사뭇 자명한 일이 아닐 수 없다.
이렇듯, 본 발명에 따른 반도체 칩 패키지 적층 모듈의 구성에 의하면, 반도체 칩 패키지 적층 모듈 내의 반도체 칩들의 위치가 동일 수직선 상에 위치하는 것을 방지할 수 있게 되므로 각 반도체 칩들은 각자로부터 발생되는 열에 의한 상호간의 영향을 감소시킬 수 있으며, 또한 반도체 칩들은 각각의 반도체 칩 패키지에 있어서 가장자리 부분에 위치하기 때문에 외부로의 방열 특성을 향상시킬 수 있고, 최하부에 위치한 반도체 칩 패키지의 하부면 전면에 금속 범프 등의 입출력 단자를 배치하거나 최상부에 위치한 반도체 칩 패키지의 범프 부착부에 전자 소자를 구성하는 등의 배치 구조 상의 특징으로 말미암아 입출력 단자의 구성 면적 감소로 인한 소형 경량화 및 고성능화의 한계를 극복할 수 있는 효과를 얻을 수 있다.
도 1은 종래의 일반적인 반도체 칩 패키지 적층 모듈(semiconductor chip package stacked module)의 평면도,
도 2는 종래의 일반적인 반도체 칩 패키지 적층 모듈의 측단면도,
도 3은 본 발명의 제 1 실시예에 따른 반도체 칩 패키지 적층 모듈의 평면도,
도 4는 본 발명의 제 1 실시예에 따른 반도체 칩 패키지 적층 모듈의 측단면도,
도 5는 본 발명의 제 2 실시예에 따른 반도체 칩 패키지 적층 모듈의 측단면도, 및
도 6은 본 발명의 제 3 실시예에 따른 반도체 칩 패키지 적층 모듈의 측단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400 : 반도체 칩 패키지 적층 모듈
112, 212, 312 : 반도체 칩
114, 214, 314 : 본딩 패드(bonding pad)
116, 216, 316 : 본딩 와이어(bonding wire)
170, 270, 370, 372, 470 : 금속 범프(metal bump)
144, 244, 344, 444 : 제 1 범프 패드(the 1st bump pad)
145, 245, 345, 445 : 제 2 범프 패드
146, 246, 346, 446 : 비아 홀(via hole)
380 : 전자 소자
416 : 제 1 본딩 와이어 426 : 제 2 본딩 와이어
412 : 제 1 반도체 칩 422 : 제 2 반도체 칩
414 : 제 1 본딩 패드 424 : 제 2 본딩 패드
140, 240, 340, 440 : 회로 기판 241, 341, 441 : 칩 실장부
242, 342, 442 : 범프 부착부 143, 243, 343, 443 : 금속 배선층
150, 250, 350, 450 : 접착 수단 160, 260, 360, 460 : 봉지 재료

Claims (6)

  1. 활성면에 복수 개의 본딩 패드(bonding pad)가 형성된 반도체 칩(semiconductor chip);
    상부면의 일측 영역에는 상기 반도체 칩이 부착되는 칩 실장부가 구성되고 타측 영역에는 상기 본딩 패드들과 전기적으로 접속되는 금속 배선층 및 상기 금속 배선층에 연결되는 복수 개의 제 1 범프 패드(the 1st bump pad)가 형성되는 범프 부착부가 구성되며 하부면에는 상기 금속 배선층과 비아 홀(via hole)을 통해 전기적으로 연결되는 복수 개의 제 2 범프 패드가 형성되는 회로 기판;
    상기 회로 기판의 상기 칩 실장부에 부착된 반도체 칩을 봉지하는 봉지 재료; 및
    상기 칩 실장부 아래의 상기 제 2 범프 패드들에 부착되는 복수 개의 금속 범프(metal bump);를
    포함하는 복수 개의 반도체 칩 패키지(semiconductor chip package)가 서로 적층되어 구성되며,
    상부에 적층된 상기 반도체 칩 패키지의 상기 금속 범프들은 하부의 반도체 칩 패키지의 상기 범프 부착부 내의 상기 제 1 범프 패드들에 부착되도록 구성되는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈(semiconductor chip package stacked module).
  2. 제 1 항에 있어서, 최하부에 놓여진 상기 반도체 칩 패키지는 상기 회로 기판 하부면의 전면에 상기 제 2 범프 패드들이 형성되는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
  3. 제 1 항에 있어서, 최하부에 놓여진 상기 반도체 칩 패키지 위에 적층되는 상기 반도체 칩 패키지들은 각각의 상기 회로 기판 하부면 중 상기 칩 실장부 배면의 위치에 상기 제 2 범프 패드들이 형성되는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
  4. 제 1 항에 있어서, 최상부에 적층된 상기 반도체 칩 패키지는 상기 제 1 범프 패드들에 임의의 전자 소자가 전기적으로 부착 구성되는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
  5. 제 1 항에 있어서, 상기 반도체 칩은 복수 개가 다층으로 적층된 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
  6. 제 1 항에 있어서, 상기 반도체 칩 패키지 적층 모듈은 시스템 인 패키지(system in package)의 구조를 갖도록 구성되는 것을 특징으로 하는 반도체 칩 패키지 적층 모듈.
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