KR20030001323A - 반도체 장치 - Google Patents

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다꾸보지아끼
오야마가쯔히꼬
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Abstract

복수개의 단자(4)를 갖는 복수개의 반도체 칩(3)이, 적어도 1개씩 탑재되는 복수장의 칩 탑재 기판(2)을 2층 이상으로 적층한다. 각 기판(2)에는, 칩(3)이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록, 칩(3)의 각 단자(4)에 전기적으로 접속되는 중계 단자(5)가 복수개 형성되어 있다. 각층의 기판(2) 중 적어도 1층의 기판(2)에 대해서는, 적어도 1개의 칩(3)이 그 중심부 C를 각 중계 단자(5)의 전체 배치의 중심부 Y로부터 편심하여 탑재되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 칩의 실장 기술에 관한 것으로, 특히 반도체 칩이 복수층으로 적층된 적층형 모듈에서의 반도체 칩과 실장 기판, 및 이들 주변의 구조에 관한 것이다.
반도체 장치 중에는, 반도체 칩(반도체 소자)을 복수개 적층하여 구성한 적층형 반도체 모듈, 또는 적층형 반도체 디바이스라 불리는 것이 있다. 반도체 칩으로서 예를 들면 메모리 칩을 복수개 적층하여 구성한 것은, 메모리 적층 제품이라 불린다. 일반적으로, 메모리 적층 제품과 같이, 동일한 반도체 칩을 적층하는 경우, 각 반도체 칩을 다른 반도체 칩 등에 접속하기 위한 외부 접속 단자는, 각층에서 대략 동일한 위치에 배치되어 있다. 따라서, 각 반도체 칩의 각 층간에서의 전기적인 접속에 대해서는, 각 층간에서 대략 동일한 배선 구성으로 할 수 있기 때문에, 배선의 배치에 문제가 생기는 일은 드물다.
최근, 반도체 장치의 사이즈를 컴팩트화하는 요청이 높아지고 있다. 이를 위해, 도 7에 도시한 바와 같이, 적층형 반도체 디바이스(101)를 제조할 때에, 반도체 칩(103)의 중심 C가 칩 탑재 기판(실장 기판)(102)의 중심 X에 일치하도록, 칩(103)을 기판(102)에 탑재(실장)할 필요가 있었다. 나아가서는, 칩(103)의 중심 C 및 기판(102)의 중심 X가 실질적으로 디바이스(101) 전체의 패키지의 중심 Z에 일치하도록, 칩(103)이 탑재된 복수장의 기판(102)을 배치하여 적층할 필요가 있었다.
또한, 최근의 반도체 칩은, 전극 등의 단자의 수를 될 수 있는 한 많이 형성하도록 설계되어 있다. 예를 들면, 칩(103)은, 그 평면에서 보아 대략 사각 형상이 되도록 형성되어 있고, 그 일주면 상의 각 가장자리에는 단자(104)가 복수개씩밀집하여 배열되어 형성되어 있다. 그리고 기판(102)의 칩(103)이 탑재되는 부분에는, 각 단자(104)에 직접 전기적으로 접속되는 패드(107)가 각 단자(104)에 일대일로 대응하도록 대략 사각 프레임 형상으로 배치되어 형성되어 있다. 또한, 기판(102)에는, 각 패드(107)를 통해 각 단자(104)에 개별로 전기적으로 접속되는 비어 단자(105)가 복수개, 각 패드(107)의 배열을 그 외측으로부터 근접하여 둘러싸도록, 상호 밀집하여 대략 사각 프레임 형상으로 배치되어 형성되어 있다. 각 패드(107)와 각 비어 단자(105)는, 배선(106)에 의해 사전에 일대일로 전기적으로 접속되어 있다. 각 배선(106)은, 사전에 정해져 있는 소정의 배선 룰(설계 룰)에 기초하여 배선되어 있다.
칩(103)은, 예를 들면 플립 칩 방법에 의해 각 단자(104)를 각 패드(107)에 전기적으로 접속하여 기판(102)에 탑재된다. 이에 따라, 각 단자(104)는, 각 패드(107) 및 각 배선(106)을 통해, 칩(103)의 각 가장자리와 대향하도록 배열되어 있는 각 비어 단자(105)에 전기적으로 접속된다. 이 상태에서, 칩(103)의 각 가장자리는, 각 비어 단자(105)의 배열로 이루어지는 4개의 프레임 가장자리에 상당하는 부분에 대하여 대략 평행하게 된다.
적층형 반도체 디바이스 중에는, 각층마다 서로 다른 종류의 칩(103)이 혼재되어 구성되어 있는 복합형의 적층형 반도체 모듈(블록 모듈)(101)이 있다. 일반적으로, 칩(103)은, 그 외형이나, 단자(104)의 개수 및, 배치 위치 등이 종류마다 다르다. 이것에 수반되어, 기판(102)도, 그 외형이나, 패드(107)의 개수 및 배치 위치 등이, 탑재되는 칩(103)의 종류 등에 따라서 다르다. 이러한 복합형의 적층형 반도체 모듈(101)에서 각 칩(103)을 각 층간에서 전기적으로 접속하는 경우, 배선(106) 이외의 도시하지 않은 층간 접속용 배선을 모듈(101) 내에 형성할 필요가 생긴다.
그런데, 각 비어 단자(105)는, 각 패드(107)가 형성되어 있는 칩(103)이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록, 상호 밀집하여 형성되어 있다. 또한, 각 비어 단자(105)의 대부분은, 각 배선(106)의 길이가 될 수 있는 한 짧아지도록, 각 비어 단자(105)의 배열과 대략 대향하는 위치의 각 패드(107)와 배선되어 있다. 따라서, 서로 다른 층의 칩(103)끼리 단순하게 최단 거리에서 배선하는 것은, 실질적으로 매우 곤란하다. 또한, 서로 다른 층의 칩(103)끼리의 사이를 강제적으로 배선하고자 하면, 각 기판(102) 위의 배선 패턴 중에, 도 7에서 이점 쇄선으로 둘러싸 도시한 부분 L과 같이 배선(106)끼리의 간격이 성긴 개소와, 도 7에서 파선으로 둘러싸 도시한 부분 H와 같이 배선(106)끼리의 간격이 촘촘하게 되는 개소가 혼재하게 된다. 이러한 배선 상태(배선 패턴)은, 배선 룰에 저촉될 우려가 있다.
따라서, 모듈(101)에서는, 배선 룰에 저촉되지 않고 각 층간에 배선을 배치하고자 하면, 통상은 기판(102)의 사이즈를 크게 하여 각 비어 단자(105)의 배치 간격을 넓힐 필요가 있다. 그렇게 하면, 본래 컴팩트화되야 될 모듈(101) 전체의 패키징 사이즈가 커진다고 하는 문제점이 생긴다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 반도체 장치 내의각종 배선의 배치 자유도를 향상시키고, 또한, 반도체 장치 전체의 패키징 사이즈를 컴팩트화할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시 형태에 따른 칩 적층형 반도체 장치에서의 반도체 칩의 기판 위로의 실장 상태를 도시한 평면도.
도 2는 본 발명의 제1 실시 형태에 따른 칩 적층형 반도체 장치의 적층 구조의 일부를 도시한 단면도.
도 3은 본 발명의 제2 실시 형태에 따른 칩 적층형의 반도체 장치에서의 반도체 칩의 기판 위로의 실장 상태를 도시한 평면도.
도 4는 본 발명의 제3 실시 형태에 따른 반도체 장치의 적층 구조의 일부를 간략화하여 도시한 단면도.
도 5는 본 발명의 제4 실시 형태에 따른 칩 적층형의 반도체 장치의 적층 구조의 일부를 간략화하여 도시한 단면도.
도 6은 본 발명의 제4 실시 형태에 따른 다른 예의 칩 적층형의 반도체 장치의 적층 구조의 일부를 간략화하여 도시한 단면도.
도 7은 종래 기술에 따른 칩 적층형의 반도체 장치가 구비하는 반도체 칩의 부근을 도시한 평면도.
도 8은 종래 기술에 따른 반도체 장치를 도시한 단면도.
도 9는 종래 기술에 따른 다른 예의 반도체 장치를 도시한 단면도.
도 10은 종래 기술에 따른 또 다른 예의 반도체 장치를 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 21, 31, 41, 51 : 반도체 장치
2, 102 : 기판
3, 103 : 반도체 칩
4, 104 : 단자
5 : 중계 단자
7 : 중간 기판
8 : 층간 접속 단자
9 : 칩 캐비티
10 : 표면 기판
11 : 전원 접지 기판
12 : 볼 레이어 기판
15 : 외부 단자
17 : 접속용 배선
19 : 패드
본 발명의 일 실시 형태에 따른 칩 적층형의 반도체 장치는, 복수개의 단자를 갖는 반도체 칩이 적어도 1개 탑재됨과 함께, 해당 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 해당 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있는 제1 칩 탑재 기판과, 이 제1 칩 탑재 기판에 대하여 적층하여 형성되고, 상기 반도체 칩이 적어도 1개 탑재됨과 함께, 해당 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 해당 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 상기 반도체 칩 중 적어도 1개의 반도체 칩은, 그 중심부를, 상기 각 중계 단자의 전체 배치의 중심부로부터 편심하여 탑재되어 있는 제2 칩 탑재 기판을 구비하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 형태에 따른 칩 적층형의 반도체 장치는, 복수개의 단자를 갖는 복수개의 반도체 칩과, 이들 반도체 칩이 적어도 1개씩 탑재됨과 함께, 해당 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 상기 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 또한, 2층 이상으로 적층되는 층 중 적어도 1층에 대해서는, 적어도 1개의 상기 반도체 칩이 그 중심부를 상기 각 중계 단자의 전체 배치의 중심부로부터 편심하여 탑재되어 있는 복수장의 칩 탑재 기판을 구비하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 형태에 따른 칩 적층형의 반도체 장치는, 복수개의 단자를 갖는 복수개의 반도체 칩과, 이들 반도체 칩이 적어도 1개씩 탑재됨과 함께, 상기 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 상기 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 또한, 2층 이상으로 적층되는 층 중 적어도 소정의 2층에 대해서는, 각각 적어도 1개의 상기 반도체 칩이 이들의 중심부를 상호 편심하여 탑재되어 있는 복수장의 칩 탑재 기판을 구비하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 형태에 따른 칩 적층형의 반도체 장치는, 복수개의 단자를 갖는 반도체 칩이 적어도 1개 탑재됨과 함께, 해당 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 해당 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있는 제1 칩 탑재 기판과, 이 제1 칩 탑재 기판에 대하여 적층하여 형성되고, 상기 반도체 칩이 적어도 1개 탑재됨과 함께, 해당 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 해당 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 상기 반도체 칩 중 적어도 1개의 반도체 칩은, 그 측연부를, 상기 각 중계 단자의 전체 배치 중 그 측연부와 대향하는 배열에 대하여, 상호 평행한 상태로부터 소정의 각도만큼 회전되어 탑재되어 있는 제2 칩 탑재 기판을 구비하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 형태에 따른 칩 적층형의 반도체 장치는, 복수개의 단자를 갖는 복수개의 반도체 칩과, 이들 반도체 칩이 적어도 1개씩 탑재됨과 함께, 상기 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 상기 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 또한, 2층 이상으로 적층되는 층 중 적어도 1층에 대해서는, 적어도 1개의 상기 반도체 칩이, 그 측연부를, 상기 각 중계 단자의 전체 배치 중 그 측연부와 대향하는 배열에 대하여, 상호 평행한 상태로부터 소정의 각도만큼 회전되어 탑재되어 있는 복수장의 칩 탑재 기판을 구비하는 것이다.
또한, 본 발명의 일 실시 형태에 따른 칩 적층형의 반도체 장치는, 복수개의 단자를 갖는 복수개의 반도체 칩과, 이들 반도체 칩이 적어도 1개씩 탑재됨과 함께, 상기 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 상기 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 또한, 2층 이상으로 적층되는 층 중 적어도 소정의 2층에 대해서는, 각각 적어도 1개의 상기 반도체 칩이, 그들의 측연부를 상호 평행한 상태로부터 소정의 각도만큼 회전되어 탑재되어 있는 복수장의 칩 탑재 기판을 구비하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 형태에 따른 반도체 장치는, 반도체 칩과, 해당 반도체 칩이 적어도 1개씩 탑재됨과 함께, 두께 방향을 따라 1층 내지 3층으로 적층되는 1장 내지 복수장의 칩 탑재 기판과, 각층의 상기 칩 탑재 기판에 탑재되는 상기 반도체 칩 중 적어도 1층의 칩 탑재 기판에 탑재되어 있는 반도체 칩의 주위에, 소정의 재료로 형성됨과 함께, 해당 반도체 칩이 배치되어 있는 층 내에서 해당 반도체 칩에 대하여 상호 대칭이 되도록 형성되는 적어도 한쌍의 패키징 부재를 구비하는 것을 특징으로 한다.
또한, 본 발명의 실시 형태에 따른 반도체 장치는, 반도체 칩과, 상기 반도체 칩이 적어도 1개씩 탑재됨과 함께, 두께 방향을 따라 1층 내지 복수층으로 적층되는 1장 내지 복수장의 칩 탑재 기판과, 각층의 상기 칩 탑재 기판에 탑재되는 상기 반도체 칩 중 적어도 1층의 칩 탑재 기판에 탑재되어 있는 반도체 칩의 주위에, 소정의 재료로 형성됨과 함께, 해당 반도체 칩이 배치되어 있는 층 내에서 해당 반도체 칩에 대하여 상호 대칭이 되도록 형성되는 적어도 3쌍의 패키징 부재를 구비하는 것을 특징으로 한다.
[제1 실시 형태]
이하, 본 발명의 제1 실시 형태에 따른 칩 적층형의 반도체 장치를, 도 1 및 도 2에 기초하여 설명한다.
도 1은, 본 발명의 제1 실시 형태에 따른 칩 적층형의 반도체 장치(1)를 설명하기 위한 것으로, 반도체 칩(3)의 칩 탑재 기판(2) 위의 실장 상태를 도시한 평면도이다. 도 2는 반도체 장치(1)의 적층 구조의 일부를 도시한 단면도이다.
먼저, 반도체 칩(3)과 칩 탑재 기판(칩 실장 기판)(2)을 복수개씩 조합하여 구성한, 본 실시 형태의 반도체 장치로서의 멀티 칩 패키지(1)의 개략을, 도 2를 참조하면서 간단히 설명한다. 이 멀티 칩 패키지(1)는, 멀티 칩 모듈 혹은 멀티 블록 모듈이라고도 한다. 이하의 설명에서, 이 멀티 칩 패키지(1)를, 간단히 패키지(1)라 칭하기로 한다.
패키지(1)는, 이것이 구비하는 3개의 반도체 칩(3) 및 3장의 칩 탑재기판(2)이, 그들의 두께 방향을 따라 3층으로 적층되어 있다. 각 칩(3)은, 각 기판(2)에 각각 1개씩 탑재(실장)되어 있다. 각 칩(3)은, 예를 들면 플립 칩 방법에 의해서, 적층 방향을 따른 동일한 방향으로부터 각 기판(2)에 실장되어 있다. 구체적으로 설명하면, 각 기판(2)은, 후술하는 배선(6)이나 패드(19) 등이 형성되어 있는 제1 주면(2a)이 도 2에서 각각 하향이 되는 자세로 적층되어 있다. 각 칩(3)은, 도 2에서 도시하지 않은 복수개의 단자가 형성되어 있는 측의 디바이스면(3a)이, 각 기판(2)의 제1 주면(2a)과 대향하는 자세로 각 기판(2)에 실장되어 있다. 이 상태에서, 각 단자는, 각 패드(19)에 전기적으로 접속되어 있다.
각 기판(2)에는, 패드(19) 및 배선(6)을 통해, 각 칩(3)의 각 단자에 전기적으로 접속되는 중계 단자(5)가 각각 복수개씩 형성되어 있다. 구체적으로는, 중계 단자(5)에는, 기판(2)을 그 두께 방향을 따라 관통하여, 소위 비어 단자(비어 플러그)로서 형성되어 있는 것과, 기판(2)의 제1 주면(2a) 위에 단순히 비어 랜드로서 형성되어 있는 것의 2종류가 있다. 각 중계 단자(5)는, 각 패드(19) 및 각 배선(6)과 함께, 각 칩(3)의 각 단자와 후술하는 볼 레이어 기판(12)에 형성되어 있는 외부 단자(15)를 적층 방향을 따른 소정의 통전 경로에서 전기적으로 접속하도록, 상기 2종류 중 어느 한쪽의 형상으로 형성되어 있다.
3장의 기판(2)의 제1 주면(2a) 측에는, 동일하게 3장의 중간 기판(7)이 각 기판(2)과 교대로 1장씩 배치되어 적층되어 있다. 패키지(1)는, 칩(3)이 1개씩 탑재된 3장의 기판(2)과 3장의 중간 기판(7)이 교대로 1장씩 배치된 3층의 적층 구조를 이루고 있다. 각 중간 기판(프리프레그)(7)은, 예를 들면 유리 크로스에 수지를 함침시킨 유리 에폭시 기판 등을 이용하여, 일종의 절연 기판으로서 형성되어 있다. 각 중간 기판(7)의 칩(3)과 대향하는 위치에는, 각 중간 기판(7)과 각 칩(3)이 적층 상태에서 상호 간섭하는 것을 회피하기 위한 빈 구멍, 소위 칩 캐비티(9)가 형성되어 있다. 그와 함께, 각 중간 기판(7)의 두께는, 각 칩(3)이 적층 상태에서 인접하는 기판(2)에 접촉하지 않을 정도의 크기로 형성되어 있다.
각 중간 기판(7)에는, 그들을 두께 방향을 따라 관통하여, 각 칩(3)의 각 단자와 볼 레이어 기판(12)의 외부 단자(15)를 전기적으로 접속하기 위한 층간 접속 단자(8)가 복수개 형성되어 있다. 각 층간 접속 단자(8)는, 중계 단자(5) 중의 일부와 마찬가지로, 비어 플러그로서 형성되어 있다. 각 층간 접속 단자(8)는, 각 중계 단자(5)에 전기적으로 접속되어 통전 경로를 형성하도록, 적층 방향을 따라 대략 일직선 상에 배열되는 소정의 위치에 복수개 형성되어 있다. 단, 본 실시 형태에서는, 각 층간 접속 단자(8)는, 통전 경로의 형성에 기여하는 개소에만, 각 중간 기판(7)을 이들의 두께 방향을 따라 관통하여 형성되어 있고, 통전 경로의 형성에 기여하지 않는 개소에는 형성되어 있지 않다. 또한, 각 중간 기판(7)에는, 각 층간 접속 단자(8)와 함께 통전 경로를 형성하는 중간 배선(18)이, 소정의 위치에 형성되어 있다.
패키지(1)에는, 그 적층 방향의 한쪽 측인 상측(표면측)에, 표면 기판(10)이 1장 형성되어 있다. 이 표면 기판(10)은, 절연 재료에 의해 3층 구조로 형성되어 있어, 패키지(1)의 단락 등을 방지하고 있다. 또, 표면 기판(10)은, 패키지(1)의 내부 구조, 특히 3개의 칩(3)을 외부로부터 가해지는 충격으로부터 보호하는 역할을 겸하고 있다.
또한, 패키지(1)에는, 그 적층 방향의 다른 쪽 측인 하측(이면측)에, 전원 접지 기판(11) 및 볼 레이어 기판(12)이 각각 1장씩 형성되어 있다.
전원 접지 기판(11)에는, 각 칩 탑재 기판(2)의 배선(6) 및 각 중간 기판(7)의 중간 배선(18)보다도 표면적이 매우 넓게 형성되어 있는 전원 접지용 배선(13)이, 각각 소정의 배선 패턴으로 복수개 형성되어 있다. 각 전원 접지용 배선(13)은, 배선(6) 및 중간 배선(18)보다도 표면적이 매우 넓게 형성되어 있기 때문에, 패키지(1)의 내부에 생기는 전기적 노이즈를 효과적으로 억제 또는 제거할 수 있다. 또한, 전원 접지 기판(11)에는, 이것을 두께 방향으로 관통하여, 통전 경로의 일부를 구성하는 접지 비어 단자(14)가 복수개 형성되어 있다. 각 비어 단자(14)는, 각 중계 단자(5) 및 각 층간 접속 단자(8)와 함께 적층 방향을 따라 대략 일직선 상에 배열되는 소정의 위치에 형성되어 있다.
볼 레이어 기판(12)에는, 각 칩(3)의 각 단자를 소정의 통전 경로에서 외부 단자(15)에 전기적으로 접속하는 복수개의 외부 단자 접속용 배선(17)이, 각각 소정의 배선 패턴으로 형성되어 있다. 각 접속용 배선(17)은, 볼 레이어 기판(12)의 이면측에 복수개 형성되어 있는 외부 단자(범프)(15)에 전기적으로 접속되어 있다. 단, 복수개의 외부 단자(15) 중, 도 2에서는 1개만 도시한다. 또한, 볼 레이어 기판(12)에는, 이들을 두께 방향으로 관통하여, 통전 경로의 일부를 구성하는 외부 단자 접속용 비어 단자(16)가 복수개 형성되어 있다. 각 접속용 비어 단자(16)는, 각각 소정의 배선 상태에서 각 접속용 배선(17)에 전기적으로 접속되어 있다. 각접속용 비어 단자(16)는, 각 중계 단자(5), 각 층간 접속 단자(8), 및 각 접지 비어 단자(14)와 함께 적층 방향을 따라 대략 일직선 상에 배열되는 소정의 위치에 형성되어 있다. 이에 따라, 각 칩(3)의 각 단자는, 각 외부 단자(15)에 전기적으로 접속된다.
다음에, 각 반도체 칩(3)의 각 칩 탑재 기판(2)으로의 탑재에 대하여 설명한다.
본 실시 형태에서는, 3개의 칩(3)은 전부 동일한 종류라도, 혹은 각각 서로 다른 종류라도 무방하다. 각 칩(3)으로서, 다양한 크기, 형상, 및 구조의 것을 사용할 수 있다. 예를 들면, MPU, 오디오용 DSP, 및 각종 디바이스 제어용 LSI를 조합하여 구성하여도 상관없다. 또한, 이하의 설명에서는, 3조의 칩(3)과 기판(2)과의 조합 중 1조에 대하여 설명한다. 그리고, 이 설명으로써, 다른 2조의 칩(3)과 기판(2)과의 조합에 대한 설명을 대신하여, 이들의 상세한 설명은 생략한다.
도 1에 도시한 바와 같이, 기판(2)은, 그 중심부 X가 패키지(1) 전체의 중심부 Z에 대략 일치하도록 배치되어 있다. 칩(3)은, 기판(2)의 중심부 X 부근에 탑재되어 있다. 각 중계 단자(5)는, 기판(2)의 중심부 X를 그 외측으로부터 둘러싸도록, 또한, 이들 전체 배치(배열)의 중심부 Y가 기판(2)의 중심부 X에 대략 일치하도록, 대략 사각 프레임 형상으로 배열되어 형성되어 있다. 이와 같이, 패키지(1)에서는, 도 1에서 상호 직교하는 2개의 이점 쇄선의 교점으로 도시한 바와 같이, 그 전체의 중심부 Z, 3장의 칩 탑재 기판(2)의 각각의 중심부 X, 및 복수개의 중계 단자(5) 전체의 중심부 Y가, 이들을 평면에서 볼 때 대략 일치하도록 구성되어 있다. 또한, 각 중심부 X, Y, Z의 위치는, 각각의 외형 사이즈 및 배열 등에 기초하여, 각각 소정의 계산 방법에 의해 사전에 결정된다. 단, 각 중계 단자(5)는, 대략 사각 형상의 칩 탑재 부분의 모든 외주를 따라 형성될 필요는 없다. 예를 들면, 칩 탑재 부분의 대향하는 2변을 따른 외주연부에만 배열되어도 무방하다.
칩(3)은, 도 1에서 상호 직교하는 2개의 파선의 교점으로 도시한 그 중심부 C가, 각 중계 단자(5)의 전체 배치 중심부 Y로부터 소정의 방향으로 편심되어, 각 칩 탑재 기판(2)에 탑재된다. 즉, 칩(3)은, 그 중심부 C를 각 중계 단자(5)의 전체 배치의 중심부 Y로부터 소정의 방향으로, 소정의 거리, 평행 이동에 의해 어긋나게 하여 기판(2)에 탑재된다. 이 상태에서, 칩(3)의 중심부 C는, 각 중심부 X, Y, Z의 위치 관계로부터, 기판(2)의 중심부 X 및 패키지(1) 전체의 중심부 Z로부터도 편심되어 있다. 칩(3)의 중심부 C도, 각 중심부 X, Y, Z의 위치 결정의 경우와 마찬가지로, 칩(3)의 외형 등에 기초하여 소정의 계산 방법에 의해 사전에 결정된다.
여기서, 칩(3)의 기판(2)으로의 탑재 위치 및 탑재 방법 등에 대하여, 보다 상세히 설명한다. 또, 비교예로서, 도 7에 도시한 종래 기술에 따른 칩(103)의 기판(102)으로의 탑재 위치 및 탑재 방법 등을 적절하게 참고로 한다.
종래 기술에 따르면, 기판(102) 위의 배선 패턴 중에는, 도 7에서 이점 쇄선으로 둘러싸 도시한 부분 L과 같이 배선(106)끼리의 간격이 성긴 개소와, 도 7에서 파선으로 둘러싸 도시한 부분 H와 같이 배선(106)끼리의 간격이 촘촘하게 되는 개소가 혼재하고 있다. 이러한 배선 패턴은, 배선 룰(설계 룰)에 저촉될 우려가 있다. 이것을 회피하기 위해, 본 실시 형태에서는, 칩(3)의 기판(2)으로의 탑재 위치를 배선 패턴이 성기게 되어 있는 측을 향해 소정의 거리만큼 어긋나게 한다.
구체적으로는, 도 1에 도시한 바와 같이, 칩(3)은, 그 중심부 C를 기판(2)의 중심부 X, 각 중계 단자(5) 전체 배치의 중심부 Y, 및 패키지(1) 전체의 중심부 Z로부터, 평행 이동에 의해 소정의 거리 A만큼 편심되어 기판(2)에 탑재되어 있다. 즉, 이 패키지(1)에서는, 칩(3)은 오프셋된 상태에서 기판(2)에 탑재되어 있다. 이하의 설명에서, 이러한 칩(3)의 기판(2)으로의 탑재 상태를, 간단히 오프셋 상태라고 칭하기로 한다. 칩(3)의 편심 거리 A는 설계 룰에 저촉되지 않는 범위 내에서 소정의 크기로 설정하여도 된다. 특히, 본 실시 형태의 패키지(1)에서는, 칩(3)의 오프셋 위치는, 예를 들면 각층의 각 칩(3)마다 각각 다른 위치에 설정하여도 된다.
예를 들면, 각 칩(3)의 오프셋 위치를, 도 2에서 파선으로 나타낸 각 칩(3)의 중심이, 도 2에서 일점쇄선으로 나타낸 각 기판(2)의 중심부, 각 중계 단자(5) 전체 배치의 중심부, 및 패키지(1) 전체의 중심부로부터 각층마다 각각 다른 거리만큼 편심된 위치에 설정하여도 된다. 각 칩(3)의 각 기판(2)으로의 탑재 위치는, 패키지(1) 전체의 배선 상태 및 사이즈 등을 감안한 후에, 이들 적층 수에 따라서 각층마다 각각 적정한 위치에 설정된다. 또한, 본 실시 형태와 같은 탑재 상태에서는, 각 기판(2)에 대하여, 제1 칩 탑재 기판과 제2 칩 탑재 기판과의 구별은 따로 이루어지지 않는다. 또한, 제2 칩 탑재 기판은, 제1 칩 탑재 기판을 특별한 칩탑재 상태로 설정한 기판으로 해석하여도 된다. 이와 같이, 각 칩(3)은, 패키지(1) 내의 배선의 자유도의 향상, 및 패키지(1) 전체의 외형 사이즈의 컴팩트화를 도모할 수 있도록, 각층마다 적정한 위치 및 방향으로 오프셋된 상태에서 각 기판(2)에 탑재된다.
단, 설계 룰에 저촉될 우려가 낮은 소정의 층에 대해서는, 칩(3)의 중심부 C를 기판(2)의 중심부 X 및 패키지(1) 전체의 중심부 Z와 대략 일치시켜, 칩(3)을 오프셋하지 않고 기판(2) 위에 탑재하여도 된다. 또한, 각 칩(3)의 편심 방향도, 설계 룰에 저촉되지 않는 범위 내에서 소정의 방향으로 설정하여도 된다. 패키지(1)의 내부의 각종 배선의 배치 자유도를 향상할 수 있는 방향이면, 반드시 배선 패턴이 성기게 되어 있는 측만을 향하여 칩(3)을 편심시킬 필요는 없다.
기판(2)의 제1 주면(2a) 위의 칩(3)이 탑재되는 영역에는, 도 1에 도시한 바와 같이, 칩(3)이 기판(2)에 탑재되었을 때에, 칩(3)에 형성되어 있는 복수개의 단자(4)가 전기적으로 접속되는 패드(19)가 복수개 형성되어 있다. 각 패드(19)는, 각 단자(4)가 개별로, 또한, 직접 접속할 수 있도록, 칩(3)의 크기나 형상과 각 단자(4)의 개수 및 배치 위치 등에 맞춰, 각 단자(4)와 대향하는 위치에 각 단자(4)와 동수개 형성되어 있다. 또한, 각 패드(19)는, 복수개의 칩 접속 배선(6)을 통해, 각 중계 단자(5)에 일대일로 전기적으로 접속되어 있다. 각 중계단자(5)는, 패드(19)의 개수, 즉 각 단자(4)의 개수보다도 많이 형성되어 있다. 각 중계 단자(5) 중, 도 1에서 ○표시로 나타내는, 각 단자(4) 및 각 패드(19)에 접속되어 있지 않은 중계 단자(5)는, 3개의 칩(3)의 층간의 전기적인 접속을 행할 때의, 도시하지 않은 층간 배선의 배치 등에 이용된다.
또한, 기판(2)을 그 제1 주면(2a) 측으로부터 보았을 때의 평면도인 도 1에서는, 본래 칩(3)에 숨어 보이지 않는 각 단자(4) 및 각 패드(19)를 굳이 실선으로 도시하고 있다. 이것은, 각 칩 접속 배선(6)을 통한 각 단자(4) 및 각 패드(19)와 각 중계 단자(5)와의 전기적인 접속 상태의 이해를 돕기 위해서이다.
본 실시 형태에 따르면, 도 1에 도시한 바와 같이, 칩 접속 배선(6)의 배선 패턴 중에, 그 배선 밀도가 매우 성기게 되거나, 혹은 매우 촘촘하게 되는 개소를 저감시킬 수 있다. 이에 따라, 기판(2)의 외형을 크게 하거나, 혹은 설계 룰에 저촉되지 않으면서, 칩 접속 배선(6)을 비롯한 패키지(1) 내의 각종 배선의 배치 자유도를 향상시킬 수 있다.
도 7에 도시한 바와 같이, 모듈(패키지)(101) 전체의 사이즈가 최소 치수로 되도록 모든 칩(3)을 패키지(101)의 중앙부 Z에 탑재한 종래 기술에서는, 각층마다의 배선(106) 이외의 배선용의 스페이스가 거의 없어진다. 이 때문에, 패키지(101) 내에 새롭게 층간 배선 등을 배치하고자 하면, 결과적으로, 예를 들면 복수장의 기판(102) 중 한 장의 기판(102)의 치수를 크게 해야만 하였다.
이것에 대하여, 본 실시 형태에서는, 설계 룰에 저촉되지 않는 범위 내에서, 종래 기술에서는 배선 밀도가 성긴 측에 각 칩(3)이 오프셋되어 각 기판(2)에 탑재되어 있다. 각 칩(3)의 오프셋량은, 새롭게 층간 배선을 배치하는데 수반되는 패키지 사이즈의 대형화가 필요 최소한이 되도록 설정되어 있다. 이에 따라, 패키지 사이즈를 대형화하거나, 기판 수를 늘리거나, 배선층을 새롭게 형성하거나, 혹은특수한 배선 프로세스를 이용하지 않아도, 층간 배선의 배치 자유도를 높이는 것이 가능하게 되었다. 따라서, 복수개의 칩(3)을 복수층으로 적층하여 일체화할 때에, 구조적인 요청에 의해 크기 및 형상 등이 제약되는 패키지(1)의 내부에서도, 각층의 칩(3) 간을 원하는 배선 패턴으로 접속할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 기판(2)에 탑재되는 칩(3)의 종류에 상관없이, 패키징 사이즈의 비대화를 억제하여 컴팩트화할 수 있다. 또한, 패키지(1)의 내부에서의 각종 배선의 배치 자유도를 향상시킬 수 있기 때문에, 예를 들면 동일 길이 배선 등에도 대응 가능하다.
또, 도 1 및 도 2에서는, 예를 들면 패드(19)의 위치 및 크기 등이 상호 다른 상태로 도시되어 있다. 이것은 각 도면이 각각 도시하는 본 실시 형태 구성을 이해하기 쉽도록 의도적으로 상이한 형상으로 도시하였기 때문이며, 본 발명의 요지에 어떠한 문제점이 될만한 영향을 미치는 것은 아니다. 마찬가지로, 본 발명을 실시할 때에, 각 기판(2)에 탑재하는 각 칩(3)의 위치나 자세, 각 기판(2) 및 각 칩(3)에 대한 각 중간 기판(7)의 방향이나 자세 등도, 도 1 및 도 2의 각 도면에 도시되어 있는 바와 같은 상태에는 한정되지 않는다. 본 발명의 요지에 어떠한 문제점이 될만한 영향을 미치는 것이 아니면, 다양한 방향이나 자세를 취할 수 있다.
다음에, 본 실시 형태의 패키지(1)의 제조 공정의 개략을, 일례를 들어 구체적이면서 간결히 설명한다.
먼저, 3장의 칩 탑재 기판(2)의 제1 주면(2a) 측에, 3개의 반도체 칩(3)을 각각 1개씩, 이들의 디바이스면(3a)을 대향시킨 자세로 배치한다. 그 후, 도 1 및도 2에 도시한 바와 같이, 멀티 칩 패키지(1) 전체로서 적정한 오프셋 상태가 되도록 각층마다 사전에 설정되어 있는 각 기판(2)의 제1 주면(2a) 위의 칩 탑재 위치에, 각 칩(3)을 예를 들면 플립 칩 방법에 의해 탑재한다.
다음에, 칩(3)을 탑재 완료한 각 기판(2)과 3장의 중간 기판(7)을, 이들의 두께 방향을 따라 교대로 3층으로 적층한다. 이 때, 각 칩(3)이 각 중간 기판(7)에 형성되어 있는 칩 캐비티(9) 내에 수납되도록, 각 중간 기판(7)을 배치한다. 또한, 이 때, 각 기판(2)과 각 중간 기판(7) 사이, 혹은 한쌍의 기판(2) 및 중간 기판(7)으로 이루어지는 각 층간에 적절하게, 접착제(접착 수지)를 형성하여도 된다.
이어서, 이들 적층된 각 기판(2) 및 각 중간 기판(7)을, 이들의 적층 방향 양 외측으로부터, 표면 기판(10)과, 전원 접지 기판(11) 및 볼 레이어 기판(12) 사이에서 끼워 넣는다. 이 때, 각 기판(2) 및 각 중간 기판(7), 표면 기판(10)과, 전원 접지 기판(11) 및 볼 레이어 기판(12)의 각각의 중심부가, 패키지(1) 전체의 중심부 Z에 대략 일치하도록, 이들의 위치를 맞춘다. 또한, 이 때, 상술한 각 기판(2)과 각 중간 기판(7)과의 적층 작업의 경우와 마찬가지로, 표면 기판(10), 각 기판(2) 및 각 중간 기판(7), 전원 접지 기판(11), 및 볼 레이어 기판(12) 사이에 적절하게, 접착제를 형성하여도 된다.
칩 탑재 작업 및 적층 작업이 종료된 후, 표면 기판(10), 각 기판(2) 및 각 중간 기판(7), 전원 접지 기판(11), 및 볼 레이어 기판(12)을 이들의 적층 방향을 따라 압착하여, 원하는 패키지(1)를 얻는다. 이에 따라, 패키지(1)의 제조 공정을종료한다.
[제2 실시 형태]
다음에, 본 발명의 제2 실시 형태에 따른 칩 적층형의 반도체 장치를, 도 3에 기초하여 설명한다. 도 3은, 본 실시 형태에 따른 반도체 장치에서 반도체 칩(3)의 칩 탑재 기판(2) 위로의 실장 상태를 도시한 평면도이다. 또한, 제1 실시 형태와 동일한 구성 부분에 대해서는 동일 부호를 붙여 그에 대한 설명은 생략한다.
이하, 본 실시 형태의 반도체 장치로서의 멀티 칩 패키지(21)가 구비하고 있는 복수의 반도체 칩(3)과 칩 탑재 기판(2)의 조합 중, 1조의 칩(3)과 기판(2)의 조합에 대하여 구체적으로 설명한다. 그리고, 이 설명으로써, 다른 칩(3)과 기판(2)의 조합에 대한 설명을 대신하고, 이들의 상세한 설명은 생략한다.
도 3에 도시한 바와 같이, 본 실시 형태의 칩(3)은, 그 평면에서 볼 때 대략 사각 형상으로 형성되어 있다. 각 중계 단자(5)는, 칩(3)이 탑재되는 부분을, 그 외측으로부터 전부 둘러싸도록, 그 평면에서 볼 때 전체 배치가 대략 사각 프레임 형상이 되도록 배열되어 배치되어 있다. 칩(3)은, 그 중심부 C를 기판(2)의 중심부 X, 각 중계 단자(5) 전체 배치의 중심부 Y, 및 패키지(21) 전체의 중심부 Z로부터, 평행 이동에 의해 소정의 방향으로 소정의 거리 B만큼 편심되어 기판(2)에 탑재되어 있다. 그와 함께, 칩(3)은, 그 일 측연부가 이와 대향하는 각 중계 단자(5)의 측 프레임부의 배열에 대하여, 상호 평행한 상태로부터 소정의 각도 θ만큼 기울어진 상태가 되도록 회전되어 기판(2)에 탑재되어 있다. 즉, 칩(3)은,그 4개의 측연부가, 이들에 대향하는 위치에 형성되어 있는 각 중계 단자(5)의 4개의 측 프레임부의 배열에 대하여, 각각 상호 평행하게 되는 상태로부터 각각 소정의 각도 θ만큼 기울어진 상태에서 기판(2)에 탑재되어 있다. 따라서, 이 패키지(21)에서는, 칩(3)은 편심 및 회전된 오프셋 상태에서 기판(2)에 탑재되어 있다.
또한, 각 중계 단자(5)는, 대략 사각 형상의 칩 탑재 부분의 모든 외주를 따라 형성될 필요는 없다. 예를 들면, 칩 탑재 부분의 대향하는 2변에 따른 외주연부에만 배열되어도 된다.
패키지(21)에서는, 칩(3)의 편심 거리 B 및 회전 각도 θ는, 설계 룰에 저촉되지 않는 범위 내에서 각층마다 상호 독립된 값으로 설정하여도 된다. 예를 들면, 복수장의 기판(2) 중, 적어도 소정의 2층의 기판(2)에서, 2개의 칩(3)의 중심부 C를 각층마다 상이한 거리 및 방향으로 편심함과 함께, 2개의 칩(3)을 각층마다 상이한 각도만큼 회전하는 설정으로 하여도 된다. 칩(3)의 편심 거리 B 및 회전각도 θ, 즉 칩(3)의 기판(2)으로의 탑재 위치 및 자세는, 패키지(21) 전체의 배선 상태 및 사이즈를 감안한 다음, 이들의 적층 수에 따라서, 각층마다 각각 적정한 위치에 결정된다. 이와 같이, 칩(3)은, 패키지(21) 내의 배선 자유도의 향상, 및 패키지(21) 전체의 외형 사이즈의 컴팩트화를 도모할 수 있도록, 각층마다 적정한 위치, 방향, 및 자세로 오프셋된 상태에서 기판(2)에 탑재된다.
따라서, 가령 설계 룰에 저촉될 우려가 낮고, 패키지(21) 내의 배선에 지장을 주지 않는 것이면, 칩(3)은 편심되지 않고 회전만 되어서 기판(2)에 탑재되어도된다. 또한, 소정의 층의 칩(3)에 대해서는, 평행 이동 및 회전이 행해지지 않고 기판(2)에 탑재되어도 된다.
기판(2)의 제1 주면(2a) 위의 칩(3)이 오프셋 상태에서 탑재되는 영역에는, 칩(3)의 각 단자(4)가 전기적으로 접속되는 패드(19)가 단자(4)와 동수개 형성되어 있다. 각 패드(19)는, 탑재되는 칩(3)의 크기, 형상, 및 자세, 혹은 각 단자(4)의 개수 및 배치 위치 등에 맞춰, 각 단자(4)와 대향하는 위치에 형성되어 있다. 즉, 각 패드(19)는, 칩(3)의 편심 거리 B 및 회전 각도 θ에 맞춰, 각 단자(4)와 개별로, 또한, 직접 전기적으로 접속할 수 있는 배열이 되도록 형성되어 있다.
또한, 기판(2)을 그 제1 주면(2a) 측에서 볼 때의 도시한 평면도인 도 3에서는, 본래 칩(3)에 숨겨져 보이지 않는 각 단자(4) 및 각 패드(19)를 굳이 실선으로 도시하고 있다. 이것은, 각 칩 접속 배선(6)을 통한 각 단자(4) 및 각 패드(19)와 각 중계 단자(5)와의 전기적인 접속 상태의 이해를 돕기 위해서이다. 또한, 각 패드(19)와 각 중계 단자(5)를 전기적으로 접속하는 복수개의 칩 접속 배선(6)은, 이들의 일부만을 도시하였지만, 본 발명의 요지에 어떠한 문제점이 될만한 영향을 미치는 것은 아니다. 또한, 본 발명을 실시할 때에, 각 기판(2)에 탑재하는 각 칩(3)의 위치나 자세 등은, 도 3에 도시되어 있는 바와 같은 상태에만 한정되지 않는다. 본 발명의 요지에 문제점이 될만한 영향을 미치는 것이 아니면, 다양한 위치나 자세를 취할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 제1 실시 형태와 마찬가지로, 칩 접속 배선(6)의 배선 패턴 중에, 그 배선 밀도가 매우 성기게 되거나, 혹은매우 촘촘하게 되는 개소를 거의 없앨 수 있다. 이에 따라, 기판(2)의 외형 사이즈를 크게 하거나, 혹은 설계 룰에 저촉되지 않고도, 패키지(21)의 내부에서의 각종 배선의 배치 자유도를 매우 향상시킬 수 있다. 따라서, 본 실시 형태의 패키지(21)에 따르면, 기판(2)에 탑재되는 칩(3)의 종류에 상관없이, 패키징의 외형 사이즈를 보다 컴팩트화할 수 있다. 또한, 패키지(21) 내의 동일한 길이 배선에도 대응 가능한 것은 물론이다.
또한, 본 실시 형태에 따르면, 도 3에 도시한 바와 같이, 각 패드(19)와 각 중계 단자(5)를, 각층마다의 배선 거리가 보다 짧아지도록 한 배선 패턴으로 전기적으로 접속할 수 있다. 나아가서는, 패키지(21) 전체에서의 배선 거리를 짧게 할 수 있다. 따라서, 패키지(21)의 저비용화를 도모할 수 있을 뿐만 아니라, 단락이나 단선 등의 우려를 저감하여 안전성이나 신뢰성 등을 향상시킬 수 있다.
[제3 실시 형태]
다음에, 본 발명의 제3 실시 형태에 따른 반도체 장치를, 도 4에 기초하여 설명한다. 도 4는, 본 실시 형태에 따른 반도체 장치(31)의 적층 구조의 일부를 간략화하여 도시한 단면도이다. 또, 제1 실시 형태와 동일한 구성 부분에 대해서는 동일 부호를 붙여 그에 대한 설명은 생략한다.
먼저, 반도체 장치(31)를 설명하기에 앞서, 도 8 내지 도 10을 참조하면서, 종래 기술에 따른 반도체 장치에서, 이것이 구비하는 반도체 칩(103)의 주변의 구조적인 문제에 대하여 설명한다.
종래 기술의 반도체 장치 중에는, 반도체 칩을 그 외측으로부터 밀봉한 패키지 구조를 갖는 것이 있다. 이러한 반도체 장치는, 예를 들면 리드 프레임을 배선 기재로서 사용하거나, 혹은 수지 기판 위에 구리제의 배선을 실시한 것을 배선 기재로서 사용하는 것이 일반적이다.
그와 같은 반도체 장치 중의 하나의 예로서, 예를 들면 도 8에 도시한 바와 같이, 리드 프레임(113)을 배선 기재로서 이용한, 소위 수지 몰드 패키지(111)가 있다. 이 패키지(111)에서는, 반도체 칩(103)은 마운트재라 불리는 접착 부재(114)를 통해 칩 탑재용 리드 프레임(112)에 고정(마운트)된다. 또한, 리드 프레임(112)에 고정된 칩(103)은, 예를 들면 금(Au)제의 본딩 와이어(115)에 의해 리드 프레임(113)에 전기적으로 접속된다. 칩(103)은, 리드 프레임(112) 등과 함께, 이들을 외측으로부터 둘러싸도록 몰드 수지(116)로 덮여 밀봉된다. 이 때, 접착 부재(114)에는 도전성 페이스트가 이용되는 것이 일반적이며, 이것은 수지 중에 은의 필러 입자가 분산되어 있는 것이다.
또한, 반도체 장치의 다른 예로서, 예를 들면 도 9에 도시한 바와 같이, 폴리이미드제나, 혹은 유리 에폭시제의 기판 등의 수지 기판(122)을 이용한, 소위 오버 몰드 타입의 패키지(121)가 있다. 이 패키지(121)에서는, 칩(103)은 마운트재(114)에 의해 외부 접속용 수지 기판(122)의 일단면측에 고정된다. 칩(103)은, 본딩 와이어(115)에 의해 수지 기판(122)의 타단면측에 형성되어 있는 복수개의 외부 접속 단자(범프)(123)에 전기적으로 접속된다. 또한, 이 패키지(121)에서는, 수지 기판(122)의 칩(103) 측이 고정된 측만이 몰드 수지(116)로 덮여 밀봉된다.
또한, 반도체 장치의 다른 예로서, 예를 들면 도 10에 도시한 바와 같이, 중앙부에 칩 탑재용의 디바이스 홀이 형성된, 소위 Enhanced BGA 타입의 패키지(131)가 있다. 이 패키지(131)에서는, 유리 에폭시 기판 등의 수지 기판(134)의 일단면측의 중앙부에, 구리 등에 의해 형성되어 있는 금속제의 칩 탑재용 프레임(132)이 접착되어 형성되어 있다. 이 탑재용 프레임(132)의 양측부에는, 동일하게 금속제의 외부 단자 접속용 프레임(133)이 하나씩 접착되어 형성되어 있다. 이들 양 접속용 프레임(133)의 수지 기판(134)측과는 반대측의 단부면에는, 외부 접속용 수지 기판(122)이 각각 1개씩 접착되어 형성되어 있다. 또한, 이들 양 수지 기판(122)의 접속용 프레임(133)측과는 반대측의 단부면에는, 외부 접속 단자(123)가 각각 복수개씩 형성되어 있다. 칩(103)은, 디바이스 홀 내에서, 도시하지 않은 마운트제를 통해 탑재용 프레임(132)의 수지 기판(134)측과는 반대측의 단부면에 고정된다. 칩(103)은, 본딩 와이어(115)에 의해 외부 접속 단자(123)에 전기적으로 접속된다. 이 패키지(131)에서는, 칩(103)의 부근만이 몰드 수지(116)로 덮여 밀봉된다.
이상, 3개의 예를 들어 설명한 바와 같은 구조로 이루어지는 각 패키지(111, 121, 131)에서는, 도 8 내지 도 10의 각 도면에 도시한 바와 같이, 각 칩(103)의 상하에 배치되는 부재의 종류가 다르다. 이에 따라, 주로 각 부재의 열팽창 계수가 다른 것에 기인하여, 패키지 전체에 휘어짐이 발생한다. 구체적으로는, 각 패키지(111, 121, 131)에서 각 칩(103)을 패키지 구조체의 중심으로서 취한 경우, 칩(103)에 대하여 비대칭인 변형이 생긴다. 이하, 그와 같은 변형이 생기는 이유를 구체적이면서 간결하게 설명한다.
예를 들면, 상술한 3개의 예의 어느 패키지 구조에서도 공통인 칩 고정을 하기 위한 마운트제(114)는, 경화시키기 위해 고온 상태에서 방치된다. 이 마운트제(114)를 경화시킬 때의 온도는, 대략 120℃∼180℃가 일반적이다. 또한, 일반적으로는, 이러한 고온의 경화 온도가 마운트제(114)에 있어서의 무응력 상태의 온도라고 간주된다. 마운트제(114)가, 고온의 경화 온도로부터 상온까지 냉각되면, 예를 들면 패키지(111)에서는, 칩(103) 및 탑재용 리드 프레임(112)의 각각의 열팽창 계수의 차가 원인으로 되어, 칩(103)과 탑재용 리드 프레임(112)과의 접합 부분, 및 그 주변에 비대칭인 휘어짐이 생긴다. 이러한 현상은, 패키지(121)나, 혹은 패키지(131) 등에도 공통하는 것이다.
또한, 마운트제(114) 자체의 열팽창 계수나, 열 경화 수축률도 관여되기 때문에, 보다 복잡한 휘어짐이 발생한다. 또한, 각 패키지(111, 121, 131)에서, 각 칩(103)을 덮도록 몰드 수지(116)가 배치되고, 대략 120℃∼180℃의 소정의 온도에서 경화되면, 몰드 수지(116) 자체의 열팽창 계수나 열 경화 수축률도 관여된다. 이 때문에, 더욱 복잡한 응력이 발생하여, 칩 탑재 부분 및 그 주변에 매우 복잡한 휘어짐이 생긴다. 이러한 복잡한 응력이 발생되면, 각 패키지(111, 121, 131) 내에서, 각 부재끼리의 계면의 특정한 장소에 응력이 집중되기 쉽다. 이렇게 되면,이 응력이 집중된 점을 기점으로 하여, 부재끼리 박리되거나, 혹은 칩(103)에 과도한 부하가 걸리는 등의 문제가 생기기 쉽다. 또한, 패키지 자체의 휘어짐이 커지기 때문에, 실질적으로 사용에 견딜 수 없는 문제가 생길 우려도 있다.
본 실시 형태는, 이상 설명한 바와 같은 과제를 감안하여 이루어진 반도체 장치의 패키지 구조에 관한 것으로, 패키지 내에서 국소적인 응력 집중이 생기기 어렵고, 특히 반도체 칩에 대하여 비대칭인 휘어짐이 생기기 어려운 패키지 구조를 갖는 반도체 장치를 제공하는 것이다.
이하, 도 4를 참조하면서, 본 실시 형태의 반도체 장치로서의 싱글 칩 패키지(31)에 대하여 설명한다. 또, 도 4에서는, 도면을 간략화하여 패키지(31)의 구성 이해를 돕기 위해, 상술한 표면 기판이나 볼 레이어 기판 등의 도시를 생략한다. 아울러, 이들의 설명도 생략한다.
패키지(31)은, 반도체 칩(3) 및 도시하지 않은 칩 탑재 기판을 각각 하나씩 구비하고 있으며, 그 단면에서 보면 도 4에 도시한 바와 같은 구조로 되어 있다. 칩(3)은, 제1 및 제2 실시 형태의 반도체 장치(1, 21)와 마찬가지로, 도 4에서 파선으로 도시되어 있는 그 중심부가, 도 4에서 일점쇄선으로 나타낸 패키지(31) 전체의 중심부로부터, 평행 이동 또는 회전에 의해 오프셋된 상태에서 패키지(31) 내에 형성되어 있다.
칩(3)의 주위에는, 도 4에서, 칩(3)을 그 적층 방향인 상하 방향 양 외측으로부터 끼워 넣어서 둘러 싸도록, 제1 패키징 부재(33)가 형성되어 있다. 이 제1 패키징 부재(33)는, 상측 제1 패키징 부재(33a) 및 하측 제1 패키징 부재(33b)로 구성되어 있다. 이들 상하 제1 패키징 부재(33a, 33b)는, 칩(3)에 대하여, 그 상하 방향에서 상호 대칭이 되도록 배치된다. 상하 제1 패키징 부재(33a, 33b)는, 모두 동일한 물성으로 이루어지는 유기 재료에 의해 형성되어 있다. 또한, 상하제1 패키징 부재(33a, 33b)는, 이들과 칩(3)과의 접착 강도, 및 도시하지 않은 외부 부재와 칩(3)과의 열팽창 계수 차 등에 의해 발생하는 응력을 억제하기 위해서, 그 탄성율, 유리 전이 온도, 포아슨비, 열팽창 계수 등이 적정한 값으로 설정되어 있는 재료가 선정되어 있다. 특히, 접착 강도는 중요한 항목(파라미터)이다.
상하 제1 패키징 부재(33a, 33b)의 더욱 상하 방향 양 외측에는, 이들 상하 제1 패키징 부재(33a, 33b)를 통해 칩(3)을 끼워 넣도록, 예를 들면 유리 크로스에 수지를 함침시킨 프리프레그, 소위 유리 에폭시 기판 등의 수지 기판(32)이 형성되어 있다. 이 수지 기판(32)은, 상측 수지 기판(32a) 및 하측 수지 기판(32b)으로 구성되어 있고, 패키지(31)의 패키징 부재의 일부를 구성하고 있다. 이들 상하 수지 기판(32a, 32b)은, 칩(3)에 대하여, 그 상하 방향에서 상호 대칭이 되도록 배치된다. 또한, 상하 수지 기판(32a, 32b)은, 모두 동일한 물성으로 이루어지는 유기 재료에 의해 형성되어 있다. 상하 수지 기판(32a, 32b)은, 제1 및 제2 실시 형태의 패키지(1, 21)에서의 칩 탑재 기판(2)에 상당하는 것이다. 즉, 패키지(31)에서는, 제1 및 제2 실시 형태에서 설명한 기판(2)이 패키징 부재의 일부를 구성하는 설정으로 되어 있다.
또한, 칩(3)의 주위에는, 도 4에서, 칩(3)의 적층 방향으로 직교하는 방향인 칩(3)의 가로방향 외측, 즉 칩(3)의 전후 좌우 방향 외측에서 칩(3)에 대하여 대칭적으로 위치하도록 중간 기판(7)이 형성되어 있다. 또한, 중간 기판(7)은, 이것에 형성되어 있는 칩 캐비티의 중앙부에 칩(3)이 수납되도록 칩(3)의 주위에 배치된다. 중간 기판(7)도, 패키지(31)에서의 패키징 부재의 일부를 구성하고 있고, 소위 제3 패키징 부재로서 기능하고 있다. 또한, 중간 기판(7)은, 도시하지 않은 배선이 형성되며, 칩(3)에 상당하는 두께를 보증하는 것을 목적으로서, 그 재료가 선정되어 있다. 본 실시 형태에서는, 중간 기판(7)은 수지 기판(32)과 마찬가지의 유기 재료, 예를 들면 유리 크로스에 수지를 함침시킨 프리프레그, 소위 유리 에폭시 기판으로부터 형성되어 있는 것으로 한다. 또한, 칩(3)의 전후 방향이란, 도 4에서, 칩(3)을 기준으로 하여 지면의 전방을 전측, 이와는 반대로, 칩(3)을 기준으로 하여 지면의 깊이측을 후측이라고 간주하는 것이다.
또한, 칩(3)의 주위에는, 중간 기판(7)과 마찬가지로, 도 4에서, 칩(3)의 전후 좌우 방향 외측에 대칭적으로 위치하도록, 유기 재료로 이루어지는 제2 패키징 부재(34)가 형성되어 있다. 구체적으로 설명하면, 상하 제1 패키징 부재(33a, 33b)의 더욱 전후 좌우 방향 외측으로부터 칩(3)을 둘러싸도록, 제2 패키징 부재(34)가 형성되어 있다. 이 제2 패키징 부재(34)는, 도 4에서는, 좌측 제2 패키징 부재(34a) 및 우측 제2 패키징 부재(34b)로 구성되어 있도록 도시되어 있다. 단, 실제로는, 중간 기판(7)과 마찬가지로, 칩(3) 및 상하 제1 패키징 부재(33a, 33b)를, 이들의 전후 좌우 방향 외측으로부터, 이들의 주위를 따라 둘러싸도록 일체로 형성되어 있다. 즉, 좌우 제2 패키징 부재(34a, 34b)는, 실제의 패키지(31)에서는, 1 종류의 재료에 의해 일체로 형성되어 있다.
도 4에는, 각 패키징 부재(33, 34, 7)의 배치 상태의 이해를 돕기 위해, 본래 일체인 제2 패키징 부재(34)를 굳이 좌우 2개의 패키징 부재(34a, 34b)로 분할하여 도시한 것이다. 또한, 본 실시 형태의 설명에서도, 도 4에 기초하여 설명한다.
좌우 제2 패키징 부재(34a, 34b)는, 칩(3) 및 상하 제1 패키징 부재(33a, 33b)에 대하여, 이들의 전후 좌우 방향에서 상호 대칭이 되도록 배치된다. 이 때, 좌우 제2 패키징 부재(34a, 34b)는, 상하 제1 패키징 부재(33a, 33b), 상하 수지 기판(32a, 32b), 및 중간 기판(7)의 각각의 사이를 간극없이 매립하도록 형성된다. 좌우 제2 패키징 부재(34a, 34b)는, 모두 동일한 물성으로 이루어지는 유기 재료에 의해 형성되어 있고, 특히, 본 실시 형태에서는, 상하 제1 패키징 부재(33a, 33b)와 동일한 유기 재료에 의해 형성되어 있다. 또한, 좌우 제2 패키징 부재(34a, 34b)는, 상하 제1 패키징 부재(33a, 33b)와 중간 기판(7)과의 간극을 매립하는 것, 이들 사이의 접착 강도를 확보하는 것, 그리고 이들 사이의 열팽창 계수 차에 의해 생기는 응력을 억제하는 것 등을 주된 목적으로 하여 재료가 선정되어 있다.
이와 같이, 패키지(31)는, 각 패키징 부재(32a, 32b, 33a, 33b, 34a, 34b, 7)가, 칩(3)에 대하여, 그 상하 및 전후 좌우의 각 방향에서 구조면 및 재질면의 양면에서 대칭이 되도록 배치되어 있다. 즉, 패키지(31)에서는, 칩(3)의 주위가, 칩(3)에 대하여 구조면 및 재질면의 양면에서 3차원적으로 대칭이 되도록 구성되어 있다.
패키지(31)는, 한쌍의 칩(3) 및 기판으로 이루어지는 1층 구조이며, 매우 얇은 두께 형상으로 형성되어 있다. 또한, 칩(3)은, 그 중심부가, 패키지(31) 전체의 중심부로부터 오프셋되어 있기 때문에, 패키지(31)는, 칩(3)을 중심으로서 취한 경우, 비대칭인 구조로 형성되어 있다. 이러한 구조임에도 불구하고, 패키지(31)는, 칩(3)의 주위의 대칭 구조에 의해, 칩(3) 주위의 휘어짐이나 왜곡 등에 의한 변형을 양호하게 억제할 수 있다. 또한, 패키지(31) 내에 휘어짐이나 왜곡 등에 의한 변형이 발생된 경우, 변형에 의한 응력은, 칩(3)의 주위의 대칭 구조에 의해, 예를 들면 칩(3)에 집중하지 않고 모조리 분산된다. 또한, 패키지(31) 전체의 강도도 향상되어 있다.
본 발명자 등은, 본 실시 형태의 반도체 장치를, 그 적층 수가 1층부터 3층까지의 얇은 두께의 적층형의 반도체 장치로서, 실제로 설계 및 제조하여 실험을 행하였다. 그 결과, 반도체 장치의 내부에 특별한 보강 구조나 보강 부품을 형성하거나, 혹은 각 칩 탑재 기판을 두꺼운 두께로 성형하지 않고도, 각 층에서의 칩 탑재 기판 등의 휘어짐이나 왜곡 등에 의한 변형, 나아가서는 반도체 장치 전체의 변형을 양호하게 억제할 수 있다는 것을 알 수 있었다. 또한, 변형이 발생된 경우, 이것에 의한 부하가 반도체 장치 내의 특정한 개소에 집중하기 어렵다는 것을 알 수 있었다. 구체적으로는, 변형은 각층마다 각 칩(3)을 변형의 대칭 중심으로하여 발생하기 때문에, 변형에 의한 부하는, 각층의 각 칩(3)마다 개별 또한 균등하게 작용한다는 것을 알 수 있었다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 반도체 장치(31)의 내부 배선의 배치 자유도의 향상, 및 반도체 장치(31)의 외형 사이즈의 컴팩트화를 도모할 수 있을 뿐만 아니라, 칩(3)에 부하가 걸리기 어려울 수 있고, 또한, 반도체 장치(31) 전체의 강도를 향상시킬 수 있다. 따라서, 반도체 장치(31)의 안정성 및 신뢰성을보다 향상시킬 수 있다. 또한, 이러한 반도체 장치(31)는 수명이 길다.
또한, 패키지(31)에서는, 칩(3)이 패키지(31) 전체의 중심부로부터 오프셋된 상태에서 배치된, 비대칭 구조로 형성되어 있는 것으로 하여 설명하였다. 패키지(31)는, 그와 같은 비대칭 구조의 경우에서도, 양호한 변형 억제 효과를 얻을 수 있다. 따라서, 칩(3)이, 그 중심부를 패키지(31) 전체의 중심부에 대략 일치시킨 상태에서 배치되어 있는 경우, 즉 패키지(31)가 대칭인 구조로서 형성되어 있는 경우, 이 패키지(31)가 갖는 변형 억제 효과는 보다 크게 된다. 또한, 패키지(31)에서는, 칩(3)을 중심으로 하여 그 상하 및 전후 좌우의 각 방향에서 대칭인 내부 구조를 갖는 것으로 하여 설명하였지만, 이러한 구조에 한정되는 것은 아니다. 예를 들면, 도 4에서, 칩(3)의 상하, 좌우, 및 전후의 각 방향에 대하여, 물성면 및 구조면의 양면에서 칩(3)에 대하여 상호 대칭이 되도록, 각각 서로 다른 패키징 부재를 형성하여도 된다.
또한, 각 패키징 부재(32a, 32b, 33a, 33b, 34a, 34b, 7)는, 각 쌍마다, 각각 서로 다른 종류의 재료에 의해 형성하여도 된다. 또한, 각 패키징 부재(32a, 32b, 33a, 33b, 34a, 34b, 7)는, 칩(3)에 대하여 상호 대칭이 되도록, 각각 서로 다른 위치에 여러쌍 형성하여도 된다. 이 때, 각 패키징 부재(32a, 32b, 33a, 33b, 34a, 34b, 7)의 쌍 중, 소정의 쌍의 패키징 부재끼리 동일한 종류의 재료로 형성하여도 된다. 패키지(31) 전체의 강도를 향상시켜 휘어짐이나 왜곡 등에 의한 변형을 억제할 수 있고, 또한, 변형에 의한 부하를 균등하게 분산시켜 패키지(31) 내의 특정한 개소, 특히 칩(3)에 집중하기 어렵게 할 수 있도록 적절하고, 적정한 상태로 설정할 수 있다.
[제4 실시 형태]
다음에, 본 발명의 제4 실시 형태에 따른 칩 적층형의 반도체 장치를, 도 5 및 도 6에 기초하여 설명한다. 도 5는, 본 실시 형태에 따른 반도체 장치(41)의 적층 구조의 일부를 간략화하여 도시한 단면도이고, 도 6은, 본 실시 형태에 따른 다른 반도체 장치(51)의 적층 구조의 일부를 간략화하여 도시한 단면도이다. 이하, 제3 실시 형태와 마찬가지로 설명함과 함께, 제1 실시 형태와 동일한 구성 부분에 대해서는 동일 부호를 붙여 그에 대한 설명은 생략한다.
본 실시 형태의 반도체 장치로서의 멀티 칩 패키지(41, 51)는, 실질적으로 제3 실시 형태의 반도체 장치(31)를 복수층, 구체적으로는 3층으로 적층하여 구성한 것이다.
먼저, 도 5에 도시한 패키지(41)에 대하여 설명한다. 이 패키지(41)는, 그 전체의 중심부가 도 5에서 일점쇄선으로 나타낸 위치가 되도록, 제3 실시 형태의 패키지(31)가 3층으로 적층되어 구성되어 있다. 각층의 반도체 칩(3)은, 각각의 중심부가 상호 어긋난 상태에서 배치되어 있다. 구체적으로는, 도 5에서 최상층에 형성되어 있는 칩(3)은, 그 중심부가, 도 5에서 파선으로 도시한 바와 같이, 패키지(41) 전체의 중심부로부터 좌측으로 편심된 상태에서 배치되어 있다. 또한, 도 5에서 가운데층에 형성되어 있는 칩(3)은, 그 중심부가, 도 5에서 파선으로 도시한 바와 같이, 패키지(41) 전체의 중심부로부터 우측으로 편심된 상태에서 배치되어 있다. 또한, 도 5에서 최하층에 형성되어 있는 칩(3)은, 그 중심부를, 패키지(41) 전체의 중심부에 대략 일치시킨 상태에서 배치되어 있다. 이와 같이, 패키지(41)에는, 3개의 칩(3) 중, 최상층 및 가운데층에 형성되어 있는 2개의 칩(3)이 오프셋 상태에서 배치되어 있다. 따라서, 이 패키지(41)에서는, 최상층 및 가운데층의 2층에 배치되어 있는 기판(2)이, 제2 칩 탑재 기판으로 된다.
다음에, 도 6에 도시한 멀티 칩 패키지(51)에 대하여 설명한다. 이 패키지(51)는, 패키지(41)에서, 각 층간에 인접하여 형성되어 있는 상측 수지 기판(32a) 및 하측 수지 기판(32b) 중 어느 한쪽을 생략하여 구성한 것이다. 즉, 패키지(51)에서는, 그 각 층간에 수지 기판(32)이 1장씩 배치되어 있다. 또한, 이 패키지(51)에서도, 최상층 및 가운데층의 2층에 배치되어 있는 기판(2)이, 제2 칩 탑재 기판으로 된다.
따라서, 패키지(41, 51)에서는, 각 패키징 부재(32, 32a, 32b, 33a, 33b, 34a, 34b, 7)가, 3층의 각층 내에서 각 칩(3)에 대하여 3차원적으로 대칭이 되도록 배치된 내부 구조로 되어 있다. 이러한 내부 구조에 의해, 패키지(41, 51)는, 약간 3층 구조로 이루어지는 얇은 두께 형상, 또한, 각층의 칩(3)이 각각의 중심부를 상호 어긋나게 한 상태에서 배치된 비대칭인 구조임에도 불구하고, 휘어짐이나 왜곡 등에 의한 변형이 양호하게 억제된다. 특히, 패키지(41, 51)는, 제3 실시 형태의 패키지(31)와 비교하면 약 3배의 두께를 갖고 있기 때문에, 그 구조적인 강도가 보다 높아져 있고, 이것에 의해서도 휘어짐이나 왜곡 등에 의한 변형이 양호하게 억제된다.
또, 본 발명자 등이 행한 실험에 따르면, 적층 수가 4층 이상으로 되면, 패키지 전체의 구조적인 강도에 의한 변형 억제 효과가, 각 패키징 부재(32, 32a,32b, 33a, 33b, 34a, 34b, 7)에 의한 변형 억제 효과를 상회하게 된다. 이 때문에, 패키지(41, 51)에서는, 이들의 적층 수를 3층까지로 하였다. 단, 본 발명을 실시하는 데 있어서는, 반도체 장치의 적층 수는 3층까지로 제약되지 않는 것은 물론이다. 패키지 전체의 구조적인 강도에 의한 변형 억제 효과가, 각 패키징 부재(32, 32a, 32b, 33a, 33b, 34a, 34b, 7)에 의한 변형 억제 효과를 상회하도록 적층 수에 있어서도, 패키지(41, 51)와 마찬가지의 내부 구조로 함으로써, 보다 한층 변형 억제 효과를 얻을 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 불과 3층의 얇은 두께 구조임에도 불구하고, 반도체 장치(41, 51)의 내부 배선의 배치 자유도의 향상, 및 반도체 장치(41, 51)의 외형 사이즈의 컴팩트화를 도모할 수 있다. 그와 함께, 패키지(41, 51) 전체의 강도를 보다 높일 수 있기 때문에, 안정성 및 신뢰성을 보다 향상시킬 수 있다. 또한, 이러한 반도체 장치(41, 51)는 수명이 길다.
또한, 본 발명에 따른 반도체 장치는, 상술한 제1 내지 제4 실시 형태에만 제약되지 않는다. 본 발명의 주지된 취지를 일탈하지 않는 범위에서, 본 발명에 따른 반도체 장치의 구성의 일부를, 각종 다양한 상태로 조합하여 설정할 수 있다.
예를 들면, 칩 탑재 기판에 탑재하는 반도체 칩의 성능, 종류, 기능, 형상, 및 구성, 기판의 적층 수, 기판에 탑재하는 칩의 개수, 위치, 및 자세 등은, 원하는 반도체 장치의 성능이나 기능 등에 따라서 적절하고, 적정한 상태로 설정할 수 있다. 특히, 칩을 기판에 탑재할 때의 편심 상태 및 회전 상태는, 반도체 장치 내의 각종 배선의 배치 자유도의 향상, 및 반도체 장치 전체의 패키징 사이즈의 컴팩트화를 도모할 수 있도록 적절하고, 적정한 상태로 설정하여도 된다. 마찬가지로, 칩 접속 배선의 배선 패턴, 층간 배선의 배선 패턴, 나아가서는 반도체 장치 내의 회로 전체의 도시하지 않은 배선 패턴, 혹은 반도체 장치 전체의 내부 구성 등도, 원하는 반도체 장치의 성능이나 기능 등에 따라서 적절하고, 적정한 상태로 설정할 수 있다.
또한, 칩 탑재 기판에 탑재하는 반도체 칩의 개수가 복수개인 경우, 각 칩마다, 이들을 둘러싸도록 복수개의 중계 단자를 형성하여도 된다. 이 경우, 예를 들면, 각 칩의 중심부가, 각 칩에 대하여 형성되어 있는 복수개의 중계 단자의 전체 배치의 중심부로부터 오프셋된 상태가 되도록, 각 칩을 기판에 탑재하면 된다.
혹은, 복수개의 반도체 칩을 통합하여 둘러싸도록 복수개의 중계 단자를 형성하여도 된다. 이 경우, 예를 들면, 전체 칩의 배치의 중심부가, 상술한 각 실시 형태에서의 1개의 반도체 칩의 중심부에 상당하는 설정으로 하면 된다. 그리고, 전체 칩의 배치의 중심부가, 각 중계 단자의 전체 배치의 중심부로부터 오프셋된 상태가 되도록 각 칩을 기판에 탑재하면 된다. 기판이, 동일한 층에 복수장 병설되어 있는 경우에서도 마찬가지이다. 반도체 장치 내의 각종 배선의 배치 자유도를 향상시킬 수 있고, 또한, 반도체 장치 전체의 패키징 사이즈를 컴팩트화할 수 있도록 적절하고, 적정한 상태로 설정하여도 된다.
또, 이번 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해 설명되며, 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는것이 의도된다.
따라서, 본 발명에 따르면 칩 접속 배선의 배선 패턴 중에, 그 배선 밀도가 매우 성기게 되거나, 혹은 매우 촘촘하게 되는 개소를 거의 없앨 수 있으므로, 기판(2)의 외형 사이즈를 크게 하거나, 혹은 설계 룰에 저촉되지 않고도, 패키지(21)의 내부에서의 각종 배선의 배치 자유도를 매우 향상시킬 수 있다. 따라서, 본 실시 형태의 패키지(21)에 따르면, 기판(2)에 탑재되는 칩(3)의 종류에 상관없이, 패키징의 외형 사이즈를 보다 컴팩트화할 수 있고, 또한, 패키지(21) 내의 동일한 길이 배선에도 대응할 수 있다.
또한, 본 실시 형태에 따르면, 각 패드(19)와 각 중계 단자(5)를, 각층마다의 배선 거리가 보다 짧아지도록 한 배선 패턴으로 전기적으로 접속할 수 있다. 나아가서는, 패키지(21) 전체에서의 배선 거리를 짧게 할 수 있다. 따라서, 패키지(21)의 저비용화를 도모할 수 있을 뿐만 아니라, 단락이나 단선 등의 우려를 저감하여 안전성이나 신뢰성 등을 향상시킬 수 있다.

Claims (30)

  1. 복수개의 단자를 갖는 반도체 칩이 적어도 1개 탑재됨과 함께, 해당 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 해당 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있는 제1 칩 탑재 기판과,
    상기 제1 칩 탑재 기판에 대하여 적층하여 형성되고, 상기 반도체 칩이 적어도 1개 탑재됨과 함께, 해당 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 해당 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 상기 반도체 칩 중 적어도 1개의 반도체 칩은, 그 중심부를, 상기 각 중계 단자의 전체 배치의 중심부로부터 편심하여 탑재되어 있는 제2 칩 탑재 기판
    을 구비하는 칩 적층형의 반도체 장치.
  2. 복수개의 단자를 갖는 복수개의 반도체 칩과,
    이들 반도체 칩이 적어도 1개씩 탑재됨과 함께, 상기 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 상기 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 또한, 2층 이상으로 적층되는 층 중 적어도 1층에 대해서는, 적어도 1개의 상기 반도체 칩이 그 중심부를 상기 각 중계 단자의 전체 배치의 중심부로부터 편심하여 탑재되어 있는 복수장의 칩 탑재기판
    을 구비하는 칩 적층형의 반도체 장치.
  3. 제2항에 있어서,
    상기 각 칩 탑재 기판 중, 적어도 소정의 2층으로 배치되어 있는 칩 탑재 기판은, 각각에 형성되어 있는 상기 각 중계 단자의 전체 배치의 중심부가 상호 대략 일치하고 있는 칩 적층형의 반도체 장치.
  4. 제2항에 있어서,
    상기 각 중계 단자는, 그들 전체 배치의 중심부가, 상기 각 칩 탑재 기판의 중심부에 대략 일치하도록 형성되어 있는 칩 적층형의 반도체 장치.
  5. 제2항에 있어서,
    상기 편심된 반도체 칩 중 적어도 1개의 반도체 칩은, 그 측연부를, 상기 각 중계 단자의 전체 배치 중 그 측연부와 대향하는 배열에 대하여, 상호 평행한 상태로부터 소정의 각도 회전되어 있는 칩 적층형의 반도체 장치.
  6. 제2항에 있어서,
    상기 각 반도체 칩 중, 적어도 편심된 반도체 칩의 주위에는, 소정의 재료로형성되어 있는 패키징 부재가, 해당 반도체 칩이 배치되어 있는 층 내에서 해당 반도체 칩에 대하여 상호 대칭이 되도록, 적어도 한쌍 형성되어 있는 칩 적층형의 반도체 장치.
  7. 복수개의 단자를 갖는 복수개의 반도체 칩과,
    이들 반도체 칩이 적어도 1개씩 탑재됨과 함께, 상기 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 상기 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 또한, 2층 이상으로 적층되는 층 중 적어도 소정의 2층에 대해서는, 각각 적어도 1개의 상기 반도체 칩이 그들의 중심부를 상호 편심하여 탑재되어 있는 복수장의 칩 탑재 기판
    을 구비하는 칩 적층형의 반도체 장치.
  8. 제7항에 있어서,
    상기 각 칩 탑재 기판 중, 적어도 상기 소정의 2층으로 배치되어 있는 칩 탑재 기판은, 각각에 형성되어 있는 상기 각 중계 단자의 전체 배치의 중심부가 상호 대략 일치하고 있는 칩 적층형의 반도체 장치.
  9. 제7항에 있어서,
    상기 각 중계 단자는, 그들 전체 배치의 중심부가, 상기 각 칩 탑재 기판의 중심부에 대략 일치하도록 형성되어 있는 칩 적층형의 반도체 장치.
  10. 제7항에 있어서,
    상기 편심된 반도체 칩 중 적어도 1개의 반도체 칩은, 그 측연부를, 상기 각 중계 단자의 전체 배치 중 해당 측연부와 대향하는 배열에 대하여, 상호 평행한 상태로부터 소정의 각도만큼 회전되어 있는 칩 적층형의 반도체 장치.
  11. 제7항에 있어서,
    상기 각 반도체 칩 중, 적어도 편심된 반도체 칩의 주위에는, 소정의 재료로 형성되어 있는 패키징 부재가, 해당 반도체 칩이 배치되어 있는 층 내에서 해당 반도체 칩에 대하여 상호 대칭이 되도록, 적어도 한쌍 형성되어 있는 칩 적층형의 반도체 장치.
  12. 복수개의 단자를 갖는 반도체 칩이 적어도 1개 탑재됨과 함께, 해당 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 해당 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있는 제1 칩 탑재 기판과,
    상기 제1 칩 탑재 기판에 대하여 적층하여 형성되고, 상기 반도체 칩이 적어도 1개 탑재됨과 함께, 해당 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 해당 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 상기 반도체 칩 중 적어도 1개의 반도체 칩은, 그 측연부를, 상기 각 중계 단자의 전체 배치 중 그 측연부와 대향하는 배열에 대하여, 상호 평행한 상태로부터 소정의 각도만큼 회전되어 탑재되어 있는 제2 칩 탑재 기판
    을 구비하는 칩 적층형의 반도체 장치.
  13. 복수개의 단자를 갖는 복수개의 반도체 칩과,
    이들 반도체 칩이 적어도 1개씩 탑재됨과 함께, 상기 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 상기 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 또한, 2층 이상으로 적층되는 층 중 적어도 1층에 대해서는, 적어도 1개의 상기 반도체 칩이, 그 측연부를, 상기 각 중계 단자의 전체 배치 중 그 측연부와 대향하는 배열에 대하여, 상호 평행한 상태로부터 소정의 각도만큼 회전되어 탑재되어 있는 복수장의 칩 탑재 기판
    을 구비하는 칩 적층형의 반도체 장치.
  14. 제13항에 있어서,
    상기 각 칩 탑재 기판 중, 적어도 소정의 2층으로 배치되어 있는 칩 탑재 기판은, 각각에 형성되어 있는 상기 각 중계 단자의 전체 배치의 중심부가 상호 대략 일치하고 있는 칩 적층형의 반도체 장치.
  15. 제13항에 있어서,
    상기 각 중계 단자는, 그들 전체 배치의 중심부가, 상기 각 칩 탑재 기판의 중심부에 대략 일치하도록 형성되어 있는 칩 적층형의 반도체 장치.
  16. 제13항에 있어서,
    상기 회전된 반도체 칩 중 적어도 1개의 반도체 칩은, 그 중심부가, 상기 각 중계 단자의 전체 배치의 중심부로부터 편심되어 있는 칩 적층형의 반도체 장치.
  17. 제13항에 있어서,
    상기 각 반도체 칩 중, 적어도 회전된 반도체 칩의 주위에는, 소정의 재료로 형성되어 있는 패키징 부재가, 해당 반도체 칩이 배치되어 있는 층 내에서 해당 반도체 칩에 대하여 상호 대칭이 되도록, 적어도 한쌍 형성되어 있는 칩 적층형의 반도체 장치.
  18. 복수개의 단자를 갖는 복수개의 반도체 칩과,
    이들 반도체 칩이 적어도 1개씩 탑재됨과 함께, 상기 반도체 칩의 각 단자에 전기적으로 접속되는 중계 단자가, 상기 반도체 칩이 탑재되는 부분을 그 외측으로부터 근접하여 둘러싸도록 복수개 형성되어 있고, 또한, 2층 이상으로 적층되는 층 중 적어도 소정의 2층에 대해서는, 각각 적어도 1개의 상기 반도체 칩이, 그들의 측 연부를, 상호 평행한 상태로부터 소정의 각도만큼 회전되어 탑재되어 있는 복수장의 칩 탑재 기판
    을 구비하는 칩 적층형의 반도체 장치.
  19. 제18항에 있어서,
    상기 각 칩 탑재 기판 중, 적어도 상기 소정의 2층으로 배치되어 있는 칩 탑재 기판은, 각각에 형성되어 있는 상기 각 중계 단자의 전체 배치에 대하여, 층간에서 대응하는 배열이 상호 평행한 상태에 있는 칩 적층형의 반도체 장치.
  20. 제18항에 있어서,
    상기 각 중계 단자는, 그들 전체 배치의 중심부가, 상기 각 칩 탑재 기판의 중심부에 대략 일치하도록 형성되어 있는 칩 적층형의 반도체 장치.
  21. 제18항에 있어서,
    상기 회전된 반도체 칩 중의 적어도 1개의 반도체 칩은, 그 중심부가, 상기 각 중계 단자의 전체 배치의 중심부로부터 편심되어 있는 칩 적층형의 반도체 장치.
  22. 제18항에 있어서,
    상기 각 반도체 칩 중, 적어도 회전된 반도체 칩의 주위에는, 소정의 재료로형성되어 있는 패키징 부재가, 해당 반도체 칩이 배치되어 있는 층 내에서 해당 반도체 칩에 대하여 상호 대칭이 되도록, 적어도 한쌍 형성되어 있는 칩 적층형의 반도체 장치.
  23. 반도체 칩과,
    해당 반도체 칩이 적어도 1개씩 탑재됨과 함께, 두께 방향을 따라 1층 내지 3층으로 적층되는 1장 내지 복수장의 칩 탑재 기판과,
    각층의 상기 칩 탑재 기판에 탑재되는 상기 반도체 칩 중, 적어도 1층의 칩 탑재 기판에 탑재되어 있는 반도체 칩의 주위에, 소정의 재료로 형성됨과 함께, 해당 반도체 칩이 배치되어 있는 층 내에서 해당 반도체 칩에 대하여 상호 대칭이 되도록 형성되는 적어도 한쌍의 패키징 부재
    를 구비하는 반도체 장치.
  24. 제23항에 있어서,
    상기 패키징 부재는, 그 쌍이 상호 동일한 종류의 재료에 의해 형성되어 있는 반도체 장치.
  25. 제23항에 있어서,
    상기 패키징 부재는, 각 쌍마다, 각각 서로 다른 종류의 재료에 의해 형성된 복수쌍을 갖는 반도체 장치.
  26. 제23항에 있어서,
    상기 패키징 부재는, 상기 반도체 칩에 대하여 상호 대칭이 되도록, 각각 서로 다른 위치에 복수쌍 형성됨과 함께, 이들 복수쌍의 상기 패키징 부재 중, 소정의 상기 패키징 부재의 쌍끼리가 상호 동일한 종류의 재료로 형성되어 있는 반도체 장치.
  27. 제23항에 있어서,
    상기 패키징 부재는, 유기 재료로 형성되어 있는 반도체 장치.
  28. 반도체 칩과,
    해당 반도체 칩이 적어도 1개씩 탑재됨과 함께, 두께 방향을 따라 1층 내지 복수층으로 적층되는 1장 내지 복수장의 칩 탑재 기판과,
    각층의 상기 칩 탑재 기판에 탑재되는 상기 반도체 칩 중, 적어도 1층의 칩 탑재 기판에 탑재되어 있는 반도체 칩의 주위에, 소정의 재료로 형성됨과 함께, 해당 반도체 칩이 배치되어 있는 층 내에서 해당 반도체 칩에 대하여 상호 대칭이 되도록 형성되는 적어도 3쌍의 패키징 부재
    를 구비하는 반도체 장치.
  29. 제28항에 있어서,
    상기 각 패키징 부재는, 그들의 쌍이 상호 동일한 종류의 재료로 형성되어 있는 반도체 장치.
  30. 제28항에 있어서,
    상기 각 패키징 부재는, 유기 재료로 형성되어 있는 반도체 장치.
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