JPH10163414A - マルチチップ半導体装置 - Google Patents
マルチチップ半導体装置Info
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- JPH10163414A JPH10163414A JP8244459A JP24445996A JPH10163414A JP H10163414 A JPH10163414 A JP H10163414A JP 8244459 A JP8244459 A JP 8244459A JP 24445996 A JP24445996 A JP 24445996A JP H10163414 A JPH10163414 A JP H10163414A
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- Japan
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- semiconductor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
Abstract
(57)【要約】
【目的】従来のパッケージと同じ実装面積に対して、複
数倍のメモリ容量を有するパッケージ構造を提供するこ
とを目的とする。 【構成】上記目的は、フィルムキャリア半導体モジュー
ルを２個以上積み重ねて電気的に接続することによって
達成される。
数倍のメモリ容量を有するパッケージ構造を提供するこ
とを目的とする。 【構成】上記目的は、フィルムキャリア半導体モジュー
ルを２個以上積み重ねて電気的に接続することによって
達成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の構造とその
製造方法に係り、特に従来のＩＣパッケージと同じ実装
面積に対し複数倍のメモリ容量を有する大容量マルチチ
ップ半導体装置の構造及び製造方法に関する。
製造方法に係り、特に従来のＩＣパッケージと同じ実装
面積に対し複数倍のメモリ容量を有する大容量マルチチ
ップ半導体装置の構造及び製造方法に関する。
【０００２】
【従来の技術】半導体メモリは、大型コンピュータを始
めパソコン，ワープロ，ワークステーション，ファクシ
ミリ等のＯＡ機器からデジタルＶＴＲ，ＴＶ等の映像機
器に至るまで広範囲に使用されており、今後これらの機
器の発展はさらに進むことからここに使われる半導体メ
モリの需要は加速度的に増大していくと予想される。こ
れと平行して、半導体メモリの製造においてはメモリの
高密度化による１チップ当りのメモリ容量を増加させる
努力が続けられており、チップ内のメモリ容量は３年に
４倍の割合で増大して、現在は１ＭｂｉｔＤＲＡＭが量
産，４ＭｂｉｔＤＲＡＭがサンプル出荷，１６ＭＤＲＡ
Ｍが試作段階にある。しかし、チップの大容量化に対し
ては、基本技術及び製造プロセス上の種々の問題が多
く、特に現在の１Ｍｂｉｔから４Ｍｂｉｔへの移行に対
しては新しいメモリセルの開発，サブミクロン配線技
術，パッケージング技術等の開発に膨大な費用を必要と
している。
めパソコン，ワープロ，ワークステーション，ファクシ
ミリ等のＯＡ機器からデジタルＶＴＲ，ＴＶ等の映像機
器に至るまで広範囲に使用されており、今後これらの機
器の発展はさらに進むことからここに使われる半導体メ
モリの需要は加速度的に増大していくと予想される。こ
れと平行して、半導体メモリの製造においてはメモリの
高密度化による１チップ当りのメモリ容量を増加させる
努力が続けられており、チップ内のメモリ容量は３年に
４倍の割合で増大して、現在は１ＭｂｉｔＤＲＡＭが量
産，４ＭｂｉｔＤＲＡＭがサンプル出荷，１６ＭＤＲＡ
Ｍが試作段階にある。しかし、チップの大容量化に対し
ては、基本技術及び製造プロセス上の種々の問題が多
く、特に現在の１Ｍｂｉｔから４Ｍｂｉｔへの移行に対
しては新しいメモリセルの開発，サブミクロン配線技
術，パッケージング技術等の開発に膨大な費用を必要と
している。
【０００３】従来、メモリ用途のパッケージは、リード
フレームのタブ上にチップを搭載し、内部リード先端と
チップのボンディングパッドとをワイヤボンディングし
て結線し、レジンモールドしてなるプラスチックパッケ
ージが主流である。
フレームのタブ上にチップを搭載し、内部リード先端と
チップのボンディングパッドとをワイヤボンディングし
て結線し、レジンモールドしてなるプラスチックパッケ
ージが主流である。
【０００４】パッケージ形態はメモリ容量が２５６Ｋｂ
ｉｔを境にして、これより以前はＤＩＰ（Ｄｕａｌ ｉ
ｎ ｌｉｎｅ Ｐａｃｋａｇｅ）が主流であったが、そ
の後高密度実装の要求が強くなり、実装面積をＤＩＰよ
り小さくしたＳＯＪ（ｓｍａｌｌ ｏｕｔｌｉｎｅ Ｊ
−ｌｅａｄ ｐａｃｋａｇｅ），ＺＩＰ（ｚｉｇｚａｇ
ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）に移ってきている。
ｉｔを境にして、これより以前はＤＩＰ（Ｄｕａｌ ｉ
ｎ ｌｉｎｅ Ｐａｃｋａｇｅ）が主流であったが、そ
の後高密度実装の要求が強くなり、実装面積をＤＩＰよ
り小さくしたＳＯＪ（ｓｍａｌｌ ｏｕｔｌｉｎｅ Ｊ
−ｌｅａｄ ｐａｃｋａｇｅ），ＺＩＰ（ｚｉｇｚａｇ
ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）に移ってきている。
【０００５】ここでＤＩＰとは、パッケージ長辺２方向
にリードを２列にはり出し、このリードをパッケージ下
方に折り曲げ形のもので、リードをプリント板のスルー
ホールに挿入して実装する。またＺＩＰはパッケージ長
辺一方向にリードをはり出させ、このリードを交互に折
り曲げたもので、パッケージを縦形に実装したスルーホ
ール挿入タイプである。またＳＯＪはパッケージを長辺
２方向にはり出すがリードピッチをＤＩＬの１／２と小
さくし、リードをパッケージ下方に「Ｊ」形に折り曲げ
てプリント板表面に直接に搭載する面実装タイプで、Ｄ
ＩＬに比べてパッケージの長手方向の縮小とプリント板
への両面実装をねらったものである。
にリードを２列にはり出し、このリードをパッケージ下
方に折り曲げ形のもので、リードをプリント板のスルー
ホールに挿入して実装する。またＺＩＰはパッケージ長
辺一方向にリードをはり出させ、このリードを交互に折
り曲げたもので、パッケージを縦形に実装したスルーホ
ール挿入タイプである。またＳＯＪはパッケージを長辺
２方向にはり出すがリードピッチをＤＩＬの１／２と小
さくし、リードをパッケージ下方に「Ｊ」形に折り曲げ
てプリント板表面に直接に搭載する面実装タイプで、Ｄ
ＩＬに比べてパッケージの長手方向の縮小とプリント板
への両面実装をねらったものである。
【０００６】従来のパッケージについて、パッケージ形
態とプリント板への実装に関し日経マイクロデバイス別
冊No.１ ｐ７３〜８０及び８７〜８９について述べら
れており、ここで、ＤＩＰはパッケージを横形に実装し
スルーホールにリード線を挿入することから両面実装が
出来ず実装効率はよくない。これに対し、ＺＩＰは縦形
にした分ＤＩＰより高密度実装が可能である。すなわち
ＤＩＰのリード列間の寸法がプリント板の３格子ピッチ
であるのに対し、ＺＩＰでは１格子ピッチであり、プリ
ント板上での実装密度はＤＩＰのほぼ２倍になる。また
ＳＯＪは横形実装であるが、リードピン配置がプリント
板の格子の制約を受けないこと及び両面実装ができるこ
とからＤＩＰの２倍以上の高密度実装が図れる等の特徴
がある。
態とプリント板への実装に関し日経マイクロデバイス別
冊No.１ ｐ７３〜８０及び８７〜８９について述べら
れており、ここで、ＤＩＰはパッケージを横形に実装し
スルーホールにリード線を挿入することから両面実装が
出来ず実装効率はよくない。これに対し、ＺＩＰは縦形
にした分ＤＩＰより高密度実装が可能である。すなわち
ＤＩＰのリード列間の寸法がプリント板の３格子ピッチ
であるのに対し、ＺＩＰでは１格子ピッチであり、プリ
ント板上での実装密度はＤＩＰのほぼ２倍になる。また
ＳＯＪは横形実装であるが、リードピン配置がプリント
板の格子の制約を受けないこと及び両面実装ができるこ
とからＤＩＰの２倍以上の高密度実装が図れる等の特徴
がある。
【０００７】
【発明が解決しようとする課題】以上述べたように従来
パッケージでは、大きく３種類が使われているが、どれ
も１パッケージに１チップを組み込んだものでチップ側
の容量が増えないかぎりパッケージ当りのメモリ容量は
増大しないという欠点があった。また、パッケージ形態
の違いによるプリント板への実装密度においても、２倍
程度の差があるのみであり、従来パッケージでは大容
量，高密度実装が難かしいという問題があった。
パッケージでは、大きく３種類が使われているが、どれ
も１パッケージに１チップを組み込んだものでチップ側
の容量が増えないかぎりパッケージ当りのメモリ容量は
増大しないという欠点があった。また、パッケージ形態
の違いによるプリント板への実装密度においても、２倍
程度の差があるのみであり、従来パッケージでは大容
量，高密度実装が難かしいという問題があった。
【０００８】本発明の目的は、上記課題を取り除き、従
来のパッケージと同じ実装面積に対して、複数倍のメモ
リ容量を有するパッケージ構造を提供することにある。
また、他の目的は、そのパッケージ構造を製造する方法
を提供することにある。
来のパッケージと同じ実装面積に対して、複数倍のメモ
リ容量を有するパッケージ構造を提供することにある。
また、他の目的は、そのパッケージ構造を製造する方法
を提供することにある。
【０００９】
【課題を解決するための手段】上記目的は、フィルムキ
ャリア半導体モジュールを２個以上積み重ねて電気的に
接続することによって達成される。
ャリア半導体モジュールを２個以上積み重ねて電気的に
接続することによって達成される。
【００１０】
【作用】すなわち、第１のフィルムキャリア半導体モジ
ュールと第２のフィルムキャリア半導体モジュールのア
ウタリード位置に、チップ選択用配線パターンを形成し
たスペーサを介在させて、上記第１及び第２のフィルム
キャリア半導体モジュールを電気的に接続することによ
り、従来のパッケージと同じ実装面積及びパッケージ厚
さで２倍のメモリ容量を有することができる。なお、ス
ペーサをフィルムキャリア半導体モジュールの厚さと同
等か、それより若干厚くすることにより、スペーサを介
して２個以上のフィルムキャリア半導体モジュールを容
易に積み重ねることが可能であり、メモリ容量を、チッ
プの個数倍に容易に増やすことができる。
ュールと第２のフィルムキャリア半導体モジュールのア
ウタリード位置に、チップ選択用配線パターンを形成し
たスペーサを介在させて、上記第１及び第２のフィルム
キャリア半導体モジュールを電気的に接続することによ
り、従来のパッケージと同じ実装面積及びパッケージ厚
さで２倍のメモリ容量を有することができる。なお、ス
ペーサをフィルムキャリア半導体モジュールの厚さと同
等か、それより若干厚くすることにより、スペーサを介
して２個以上のフィルムキャリア半導体モジュールを容
易に積み重ねることが可能であり、メモリ容量を、チッ
プの個数倍に容易に増やすことができる。
【００１１】
【実施例】以下本発明の一実施例を図１〜図２５により
説明する。
説明する。
【００１２】図１は４個のフィルムキャリア半導体モジ
ュール２８ａ〜２８ｄを積み重ね電気的に接続した本発
明になるマルチチップ半導体装置の断面図である。
ュール２８ａ〜２８ｄを積み重ね電気的に接続した本発
明になるマルチチップ半導体装置の断面図である。
【００１３】図２は、図１に示すマルチチップ半導体装
置をマザーボードに実装した状態での下から第１段目及
び第２段目のフィルムキャリア半導体モジュールの接続
部を拡大した断面図である。
置をマザーボードに実装した状態での下から第１段目及
び第２段目のフィルムキャリア半導体モジュールの接続
部を拡大した断面図である。
【００１４】図３は、図１に示すマルチチップ半導体装
置の下から２段目のフィルムキャリア半導体モジュール
２８ｂの平面図である。
置の下から２段目のフィルムキャリア半導体モジュール
２８ｂの平面図である。
【００１５】図４〜図６はチップ選択端子部の詳細を示
す斜視図で、図４は下から第２段目、図５は下から第１
段目のフィルムキャリア半導体モジュール、図６はマザ
ーボードである。
す斜視図で、図４は下から第２段目、図５は下から第１
段目のフィルムキャリア半導体モジュール、図６はマザ
ーボードである。
【００１６】図７は、半導体チップを４個積み重ねたマ
ルチチップ半導体装置の各半導体チップの電気的接続状
態を示す回路ブロック図である。
ルチチップ半導体装置の各半導体チップの電気的接続状
態を示す回路ブロック図である。
【００１７】まず、図１〜図７において、本発明になる
マルチチップ半導体装置の構成を説明する。なお、各図
において同一符号は同一内容を示している。
マルチチップ半導体装置の構成を説明する。なお、各図
において同一符号は同一内容を示している。
【００１８】図１及び図２において、半導体チップ２ａ
にはバンプ４ａが形成されており、バンプ４ａとフィル
ムキャリアテープ６ａはインナーリード部１０ａで電気
的に接続され、アウターリード部１２ａを半導体チップ
２ａの外側に張り出している。
にはバンプ４ａが形成されており、バンプ４ａとフィル
ムキャリアテープ６ａはインナーリード部１０ａで電気
的に接続され、アウターリード部１２ａを半導体チップ
２ａの外側に張り出している。
【００１９】半導体チップ２ａの上面及びインナリード
部１０ａを含む半導体チップ２ａの側部には保護コート
樹脂１４ａがコートしてある。
部１０ａを含む半導体チップ２ａの側部には保護コート
樹脂１４ａがコートしてある。
【００２０】スペーサ２０ａには、表面パターン２２ａ
と裏面パターン２４ａが形成され、両パターンはスルー
ホール２６ａで電気的につながっており、表面パターン
２２ａと前記アウターリード１２ａは第１接続層１６ａ
によって電気的につながっており、フィルムキャリア半
導体モジュール２８ａを形成している。
と裏面パターン２４ａが形成され、両パターンはスルー
ホール２６ａで電気的につながっており、表面パターン
２２ａと前記アウターリード１２ａは第１接続層１６ａ
によって電気的につながっており、フィルムキャリア半
導体モジュール２８ａを形成している。
【００２１】上記において図１の最下段のフィルムキャ
リア半導体モジュール２８ａの構成について説明した
が、下から第２段目，第３段目，第４段目もほぼ同様の
構成であり、以降各図において最下段のフィルムキャリ
ア半導体モジュールには前記のように符号の後に「ａ」
を、また第２段目には「ｂ」を、第３段目には「ｃ」
を、第４段目には「ｄ」をつけて表示する。
リア半導体モジュール２８ａの構成について説明した
が、下から第２段目，第３段目，第４段目もほぼ同様の
構成であり、以降各図において最下段のフィルムキャリ
ア半導体モジュールには前記のように符号の後に「ａ」
を、また第２段目には「ｂ」を、第３段目には「ｃ」
を、第４段目には「ｄ」をつけて表示する。
【００２２】第２接続層１８ｂは、第１段目のフィルム
キャリア半導体モジュール２８ａと第２段目のフィルム
キャリア半導体モジュール２８ｂを電気的に接続する。
キャリア半導体モジュール２８ａと第２段目のフィルム
キャリア半導体モジュール２８ｂを電気的に接続する。
【００２３】マザーボード３０の上面には、配線パター
ン３２が形成されており、第３接続層３４で最下段フィ
ルムキャリア半導体モジュール２８ａと電気的につなが
る。
ン３２が形成されており、第３接続層３４で最下段フィ
ルムキャリア半導体モジュール２８ａと電気的につなが
る。
【００２４】図３において、複数本のリード線は１本の
チップ選択リード線４０ｂと、チップ選択リード線４０
ｂを除くそれ以外の複数本の共通リード線４２ｂに区分
けされ、スペーサ２０ｂに形成される表面パターンも前
記リード線に対応したチップ選択端子パターン４４ｂと
複数個の共通端子パターン４６ｂに区分けされる。
チップ選択リード線４０ｂと、チップ選択リード線４０
ｂを除くそれ以外の複数本の共通リード線４２ｂに区分
けされ、スペーサ２０ｂに形成される表面パターンも前
記リード線に対応したチップ選択端子パターン４４ｂと
複数個の共通端子パターン４６ｂに区分けされる。
【００２５】図４において、半導体チップ２ｂの上面に
は共通端子パッド５ｂとチップ選択端子パッド７ｂが形
成されている。スペーサ２０ｂの表面には、共通リード
線４２ｂと接続する共通端子パターン４６ｂ，チップ選
択リード線４０ｂと接続するチップ選択端子パターン４
４ｂ，チップ選択端子パターン４４ｂと接続パターン４
８ｂによってつながるチップ選択専用パターン５０ｂが
形成されており、共通リード線４２ｂは共通端子パッド
５ｂとチップ選択リード線４０ｂはチップ選択端子パッ
ド７ｂとつながっている。また裏面には前記共通端子パ
ターン４６ｂに相対して裏面共通端子パターン５２ｂ、
チップ選択端子パターン４４ｂに相対して裏面チップ選
択端子パターン５４ｂ、チップ選択専用パターン５０ｂ
に対応して裏面チップ選択専用パターン５６ｂが形成さ
れ、表裏の共通端子パターン４６ｂと５２ｂはスルーホ
ール５８ｂによって、また表裏のチップ選択専用パター
ン５０ｂと５６ｂはスルーホール６０ｂによって電気的
につながっている。
は共通端子パッド５ｂとチップ選択端子パッド７ｂが形
成されている。スペーサ２０ｂの表面には、共通リード
線４２ｂと接続する共通端子パターン４６ｂ，チップ選
択リード線４０ｂと接続するチップ選択端子パターン４
４ｂ，チップ選択端子パターン４４ｂと接続パターン４
８ｂによってつながるチップ選択専用パターン５０ｂが
形成されており、共通リード線４２ｂは共通端子パッド
５ｂとチップ選択リード線４０ｂはチップ選択端子パッ
ド７ｂとつながっている。また裏面には前記共通端子パ
ターン４６ｂに相対して裏面共通端子パターン５２ｂ、
チップ選択端子パターン４４ｂに相対して裏面チップ選
択端子パターン５４ｂ、チップ選択専用パターン５０ｂ
に対応して裏面チップ選択専用パターン５６ｂが形成さ
れ、表裏の共通端子パターン４６ｂと５２ｂはスルーホ
ール５８ｂによって、また表裏のチップ選択専用パター
ン５０ｂと５６ｂはスルーホール６０ｂによって電気的
につながっている。
【００２６】図５において、表裏のチップ選択端子パタ
ーン４４ａと５４ａはスルーホール６２ａによって電気
的につながっており、チップ選択端子４４ａとチップ選
択専用パターン５０ａは電気的に絶縁されており、その
他は図４と同じ構成である。
ーン４４ａと５４ａはスルーホール６２ａによって電気
的につながっており、チップ選択端子４４ａとチップ選
択専用パターン５０ａは電気的に絶縁されており、その
他は図４と同じ構成である。
【００２７】図６においてマザーボード３０の上面には
チップ選択端子パターン６４，チップ選択専用パターン
６６，共通端子パターン６８が形成されており、それぞ
れの端子パターンにはライン７０，７２，７４がつなが
っている。
チップ選択端子パターン６４，チップ選択専用パターン
６６，共通端子パターン６８が形成されており、それぞ
れの端子パターンにはライン７０，７２，７４がつなが
っている。
【００２８】図７において半導体チップ２ａ，２ｂ，２
ｃ，２ｄにはアドレス端子８０，データ入出力端子８
２，ライトイネーブル端子８４，アウトイネーブル端子
８６，電源端子８８，グランド端子９０，チップ選択端
子９２ａ，９２ｂ，９２ｃ，９２ｄが電気的につながっ
ている。これらの端子のうち、チップ選択端子９２ａ〜
９２ｄはそれぞれの半導体チップ２ａ〜２ｄに独立して
接続されているが、その他の端子は半導体チップ２ａ〜
２ｄに共通に接続されている。
ｃ，２ｄにはアドレス端子８０，データ入出力端子８
２，ライトイネーブル端子８４，アウトイネーブル端子
８６，電源端子８８，グランド端子９０，チップ選択端
子９２ａ，９２ｂ，９２ｃ，９２ｄが電気的につながっ
ている。これらの端子のうち、チップ選択端子９２ａ〜
９２ｄはそれぞれの半導体チップ２ａ〜２ｄに独立して
接続されているが、その他の端子は半導体チップ２ａ〜
２ｄに共通に接続されている。
【００２９】ここで、まず初めに半導体メモリチップへ
の情報の記憶（データ入力）及び記憶されている情報の
読み出し（データ出力）法について図７で概要を説明す
る。
の情報の記憶（データ入力）及び記憶されている情報の
読み出し（データ出力）法について図７で概要を説明す
る。
【００３０】情報の入出力は、チップ内に設定された番
地単位で行われる。ある番地への情報の書き込みは、番
地を指定するアドレス信号，書き込みを許可するライト
イネーブル信号，記憶するデータを含むデータ信号が必
要である。ところが、情報量が多くなり１個のチップで
は情報を収容しきれなくなると、複数個のチップを使う
必要が生ずる。図７はチップ４個についての一例を示す
もので、例えば１チップに１００個の番地が設定できる
とすれば、各チップ共０〜９９番地を設定しておく。こ
のようにして今、半導体チップ２ａの９９番地へあるデ
ータを書き込む動作を例にとれば、アドレス端子８８に
は「９９番地」を示す信号を、データ入出力端子８２に
は書き込むためのデータ信号を、ライトイネーブル端子
８４に書き込み許可信号を印加し、同時に半導体チップ
２ａにつながるチップ選択端子９２aにチップ選択９４
用の信号を送ることにより、アドレス信号，データ信
号，ライトイネーブル信号は４個の半導体チップ２ａ〜
２ｄのうち半導体チップ２ａのみ有効となり、他の半導
体チップ２ｂ〜２ｄには作用しない。すなわち、半導体
チップ２aの９９番地には必要なデータが書き込まれる
が、他の３個の非選択半導体チップの９９番地は変化な
いことになる。
地単位で行われる。ある番地への情報の書き込みは、番
地を指定するアドレス信号，書き込みを許可するライト
イネーブル信号，記憶するデータを含むデータ信号が必
要である。ところが、情報量が多くなり１個のチップで
は情報を収容しきれなくなると、複数個のチップを使う
必要が生ずる。図７はチップ４個についての一例を示す
もので、例えば１チップに１００個の番地が設定できる
とすれば、各チップ共０〜９９番地を設定しておく。こ
のようにして今、半導体チップ２ａの９９番地へあるデ
ータを書き込む動作を例にとれば、アドレス端子８８に
は「９９番地」を示す信号を、データ入出力端子８２に
は書き込むためのデータ信号を、ライトイネーブル端子
８４に書き込み許可信号を印加し、同時に半導体チップ
２ａにつながるチップ選択端子９２aにチップ選択９４
用の信号を送ることにより、アドレス信号，データ信
号，ライトイネーブル信号は４個の半導体チップ２ａ〜
２ｄのうち半導体チップ２ａのみ有効となり、他の半導
体チップ２ｂ〜２ｄには作用しない。すなわち、半導体
チップ２aの９９番地には必要なデータが書き込まれる
が、他の３個の非選択半導体チップの９９番地は変化な
いことになる。
【００３１】データの読み出しについては、読み出し許
可信号用のアウトイネーブル信号が作用して、その他は
書き込みと同じ接続状態でデータ入出力端子８２に半導
体チップ２ａの９９番地に記憶されているデータが出力
されることになる。
可信号用のアウトイネーブル信号が作用して、その他は
書き込みと同じ接続状態でデータ入出力端子８２に半導
体チップ２ａの９９番地に記憶されているデータが出力
されることになる。
【００３２】このように、２個以上のチップを多重にし
てメモリ容量を増加させる場合、チップ選択端子を各チ
ップ独立に設けることによりその他の端子は、全て共通
で使える。
てメモリ容量を増加させる場合、チップ選択端子を各チ
ップ独立に設けることによりその他の端子は、全て共通
で使える。
【００３３】なお、図７において、アドレス端子８０及
びデータ入出力端子８２は一本のラインで示してある
が、実際の配線では複数本で構成されている。これに対
しライトイネーブル端子８４，アウトイネーブル端子８
６，電源端子８８，グランド端子９０及びチップ選択端
子９２ａ〜９２ｄは実際の配線ではそれぞれ各１本の場
合が多い。
びデータ入出力端子８２は一本のラインで示してある
が、実際の配線では複数本で構成されている。これに対
しライトイネーブル端子８４，アウトイネーブル端子８
６，電源端子８８，グランド端子９０及びチップ選択端
子９２ａ〜９２ｄは実際の配線ではそれぞれ各１本の場
合が多い。
【００３４】次に図１〜図７を用いて、本発明になるマ
ルチチップ半導体装置の各部構成の詳細と動作を説明す
る。
ルチチップ半導体装置の各部構成の詳細と動作を説明す
る。
【００３５】図１〜図２において半導体チップ２ａは内
部に記憶素子を集積化したメモリ用半導体チップであ
り、マザーボード３０から供給される信号に応じてデー
タの書き込み及び読み出しを行うものである。
部に記憶素子を集積化したメモリ用半導体チップであ
り、マザーボード３０から供給される信号に応じてデー
タの書き込み及び読み出しを行うものである。
【００３６】データの書き込み及び読み出し時の電気信
号の流れは、まずマザーボード３０の配線パターン３２
に外部から信号が供給され、第３接続層３４，スペーサ
２０ａの裏面パターン２４ａ，スルーホール２６ａ，表
面パターン２２ａ，第１接続層１６ａを経てフィルムキ
ャリア６ａのアウターリード部１２ａ，インナリード部
１０ａ，バンプ４ａを通って第１段目の半導体チップ２
a内の素子に供給される。同様に第２段目の半導体チッ
プ２ｂ及び第３段目，第４段目の半導体チップ２ｃ，２
ｄにも同時に信号が供給される。
号の流れは、まずマザーボード３０の配線パターン３２
に外部から信号が供給され、第３接続層３４，スペーサ
２０ａの裏面パターン２４ａ，スルーホール２６ａ，表
面パターン２２ａ，第１接続層１６ａを経てフィルムキ
ャリア６ａのアウターリード部１２ａ，インナリード部
１０ａ，バンプ４ａを通って第１段目の半導体チップ２
a内の素子に供給される。同様に第２段目の半導体チッ
プ２ｂ及び第３段目，第４段目の半導体チップ２ｃ，２
ｄにも同時に信号が供給される。
【００３７】ここで、前記したように複数個のチップに
対し特定の半導体チップを選択して、その選択した半導
体チップのみに有効に信号を送ることが必要であり、こ
の目的を実現するための配線構造を図４及び図６にて説
明する。
対し特定の半導体チップを選択して、その選択した半導
体チップのみに有効に信号を送ることが必要であり、こ
の目的を実現するための配線構造を図４及び図６にて説
明する。
【００３８】図４において、チップ選択リード線４０ｂ
は図７に示すチップ選択端子９２ａに相当し、各チップ
独立に接続されるが、それ以外の複数本の共通リード線
４２ｂは同じく図７のアドレス端子８０，データ入出力
端子８２，ライトイネーブル端子８４，アウトイネーブ
ル端子８６，電源端子８８，グランド端子９０に相当し
ており、各端子に共通して接続されている。
は図７に示すチップ選択端子９２ａに相当し、各チップ
独立に接続されるが、それ以外の複数本の共通リード線
４２ｂは同じく図７のアドレス端子８０，データ入出力
端子８２，ライトイネーブル端子８４，アウトイネーブ
ル端子８６，電源端子８８，グランド端子９０に相当し
ており、各端子に共通して接続されている。
【００３９】すなわち、図４〜図６に示すように、共通
端子に供給される信号はマザーボード３０の共通端子パ
ターン６８を経てスペーサ２０ａの裏面パターン５２
ａ，スルーホール５８ａ，表面パターン４６ａ，共通リ
ード線４２ａを経て第１段目の半導体チップ２ａに供給
され、さらに第２段目のスペーサ２０ｂの裏面パターン
５２ｂから共通リード線４２に供給されて、前述したよ
うに各チップに同時に供給される。
端子に供給される信号はマザーボード３０の共通端子パ
ターン６８を経てスペーサ２０ａの裏面パターン５２
ａ，スルーホール５８ａ，表面パターン４６ａ，共通リ
ード線４２ａを経て第１段目の半導体チップ２ａに供給
され、さらに第２段目のスペーサ２０ｂの裏面パターン
５２ｂから共通リード線４２に供給されて、前述したよ
うに各チップに同時に供給される。
【００４０】これに対しチップ選択端子パターン６４に
供給されるチップ選択信号は、スペーサ２０ａの裏面パ
ターン５４ａ，スルーホール６２ａ，表面パターン４４
ａ，チップ選択リード線４０ａを経て第１段目の半導体
チップ２ａに供給されるが、スペーサ２０ｂの裏面パタ
ーン５４ｂと表面パターン４４ｂは電気的に接続されて
おらず、第２段目の半導体チップ２bには供給されな
い。
供給されるチップ選択信号は、スペーサ２０ａの裏面パ
ターン５４ａ，スルーホール６２ａ，表面パターン４４
ａ，チップ選択リード線４０ａを経て第１段目の半導体
チップ２ａに供給されるが、スペーサ２０ｂの裏面パタ
ーン５４ｂと表面パターン４４ｂは電気的に接続されて
おらず、第２段目の半導体チップ２bには供給されな
い。
【００４１】同様にマザーボード３０のチップ選択端子
パターン６６に供給されるチップ選択用信号は第１段目
の半導体チップ２ａには供給されず、第２段目の半導体
チップ２bのみに選択的に供給することができる。な
お、第２段目以上のチップについても各段のスペーサに
同様の回路パターンを設けることによって、独立してチ
ップ選択が行える。
パターン６６に供給されるチップ選択用信号は第１段目
の半導体チップ２ａには供給されず、第２段目の半導体
チップ２bのみに選択的に供給することができる。な
お、第２段目以上のチップについても各段のスペーサに
同様の回路パターンを設けることによって、独立してチ
ップ選択が行える。
【００４２】次にその他の実施例について図８〜図１７
で説明する。
で説明する。
【００４３】第１の実施例では、図３に示すように外形
が矩形のスペーサについて説明したが、図８に示すよう
なフィルムキャリアのリード線配置の２面のみにスペー
サを有する構造も可能である。
が矩形のスペーサについて説明したが、図８に示すよう
なフィルムキャリアのリード線配置の２面のみにスペー
サを有する構造も可能である。
【００４４】また、図１おいて第１段目から第４段目ま
でのスペーサを半導体チップの表裏両面位置にスペーサ
部材を有しない構造として、全て同じ形状にしている
が、第１段目のスペーサを図９に示すように半導体チッ
プ２ａの下面にもスペーサ部材９６ａを介在させたスペ
ーサ６４ａとし、そのスペーサ部材のマザーボードと接
続する任意の面に任意形状の配線パターン９８ａを形成
した構造とすることもできる。すなわち、マザーボード
の標準化された接続パターンと合致するパターン配置を
任意に形成できる構造である。
でのスペーサを半導体チップの表裏両面位置にスペーサ
部材を有しない構造として、全て同じ形状にしている
が、第１段目のスペーサを図９に示すように半導体チッ
プ２ａの下面にもスペーサ部材９６ａを介在させたスペ
ーサ６４ａとし、そのスペーサ部材のマザーボードと接
続する任意の面に任意形状の配線パターン９８ａを形成
した構造とすることもできる。すなわち、マザーボード
の標準化された接続パターンと合致するパターン配置を
任意に形成できる構造である。
【００４５】第１の実施例においては、スペーサに表裏
パターンを形成し、スルーホール導通パターンによって
この表裏パターンを電気的に接続する構造について説明
したが、スルーホールの表裏導通を図る方法としてフィ
ルムキャリアのアウターリードをスペーサ表面，側面を
経由して裏面に折り曲げる方法あるいは、折り曲げた表
裏導通リード線を用いる方法も可能である。図１０にこ
の一例としてアウターリードを折り曲げる方法を示す。
パターンを形成し、スルーホール導通パターンによって
この表裏パターンを電気的に接続する構造について説明
したが、スルーホールの表裏導通を図る方法としてフィ
ルムキャリアのアウターリードをスペーサ表面，側面を
経由して裏面に折り曲げる方法あるいは、折り曲げた表
裏導通リード線を用いる方法も可能である。図１０にこ
の一例としてアウターリードを折り曲げる方法を示す。
【００４６】図１０は、フィルムキャリア半導体モジュ
ールのスペーサとアウターリードの接合部を示す断面図
で、スペーサ２０ａには表面パターン１００ａ，裏面パ
ターン２４ａが形成されている。折り曲げられたアウタ
ーリード１２ａの先端と裏面パターン２４ａは下面接続
層１０４ａによって固定される。
ールのスペーサとアウターリードの接合部を示す断面図
で、スペーサ２０ａには表面パターン１００ａ，裏面パ
ターン２４ａが形成されている。折り曲げられたアウタ
ーリード１２ａの先端と裏面パターン２４ａは下面接続
層１０４ａによって固定される。
【００４７】以上の構造において、アウターリード１２
ａをスペーサ２０ａの上面を通り、折り曲げによってス
ペーサ２０ａの側面、さらに下面に伸延させて、裏面パ
ターン２４ａに接合しスペーサの表裏導通をはかってい
る。
ａをスペーサ２０ａの上面を通り、折り曲げによってス
ペーサ２０ａの側面、さらに下面に伸延させて、裏面パ
ターン２４ａに接合しスペーサの表裏導通をはかってい
る。
【００４８】チップ選択端子構造の第２の実施例を図１
１〜図１３にて説明する。
１〜図１３にて説明する。
【００４９】図１１〜図１３は前図図４〜図６と同じ位
置を示したもので、同一符号は同一内容を示している。
ただし、共通端子パターンについては省略している。
置を示したもので、同一符号は同一内容を示している。
ただし、共通端子パターンについては省略している。
【００５０】本実施例では、第１段目のフィルムキャリ
ア半導体モジュール２８ａとマザーボード３０との接続
は図５及び図６にて説明したのと同じ構造であり、同様
の方法で半導体チップ２ａが選択される。
ア半導体モジュール２８ａとマザーボード３０との接続
は図５及び図６にて説明したのと同じ構造であり、同様
の方法で半導体チップ２ａが選択される。
【００５１】本実施例の特徴は、図１１に示すスペーサ
２０ａとフィルムキャリアのアウターリード４０ｂであ
る。すなわち、スペーサ２０ｂに形成される表裏パター
ン及び表裏パターンを接続するスルーホール導通パター
ンはスペーサ２０ａと同じ構造で形成されている。
２０ａとフィルムキャリアのアウターリード４０ｂであ
る。すなわち、スペーサ２０ｂに形成される表裏パター
ン及び表裏パターンを接続するスルーホール導通パター
ンはスペーサ２０ａと同じ構造で形成されている。
【００５２】これに対し、フィルムキャリアのアウター
リード形状を４０ａと４０ｂとに示すように異なる配置
にすることによって、それぞれの半導体チップを独立に
選択できる構造となっている。前図図１０にて説明した
アウターリード線折り曲げ方式はこの構造を適用するこ
とにより、容易に目的を達成することができる。
リード形状を４０ａと４０ｂとに示すように異なる配置
にすることによって、それぞれの半導体チップを独立に
選択できる構造となっている。前図図１０にて説明した
アウターリード線折り曲げ方式はこの構造を適用するこ
とにより、容易に目的を達成することができる。
【００５３】チップ選択端子構造の第３の実施例を図１
４〜図１６にて説明する。
４〜図１６にて説明する。
【００５４】本実施例では、スペーサ２０ａと２０ｂと
は同じ構造であり、フィルムキャリアのアウターリード
４０ａ，４０ａ’，４０ｂ，４０ｂ’も同じ構造であ
る。半導体チップの選択は半導体チップ２ａ及び２ｂに
形成されたチップ選択パターンによって行われる。
は同じ構造であり、フィルムキャリアのアウターリード
４０ａ，４０ａ’，４０ｂ，４０ｂ’も同じ構造であ
る。半導体チップの選択は半導体チップ２ａ及び２ｂに
形成されたチップ選択パターンによって行われる。
【００５５】すなわち、図１４及び図１５にはチップ選
択パッド１０２ｂ，１０２ａ，パッド接続ライン１０４
ｂ，１０４ａ及びチップ選択予備パッド１０６ｂ，１０
８ｂ，１０６ａ，１０８ａが形成されており、第１段目
の半導体チップ２ａはチップ選択パッド１０２ａとチッ
プ選択予備パッド１０６ａがパッド接続ライン１０４ａ
によってつながっており、チップ選択予備パッド１０８
ａはチップ選択パッド１０２ａと絶縁されている。
択パッド１０２ｂ，１０２ａ，パッド接続ライン１０４
ｂ，１０４ａ及びチップ選択予備パッド１０６ｂ，１０
８ｂ，１０６ａ，１０８ａが形成されており、第１段目
の半導体チップ２ａはチップ選択パッド１０２ａとチッ
プ選択予備パッド１０６ａがパッド接続ライン１０４ａ
によってつながっており、チップ選択予備パッド１０８
ａはチップ選択パッド１０２ａと絶縁されている。
【００５６】また、第２段目の半導体チップ２ｂはチッ
プ選択パッド１０２ｂとチップ選択予備パッド１０８ｂ
とつながっており、チップ選択予備パッド１０６ｂとは
つながっていない。
プ選択パッド１０２ｂとチップ選択予備パッド１０８ｂ
とつながっており、チップ選択予備パッド１０６ｂとは
つながっていない。
【００５７】以上の構成とすることによってマザーボー
ド３０のチップ選択端子６４に信号が印加された時は半
導体チップ２ａに信号は伝達されるが、半導体チップ２
ｂには伝達されない。また、チップ選択端子６６への信
号印加に対しては半導体チップ２ｂが独立に選択でき
る。
ド３０のチップ選択端子６４に信号が印加された時は半
導体チップ２ａに信号は伝達されるが、半導体チップ２
ｂには伝達されない。また、チップ選択端子６６への信
号印加に対しては半導体チップ２ｂが独立に選択でき
る。
【００５８】スペーサ構造に関する第２の実施例を図１
７で説明する。
７で説明する。
【００５９】図１７において、リード付スペーサ１１０
の表面にはインナリード部１１２まで伸延したリードパ
ターン１１４が固着した状態で表面パターンが形成され
ている。裏面には裏面パターン１１６が形成され、スル
ーホール１１８で表裏パターンを電気的に接続してい
る。
の表面にはインナリード部１１２まで伸延したリードパ
ターン１１４が固着した状態で表面パターンが形成され
ている。裏面には裏面パターン１１６が形成され、スル
ーホール１１８で表裏パターンを電気的に接続してい
る。
【００６０】半導体チップ２上に形成したバンプ４はイ
ンナリード１１２と電気的に接続されている。接続部を
含む半導体チップ２の表面及び側面には保護コート１４
が塗布されている。
ンナリード１１２と電気的に接続されている。接続部を
含む半導体チップ２の表面及び側面には保護コート１４
が塗布されている。
【００６１】リード付スペーサ１１０の形成には基材の
片面にのみパターン用導電材の固着された基板に半導体
チップ２がはまり込む孔を打ち抜いた後、他面にリード
パターン形成用の導電材を前記孔部分を含めて貼り付
け、この後は印刷配線板の製造プロセスを使って図１７
に示すような基材の一端にリードパターンを張り出させ
たリード付スペーサ１１０を形成する。
片面にのみパターン用導電材の固着された基板に半導体
チップ２がはまり込む孔を打ち抜いた後、他面にリード
パターン形成用の導電材を前記孔部分を含めて貼り付
け、この後は印刷配線板の製造プロセスを使って図１７
に示すような基材の一端にリードパターンを張り出させ
たリード付スペーサ１１０を形成する。
【００６２】リード付スペーサ１１０と半導体チップ２
の接合は金−金，金−すず等の既に知られているインナ
リードボンディングの方法を用いる。本リード付スペー
サを用いたフィルムキャリア半導体モジュールの積み重
ねにおいては、図２に示す第１接続部１６ａが不要であ
り、組み立て工程上非常に有利となる。
の接合は金−金，金−すず等の既に知られているインナ
リードボンディングの方法を用いる。本リード付スペー
サを用いたフィルムキャリア半導体モジュールの積み重
ねにおいては、図２に示す第１接続部１６ａが不要であ
り、組み立て工程上非常に有利となる。
【００６３】なお、前記スペーサにマザーボードと同質
の材料を用いることによって、マザーボードへの実装後
の接続信頼性を大巾に向上させることができる。
の材料を用いることによって、マザーボードへの実装後
の接続信頼性を大巾に向上させることができる。
【００６４】次に本マルチチップ半導体装置の製造方法
の一実施例について説明する。
の一実施例について説明する。
【００６５】製造工程の概略を図１８に示す。図１，図
２及び図１８において、まず、パターニングしたフィル
ムキャリアテープのインナリード１０ａと半導体チップ
２ａの表面に形成したバンプ４ａを位置合わせし、イン
ナリード部のボンディングを行なう。このボンディング
法は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）のインナリードボンディングとして一般的に
知られている方法である。次いでボンディング面とチッ
プ選択端子表面及び側面に保護コートを施す。この時点
で半導体チップ２ａ及びボンディング部の検査を行い良
否の区分けを行う。
２及び図１８において、まず、パターニングしたフィル
ムキャリアテープのインナリード１０ａと半導体チップ
２ａの表面に形成したバンプ４ａを位置合わせし、イン
ナリード部のボンディングを行なう。このボンディング
法は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）のインナリードボンディングとして一般的に
知られている方法である。次いでボンディング面とチッ
プ選択端子表面及び側面に保護コートを施す。この時点
で半導体チップ２ａ及びボンディング部の検査を行い良
否の区分けを行う。
【００６６】次いでフィルムキャリアテープからフィル
ムキャリアモジュール６ａを切り出す。これと並行して
複数個のスペーサを同時形成したプリント配線板から１
個のスペーサを外形切断して取り出し、前記フィルムキ
ャリアモジュール６ａと位置合わせを行って、第１接続
を行い、第１接続層１６を形成する。これで、図１に示
すフィルムキャリア半導体モジュールの単体ができる。
ムキャリアモジュール６ａを切り出す。これと並行して
複数個のスペーサを同時形成したプリント配線板から１
個のスペーサを外形切断して取り出し、前記フィルムキ
ャリアモジュール６ａと位置合わせを行って、第１接続
を行い、第１接続層１６を形成する。これで、図１に示
すフィルムキャリア半導体モジュールの単体ができる。
【００６７】次いでフィルムキャリア半導体モジュール
４個を位置合わせ治具に設置した後、各フィルムキャリ
ア半導体モジュールの裏面パターン２４とアウターリー
ド１２を接触させて端子部のみを溶融はんだ槽に浸積し
て、第２接続を行う。この後、マザーボードへの接続部
を残して樹脂コートを行う。
４個を位置合わせ治具に設置した後、各フィルムキャリ
ア半導体モジュールの裏面パターン２４とアウターリー
ド１２を接触させて端子部のみを溶融はんだ槽に浸積し
て、第２接続を行う。この後、マザーボードへの接続部
を残して樹脂コートを行う。
【００６８】この工程図において、外形切断前のフィル
ムキャリアテープに外形切断したスペーサを第１接続し
た後、フィルムキャリアテープを切断する方法、さらに
外形切断前のスペーサプリント配線板に外形切断したフ
ィルムキャリアモジュールを第１接続する方法も可能で
ある。
ムキャリアテープに外形切断したスペーサを第１接続し
た後、フィルムキャリアテープを切断する方法、さらに
外形切断前のスペーサプリント配線板に外形切断したフ
ィルムキャリアモジュールを第１接続する方法も可能で
ある。
【００６９】また、本実施例における第１接続は、スル
ーホールの端子部に予め付着させておいたＳｎ−Ｐｂ系
はんだを用いたはんだを熱圧着ヘッドで加熱溶融してボ
ンディングするはんだリフロー法を採用したが、Ａｕ−
Ａｕ熱圧着 Ａｕ−Ｓｎボンディング、導電ペーストを
用いた接続法等ももちろん適用できる。
ーホールの端子部に予め付着させておいたＳｎ−Ｐｂ系
はんだを用いたはんだを熱圧着ヘッドで加熱溶融してボ
ンディングするはんだリフロー法を採用したが、Ａｕ−
Ａｕ熱圧着 Ａｕ−Ｓｎボンディング、導電ペーストを
用いた接続法等ももちろん適用できる。
【００７０】マルチチップ半導体装置の製造方法の第２
の実施例について、図１９で説明する。
の実施例について、図１９で説明する。
【００７１】図１９は製造工程の概略を示すもので、特
に図１７に示すリード付スペーサを用いたマルチチップ
半導体装置の製造方法について示している。
に図１７に示すリード付スペーサを用いたマルチチップ
半導体装置の製造方法について示している。
【００７２】まず、パターニングしたリード付スペーサ
のインナリードと半導体チップのバンプを接続する。こ
の状態が、図１７に示す構造である。次にチップ表面の
保護コート及びボンディング部を含めたチップ全体の検
査を行い良否の区分けを行って、良品のみ外形切断を行
う。この後は前記図１８の説明と同じ方法によって積み
重ね、位置合わせ、第２接続，性能検査，樹脂コートを
行ってマルチチップ半導体装置が完成する。
のインナリードと半導体チップのバンプを接続する。こ
の状態が、図１７に示す構造である。次にチップ表面の
保護コート及びボンディング部を含めたチップ全体の検
査を行い良否の区分けを行って、良品のみ外形切断を行
う。この後は前記図１８の説明と同じ方法によって積み
重ね、位置合わせ、第２接続，性能検査，樹脂コートを
行ってマルチチップ半導体装置が完成する。
【００７３】以下に本発明になるマルチチップ半導体装
置の応用例を示す。
置の応用例を示す。
【００７４】図２０は内部にマルチチップ半導体装置１
２０を包含したマルチチップモジュール１２２であり、
端子１２４がモジュールの一面に配置されている。
２０を包含したマルチチップモジュール１２２であり、
端子１２４がモジュールの一面に配置されている。
【００７５】モジュールは端子１２４を除く全面に樹脂
コート１２６を施してモジュール外形を形成している。
端子１２４は表面にＡｕめっき処理を施してある。本構
成のマルチチップモジュールを端子１２４と相対する端
子を有するマザーボードに押しつけ保持することによ
り、電子機器の記憶装置としたものである。
コート１２６を施してモジュール外形を形成している。
端子１２４は表面にＡｕめっき処理を施してある。本構
成のマルチチップモジュールを端子１２４と相対する端
子を有するマザーボードに押しつけ保持することによ
り、電子機器の記憶装置としたものである。
【００７６】図２１は別の応用例を示すもので、内部に
マルチチップモジュール半導体装置１２０を包含したマ
ルチチップモジュール１２８であり、マルチチップ半導
体装置１２０は、モジュール内部で配線基板１３０に電
気的に接続され、各信号端子は配線基板１３０の一端に
コネクター端子１３２として取り出されている。
マルチチップモジュール半導体装置１２０を包含したマ
ルチチップモジュール１２８であり、マルチチップ半導
体装置１２０は、モジュール内部で配線基板１３０に電
気的に接続され、各信号端子は配線基板１３０の一端に
コネクター端子１３２として取り出されている。
【００７７】図２２は、さらに別の応用例で、コネクタ
ー端子１３２をモジュール１３４の下方２個所に取りだ
したもので、多数個のマルチチップ半導体装置を積み重
ねたもの、あるいは多端子を有する半導体チップに対し
て有利な構造である。
ー端子１３２をモジュール１３４の下方２個所に取りだ
したもので、多数個のマルチチップ半導体装置を積み重
ねたもの、あるいは多端子を有する半導体チップに対し
て有利な構造である。
【００７８】図２３はさらに別の応用例で、従来のデュ
アルインラインＩＣパッケージと同一の配置としたリー
ドピン１３６を有するパッケージ基板１３８に、本発明
になるマルチチップ半導体装置１２０と従来外部取り付
けになっていたコンデンサを電気的に接続したマルチチ
ップモジュール１４０で、従来のパターン設計にて配線
されたマザーボードに容易に取付けられる構造とした。
アルインラインＩＣパッケージと同一の配置としたリー
ドピン１３６を有するパッケージ基板１３８に、本発明
になるマルチチップ半導体装置１２０と従来外部取り付
けになっていたコンデンサを電気的に接続したマルチチ
ップモジュール１４０で、従来のパターン設計にて配線
されたマザーボードに容易に取付けられる構造とした。
【００７９】図２４はさらに別の応用例で、リードピン
１４４はパッケージ基板１４６の下面に配置した基板上
に、本発明になるマルチチップ半導体装置１２０及びコ
ンデンサ１４２を電気的に接続したマルチチップモジュ
ール１４８である。
１４４はパッケージ基板１４６の下面に配置した基板上
に、本発明になるマルチチップ半導体装置１２０及びコ
ンデンサ１４２を電気的に接続したマルチチップモジュ
ール１４８である。
【００８０】図２５はさらに別の応用例で、コネクター
端子１５０を有する配線基板１５２に本発明になるマル
チチップ半導体装置１２０とコンデンサ１４２を複数個
電気的に接続したマルチチップモジュール１５４であ
る。
端子１５０を有する配線基板１５２に本発明になるマル
チチップ半導体装置１２０とコンデンサ１４２を複数個
電気的に接続したマルチチップモジュール１５４であ
る。
【００８１】図２３〜図２５に示すマルチチップモジュ
ールは図に示してないが、基板面に保護コート及びカバ
ーを行って機械的な保護を行っている。
ールは図に示してないが、基板面に保護コート及びカバ
ーを行って機械的な保護を行っている。
【００８２】以上の応用例に示すように、本マルチチッ
プモジュールでは搭載されるマルチチップ半導体装置が
複数個の半導体チップによって形成されていることか
ら、従来のモジュールとほぼ同じ実装面積に対して複数
倍の記憶容量を有する構造であり、小形で大容量のメモ
リを要求される携帯用電子機器に非常に有効である。
プモジュールでは搭載されるマルチチップ半導体装置が
複数個の半導体チップによって形成されていることか
ら、従来のモジュールとほぼ同じ実装面積に対して複数
倍の記憶容量を有する構造であり、小形で大容量のメモ
リを要求される携帯用電子機器に非常に有効である。
【００８３】本実施例では、フィルムキャリア半導体モ
ジュール単体でエージング及び性能チェックを行ない、
良品のみ積重ねる方式であるため、複数個のチップを積
重ねるにもかかわらずパッケージの歩留りを高めること
ができる。
ジュール単体でエージング及び性能チェックを行ない、
良品のみ積重ねる方式であるため、複数個のチップを積
重ねるにもかかわらずパッケージの歩留りを高めること
ができる。
【００８４】
【発明の効果】以上述べた如く本発明によれば、従来パ
ッケージと同じ実装面積に対し複数倍のメモリ容量を有
するパッケージ構造を得ることができる。更に、そのパ
ッケージを簡単なプロセスで形成することができる効果
がある。また、フィルムキャリア半導体モジュールは単
体での厚さが非常に薄く出来ることから複数個の積み重
ねにおいても、パッケージの厚さを薄く抑えることがで
きる。
ッケージと同じ実装面積に対し複数倍のメモリ容量を有
するパッケージ構造を得ることができる。更に、そのパ
ッケージを簡単なプロセスで形成することができる効果
がある。また、フィルムキャリア半導体モジュールは単
体での厚さが非常に薄く出来ることから複数個の積み重
ねにおいても、パッケージの厚さを薄く抑えることがで
きる。
【図１】本発明になるマルチチップ半導体装置の断面
図。
図。
【図２】本発明になるマルチチップ半導体装置の断面
図。
図。
【図３】本発明になるマルチチップ半導体装置の平面
図。
図。
【図４】本発明になるチップ選択端子構造の斜視図。
【図５】本発明になるチップ選択端子構造の斜視図。
【図６】本発明になるチップ選択端子構造の斜視図。
【図７】マルチチップ半導体装置の回路ブロック図。
【図８】本発明になるスペーサ構造の平面図及び断面
図。
図。
【図９】本発明になるスペーサ構造の平面図及び断面
図。
図。
【図１０】本発明になるスペーサ構造の平面図及び断面
図。
図。
【図１１】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１２】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１３】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１４】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１５】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１６】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１７】本発明になるリード付スペーサの断面図。
【図１８】本発明になるマルチチップ半導体装置の製造
工程図。
工程図。
【図１９】本発明になるマルチチップ半導体装置の製造
工程図。
工程図。
【図２０】本発明の応用例を示す斜視図である。
【図２１】本発明の応用例を示す斜視図である。
【図２２】本発明の応用例を示す斜視図である。
【図２３】本発明の応用例を示す斜視図である。
【図２４】本発明の応用例を示す斜視図である。
【図２５】本発明の応用例を示す斜視図である。
２…半導体チップ、 ６…フィルムキャリア、 １０…インナリード、 １２…アウタリード、 １６…第１接続層、 １８…第２接続層、 ２０…スペーサ、 ２８…フィルムキャリア半導体モジュール、 ３０…マザーボード、 ４４…チップ選択端子パターン、 １１０…リード付スペーサ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１０月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】 １. 半導体チップと電気的に接続する半導体モジュール
を複数個積み重ねてなるマルチチップ半導体装置におい
て、 各半導体モジュール間に設けられ、各々を電気的に接続
することで所定の機能を有する複数個の電極を構成する
接合部と、 前記各半導体モジュール毎に前記半導体チップの有する
端子から前記接合部までの接続パターンの異なるチップ
セレクト用パターンとを備え、 前記複数個の電極のいずれかを前記各半導体チップのチ
ップセレクタ用電極として構成したことを特徴とするマ
ルチチップ半導体装置。 ２. 半導体チップと電気的に接続する半導体モジュー
ルを複数個積み重ねてなるマルチチップ半導体装置にお
いて、 各半導体モジュール間に設けられ、各々を電気的に接続
することで所定の機能を有する複数個の電極を構成する
接合部と、 前記半導体チップに配置した前記接合部と電気的に接続
するパッドと、 前記各半導体モジュール毎に前記半導体チップの有する
端子から前記パッドまでの接続パターンの異なるチップ
セレクト用パターンとを備え、 前記複数個の電極のいずれかを前記各半導体チップのチ
ップセレクタ用電極として構成したことを特徴とするマ
ルチチップ半導体装置。 ３. 半導体チップと電気的に接続する半導体モジュー
ルを複数個積み重ねてなるマルチチップ半導体装置にお
いて、 各半導体モジュール間に設けられ、各々を電気的に接続
することで所定の機能を有する複数個の電極を構成する
接合部と、 前記各半導体モジュール毎に前記半導体モジュールに設
けられた接合部間の接続パターンの異なるチップセレク
タ用パターンとを備え、 前記複数個の電極のいずれかを前記各半導体チップのチ
ップセレクタ用電極として構成したことを特徴とするマ
ルチチップ半導体装置。 ─────────────────────────────────────────────────────
を複数個積み重ねてなるマルチチップ半導体装置におい
て、 各半導体モジュール間に設けられ、各々を電気的に接続
することで所定の機能を有する複数個の電極を構成する
接合部と、 前記各半導体モジュール毎に前記半導体チップの有する
端子から前記接合部までの接続パターンの異なるチップ
セレクト用パターンとを備え、 前記複数個の電極のいずれかを前記各半導体チップのチ
ップセレクタ用電極として構成したことを特徴とするマ
ルチチップ半導体装置。 ２. 半導体チップと電気的に接続する半導体モジュー
ルを複数個積み重ねてなるマルチチップ半導体装置にお
いて、 各半導体モジュール間に設けられ、各々を電気的に接続
することで所定の機能を有する複数個の電極を構成する
接合部と、 前記半導体チップに配置した前記接合部と電気的に接続
するパッドと、 前記各半導体モジュール毎に前記半導体チップの有する
端子から前記パッドまでの接続パターンの異なるチップ
セレクト用パターンとを備え、 前記複数個の電極のいずれかを前記各半導体チップのチ
ップセレクタ用電極として構成したことを特徴とするマ
ルチチップ半導体装置。 ３. 半導体チップと電気的に接続する半導体モジュー
ルを複数個積み重ねてなるマルチチップ半導体装置にお
いて、 各半導体モジュール間に設けられ、各々を電気的に接続
することで所定の機能を有する複数個の電極を構成する
接合部と、 前記各半導体モジュール毎に前記半導体モジュールに設
けられた接合部間の接続パターンの異なるチップセレク
タ用パターンとを備え、 前記複数個の電極のいずれかを前記各半導体チップのチ
ップセレクタ用電極として構成したことを特徴とするマ
ルチチップ半導体装置。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年９月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】明細書
【発明の名称】 マルチチップ半導体装置
【特許請求の範囲】 １. 半導体チップと電気的に接続する半導体モジュール
を複数個積み重ね、該半導体モジュール間を電気的に接
続して複数個の電極を形成したマルチチップ半導体装置
であって、 該半導体チップと該電極とを電気的に接続する接続パタ
ーンを該各半導体モジュールで異ならせて形成し、該異
なる接続パターンと電気的に接続する電極を該異なる接
続パターンと電気的に接続する該半導体チップに固有な
チ ップセレクタ用電極として構成したことを特徴とする
マルチチップ半導体装置。 ２. 半導体チップと電気的に接続する半導体モジュール
を複数個積み重ね、該半導体モジュール間を電気的に接
続して複数個の電極を形成し、該半導体チップと該電極
とを電気的に接続する接続パターンを該各半導体モジュ
ールで異ならせて形成したマルチチップ半導体装置であ
って、 該接続パターンのうち該半導体チップ上に形成したパタ
ーンを該各半導体モジュールで異ならせて形成し、該異
なる接続パターンと電気的に接続する電極を該異なる接
続パターンと電気的に接続する該半導体チップに固有な
チ ップセレクタ用電極として構成したことを特徴とする
マルチチップ半導体装置。 ３. 半導体チップと電気的に接続する半導体モジュール
を複数個積み重ね、該半導体モジュール間を電気的に接
続して複数個の電極を形成し、該半導体モジュールを選
択するチップセレクタ用電極を該半導体モジュール毎に
形成したマルチチップ半導体装置であって、 該チップセレクタ用電極を形成する積み重ねた該半導体
モジュールの個数を異ならせて形成し、該チップセレク
タ用電極と電気的に接続する最上層の半導体モジュール
を該チップセレクタ用電極を介して選択できるように 構
成したことを特徴とするマルチチップ半導体装置。
を複数個積み重ね、該半導体モジュール間を電気的に接
続して複数個の電極を形成したマルチチップ半導体装置
であって、 該半導体チップと該電極とを電気的に接続する接続パタ
ーンを該各半導体モジュールで異ならせて形成し、該異
なる接続パターンと電気的に接続する電極を該異なる接
続パターンと電気的に接続する該半導体チップに固有な
チ ップセレクタ用電極として構成したことを特徴とする
マルチチップ半導体装置。 ２. 半導体チップと電気的に接続する半導体モジュール
を複数個積み重ね、該半導体モジュール間を電気的に接
続して複数個の電極を形成し、該半導体チップと該電極
とを電気的に接続する接続パターンを該各半導体モジュ
ールで異ならせて形成したマルチチップ半導体装置であ
って、 該接続パターンのうち該半導体チップ上に形成したパタ
ーンを該各半導体モジュールで異ならせて形成し、該異
なる接続パターンと電気的に接続する電極を該異なる接
続パターンと電気的に接続する該半導体チップに固有な
チ ップセレクタ用電極として構成したことを特徴とする
マルチチップ半導体装置。 ３. 半導体チップと電気的に接続する半導体モジュール
を複数個積み重ね、該半導体モジュール間を電気的に接
続して複数個の電極を形成し、該半導体モジュールを選
択するチップセレクタ用電極を該半導体モジュール毎に
形成したマルチチップ半導体装置であって、 該チップセレクタ用電極を形成する積み重ねた該半導体
モジュールの個数を異ならせて形成し、該チップセレク
タ用電極と電気的に接続する最上層の半導体モジュール
を該チップセレクタ用電極を介して選択できるように 構
成したことを特徴とするマルチチップ半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の積層構造に
係り、特に従来のＩＣパッケージと同じ実装面積に対し
複数倍のメモリ容量を有する大容量マルチチップ半導体
装置の構造に関する。
係り、特に従来のＩＣパッケージと同じ実装面積に対し
複数倍のメモリ容量を有する大容量マルチチップ半導体
装置の構造に関する。
【０００２】
【従来の技術】半導体メモリは、大型コンピュータを始
めパソコン、ワープロ、ワークステーション、ファクシ
ミリ等のＯＡ機器からデジタルＶＴＲ、ＴＶ等の映像機
器に至るまで広範囲に使用されており、今後これらの機
器の発展はさらに進むことからここに使われる半導体メ
モリの需要は加速度的に増大していくと予想される。こ
れと平行して、半導体メモリの製造においてはメモリの
高密度化による１チップ当りのメモリ容量を増加させる
努力が続けられており、チップ内のメモリ容量は３年に
４倍の割合で増大して、現在は１ＭｂｉｔＤＲＡＭが量
産、４ＭｂｉｔＤＲＡＭがサンプル出荷、１６ＭＤＲＡ
Ｍが試作段階にある。しかし、チップの大容量化に対し
ては、基本技術及び製造プロセス上の種々の問題が多
く、特に現在の１Ｍｂｉｔから４Ｍｂｉｔへの移行に対
しては新しいメモリセルの開発、サブミクロン配線技
術、パッケージング技術等の開発に膨大な費用を必要と
している。
めパソコン、ワープロ、ワークステーション、ファクシ
ミリ等のＯＡ機器からデジタルＶＴＲ、ＴＶ等の映像機
器に至るまで広範囲に使用されており、今後これらの機
器の発展はさらに進むことからここに使われる半導体メ
モリの需要は加速度的に増大していくと予想される。こ
れと平行して、半導体メモリの製造においてはメモリの
高密度化による１チップ当りのメモリ容量を増加させる
努力が続けられており、チップ内のメモリ容量は３年に
４倍の割合で増大して、現在は１ＭｂｉｔＤＲＡＭが量
産、４ＭｂｉｔＤＲＡＭがサンプル出荷、１６ＭＤＲＡ
Ｍが試作段階にある。しかし、チップの大容量化に対し
ては、基本技術及び製造プロセス上の種々の問題が多
く、特に現在の１Ｍｂｉｔから４Ｍｂｉｔへの移行に対
しては新しいメモリセルの開発、サブミクロン配線技
術、パッケージング技術等の開発に膨大な費用を必要と
している。
【０００３】従来、メモリ用途のパッケージは、リード
フレームのタブ上にチップを搭載し、内部リード先端と
チップのボンディングパッドとをワイヤボンディングし
て結線し、レジンモールドしてなるプラスチックパッケ
ージが主流である。
フレームのタブ上にチップを搭載し、内部リード先端と
チップのボンディングパッドとをワイヤボンディングし
て結線し、レジンモールドしてなるプラスチックパッケ
ージが主流である。
【０００４】パッケージ形態はメモリ容量が２５６Ｋｂ
ｉｔを境にして、これより以前はＤＩＰ（Ｄｕａｌ ｉ
ｎ ｌｉｎｅ Ｐａｃｋａｇｅ）が主流であったが、そ
の後高密度実装の要求が強くなり、実装面積をＤＩＰよ
り小さくしたＳＯＪ（ｓｍａｌｌ ｏｕｔｌｉｎｅ Ｊ
−ｌｅａｄ ｐａｃｋａｇｅ）、ＺＩＰ（ｚｉｇｚａｇ
ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）に移ってきてい
る。
ｉｔを境にして、これより以前はＤＩＰ（Ｄｕａｌ ｉ
ｎ ｌｉｎｅ Ｐａｃｋａｇｅ）が主流であったが、そ
の後高密度実装の要求が強くなり、実装面積をＤＩＰよ
り小さくしたＳＯＪ（ｓｍａｌｌ ｏｕｔｌｉｎｅ Ｊ
−ｌｅａｄ ｐａｃｋａｇｅ）、ＺＩＰ（ｚｉｇｚａｇ
ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）に移ってきてい
る。
【０００５】ここでＤＩＰとは、パッケージ長辺２方向
にリードを２列にはり出し、このリードをパッケージ下
方に折り曲げ形のもので、リードをプリント板のスルー
ホールに挿入して実装する。またＺＩＰはパッケージ長
辺一方向にリードをはり出させ、このリードを交互に折
り曲げたもので、パッケージを縦形に実装したスルーホ
ール挿入タイプである。またＳＯＪはパッケージを長辺
２方向にはり出すがリードピッチをＤＩＬの１／２と小
さくし、リードをパッケージ下方に「Ｊ」形に折り曲げ
てプリント板表面に直接に搭載する面実装タイプで、Ｄ
ＩＬに比べてパッケージの長手方向の縮小とプリント板
への両面実装をねらったものである。
にリードを２列にはり出し、このリードをパッケージ下
方に折り曲げ形のもので、リードをプリント板のスルー
ホールに挿入して実装する。またＺＩＰはパッケージ長
辺一方向にリードをはり出させ、このリードを交互に折
り曲げたもので、パッケージを縦形に実装したスルーホ
ール挿入タイプである。またＳＯＪはパッケージを長辺
２方向にはり出すがリードピッチをＤＩＬの１／２と小
さくし、リードをパッケージ下方に「Ｊ」形に折り曲げ
てプリント板表面に直接に搭載する面実装タイプで、Ｄ
ＩＬに比べてパッケージの長手方向の縮小とプリント板
への両面実装をねらったものである。
【０００６】従来のパッケージについて、パッケージ形
態とプリント板への実装に関し日経マイクロデバイス別
冊No.１ ｐ７３〜８０及び８７〜８９について述べら
れており、ここで、ＤＩＰはパッケージを横形に実装し
スルーホールにリード線を挿入することから両面実装が
出来ず実装効率はよくない。これに対し、ＺＩＰは縦形
にした分ＤＩＰより高密度実装が可能である。すなわち
ＤＩＰのリード列間の寸法がプリント板の３格子ピッチ
であるのに対し、ＺＩＰでは１格子ピッチであり、プリ
ント板上での実装密度はＤＩＰのほぼ２倍になる。また
ＳＯＪは横形実装であるが、リードピン配置がプリント
板の格子の制約を受けないこと及び両面実装ができるこ
とからＤＩＰの２倍以上の高密度実装が図れる等の特徴
がある。
態とプリント板への実装に関し日経マイクロデバイス別
冊No.１ ｐ７３〜８０及び８７〜８９について述べら
れており、ここで、ＤＩＰはパッケージを横形に実装し
スルーホールにリード線を挿入することから両面実装が
出来ず実装効率はよくない。これに対し、ＺＩＰは縦形
にした分ＤＩＰより高密度実装が可能である。すなわち
ＤＩＰのリード列間の寸法がプリント板の３格子ピッチ
であるのに対し、ＺＩＰでは１格子ピッチであり、プリ
ント板上での実装密度はＤＩＰのほぼ２倍になる。また
ＳＯＪは横形実装であるが、リードピン配置がプリント
板の格子の制約を受けないこと及び両面実装ができるこ
とからＤＩＰの２倍以上の高密度実装が図れる等の特徴
がある。
【０００７】
【発明が解決しようとする課題】以上述べたように従来
パッケージでは、大きく３種類が使われているが、どれ
も１パッケージに１チップを組み込んだものでチップ側
の容量が増えないかぎりパッケージ当りのメモリ容量は
増大しないという欠点があった。また、パッケージ形態
の違いによるプリント板への実装密度においても、２倍
程度の差があるのみであり、従来パッケージでは大容
量、高密度実装が難かしいという問題があった。
パッケージでは、大きく３種類が使われているが、どれ
も１パッケージに１チップを組み込んだものでチップ側
の容量が増えないかぎりパッケージ当りのメモリ容量は
増大しないという欠点があった。また、パッケージ形態
の違いによるプリント板への実装密度においても、２倍
程度の差があるのみであり、従来パッケージでは大容
量、高密度実装が難かしいという問題があった。
【０００８】本発明の目的は、上記課題を取り除き、従
来のパッケージと同じ実装面積に対して、複数倍のメモ
リ容量を有するパッケージ構造を提供することにある。
特に、複数個のパッケージ（メモリ）を積層した場合
に、動作すべきパッケージを選択することが可能なパッ
ケージ構造を提供することにある。
来のパッケージと同じ実装面積に対して、複数倍のメモ
リ容量を有するパッケージ構造を提供することにある。
特に、複数個のパッケージ（メモリ）を積層した場合
に、動作すべきパッケージを選択することが可能なパッ
ケージ構造を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体チップと電気的に接続する半導体
モジュールを複数個積み重ね、該半導体モジュール間を
電気的に接続して複数個の電極を形成したマルチチップ
半導体装置であって、該半導体チップと該電極とを電気
的に接続する接続パターンを該各半導体モジュールで異
ならせて形成し、該異なる接続パターンと電気的に接続
する電極を該異なる接続パターンと電気的に接続する該
半導体チップに固有なチップセレクタ用電極として構成
したものである。
成するために、半導体チップと電気的に接続する半導体
モジュールを複数個積み重ね、該半導体モジュール間を
電気的に接続して複数個の電極を形成したマルチチップ
半導体装置であって、該半導体チップと該電極とを電気
的に接続する接続パターンを該各半導体モジュールで異
ならせて形成し、該異なる接続パターンと電気的に接続
する電極を該異なる接続パターンと電気的に接続する該
半導体チップに固有なチップセレクタ用電極として構成
したものである。
【００１０】また、半導体チップと電気的に接続する半
導体モジュールを複数個積み重ね、該半導体モジュール
間を電気的に接続して複数個の電極を形成し、該半導体
チップと該電極とを電気的に接続する接続パターンを該
各半導体モジュールで異ならせて形成したマルチチップ
半導体装置であって、該接続パターンのうち該半導体チ
ップ上に形成したパターンを該各半導体モジュールで異
ならせて形成し、該異なる接続パターンと電気的に接続
する電極を該異なる接続パターンと電気的に接続する該
半導体チップに固有なチップセレクタ用電極として構成
したものである。
導体モジュールを複数個積み重ね、該半導体モジュール
間を電気的に接続して複数個の電極を形成し、該半導体
チップと該電極とを電気的に接続する接続パターンを該
各半導体モジュールで異ならせて形成したマルチチップ
半導体装置であって、該接続パターンのうち該半導体チ
ップ上に形成したパターンを該各半導体モジュールで異
ならせて形成し、該異なる接続パターンと電気的に接続
する電極を該異なる接続パターンと電気的に接続する該
半導体チップに固有なチップセレクタ用電極として構成
したものである。
【００１１】また、半導体チップと電気的に接続する半
導体モジュールを複数個積み重ね、該半導体モジュール
間を電気的に接続して複数個の電極を形成し、該半導体
モジュールを選択するチップセレクタ用電極を該半導体
モジュール毎に形成したマルチチップ半導体装置であっ
て、該チップセレクタ用電極を形成する積み重ねた該半
導体モジュールの個数を異ならせて形成し、該チップセ
レクタ用電極と電気的に接続する最上層の半導体モジュ
ールを該チップセレクタ用電極を介して選択できるよう
に構成したものである。
導体モジュールを複数個積み重ね、該半導体モジュール
間を電気的に接続して複数個の電極を形成し、該半導体
モジュールを選択するチップセレクタ用電極を該半導体
モジュール毎に形成したマルチチップ半導体装置であっ
て、該チップセレクタ用電極を形成する積み重ねた該半
導体モジュールの個数を異ならせて形成し、該チップセ
レクタ用電極と電気的に接続する最上層の半導体モジュ
ールを該チップセレクタ用電極を介して選択できるよう
に構成したものである。
【００１２】
【作用】このように半導体チップを有する半導体モジュ
ールを複数個、積層することにより、従来のパッケージ
と同じ実装面積及びパッケージ厚さで２倍のメモリ容量
を有することができる。
ールを複数個、積層することにより、従来のパッケージ
と同じ実装面積及びパッケージ厚さで２倍のメモリ容量
を有することができる。
【００１３】また、半導体モジュール間を電気的に接続
して電極を形成し、該電極と半導体チップとを電気的に
接続する接続パターンを該各半導体モジュールで異なら
せて形成することにより、該異なる接続パターンと電気
的に接続する電極を該異なる接続パターンと電気的に接
続する該半導体チップに固有なチップセレクタ用電極と
して構成することができる。
して電極を形成し、該電極と半導体チップとを電気的に
接続する接続パターンを該各半導体モジュールで異なら
せて形成することにより、該異なる接続パターンと電気
的に接続する電極を該異なる接続パターンと電気的に接
続する該半導体チップに固有なチップセレクタ用電極と
して構成することができる。
【００１４】同様に、半導体チップと電極とを接続する
接続パターンのうち該半導体チップ上に形成したパター
ンを該各半導体モジュールで異ならせて形成することに
より、該異なる接続パターンと電気的に接続する電極を
該異なる接続パターンと電気的に接続する該半導体チッ
プに固有なチップセレクタ用電極として構成することが
できる。
接続パターンのうち該半導体チップ上に形成したパター
ンを該各半導体モジュールで異ならせて形成することに
より、該異なる接続パターンと電気的に接続する電極を
該異なる接続パターンと電気的に接続する該半導体チッ
プに固有なチップセレクタ用電極として構成することが
できる。
【００１５】すなわち、いずれの場合も、半導体チップ
と電極とを接続する接続パターンを各半導体モジュール
で異ならせることで、各半導体モジュールに固有なチッ
プセレクタ用電極を容易に形成することができる。な
お、電極は、半導体モジュールを単に積層して接続する
ことで形成できるので、その電極形成は容易となる。
と電極とを接続する接続パターンを各半導体モジュール
で異ならせることで、各半導体モジュールに固有なチッ
プセレクタ用電極を容易に形成することができる。な
お、電極は、半導体モジュールを単に積層して接続する
ことで形成できるので、その電極形成は容易となる。
【００１６】一方、チップセレクタ用電極を形成する積
み重ねた該半導体モジュールの個数を異ならせて形成
し、該チップセレクタ用電極と電気的に接続する最上層
の半導体モジュールを該チップセレクタ用電極を介して
選択できるように構成することによっても、各半導体モ
ジュールに固有なチップセレクタ用電極を形成すること
ができる。
み重ねた該半導体モジュールの個数を異ならせて形成
し、該チップセレクタ用電極と電気的に接続する最上層
の半導体モジュールを該チップセレクタ用電極を介して
選択できるように構成することによっても、各半導体モ
ジュールに固有なチップセレクタ用電極を形成すること
ができる。
【００１７】
【実施例】以下、本発明の一実施例を図１〜図２５によ
り説明する。
り説明する。
【００１８】図１は４個のフィルムキャリア半導体モジ
ュール２８ａ〜２８ｄを積み重ね電気的に接続した本発
明になるマルチチップ半導体装置の断面図である。
ュール２８ａ〜２８ｄを積み重ね電気的に接続した本発
明になるマルチチップ半導体装置の断面図である。
【００１９】図２は、図１に示すマルチチップ半導体装
置をマザーボードに実装した状態での下から第１段目及
び第２段目のフィルムキャリア半導体モジュールの接続
部を拡大した断面図である。
置をマザーボードに実装した状態での下から第１段目及
び第２段目のフィルムキャリア半導体モジュールの接続
部を拡大した断面図である。
【００２０】図３は、図１に示すマルチチップ半導体装
置の下から２段目のフィルムキャリア半導体モジュール
２８ｂの平面図である。
置の下から２段目のフィルムキャリア半導体モジュール
２８ｂの平面図である。
【００２１】図４〜図６はチップ選択端子部の詳細を示
す斜視図で、図４は下から第２段目、図５は下から第１
段目のフィルムキャリア半導体モジュール、図６はマザ
ーボードである。
す斜視図で、図４は下から第２段目、図５は下から第１
段目のフィルムキャリア半導体モジュール、図６はマザ
ーボードである。
【００２２】図７は、半導体チップを４個積み重ねたマ
ルチチップ半導体装置の各半導体チップの電気的接続状
態を示す回路ブロック図である。
ルチチップ半導体装置の各半導体チップの電気的接続状
態を示す回路ブロック図である。
【００２３】まず、図１〜図７において、本発明になる
マルチチップ半導体装置の構成を説明する。なお、各図
において同一符号は同一内容を示している。
マルチチップ半導体装置の構成を説明する。なお、各図
において同一符号は同一内容を示している。
【００２４】図１及び図２において、半導体チップ２ａ
にはバンプ４ａが形成されており、バンプ４ａとフィル
ムキャリアテープ６ａはリード部の一部であるインナー
リード部１０ａで電気的に接続され、またリード部の一
部であるアウターリード部１２ａは半導体チップ２ａの
外側に張り出してスペーサ２０aと接続されている。
にはバンプ４ａが形成されており、バンプ４ａとフィル
ムキャリアテープ６ａはリード部の一部であるインナー
リード部１０ａで電気的に接続され、またリード部の一
部であるアウターリード部１２ａは半導体チップ２ａの
外側に張り出してスペーサ２０aと接続されている。
【００２５】スペーサ２０ａは、枠状に形成されており
（以下、枠状に形成したスペーサを枠状スペーサと呼
ぶ。）、フィルムキャリア半導体モジュール間を電気的
に接続するため、表面パターン２２ａ、裏面パターン２
４ａ、表面パターン２２ａと裏面パターン２４ａとを電
気的に接続するスルーホール２６ａが形成されている。
また、その表面パターン２２ａと前記アウターリード１
２ａは第１接続層１６ａによって電気的に接続されてい
る。これによって、半導体チップ２aから裏面パターン
２４aまでは、電気的に接続された状態となる。
（以下、枠状に形成したスペーサを枠状スペーサと呼
ぶ。）、フィルムキャリア半導体モジュール間を電気的
に接続するため、表面パターン２２ａ、裏面パターン２
４ａ、表面パターン２２ａと裏面パターン２４ａとを電
気的に接続するスルーホール２６ａが形成されている。
また、その表面パターン２２ａと前記アウターリード１
２ａは第１接続層１６ａによって電気的に接続されてい
る。これによって、半導体チップ２aから裏面パターン
２４aまでは、電気的に接続された状態となる。
【００２６】なお、半導体チップ２ａの上面及びインナ
リード部１０ａを含む半導体チップ２ａの側部には保護
コート樹脂１４ａがコートしてある。
リード部１０ａを含む半導体チップ２ａの側部には保護
コート樹脂１４ａがコートしてある。
【００２７】以上のような構成が、フィルムキャリア半
導体モジュール２８ａの基本構造となる。上記において
図１の最下段のフィルムキャリア半導体モジュール２８
ａの構成について説明したが、下から第２段目、第３段
目、第４段目もほぼ同様の構成である。以降各図におい
て最下段のフィルムキャリア半導体モジュールには前記
のように符号の後に「ａ」を、また第２段目には「ｂ」
を、第３段目には「ｃ」を、第４段目には「ｄ」をつけ
て表示する。
導体モジュール２８ａの基本構造となる。上記において
図１の最下段のフィルムキャリア半導体モジュール２８
ａの構成について説明したが、下から第２段目、第３段
目、第４段目もほぼ同様の構成である。以降各図におい
て最下段のフィルムキャリア半導体モジュールには前記
のように符号の後に「ａ」を、また第２段目には「ｂ」
を、第３段目には「ｃ」を、第４段目には「ｄ」をつけ
て表示する。
【００２８】このフィルムキャリア半導体モジュール間
については、第１段目のフィルムキャリア半導体モジュ
ール２８ａの表面パターン２２aと第２段目のフィルム
キャリア半導体モジュール２８ｂの裏面パターン２４b
とを第２接続層１８ｂを介して電気的に接続する。その
他のフィルムキャリア半導体モジュール間も同様に接続
する。また、マザーボード３０の上面に形成された配線
パターン３２とは、最下段フィルムキャリア半導体モジ
ュール２８ａの裏面パターン２４aとは第３接続層３４
を介して電気的に接続する。
については、第１段目のフィルムキャリア半導体モジュ
ール２８ａの表面パターン２２aと第２段目のフィルム
キャリア半導体モジュール２８ｂの裏面パターン２４b
とを第２接続層１８ｂを介して電気的に接続する。その
他のフィルムキャリア半導体モジュール間も同様に接続
する。また、マザーボード３０の上面に形成された配線
パターン３２とは、最下段フィルムキャリア半導体モジ
ュール２８ａの裏面パターン２４aとは第３接続層３４
を介して電気的に接続する。
【００２９】このように複数のフィルムキャリア半導体
モジュールを積層したマルチチップ半導体装置において
は、マザーボードからの信号の供給を受ける、例えば、
スペーサ２０a〜dの有する裏面パターン２４a〜d、スル
ーホール２６a〜d、表面パターン２２a〜dと、スペーサ
間を接続する第１の接続層１６a〜d、第２の接続層１８
a〜d等が、マルチチップ半導体装置の電極となる。
モジュールを積層したマルチチップ半導体装置において
は、マザーボードからの信号の供給を受ける、例えば、
スペーサ２０a〜dの有する裏面パターン２４a〜d、スル
ーホール２６a〜d、表面パターン２２a〜dと、スペーサ
間を接続する第１の接続層１６a〜d、第２の接続層１８
a〜d等が、マルチチップ半導体装置の電極となる。
【００３０】また、この電極と半導体チップとを接続す
る、例えば、バンプ４a〜d、インナーリード１０a〜d、
アウターリード１２a〜d、表面パターン２２a〜d等がマ
ルチチップ半導体装置を構成するフィルムキャリア半導
体モジュールの接続パターンとなる。
る、例えば、バンプ４a〜d、インナーリード１０a〜d、
アウターリード１２a〜d、表面パターン２２a〜d等がマ
ルチチップ半導体装置を構成するフィルムキャリア半導
体モジュールの接続パターンとなる。
【００３１】すなわち、フィルムキャリア半導体モジュ
ール間を電気的に接続し、マザーボード３０等の配線パ
ターン３２と電気的に接続するものが電極となり、この
電極と接続した半導体チップまでの配線が接続パターン
となる。
ール間を電気的に接続し、マザーボード３０等の配線パ
ターン３２と電気的に接続するものが電極となり、この
電極と接続した半導体チップまでの配線が接続パターン
となる。
【００３２】次に、フィルムキャリア半導体モジュール
の有する配線等の詳細を図３等を用いて更に説明する
と、図３において、前述のアウターリード部１２aとイ
ンナーリード部１０a を含む複数本のリード部は、１本
のチップ選択リード線４０ｂと、それ以外の複数本の共
通リード線４２ｂとに区分けすることができ、それぞれ
半導体チップ２aと枠状スペーサ２０aに形成された表面
パターンとを接続している。このチップ選択リード線４
０は、マザーボードから送られる読み込み・書き込み動
作を許可する信号を半導体チップ２aに供給するもので
ある。そのためチップ選択リード線４０は、前述の電極
のうちで各フィルムキャリア半導体モジュールに固有と
なるチップセレクタ用電極と接続している。
の有する配線等の詳細を図３等を用いて更に説明する
と、図３において、前述のアウターリード部１２aとイ
ンナーリード部１０a を含む複数本のリード部は、１本
のチップ選択リード線４０ｂと、それ以外の複数本の共
通リード線４２ｂとに区分けすることができ、それぞれ
半導体チップ２aと枠状スペーサ２０aに形成された表面
パターンとを接続している。このチップ選択リード線４
０は、マザーボードから送られる読み込み・書き込み動
作を許可する信号を半導体チップ２aに供給するもので
ある。そのためチップ選択リード線４０は、前述の電極
のうちで各フィルムキャリア半導体モジュールに固有と
なるチップセレクタ用電極と接続している。
【００３３】次に、各フィルムキャリア半導体モジュー
ルに固有となるような、チップセレクタ用電極と、該チ
ップセレクタ用電極と半導体チップとを接続する接続パ
ターンとの一例を図４〜図６を用いて説明する。
ルに固有となるような、チップセレクタ用電極と、該チ
ップセレクタ用電極と半導体チップとを接続する接続パ
ターンとの一例を図４〜図６を用いて説明する。
【００３４】図４から分かるように、共通リード線４２
bは、表面パターンである共通端子パターン４６ｂと接
続している。また、チップ選択リード線４０ｂは、チッ
プ選択端子パターン４４ｂ、チップ選択専用パターン５
０ｂ、チップ選択端子パターン４４ｂとチップ選択専用
パターン５０ｂとを接続するパターン４８ｂとからなる
表面パターンと接続している。この場合、共通端子パタ
ーン４６bと、裏面パターン５２bとは、スルーホール５
８bを介して電気的に接続され、同様に、チップ選択専
用パターン５０bと裏面パターン５６bとはスルーホール
６０bを介して電気的に接続されている。また、チップ
選択端子パターン４４bと裏面パターン５４bとの間には
スルーホールは形成されていない。
bは、表面パターンである共通端子パターン４６ｂと接
続している。また、チップ選択リード線４０ｂは、チッ
プ選択端子パターン４４ｂ、チップ選択専用パターン５
０ｂ、チップ選択端子パターン４４ｂとチップ選択専用
パターン５０ｂとを接続するパターン４８ｂとからなる
表面パターンと接続している。この場合、共通端子パタ
ーン４６bと、裏面パターン５２bとは、スルーホール５
８bを介して電気的に接続され、同様に、チップ選択専
用パターン５０bと裏面パターン５６bとはスルーホール
６０bを介して電気的に接続されている。また、チップ
選択端子パターン４４bと裏面パターン５４bとの間には
スルーホールは形成されていない。
【００３５】これに対して、図５は、チップ選択端子パ
ターン４４ａと裏面パターン５４ａとがスルーホール６
２ａによって電気的に接続した点、チップ選択端子４４
ａとチップ選択専用パターン５０ａとが電気的に絶縁し
た点を除き、その他は図４と同じ構成となっている。
ターン４４ａと裏面パターン５４ａとがスルーホール６
２ａによって電気的に接続した点、チップ選択端子４４
ａとチップ選択専用パターン５０ａとが電気的に絶縁し
た点を除き、その他は図４と同じ構成となっている。
【００３６】図６は、マザーボードの配線パターンを示
したものであり、図においてマザーボード３０の上面に
はチップ選択端子パターン６４、チップ選択専用パター
ン６６、共通端子パターン６８が形成されており、それ
ぞれの端子パターンにはライン７０、７２、７４がつな
がっている。
したものであり、図においてマザーボード３０の上面に
はチップ選択端子パターン６４、チップ選択専用パター
ン６６、共通端子パターン６８が形成されており、それ
ぞれの端子パターンにはライン７０、７２、７４がつな
がっている。
【００３７】マルチチップ半導体装置では、図６に示す
マザーボード上に、図５に示すフィルムキャリア半導体
モジュール、図４に示すフィルムキャリア半導体モジュ
ールを順に積層して構成する。従って、マザーボード上
のチップ選択端子パターン６４、これと接続するフィル
ムキャリア半導体モジュールの裏面パターン５４a、ス
ルーホール６２a、チップ選択端子パターン４４aが、チ
ップ選択リード線４０aと接続する半導体チップ２a固有
のチップセレクタ電極となる。また、チップ選択端子パ
ターン４４a、チップ選択リード線４０aが、チップセレ
クタ電極と半導体チップ２aとを電気的に接続する接続
パターンとなる。
マザーボード上に、図５に示すフィルムキャリア半導体
モジュール、図４に示すフィルムキャリア半導体モジュ
ールを順に積層して構成する。従って、マザーボード上
のチップ選択端子パターン６４、これと接続するフィル
ムキャリア半導体モジュールの裏面パターン５４a、ス
ルーホール６２a、チップ選択端子パターン４４aが、チ
ップ選択リード線４０aと接続する半導体チップ２a固有
のチップセレクタ電極となる。また、チップ選択端子パ
ターン４４a、チップ選択リード線４０aが、チップセレ
クタ電極と半導体チップ２aとを電気的に接続する接続
パターンとなる。
【００３８】同様に、マザーボード上のチップ選択端子
パターン６６、これと接続する裏面パターン５６a、ス
ルーホール６０a、チップ選択専用パターン５０a、これ
と接続する裏面パターン５６b、スルーホール６０b、チ
ップ選択専用パターン５０bが、チップ選択リード線４
０bと接続する半導体チップ２b固有のチップセレクタ電
極となる。また、チップ選択端子パターン４４b、チッ
プ選択リード線４０bが、チップセレクタ電極と半導体
チップ２bとを電気的に接続する接続パターンとなる。
パターン６６、これと接続する裏面パターン５６a、ス
ルーホール６０a、チップ選択専用パターン５０a、これ
と接続する裏面パターン５６b、スルーホール６０b、チ
ップ選択専用パターン５０bが、チップ選択リード線４
０bと接続する半導体チップ２b固有のチップセレクタ電
極となる。また、チップ選択端子パターン４４b、チッ
プ選択リード線４０bが、チップセレクタ電極と半導体
チップ２bとを電気的に接続する接続パターンとなる。
【００３９】また、マザーボード上の共通端子パターン
６６、これと接続する裏面パターン５２a、スルーホー
ル５８a、共通端子パターン４６a、これと接続する裏面
パターン５２b、スルーホール５８b、共通端子パターン
４６bが、それぞれの接続パターンである共通リード線
４２a、bを介して半導体チップ２a、bに電気的に接続
し、各フィルムキャリア半導体モジュールに共通な電極
となる。
６６、これと接続する裏面パターン５２a、スルーホー
ル５８a、共通端子パターン４６a、これと接続する裏面
パターン５２b、スルーホール５８b、共通端子パターン
４６bが、それぞれの接続パターンである共通リード線
４２a、bを介して半導体チップ２a、bに電気的に接続
し、各フィルムキャリア半導体モジュールに共通な電極
となる。
【００４０】このように、それぞれのチップセレクタ電
極と接続する接続パターンを異ならせることにより、そ
の異なる接続パターンと接続するチップセレクタ電極を
各半導体モジュールに固有なものとして形成することが
できる。
極と接続する接続パターンを異ならせることにより、そ
の異なる接続パターンと接続するチップセレクタ電極を
各半導体モジュールに固有なものとして形成することが
できる。
【００４１】また、フィルムキャリア半導体モジュール
を積層することで電極を形成するので、その電極は容易
に形成することができる。
を積層することで電極を形成するので、その電極は容易
に形成することができる。
【００４２】すなわち、それぞれのチップセレクタ電極
と接続する接続パターンを異ならせることにより、電極
の形成が容易な上、チップセレクタ電極を各半導体モジ
ュールに固有なものとして形成することができる。
と接続する接続パターンを異ならせることにより、電極
の形成が容易な上、チップセレクタ電極を各半導体モジ
ュールに固有なものとして形成することができる。
【００４３】また、各フィルムキャリア半導体モジュー
ルのチップセレクタ用電極を形成する場合に、チップセ
レクタ用電極が、該当するフィルムキャリア半導体モジ
ュールより上層に積層したフィルムキャリア半導体モジ
ュールに対して電気的に接続されないように構成するこ
とにより、チップセレクタ用電極を各半導体モジュール
に固有なものとして形成することができる。すなわち、
チップセレクタ用電極を形成する積み重ねたフィルムキ
ャリア半導体モジュールの個数を該当するフィルムキャ
リア半導体モジュール毎にそれぞれ異ならせて形成する
ことにより、該チップセレクタ用電極と電気的に接続す
る最上層のフィルムキャリア半導体モジュールを該チッ
プセレクタ用電極を介して選択できるように構成するこ
とができる。
ルのチップセレクタ用電極を形成する場合に、チップセ
レクタ用電極が、該当するフィルムキャリア半導体モジ
ュールより上層に積層したフィルムキャリア半導体モジ
ュールに対して電気的に接続されないように構成するこ
とにより、チップセレクタ用電極を各半導体モジュール
に固有なものとして形成することができる。すなわち、
チップセレクタ用電極を形成する積み重ねたフィルムキ
ャリア半導体モジュールの個数を該当するフィルムキャ
リア半導体モジュール毎にそれぞれ異ならせて形成する
ことにより、該チップセレクタ用電極と電気的に接続す
る最上層のフィルムキャリア半導体モジュールを該チッ
プセレクタ用電極を介して選択できるように構成するこ
とができる。
【００４４】このようにマルチチップ半導体装置を構成
すれば、その電気的接続状態を示す回路ブロック図は図
７のようになる。
すれば、その電気的接続状態を示す回路ブロック図は図
７のようになる。
【００４５】ここで、マルチチップ半導体装置における
半導体メモリチップへの情報の記憶（データ入力）及び
記憶されている情報の読み出し（データ出力）法につい
て説明する。
半導体メモリチップへの情報の記憶（データ入力）及び
記憶されている情報の読み出し（データ出力）法につい
て説明する。
【００４６】図において半導体チップ２ａ、２ｂ、２
ｃ、２ｄにはアドレス端子８０、データ入出力端子８
２、ライトイネーブル端子８４、アウトイネーブル端子
８６、電源端子８８、グランド端子９０、チップ選択端
子９２ａ、９２ｂ、９２ｃ、９２ｄが電気的につながっ
ている。これらの端子のうち、チップ選択端子９２ａ〜
９２ｄはそれぞれの半導体チップ２ａ〜２ｄに独立して
接続されているが、その他の端子は半導体チップ２ａ〜
２ｄに共通に接続されている。
ｃ、２ｄにはアドレス端子８０、データ入出力端子８
２、ライトイネーブル端子８４、アウトイネーブル端子
８６、電源端子８８、グランド端子９０、チップ選択端
子９２ａ、９２ｂ、９２ｃ、９２ｄが電気的につながっ
ている。これらの端子のうち、チップ選択端子９２ａ〜
９２ｄはそれぞれの半導体チップ２ａ〜２ｄに独立して
接続されているが、その他の端子は半導体チップ２ａ〜
２ｄに共通に接続されている。
【００４７】情報の入出力は、チップ内に設定された番
地単位で行われる。ある番地への情報の書き込みは、番
地を指定するアドレス信号、書き込みを許可するライト
イネーブル信号、記憶するデータを含むデータ信号が必
要である。ところが、情報量が多くなり１個のチップで
は情報を収容しきれなくなると、複数個のチップを使う
必要が生ずる。図７はチップ４個についての一例を示す
もので、例えば１チップに１００個の番地が設定できる
とすれば、各チップ共０〜９９番地を設定しておく。こ
のようにして今、半導体チップ２ａの９９番地へあるデ
ータを書き込む動作を例にとれば、アドレス端子８８に
は「９９番地」を示す信号を、データ入出力端子８２に
は書き込むためのデータ信号を、ライトイネーブル端子
８４に書き込み許可信号を印加し、同時に半導体チップ
２ａにつながるチップ選択端子９２aにチップ選択用の
信号を送ることにより、アドレス信号、データ信号、ラ
イトイネーブル信号は４個の半導体チップ２ａ〜２ｄの
うち半導体チップ２ａのみ有効となり、他の半導体チッ
プ２ｂ〜２ｄには作用しない。すなわち、半導体チップ
２aの９９番地には必要なデータが書き込まれるが、他
の３個の非選択半導体チップの９９番地は変化ないこと
になる。
地単位で行われる。ある番地への情報の書き込みは、番
地を指定するアドレス信号、書き込みを許可するライト
イネーブル信号、記憶するデータを含むデータ信号が必
要である。ところが、情報量が多くなり１個のチップで
は情報を収容しきれなくなると、複数個のチップを使う
必要が生ずる。図７はチップ４個についての一例を示す
もので、例えば１チップに１００個の番地が設定できる
とすれば、各チップ共０〜９９番地を設定しておく。こ
のようにして今、半導体チップ２ａの９９番地へあるデ
ータを書き込む動作を例にとれば、アドレス端子８８に
は「９９番地」を示す信号を、データ入出力端子８２に
は書き込むためのデータ信号を、ライトイネーブル端子
８４に書き込み許可信号を印加し、同時に半導体チップ
２ａにつながるチップ選択端子９２aにチップ選択用の
信号を送ることにより、アドレス信号、データ信号、ラ
イトイネーブル信号は４個の半導体チップ２ａ〜２ｄの
うち半導体チップ２ａのみ有効となり、他の半導体チッ
プ２ｂ〜２ｄには作用しない。すなわち、半導体チップ
２aの９９番地には必要なデータが書き込まれるが、他
の３個の非選択半導体チップの９９番地は変化ないこと
になる。
【００４８】同様に、データの読み出しについては、読
み出し許可信号用のアウトイネーブル信号が作用して、
その他は書き込みと同じ接続状態でデータ入出力端子８
２に半導体チップ２ａの９９番地に記憶されているデー
タが出力されることになる。
み出し許可信号用のアウトイネーブル信号が作用して、
その他は書き込みと同じ接続状態でデータ入出力端子８
２に半導体チップ２ａの９９番地に記憶されているデー
タが出力されることになる。
【００４９】なお、図７において、アドレス端子８０及
びデータ入出力端子８２は一本のラインで示してある
が、実際の配線では複数本で構成されている。これに対
しライトイネーブル端子８４、アウトイネーブル端子８
６、電源端子８８、グランド端子９０及びチップ選択端
子９２ａ〜９２ｄは実際の配線ではそれぞれ各１本の場
合が多い。
びデータ入出力端子８２は一本のラインで示してある
が、実際の配線では複数本で構成されている。これに対
しライトイネーブル端子８４、アウトイネーブル端子８
６、電源端子８８、グランド端子９０及びチップ選択端
子９２ａ〜９２ｄは実際の配線ではそれぞれ各１本の場
合が多い。
【００５０】次に本発明になるマルチチップ半導体装置
の動作を説明する。
の動作を説明する。
【００５１】図１〜図２において半導体チップ２ａは内
部に記憶素子を集積化したメモリ用半導体チップであ
り、マザーボード３０から供給される信号に応じてデー
タの書き込み及び読み出しを行うものである。
部に記憶素子を集積化したメモリ用半導体チップであ
り、マザーボード３０から供給される信号に応じてデー
タの書き込み及び読み出しを行うものである。
【００５２】データの書き込み及び読み出し時の電気信
号の流れは、まずマザーボード３０の配線パターン３２
に外部から信号が供給され、第３接続層３４、スペーサ
２０ａの裏面パターン２４ａ、スルーホール２６ａ、表
面パターン２２ａ、第１接続層１６ａを経てフィルムキ
ャリア６ａのアウターリード部１２ａ、インナリード部
１０ａ、バンプ４ａを通って第１段目の半導体チップ２
a内の素子に供給される。同様に第２段目の半導体チッ
プ２ｂ及び第３段目、第４段目の半導体チップ２ｃ、２
ｄにも同時に信号が供給される。
号の流れは、まずマザーボード３０の配線パターン３２
に外部から信号が供給され、第３接続層３４、スペーサ
２０ａの裏面パターン２４ａ、スルーホール２６ａ、表
面パターン２２ａ、第１接続層１６ａを経てフィルムキ
ャリア６ａのアウターリード部１２ａ、インナリード部
１０ａ、バンプ４ａを通って第１段目の半導体チップ２
a内の素子に供給される。同様に第２段目の半導体チッ
プ２ｂ及び第３段目、第４段目の半導体チップ２ｃ、２
ｄにも同時に信号が供給される。
【００５３】ここで、図４に示す、チップ選択リード線
４０ｂは図７に示すチップ選択端子９２ａに相当し、各
半導体チップに独立に接続されるが、それ以外の複数本
の共通リード線４２ｂは同じく図７のアドレス端子８
０、データ入出力端子８２、ライトイネーブル端子８
４、アウトイネーブル端子８６、電源端子８８、グラン
ド端子９０に相当しており、各端子に共通して接続され
ている。
４０ｂは図７に示すチップ選択端子９２ａに相当し、各
半導体チップに独立に接続されるが、それ以外の複数本
の共通リード線４２ｂは同じく図７のアドレス端子８
０、データ入出力端子８２、ライトイネーブル端子８
４、アウトイネーブル端子８６、電源端子８８、グラン
ド端子９０に相当しており、各端子に共通して接続され
ている。
【００５４】すなわち、図４〜図６に示すように、共通
端子に供給される信号はマザーボード３０の共通端子パ
ターン６８を経てスペーサ２０ａの裏面パターン５２
ａ、スルーホール５８ａ、表面パターン４６ａ、共通リ
ード線４２ａを経て第１段目の半導体チップ２ａに供給
され、さらに第２段目のスペーサ２０ｂの裏面パターン
５２ｂから共通リード線４２に供給されて、前述したよ
うに各チップに同時に供給される。
端子に供給される信号はマザーボード３０の共通端子パ
ターン６８を経てスペーサ２０ａの裏面パターン５２
ａ、スルーホール５８ａ、表面パターン４６ａ、共通リ
ード線４２ａを経て第１段目の半導体チップ２ａに供給
され、さらに第２段目のスペーサ２０ｂの裏面パターン
５２ｂから共通リード線４２に供給されて、前述したよ
うに各チップに同時に供給される。
【００５５】これに対してチップ選択端子パターン６４
に供給されるチップ選択信号は、スペーサ２０ａの裏面
パターン５４ａ、スルーホール６２ａ、表面パターン４
４ａ、チップ選択リード線４０ａを経て第１段目の半導
体チップ２ａに供給されるが、スペーサ２０ｂの裏面パ
ターン５４ｂと表面パターン４４ｂは電気的に接続され
ていないため、第２段目の半導体チップ２bには供給さ
れない。
に供給されるチップ選択信号は、スペーサ２０ａの裏面
パターン５４ａ、スルーホール６２ａ、表面パターン４
４ａ、チップ選択リード線４０ａを経て第１段目の半導
体チップ２ａに供給されるが、スペーサ２０ｂの裏面パ
ターン５４ｂと表面パターン４４ｂは電気的に接続され
ていないため、第２段目の半導体チップ２bには供給さ
れない。
【００５６】同様にマザーボード３０のチップ選択端子
パターン６６に供給されるチップ選択用信号は第１段目
の半導体チップ２ａには供給されず、第２段目の半導体
チップ２bのみに選択的に供給することができる。な
お、第２段目以上のチップについても各段のスペーサに
同様の回路パターンを設けることによって、独立してチ
ップ選択が行える。
パターン６６に供給されるチップ選択用信号は第１段目
の半導体チップ２ａには供給されず、第２段目の半導体
チップ２bのみに選択的に供給することができる。な
お、第２段目以上のチップについても各段のスペーサに
同様の回路パターンを設けることによって、独立してチ
ップ選択が行える。
【００５７】これにより、チップセレクタ用電極を用い
て所望の半導体チップを動作させることができ、積層し
たフィルムキャリア半導体モジュールに対して誤動作な
くデータの書き込み・読み出しを実現することができ
る。
て所望の半導体チップを動作させることができ、積層し
たフィルムキャリア半導体モジュールに対して誤動作な
くデータの書き込み・読み出しを実現することができ
る。
【００５８】次にその他の実施例について図８〜図１７
で説明する。
で説明する。
【００５９】第１の実施例では、図３に示すように外形
が矩形のスペーサについて説明したが、図８に示すよう
なフィルムキャリアのリード線配置の２面のみにスペー
サを有する構造も可能である。
が矩形のスペーサについて説明したが、図８に示すよう
なフィルムキャリアのリード線配置の２面のみにスペー
サを有する構造も可能である。
【００６０】すなわち、図８に示すように対向して配置
した第一、第二のスペーサ２０b1、２０b2を有する構造
によっても、フィルムキャリアテープ半導体モジュール
を積層することができる。
した第一、第二のスペーサ２０b1、２０b2を有する構造
によっても、フィルムキャリアテープ半導体モジュール
を積層することができる。
【００６１】また、図１おいて第１段目から第４段目ま
での枠状スペーサを半導体チップの表裏両面位置にスペ
ーサ部材を有しない構造として、全て同じ形状にしてい
るが、第１段目のスペーサを図９に示すように半導体チ
ップ２ａの下面にもスペーサ部材９６ａを介在させたス
ペーサ６４ａとし、そのスペーサ部材のマザーボードと
接続する任意の面に任意形状の配線パターン９８ａを形
成した構造とすることもできる。すなわち、マザーボー
ドの標準化された接続パターンと合致するパターン配置
を任意に形成できる構造である。
での枠状スペーサを半導体チップの表裏両面位置にスペ
ーサ部材を有しない構造として、全て同じ形状にしてい
るが、第１段目のスペーサを図９に示すように半導体チ
ップ２ａの下面にもスペーサ部材９６ａを介在させたス
ペーサ６４ａとし、そのスペーサ部材のマザーボードと
接続する任意の面に任意形状の配線パターン９８ａを形
成した構造とすることもできる。すなわち、マザーボー
ドの標準化された接続パターンと合致するパターン配置
を任意に形成できる構造である。
【００６２】また、第１の実施例においては、スペーサ
に表裏パターンを形成し、スルーホールによってこの表
裏パターンを電気的に接続する構造について説明した
が、表裏パターンの導通を図る接続用パターンとして
は、フィルムキャリアのアウターリードをスペーサ表
面、側面を経由して裏面に折り曲げた構造あるいは、折
り曲げた表裏導通リード線を用いた構造であっても良
い。図１０にこの一例としてアウターリードを折り曲げ
て形成した接続用パターンを示す。この場合、実施例１
で示したような表面パターン、裏面パターン、スルーホ
ールは不要となる。
に表裏パターンを形成し、スルーホールによってこの表
裏パターンを電気的に接続する構造について説明した
が、表裏パターンの導通を図る接続用パターンとして
は、フィルムキャリアのアウターリードをスペーサ表
面、側面を経由して裏面に折り曲げた構造あるいは、折
り曲げた表裏導通リード線を用いた構造であっても良
い。図１０にこの一例としてアウターリードを折り曲げ
て形成した接続用パターンを示す。この場合、実施例１
で示したような表面パターン、裏面パターン、スルーホ
ールは不要となる。
【００６３】図１０は、フィルムキャリア半導体モジュ
ールのスペーサとアウターリードの接合部を示す断面図
で、スペーサ２０ａには表面パターン１００ａ、裏面パ
ターン２４ａが形成されている。折り曲げられたアウタ
ーリード１２ａの先端と裏面パターン２４ａは下面接続
層１０４ａによって固定される。
ールのスペーサとアウターリードの接合部を示す断面図
で、スペーサ２０ａには表面パターン１００ａ、裏面パ
ターン２４ａが形成されている。折り曲げられたアウタ
ーリード１２ａの先端と裏面パターン２４ａは下面接続
層１０４ａによって固定される。
【００６４】以上の構造において、アウターリード１２
ａをスペーサ２０ａの上面を通り、折り曲げによってス
ペーサ２０ａの側面、さらに下面に伸延させて、裏面パ
ターン２４ａに接合しスペーサの表裏導通をはかってい
る。
ａをスペーサ２０ａの上面を通り、折り曲げによってス
ペーサ２０ａの側面、さらに下面に伸延させて、裏面パ
ターン２４ａに接合しスペーサの表裏導通をはかってい
る。
【００６５】チップセレクタ用電極の第２の実施例を図
１１〜図１３にて説明する。
１１〜図１３にて説明する。
【００６６】図１１〜図１３は図４〜図６と同じ位置を
示したもので、同一符号は同一内容を示している。ただ
し、共通端子パターンについては省略している。
示したもので、同一符号は同一内容を示している。ただ
し、共通端子パターンについては省略している。
【００６７】本実施例の特徴は、チップセレクタ用電極
と半導体チップとを接続する接続パターンを半導体チッ
プ上で異ならせて形成した点であり、また、スペーサ２
０ｂに形成される表裏パターン及び表裏パターンを接続
するスルーホール導通パターンをスペーサ２０ａと同じ
構造で形成した点である。
と半導体チップとを接続する接続パターンを半導体チッ
プ上で異ならせて形成した点であり、また、スペーサ２
０ｂに形成される表裏パターン及び表裏パターンを接続
するスルーホール導通パターンをスペーサ２０ａと同じ
構造で形成した点である。
【００６８】このように、フィルムキャリアのアウター
リード形状を４０ａと４０ｂとに示すように異なる配置
にすることによって、それぞれのチップセレクタ電極を
介して該当する半導体チップを独立に選択できる構造と
なっている。図１０にて説明したアウターリード線折り
曲げ方式はこの構造を適用することにより、容易に目的
を達成することができる。
リード形状を４０ａと４０ｂとに示すように異なる配置
にすることによって、それぞれのチップセレクタ電極を
介して該当する半導体チップを独立に選択できる構造と
なっている。図１０にて説明したアウターリード線折り
曲げ方式はこの構造を適用することにより、容易に目的
を達成することができる。
【００６９】チップセレクタ用電極の第３の実施例を図
１４〜図１６にて説明する。
１４〜図１６にて説明する。
【００７０】本実施例でも、チップセレクタ用電極と半
導体チップとを接続する接続パターンを半導体チップ上
で異ならせて形成しているが、スペーサ２０ａと２０ｂ
とを同じ構造とし、フィルムキャリアのアウターリード
４０ａ、４０ａ’、４０ｂ、４０ｂ’も同じ構造とし
た。
導体チップとを接続する接続パターンを半導体チップ上
で異ならせて形成しているが、スペーサ２０ａと２０ｂ
とを同じ構造とし、フィルムキャリアのアウターリード
４０ａ、４０ａ’、４０ｂ、４０ｂ’も同じ構造とし
た。
【００７１】すなわち、図１４及び図１５ではチップ選
択パッド１０２ｂ、１０２ａ、パッド接続ライン１０４
ｂ、１０４ａ及びチップ選択予備パッド１０６ｂ、１０
８ｂ、１０６ａ、１０８ａを形成し、第１段目の半導体
チップ２ａではチップ選択パッド１０２ａとチップ選択
予備パッド１０６ａとをパッド接続ライン１０４ａによ
り接続詞、チップ選択予備パッド１０８ａはチップ選択
パッド１０２ａと絶縁している。また、第２段目の半導
体チップ２ｂではチップ選択パッド１０２ｂとチップ選
択予備パッド１０８ｂとを接続し、チップ選択予備パッ
ド１０６ｂとは絶縁している。
択パッド１０２ｂ、１０２ａ、パッド接続ライン１０４
ｂ、１０４ａ及びチップ選択予備パッド１０６ｂ、１０
８ｂ、１０６ａ、１０８ａを形成し、第１段目の半導体
チップ２ａではチップ選択パッド１０２ａとチップ選択
予備パッド１０６ａとをパッド接続ライン１０４ａによ
り接続詞、チップ選択予備パッド１０８ａはチップ選択
パッド１０２ａと絶縁している。また、第２段目の半導
体チップ２ｂではチップ選択パッド１０２ｂとチップ選
択予備パッド１０８ｂとを接続し、チップ選択予備パッ
ド１０６ｂとは絶縁している。
【００７２】このような構成によってもマザーボード３
０のチップ選択端子６４に信号が印加された時は半導体
チップ２ａが独立に選択でき、チップ選択端子６６への
信号印加に対しては半導体チップ２ｂが独立に選択でき
る。
０のチップ選択端子６４に信号が印加された時は半導体
チップ２ａが独立に選択でき、チップ選択端子６６への
信号印加に対しては半導体チップ２ｂが独立に選択でき
る。
【００７３】次にスペーサ構造に関する第２の実施例を
図１７で説明する。
図１７で説明する。
【００７４】図１７は、半導体チップ２とバンプ４を介
して接続したリード部が、スペーサ１１０に形成された
スルーホールを電気的に接続するように伸延したもので
ある。すなわち、表面パターンを形成しない例である。
して接続したリード部が、スペーサ１１０に形成された
スルーホールを電気的に接続するように伸延したもので
ある。すなわち、表面パターンを形成しない例である。
【００７５】このリード付スペーサ１１０の形成には基
材の片面にのみパターン用導電材の固着された基板に半
導体チップ２がはまり込む孔を打ち抜いた後、他面にリ
ードパターン形成用の導電材を前記孔部分を含めて貼り
付け、この後は印刷配線板の製造プロセスを使って図１
７に示すような基材の一端にリードパターンを張り出さ
せたリード付スペーサ１１０を形成する。
材の片面にのみパターン用導電材の固着された基板に半
導体チップ２がはまり込む孔を打ち抜いた後、他面にリ
ードパターン形成用の導電材を前記孔部分を含めて貼り
付け、この後は印刷配線板の製造プロセスを使って図１
７に示すような基材の一端にリードパターンを張り出さ
せたリード付スペーサ１１０を形成する。
【００７６】リード付スペーサ１１０と半導体チップ２
の接合は金−金、金−すず等の既に知られているインナ
リードボンディングの方法を用いる。本リード付スペー
サを用いたフィルムキャリア半導体モジュールの積み重
ねにおいては、図２に示す第１接続部１６ａが不要であ
り、組み立て工程上非常に有利となる。
の接合は金−金、金−すず等の既に知られているインナ
リードボンディングの方法を用いる。本リード付スペー
サを用いたフィルムキャリア半導体モジュールの積み重
ねにおいては、図２に示す第１接続部１６ａが不要であ
り、組み立て工程上非常に有利となる。
【００７７】なお、前記スペーサにマザーボードと同質
の材料を用いることによって、マザーボードへの実装後
の接続信頼性を大巾に向上させることができる。
の材料を用いることによって、マザーボードへの実装後
の接続信頼性を大巾に向上させることができる。
【００７８】次に本マルチチップ半導体装置の製造方法
の一実施例について説明する。
の一実施例について説明する。
【００７９】製造工程の概略を図１８に示す。図１、図
２及び図１８において、まず、パターニングしたフィル
ムキャリアテープのインナリード１０ａと半導体チップ
２ａの表面に形成したバンプ４ａを位置合わせし、イン
ナリード部のボンディングを行なう。このボンディング
法は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）のインナリードボンディングとして一般的に
知られている方法である。次いでボンディング面とチッ
プ選択端子表面及び側面に保護コートを施す。この時点
で半導体チップ２ａ及びボンディング部の検査を行い良
否の区分けを行う。
２及び図１８において、まず、パターニングしたフィル
ムキャリアテープのインナリード１０ａと半導体チップ
２ａの表面に形成したバンプ４ａを位置合わせし、イン
ナリード部のボンディングを行なう。このボンディング
法は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）のインナリードボンディングとして一般的に
知られている方法である。次いでボンディング面とチッ
プ選択端子表面及び側面に保護コートを施す。この時点
で半導体チップ２ａ及びボンディング部の検査を行い良
否の区分けを行う。
【００８０】次いでフィルムキャリアテープからフィル
ムキャリアモジュール６ａを切り出す。これと並行して
複数個のスペーサを同時形成したプリント配線板から１
個のスペーサを外形切断して取り出し、前記フィルムキ
ャリアモジュール６ａと位置合わせを行って、第１接続
を行い、第１接続層１６を形成する。これで、図１に示
すフィルムキャリア半導体モジュールの単体ができる。
ムキャリアモジュール６ａを切り出す。これと並行して
複数個のスペーサを同時形成したプリント配線板から１
個のスペーサを外形切断して取り出し、前記フィルムキ
ャリアモジュール６ａと位置合わせを行って、第１接続
を行い、第１接続層１６を形成する。これで、図１に示
すフィルムキャリア半導体モジュールの単体ができる。
【００８１】次いでフィルムキャリア半導体モジュール
４個を位置合わせ治具に設置した後、各フィルムキャリ
ア半導体モジュールの裏面パターン２４とアウターリー
ド１２を接触させて端子部のみを溶融はんだ槽に浸積し
て、第２接続を行う。この後、マザーボードへの接続部
を残して樹脂コートを行う。
４個を位置合わせ治具に設置した後、各フィルムキャリ
ア半導体モジュールの裏面パターン２４とアウターリー
ド１２を接触させて端子部のみを溶融はんだ槽に浸積し
て、第２接続を行う。この後、マザーボードへの接続部
を残して樹脂コートを行う。
【００８２】この工程図において、外形切断前のフィル
ムキャリアテープに外形切断したスペーサを第１接続し
た後、フィルムキャリアテープを切断する方法、さらに
外形切断前のスペーサプリント配線板に外形切断したフ
ィルムキャリアモジュールを第１接続する方法も可能で
ある。
ムキャリアテープに外形切断したスペーサを第１接続し
た後、フィルムキャリアテープを切断する方法、さらに
外形切断前のスペーサプリント配線板に外形切断したフ
ィルムキャリアモジュールを第１接続する方法も可能で
ある。
【００８３】また、本実施例における第１接続は、スル
ーホールの端子部に予め付着させておいたＳｎ−Ｐｂ系
はんだを用いたはんだを熱圧着ヘッドで加熱溶融してボ
ンディングするはんだリフロー法を採用したが、Ａｕ−
Ａｕ熱圧着 Ａｕ−Ｓｎボンディング、導電ペーストを
用いた接続法等ももちろん適用できる。
ーホールの端子部に予め付着させておいたＳｎ−Ｐｂ系
はんだを用いたはんだを熱圧着ヘッドで加熱溶融してボ
ンディングするはんだリフロー法を採用したが、Ａｕ−
Ａｕ熱圧着 Ａｕ−Ｓｎボンディング、導電ペーストを
用いた接続法等ももちろん適用できる。
【００８４】マルチチップ半導体装置の製造方法の第２
の実施例について、図１９で説明する。
の実施例について、図１９で説明する。
【００８５】図１９は製造工程の概略を示すもので、特
に図１７に示すリード付スペーサを用いたマルチチップ
半導体装置の製造方法について示している。
に図１７に示すリード付スペーサを用いたマルチチップ
半導体装置の製造方法について示している。
【００８６】まず、パターニングしたリード付スペーサ
のインナリードと半導体チップのバンプを接続する。こ
の状態が、図１７に示す構造である。次にチップ表面の
保護コート及びボンディング部を含めたチップ全体の検
査を行い良否の区分けを行って、良品のみ外形切断を行
う。この後は前記図１８の説明と同じ方法によって積み
重ね、位置合わせ、第２接続、性能検査、樹脂コートを
行ってマルチチップ半導体装置が完成する。
のインナリードと半導体チップのバンプを接続する。こ
の状態が、図１７に示す構造である。次にチップ表面の
保護コート及びボンディング部を含めたチップ全体の検
査を行い良否の区分けを行って、良品のみ外形切断を行
う。この後は前記図１８の説明と同じ方法によって積み
重ね、位置合わせ、第２接続、性能検査、樹脂コートを
行ってマルチチップ半導体装置が完成する。
【００８７】以下に本発明になるマルチチップ半導体装
置の応用例を示す。
置の応用例を示す。
【００８８】図２０は内部にマルチチップ半導体装置１
２０を包含したマルチチップモジュール１２２であり、
端子１２４がモジュールの一面に配置されている。
２０を包含したマルチチップモジュール１２２であり、
端子１２４がモジュールの一面に配置されている。
【００８９】モジュールは端子１２４を除く全面に樹脂
コート１２６を施してモジュール外形を形成している。
端子１２４は表面にＡｕめっき処理を施してある。本構
成のマルチチップモジュールを端子１２４と相対する端
子を有するマザーボードに押しつけ保持することによ
り、電子機器の記憶装置としたものである。
コート１２６を施してモジュール外形を形成している。
端子１２４は表面にＡｕめっき処理を施してある。本構
成のマルチチップモジュールを端子１２４と相対する端
子を有するマザーボードに押しつけ保持することによ
り、電子機器の記憶装置としたものである。
【００９０】図２１は別の応用例を示すもので、内部に
マルチチップモジュール半導体装置１２０を包含したマ
ルチチップモジュール１２８であり、マルチチップ半導
体装置１２０は、モジュール内部で配線基板１３０に電
気的に接続され、各信号端子は配線基板１３０の一端に
コネクター端子１３２として取り出されている。
マルチチップモジュール半導体装置１２０を包含したマ
ルチチップモジュール１２８であり、マルチチップ半導
体装置１２０は、モジュール内部で配線基板１３０に電
気的に接続され、各信号端子は配線基板１３０の一端に
コネクター端子１３２として取り出されている。
【００９１】図２２は、さらに別の応用例で、コネクタ
ー端子１３２をモジュール１３４の下方２個所に取りだ
したもので、多数個のマルチチップ半導体装置を積み重
ねたもの、あるいは多端子を有する半導体チップに対し
て有利な構造である。
ー端子１３２をモジュール１３４の下方２個所に取りだ
したもので、多数個のマルチチップ半導体装置を積み重
ねたもの、あるいは多端子を有する半導体チップに対し
て有利な構造である。
【００９２】図２３はさらに別の応用例で、従来のデュ
アルインラインＩＣパッケージと同一の配置としたリー
ドピン１３６を有するパッケージ基板１３８に、本発明
になるマルチチップ半導体装置１２０と従来外部取り付
けになっていたコンデンサを電気的に接続したマルチチ
ップモジュール１４０で、従来のパターン設計にて配線
されたマザーボードに容易に取付けられる構造とした。
アルインラインＩＣパッケージと同一の配置としたリー
ドピン１３６を有するパッケージ基板１３８に、本発明
になるマルチチップ半導体装置１２０と従来外部取り付
けになっていたコンデンサを電気的に接続したマルチチ
ップモジュール１４０で、従来のパターン設計にて配線
されたマザーボードに容易に取付けられる構造とした。
【００９３】図２４はさらに別の応用例で、リードピン
１４４はパッケージ基板１４６の下面に配置した基板上
に、本発明になるマルチチップ半導体装置１２０及びコ
ンデンサ１４２を電気的に接続したマルチチップモジュ
ール１４８である。
１４４はパッケージ基板１４６の下面に配置した基板上
に、本発明になるマルチチップ半導体装置１２０及びコ
ンデンサ１４２を電気的に接続したマルチチップモジュ
ール１４８である。
【００９４】図２５はさらに別の応用例で、コネクター
端子１５０を有する配線基板１５２に本発明になるマル
チチップ半導体装置１２０とコンデンサ１４２を複数個
電気的に接続したマルチチップモジュール１５４であ
る。
端子１５０を有する配線基板１５２に本発明になるマル
チチップ半導体装置１２０とコンデンサ１４２を複数個
電気的に接続したマルチチップモジュール１５４であ
る。
【００９５】図２３〜図２５に示すマルチチップモジュ
ールは図に示してないが、基板面に保護コート及びカバ
ーを行って機械的な保護を行っている。
ールは図に示してないが、基板面に保護コート及びカバ
ーを行って機械的な保護を行っている。
【００９６】以上の応用例に示すように、本マルチチッ
プモジュールでは搭載されるマルチチップ半導体装置が
複数個の半導体チップによって形成されていることか
ら、従来のモジュールとほぼ同じ実装面積に対して複数
倍の記憶容量を有する構造であり、小形で大容量のメモ
リを要求される携帯用電子機器に非常に有効である。
プモジュールでは搭載されるマルチチップ半導体装置が
複数個の半導体チップによって形成されていることか
ら、従来のモジュールとほぼ同じ実装面積に対して複数
倍の記憶容量を有する構造であり、小形で大容量のメモ
リを要求される携帯用電子機器に非常に有効である。
【００９７】本実施例では、フィルムキャリア半導体モ
ジュール単体でエージング及び性能チェックを行ない、
良品のみ積重ねる方式であるため、複数個のチップを積
重ねるにもかかわらずパッケージの歩留りを高めること
ができる。
ジュール単体でエージング及び性能チェックを行ない、
良品のみ積重ねる方式であるため、複数個のチップを積
重ねるにもかかわらずパッケージの歩留りを高めること
ができる。
【００９８】
【発明の効果】以上述べた如く本発明によれば、従来パ
ッケージと同じ実装面積に対し複数倍のメモリ容量を有
するパッケージ構造を得ることができる。更に、複数個
のパッケージを積層した場合に、動作すべきパッケージ
を選択することが可能なパッケージ構造を得ることがで
きる。
ッケージと同じ実装面積に対し複数倍のメモリ容量を有
するパッケージ構造を得ることができる。更に、複数個
のパッケージを積層した場合に、動作すべきパッケージ
を選択することが可能なパッケージ構造を得ることがで
きる。
【図面の簡単な説明】
【図１】本発明になるマルチチップ半導体装置の断面
図。
図。
【図２】本発明になるマルチチップ半導体装置の断面
図。
図。
【図３】本発明になるマルチチップ半導体装置の平面
図。
図。
【図４】本発明になるチップ選択端子構造の斜視図。
【図５】本発明になるチップ選択端子構造の斜視図。
【図６】本発明になるチップ選択端子構造の斜視図。
【図７】本発明になるマルチチップ半導体装置の回路ブ
ロック図。
ロック図。
【図８】本発明になるスペーサ構造の平面図及び断面
図。
図。
【図９】本発明になるスペーサ構造の平面図及び断面
図。
図。
【図１０】本発明になるスペーサ構造の平面図及び断面
図。
図。
【図１１】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１２】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１３】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１４】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１５】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１６】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１７】本発明になるリード付スペーサの断面図。
【図１８】本発明になるマルチチップ半導体装置の製造
工程図。
工程図。
【図１９】本発明になるマルチチップ半導体装置の製造
工程図。
工程図。
【図２０】本発明の応用例を示す斜視図。
【図２１】本発明の応用例を示す斜視図。
【図２２】本発明の応用例を示す斜視図。
【図２３】本発明の応用例を示す斜視図。
【図２４】本発明の応用例を示す斜視図。
【図２５】本発明の応用例を示す斜視図。
【符号の説明】 ２…半導体チップ、 ６…フィルムキャリア、 １０…インナリード、 １２…アウタリード、 １６…第１接続層、 １８…第２接続層、 ２０…スペーサ、 ２８…フィルムキャリア半導体モジュール、 ３０…マザーボード、 ４４…チップ選択端子パターン、 １１０…リード付スペーサ ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】明細書
【発明の名称】 マルチチップ半導体装置
【特許請求の範囲】 １. 半導体チップと電気的に接続する半導体モジュー
ルをスペーサを介して複数個積み重ね、該半導体モジュ
ール間を電気的に接続して複数個の電極を形成したマル
チチップ半導体装置であって、 該半導体チップと該電極とを電気的に接続する接続パタ
ーンのパターン形状を該半導体モジュール毎に異ならせ
て形成し、該異なるパターン形状の接続パターンと電気
的に接続する電極を該異なるパターン形状の接続パター
ンと電気的に接続する該半導体チップのチップセレクタ
用電極として構成したことを特徴とするマルチチップ半
導体装置。 ２. 半導体チップと電気的に接続する半導体モジュー
ルをスペーサを介して複数個積み重ね、該半導体モジュ
ール間を電気的に接続して複数個の電極を形成したマル
チチップ半導体装置であって、該半導体チップと該電極とを電気的に接続する接 続パタ
ーンのうち該半導体チップ上に形成したパターン形状を
該半導体モジュール毎に異ならせて形成し、該半導体チ
ップ上に形成したパターン形状の異なる接続パターンと
電気的に接続する電極を該半導体チップ上に形成したパ
ターン形状の異なる接続パターンと電気的に接続する該
半導体チップのチップセレクタ用電極として構成したこ
とを特徴とするマルチチップ半導体装置。 ３. 半導体チップと電気的に接続する半導体モジュー
ルをスペーサを介して複数個積み重ね、該半導体モジュ
ール間を電気的に接続して各該半導体モジュールの有す
る半導体チップのそれぞれと電気的に接続する共通電極
と各該半導体モジュールの有する半導体チップを選択す
る各該半導体モジュールのチップセレクタ用電極とを形
成したマルチチップ半導体装置であって、 該チップセレクタ用電極と該半導体チップとを電気的に
接続する接続パターンの形状を該半導体モジュール毎に
異ならせて形成したことを特徴とするマルチチップ半導
体装置 。 ４. 半導体チップと電気的に接続する半導体モジュー
ルをスペーサを介して複数個積み重ね、該半導体モジュ
ール間を電気的に接続して各該半導体モジュールの有す
る半導体チップのそれぞれと電気的に接続する共通電極
と各該半導体モジュールの有する半導体チップを選択す
る各該半導体モジュールのチップセレクタ用電極とを形
成したマルチチップ半導体装置であって、 該チップセレクタ用電極と該半導体チップとを電気的に
接続する接続パターンのうち該半導体チップ上に形成し
たパターン形状を該半導体モジュール毎に異ならせて形
成したことを特徴とするマルチチップ半導体装置。 ５. 選択対象となる半導体チップを有する半導体モジ
ュールの位置まで前記半導体モジュール間を電気的に接
続することにより前記チップセレクタ用電極を形成した
ことを特徴とする請求項１から４のいずれかに記載のマ
ルチチップ半導体装置。
ルをスペーサを介して複数個積み重ね、該半導体モジュ
ール間を電気的に接続して複数個の電極を形成したマル
チチップ半導体装置であって、 該半導体チップと該電極とを電気的に接続する接続パタ
ーンのパターン形状を該半導体モジュール毎に異ならせ
て形成し、該異なるパターン形状の接続パターンと電気
的に接続する電極を該異なるパターン形状の接続パター
ンと電気的に接続する該半導体チップのチップセレクタ
用電極として構成したことを特徴とするマルチチップ半
導体装置。 ２. 半導体チップと電気的に接続する半導体モジュー
ルをスペーサを介して複数個積み重ね、該半導体モジュ
ール間を電気的に接続して複数個の電極を形成したマル
チチップ半導体装置であって、該半導体チップと該電極とを電気的に接続する接 続パタ
ーンのうち該半導体チップ上に形成したパターン形状を
該半導体モジュール毎に異ならせて形成し、該半導体チ
ップ上に形成したパターン形状の異なる接続パターンと
電気的に接続する電極を該半導体チップ上に形成したパ
ターン形状の異なる接続パターンと電気的に接続する該
半導体チップのチップセレクタ用電極として構成したこ
とを特徴とするマルチチップ半導体装置。 ３. 半導体チップと電気的に接続する半導体モジュー
ルをスペーサを介して複数個積み重ね、該半導体モジュ
ール間を電気的に接続して各該半導体モジュールの有す
る半導体チップのそれぞれと電気的に接続する共通電極
と各該半導体モジュールの有する半導体チップを選択す
る各該半導体モジュールのチップセレクタ用電極とを形
成したマルチチップ半導体装置であって、 該チップセレクタ用電極と該半導体チップとを電気的に
接続する接続パターンの形状を該半導体モジュール毎に
異ならせて形成したことを特徴とするマルチチップ半導
体装置 。 ４. 半導体チップと電気的に接続する半導体モジュー
ルをスペーサを介して複数個積み重ね、該半導体モジュ
ール間を電気的に接続して各該半導体モジュールの有す
る半導体チップのそれぞれと電気的に接続する共通電極
と各該半導体モジュールの有する半導体チップを選択す
る各該半導体モジュールのチップセレクタ用電極とを形
成したマルチチップ半導体装置であって、 該チップセレクタ用電極と該半導体チップとを電気的に
接続する接続パターンのうち該半導体チップ上に形成し
たパターン形状を該半導体モジュール毎に異ならせて形
成したことを特徴とするマルチチップ半導体装置。 ５. 選択対象となる半導体チップを有する半導体モジ
ュールの位置まで前記半導体モジュール間を電気的に接
続することにより前記チップセレクタ用電極を形成した
ことを特徴とする請求項１から４のいずれかに記載のマ
ルチチップ半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の積層構造に
係り、特に従来のＩＣパッケージと同じ実装面積に対し
複数倍のメモリ容量を有する大容量マルチチップ半導体
装置の構造に関する。
係り、特に従来のＩＣパッケージと同じ実装面積に対し
複数倍のメモリ容量を有する大容量マルチチップ半導体
装置の構造に関する。
【０００２】
【従来の技術】半導体メモリは、大型コンピュータを始
めパソコン、ワープロ、ワークステーション、ファクシ
ミリ等のＯＡ機器からデジタルＶＴＲ、ＴＶ等の映像機
器に至るまで広範囲に使用されており、今後これらの機
器の発展はさらに進むことからここに使われる半導体メ
モリの需要は加速度的に増大していくと予想される。こ
れと平行して、半導体メモリの製造においてはメモリの
高密度化による１チップ当りのメモリ容量を増加させる
努力が続けられており、チップ内のメモリ容量は３年に
４倍の割合で増大して、現在は１ＭｂｉｔＤＲＡＭが量
産、４ＭｂｉｔＤＲＡＭがサンプル出荷、１６ＭＤＲＡ
Ｍが試作段階にある。しかし、チップの大容量化に対し
ては、基本技術及び製造プロセス上の種々の問題が多
く、特に現在の１Ｍｂｉｔから４Ｍｂｉｔへの移行に対
しては新しいメモリセルの開発、サブミクロン配線技
術、パッケージング技術等の開発に膨大な費用を必要と
している。
めパソコン、ワープロ、ワークステーション、ファクシ
ミリ等のＯＡ機器からデジタルＶＴＲ、ＴＶ等の映像機
器に至るまで広範囲に使用されており、今後これらの機
器の発展はさらに進むことからここに使われる半導体メ
モリの需要は加速度的に増大していくと予想される。こ
れと平行して、半導体メモリの製造においてはメモリの
高密度化による１チップ当りのメモリ容量を増加させる
努力が続けられており、チップ内のメモリ容量は３年に
４倍の割合で増大して、現在は１ＭｂｉｔＤＲＡＭが量
産、４ＭｂｉｔＤＲＡＭがサンプル出荷、１６ＭＤＲＡ
Ｍが試作段階にある。しかし、チップの大容量化に対し
ては、基本技術及び製造プロセス上の種々の問題が多
く、特に現在の１Ｍｂｉｔから４Ｍｂｉｔへの移行に対
しては新しいメモリセルの開発、サブミクロン配線技
術、パッケージング技術等の開発に膨大な費用を必要と
している。
【０００３】従来、メモリ用途のパッケージは、リード
フレームのタブ上にチップを搭載し、内部リード先端と
チップのボンディングパッドとをワイヤボンディングし
て結線し、レジンモールドしてなるプラスチックパッケ
ージが主流である。
フレームのタブ上にチップを搭載し、内部リード先端と
チップのボンディングパッドとをワイヤボンディングし
て結線し、レジンモールドしてなるプラスチックパッケ
ージが主流である。
【０００４】パッケージ形態はメモリ容量が２５６Ｋｂ
ｉｔを境にして、これより以前はＤＩＰ（Ｄｕａｌ ｉ
ｎ ｌｉｎｅ Ｐａｃｋａｇｅ）が主流であったが、そ
の後高密度実装の要求が強くなり、実装面積をＤＩＰよ
り小さくしたＳＯＪ（ｓｍａｌｌ ｏｕｔｌｉｎｅ Ｊ
−ｌｅａｄ ｐａｃｋａｇｅ）、ＺＩＰ（ｚｉｇｚａｇ
ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）に移ってきてい
る。
ｉｔを境にして、これより以前はＤＩＰ（Ｄｕａｌ ｉ
ｎ ｌｉｎｅ Ｐａｃｋａｇｅ）が主流であったが、そ
の後高密度実装の要求が強くなり、実装面積をＤＩＰよ
り小さくしたＳＯＪ（ｓｍａｌｌ ｏｕｔｌｉｎｅ Ｊ
−ｌｅａｄ ｐａｃｋａｇｅ）、ＺＩＰ（ｚｉｇｚａｇ
ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）に移ってきてい
る。
【０００５】ここでＤＩＰとは、パッケージ長辺２方向
にリードを２列にはり出し、このリードをパッケージ下
方に折り曲げ形のもので、リードをプリント板のスルー
ホールに挿入して実装する。またＺＩＰはパッケージ長
辺一方向にリードをはり出させ、このリードを交互に折
り曲げたもので、パッケージを縦形に実装したスルーホ
ール挿入タイプである。またＳＯＪはパッケージを長辺
２方向にはり出すがリードピッチをＤＩＬの１／２と小
さくし、リードをパッケージ下方に「Ｊ」形に折り曲げ
てプリント板表面に直接に搭載する面実装タイプで、Ｄ
ＩＬに比べてパッケージの長手方向の縮小とプリント板
への両面実装をねらったものである。
にリードを２列にはり出し、このリードをパッケージ下
方に折り曲げ形のもので、リードをプリント板のスルー
ホールに挿入して実装する。またＺＩＰはパッケージ長
辺一方向にリードをはり出させ、このリードを交互に折
り曲げたもので、パッケージを縦形に実装したスルーホ
ール挿入タイプである。またＳＯＪはパッケージを長辺
２方向にはり出すがリードピッチをＤＩＬの１／２と小
さくし、リードをパッケージ下方に「Ｊ」形に折り曲げ
てプリント板表面に直接に搭載する面実装タイプで、Ｄ
ＩＬに比べてパッケージの長手方向の縮小とプリント板
への両面実装をねらったものである。
【０００６】従来のパッケージについて、パッケージ形
態とプリント板への実装に関し日経マイクロデバイス別
冊No.１ ｐ７３〜８０及び８７〜８９について述べら
れており、ここで、ＤＩＰはパッケージを横形に実装し
スルーホールにリード線を挿入することから両面実装が
出来ず実装効率はよくない。これに対し、ＺＩＰは縦形
にした分ＤＩＰより高密度実装が可能である。すなわち
ＤＩＰのリード列間の寸法がプリント板の３格子ピッチ
であるのに対し、ＺＩＰでは１格子ピッチであり、プリ
ント板上での実装密度はＤＩＰのほぼ２倍になる。また
ＳＯＪは横形実装であるが、リードピン配置がプリント
板の格子の制約を受けないこと及び両面実装ができるこ
とからＤＩＰの２倍以上の高密度実装が図れる等の特徴
がある。
態とプリント板への実装に関し日経マイクロデバイス別
冊No.１ ｐ７３〜８０及び８７〜８９について述べら
れており、ここで、ＤＩＰはパッケージを横形に実装し
スルーホールにリード線を挿入することから両面実装が
出来ず実装効率はよくない。これに対し、ＺＩＰは縦形
にした分ＤＩＰより高密度実装が可能である。すなわち
ＤＩＰのリード列間の寸法がプリント板の３格子ピッチ
であるのに対し、ＺＩＰでは１格子ピッチであり、プリ
ント板上での実装密度はＤＩＰのほぼ２倍になる。また
ＳＯＪは横形実装であるが、リードピン配置がプリント
板の格子の制約を受けないこと及び両面実装ができるこ
とからＤＩＰの２倍以上の高密度実装が図れる等の特徴
がある。
【０００７】
【発明が解決しようとする課題】以上述べたように従来
パッケージでは、大きく３種類が使われているが、どれ
も１パッケージに１チップを組み込んだものでチップ側
の容量が増えないかぎりパッケージ当りのメモリ容量は
増大しないという欠点があった。また、パッケージ形態
の違いによるプリント板への実装密度においても、２倍
程度の差があるのみであり、従来パッケージでは大容
量、高密度実装が難かしいという問題があった。
パッケージでは、大きく３種類が使われているが、どれ
も１パッケージに１チップを組み込んだものでチップ側
の容量が増えないかぎりパッケージ当りのメモリ容量は
増大しないという欠点があった。また、パッケージ形態
の違いによるプリント板への実装密度においても、２倍
程度の差があるのみであり、従来パッケージでは大容
量、高密度実装が難かしいという問題があった。
【０００８】本発明の目的は、上記課題を取り除き、従
来のパッケージと同じ実装面積に対して、複数倍のメモ
リ容量を有するパッケージ構造を提供することにある。
特に、複数個のパッケージ（メモリ）を積層した場合
に、動作すべきパッケージを選択することが可能なパッ
ケージ構造を提供することにある。
来のパッケージと同じ実装面積に対して、複数倍のメモ
リ容量を有するパッケージ構造を提供することにある。
特に、複数個のパッケージ（メモリ）を積層した場合
に、動作すべきパッケージを選択することが可能なパッ
ケージ構造を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体チップと電気的に接続する半導体
モジュールをスペーサを介して複数個積み重ね、該半導
体モジュール間を電気的に接続して複数個の電極を形成
したマルチチップ半導体装置であって、該半導体チップ
と該電極とを電気的に接続する接続パターンのパターン
形状を該半導体モジュール毎に異ならせて形成し、該異
なるパターン形状の接続パターンと電気的に接続する電
極を該異なるパターン形状の接続パターンと電気的に接
続する該半導体チップのチップセレクタ用電極として構
成したものである。
成するために、半導体チップと電気的に接続する半導体
モジュールをスペーサを介して複数個積み重ね、該半導
体モジュール間を電気的に接続して複数個の電極を形成
したマルチチップ半導体装置であって、該半導体チップ
と該電極とを電気的に接続する接続パターンのパターン
形状を該半導体モジュール毎に異ならせて形成し、該異
なるパターン形状の接続パターンと電気的に接続する電
極を該異なるパターン形状の接続パターンと電気的に接
続する該半導体チップのチップセレクタ用電極として構
成したものである。
【００１０】また、半導体チップと電気的に接続する半
導体モジュールをスペーサを介して複数個積み重ね、該
半導体モジュール間を電気的に接続して複数個の電極を
形成したマルチチップ半導体装置であって、該半導体チ
ップと該電極とを電気的に接続する接続パターンのうち
該半導体チップ上に形成したパターン形状を該半導体モ
ジュール毎に異ならせて形成し、該半導体チップ上に形
成したパターン形状の異なる接続パターンと電気的に接
続する電極を該半導体チップ上に形成したパターン形状
の異なる接続パターンと電気的に接続する該半導体チッ
プのチップセレクタ用電極として構成したものである。
導体モジュールをスペーサを介して複数個積み重ね、該
半導体モジュール間を電気的に接続して複数個の電極を
形成したマルチチップ半導体装置であって、該半導体チ
ップと該電極とを電気的に接続する接続パターンのうち
該半導体チップ上に形成したパターン形状を該半導体モ
ジュール毎に異ならせて形成し、該半導体チップ上に形
成したパターン形状の異なる接続パターンと電気的に接
続する電極を該半導体チップ上に形成したパターン形状
の異なる接続パターンと電気的に接続する該半導体チッ
プのチップセレクタ用電極として構成したものである。
【００１１】また、半導体チップと電気的に接続する半
導体モジュールをスペーサを介して複数個積み重ね、該
半導体モジュール間を電気的に接続して各該半導体モジ
ュールの有する半導体チップのそれぞれと電気的に接続
する共通電極と各該半導体モジュールの有する半導体チ
ップを選択する各該半導体モジュールのチップセレクタ
用電極とを形成したマルチチップ半導体装置であって、
該チップセレクタ用電極と該半導体チップとを電気的に
接続する接続パターンの形状を該半導体モジュール毎に
異ならせて形成したものである。
導体モジュールをスペーサを介して複数個積み重ね、該
半導体モジュール間を電気的に接続して各該半導体モジ
ュールの有する半導体チップのそれぞれと電気的に接続
する共通電極と各該半導体モジュールの有する半導体チ
ップを選択する各該半導体モジュールのチップセレクタ
用電極とを形成したマルチチップ半導体装置であって、
該チップセレクタ用電極と該半導体チップとを電気的に
接続する接続パターンの形状を該半導体モジュール毎に
異ならせて形成したものである。
【００１２】また、半導体チップと電気的に接続する半
導体モジュールをスペーサを介して複数個積み重ね、該
半導体モジュール間を電気的に接続して各該半導体モジ
ュールの有する半導体チップのそれぞれと電気的に接続
する共通電極と各該半導体モジュールの有する半導体チ
ップを選択する各該半導体モジュールのチップセレクタ
用電極とを形成したマルチチップ半導体装置であって、
該チップセレクタ用電極と該半導体チップとを電気的に
接続する接続パターンのうち該半導体チップ上に形成し
たパターン形状を該半導体モジュール毎に異ならせて形
成したものである。
導体モジュールをスペーサを介して複数個積み重ね、該
半導体モジュール間を電気的に接続して各該半導体モジ
ュールの有する半導体チップのそれぞれと電気的に接続
する共通電極と各該半導体モジュールの有する半導体チ
ップを選択する各該半導体モジュールのチップセレクタ
用電極とを形成したマルチチップ半導体装置であって、
該チップセレクタ用電極と該半導体チップとを電気的に
接続する接続パターンのうち該半導体チップ上に形成し
たパターン形状を該半導体モジュール毎に異ならせて形
成したものである。
【００１３】これらの場合、選択対象となる半導体チッ
プを有する半導体モジュールの位置まで前記半導体モジ
ュール間を電気的に接続することにより前記チップセレ
クタ用電極を形成しても良い。
プを有する半導体モジュールの位置まで前記半導体モジ
ュール間を電気的に接続することにより前記チップセレ
クタ用電極を形成しても良い。
【００１４】
【作用】このように半導体チップを有する半導体モジュ
ールを複数個、積層することにより、従来のパッケージ
と同じ実装面積及びパッケージ厚さで２倍のメモリ容量
を有することができる。
ールを複数個、積層することにより、従来のパッケージ
と同じ実装面積及びパッケージ厚さで２倍のメモリ容量
を有することができる。
【００１５】また、半導体チップと電気的に接続する半
導体モジュールをスペーサを介して複数個積み重ね、該
半導体モジュール間を電気的に接続して複数個の電極を
形成し、該半導体チップと該電極とを電気的に接続する
接続パターンのパターン形状を該半導体モジュール毎に
異ならせて形成することにより、該異なるパターン形状
の接続パターンと電気的に接続する電極を該異なるパタ
ーン形状の接続パターンと電気的に接続する該半導体チ
ップのチップセレクタ用電極として構成することができ
る。
導体モジュールをスペーサを介して複数個積み重ね、該
半導体モジュール間を電気的に接続して複数個の電極を
形成し、該半導体チップと該電極とを電気的に接続する
接続パターンのパターン形状を該半導体モジュール毎に
異ならせて形成することにより、該異なるパターン形状
の接続パターンと電気的に接続する電極を該異なるパタ
ーン形状の接続パターンと電気的に接続する該半導体チ
ップのチップセレクタ用電極として構成することができ
る。
【００１６】同様に、半導体チップと電気的に接続する
半導体モジュールをスペーサを介して複数個積み重ね、
該半導体モジュール間を電気的に接続して複数個の電極
を形成し、該半導体チップと該電極とを電気的に接続す
る接続パターンのうち該半導体チップ上に形成したパタ
ーン形状を該半導体モジュール毎に異ならせて形成する
ことにより、該半導体チップ上に形成したパターン形状
の異なる接続パターンと電気的に接続する電極を該半導
体チップ上に形成したパターン形状の異なる接続パター
ンと電気的に接続する該半導体チップのチップセレクタ
用電極として構成することができる。
半導体モジュールをスペーサを介して複数個積み重ね、
該半導体モジュール間を電気的に接続して複数個の電極
を形成し、該半導体チップと該電極とを電気的に接続す
る接続パターンのうち該半導体チップ上に形成したパタ
ーン形状を該半導体モジュール毎に異ならせて形成する
ことにより、該半導体チップ上に形成したパターン形状
の異なる接続パターンと電気的に接続する電極を該半導
体チップ上に形成したパターン形状の異なる接続パター
ンと電気的に接続する該半導体チップのチップセレクタ
用電極として構成することができる。
【００１７】すなわち、いずれの場合も、半導体チップ
と電極とを接続する接続パターンのパターン形状を半導
体モジュール毎に異ならせることで、各半導体モジュー
ルのチップセレクタ用電極を容易に形成することができ
る。なお、電極は、半導体モジュールを単に積層して接
続することで形成できるので、その電極形成は容易とな
る。
と電極とを接続する接続パターンのパターン形状を半導
体モジュール毎に異ならせることで、各半導体モジュー
ルのチップセレクタ用電極を容易に形成することができ
る。なお、電極は、半導体モジュールを単に積層して接
続することで形成できるので、その電極形成は容易とな
る。
【００１８】
【実施例】以下、本発明の一実施例を図１〜図１９によ
り説明する。
り説明する。
【００１９】図１は４個のフィルムキャリア半導体モジ
ュール２８ａ〜２８ｄを積み重ね電気的に接続したマル
チチップ半導体装置の断面図である。
ュール２８ａ〜２８ｄを積み重ね電気的に接続したマル
チチップ半導体装置の断面図である。
【００２０】図２は、図１に示すマルチチップ半導体装
置をマザーボードに実装した状態での下から第１段目及
び第２段目のフィルムキャリア半導体モジュールの接続
部を拡大した断面図である。
置をマザーボードに実装した状態での下から第１段目及
び第２段目のフィルムキャリア半導体モジュールの接続
部を拡大した断面図である。
【００２１】図３は、図１に示すマルチチップ半導体装
置の下から２段目のフィルムキャリア半導体モジュール
２８ｂの平面図である。
置の下から２段目のフィルムキャリア半導体モジュール
２８ｂの平面図である。
【００２２】図４〜図６はマルチチップ半導体装置の有
するチップ選択端子部の詳細を示す斜視図で、図４は下
から第２段目、図５は下から第１段目のフィルムキャリ
ア半導体モジュール、図６はマザーボードである。図
４、図５では、各半導体モジュールの接続パターンのパ
ターン形状が異なっていることが分かる。これについて
は後述する。
するチップ選択端子部の詳細を示す斜視図で、図４は下
から第２段目、図５は下から第１段目のフィルムキャリ
ア半導体モジュール、図６はマザーボードである。図
４、図５では、各半導体モジュールの接続パターンのパ
ターン形状が異なっていることが分かる。これについて
は後述する。
【００２３】図７は、半導体チップを４個積み重ねたマ
ルチチップ半導体装置の各半導体チップの電気的接続状
態を示す回路ブロック図である。
ルチチップ半導体装置の各半導体チップの電気的接続状
態を示す回路ブロック図である。
【００２４】まず、図１〜図７におけるマルチチップ半
導体装置の構成を説明する。なお、各図において同一符
号は同一内容を示している。
導体装置の構成を説明する。なお、各図において同一符
号は同一内容を示している。
【００２５】図１及び図２において、半導体チップ２ａ
にはバンプ４ａが形成されており、バンプ４ａとフィル
ムキャリアテープ６ａはリード部の一部であるインナー
リード部１０ａで電気的に接続され、またリード部の一
部であるアウターリード部１２ａは半導体チップ２ａの
外側に張り出してスペーサ２０aと接続されている。
にはバンプ４ａが形成されており、バンプ４ａとフィル
ムキャリアテープ６ａはリード部の一部であるインナー
リード部１０ａで電気的に接続され、またリード部の一
部であるアウターリード部１２ａは半導体チップ２ａの
外側に張り出してスペーサ２０aと接続されている。
【００２６】スペーサ２０ａは、枠状に形成されており
（以下、枠状に形成したスペーサを枠状スペーサと呼
ぶ。）、フィルムキャリア半導体モジュール間を電気的
に接続するため、表面パターン２２ａ、裏面パターン２
４ａ、表面パターン２２ａと裏面パターン２４ａとを電
気的に接続するスルーホール２６ａが形成されている。
また、その表面パターン２２ａと前記アウターリード１
２ａは第１接続層１６ａによって電気的に接続されてい
る。これによって、半導体チップ２aから裏面パターン
２４aまでは、電気的に接続された状態となる。
（以下、枠状に形成したスペーサを枠状スペーサと呼
ぶ。）、フィルムキャリア半導体モジュール間を電気的
に接続するため、表面パターン２２ａ、裏面パターン２
４ａ、表面パターン２２ａと裏面パターン２４ａとを電
気的に接続するスルーホール２６ａが形成されている。
また、その表面パターン２２ａと前記アウターリード１
２ａは第１接続層１６ａによって電気的に接続されてい
る。これによって、半導体チップ２aから裏面パターン
２４aまでは、電気的に接続された状態となる。
【００２７】なお、半導体チップ２ａの上面及びインナ
リード部１０ａを含む半導体チップ２ａの側部には保護
コート樹脂１４ａがコートしてある。
リード部１０ａを含む半導体チップ２ａの側部には保護
コート樹脂１４ａがコートしてある。
【００２８】以上のような構成が、フィルムキャリア半
導体モジュール２８ａの基本構造となる。上記において
図１の最下段のフィルムキャリア半導体モジュール２８
ａの構成について説明したが、下から第２段目、第３段
目、第４段目もほぼ同様の構成である。以降各図におい
て最下段のフィルムキャリア半導体モジュールには前記
のように符号の後に「ａ」を、また第２段目には「ｂ」
を、第３段目には「ｃ」を、第４段目には「ｄ」をつけ
て表示する。
導体モジュール２８ａの基本構造となる。上記において
図１の最下段のフィルムキャリア半導体モジュール２８
ａの構成について説明したが、下から第２段目、第３段
目、第４段目もほぼ同様の構成である。以降各図におい
て最下段のフィルムキャリア半導体モジュールには前記
のように符号の後に「ａ」を、また第２段目には「ｂ」
を、第３段目には「ｃ」を、第４段目には「ｄ」をつけ
て表示する。
【００２９】このフィルムキャリア半導体モジュール間
については、第１段目のフィルムキャリア半導体モジュ
ール２８ａの表面パターン２２aと第２段目のフィルム
キャリア半導体モジュール２８ｂの裏面パターン２４b
とを第２接続層１８ｂを介して電気的に接続する。その
他のフィルムキャリア半導体モジュール間も同様に接続
する。また、マザーボード３０の上面に形成された配線
パターン３２とは、最下段フィルムキャリア半導体モジ
ュール２８ａの裏面パターン２４aとは第３接続層３４
を介して電気的に接続する。
については、第１段目のフィルムキャリア半導体モジュ
ール２８ａの表面パターン２２aと第２段目のフィルム
キャリア半導体モジュール２８ｂの裏面パターン２４b
とを第２接続層１８ｂを介して電気的に接続する。その
他のフィルムキャリア半導体モジュール間も同様に接続
する。また、マザーボード３０の上面に形成された配線
パターン３２とは、最下段フィルムキャリア半導体モジ
ュール２８ａの裏面パターン２４aとは第３接続層３４
を介して電気的に接続する。
【００３０】このように複数のフィルムキャリア半導体
モジュールを積層したマルチチップ半導体装置において
は、マザーボードからの信号の供給を受ける、例えば、
スペーサ２０a〜dの有する裏面パターン２４a〜d、スル
ーホール２６a〜d、表面パターン２２a〜dと、スペーサ
間を接続する第１の接続層１６a〜d、第２の接続層１８
a〜d等が、マルチチップ半導体装置の電極となる。
モジュールを積層したマルチチップ半導体装置において
は、マザーボードからの信号の供給を受ける、例えば、
スペーサ２０a〜dの有する裏面パターン２４a〜d、スル
ーホール２６a〜d、表面パターン２２a〜dと、スペーサ
間を接続する第１の接続層１６a〜d、第２の接続層１８
a〜d等が、マルチチップ半導体装置の電極となる。
【００３１】また、この電極と半導体チップとを接続す
る、例えば、バンプ４a〜d、インナーリード１０a〜d、
アウターリード１２a〜d、表面パターン２２a〜d等がマ
ルチチップ半導体装置を構成するフィルムキャリア半導
体モジュールの接続パターンとなる。
る、例えば、バンプ４a〜d、インナーリード１０a〜d、
アウターリード１２a〜d、表面パターン２２a〜d等がマ
ルチチップ半導体装置を構成するフィルムキャリア半導
体モジュールの接続パターンとなる。
【００３２】すなわち、フィルムキャリア半導体モジュ
ール間を電気的に接続し、マザーボード３０等の配線パ
ターン３２と電気的に接続するものが電極となり、この
電極と接続した半導体チップまでの配線が接続パターン
となる。
ール間を電気的に接続し、マザーボード３０等の配線パ
ターン３２と電気的に接続するものが電極となり、この
電極と接続した半導体チップまでの配線が接続パターン
となる。
【００３３】次に、フィルムキャリア半導体モジュール
の有する配線等の詳細を図３等を用いて更に説明する
と、図３において、前述のアウターリード部１２aとイ
ンナーリード部１０a を含む複数本のリード部は、１本
のチップ選択リード線４０ｂと、それ以外の複数本の共
通リード線４２ｂとに区分けすることができ、それぞれ
半導体チップ２aと枠状スペーサ２０aに形成された表面
パターンとを接続している。このチップ選択リード線４
０は、マザーボードから送られる読み込み・書き込み動
作を許可する信号を半導体チップ２aに供給するもので
ある。そのためチップ選択リード線４０は、前述の電極
のうちで各フィルムキャリア半導体モジュールに固有と
なるチップセレクタ用電極と接続している。
の有する配線等の詳細を図３等を用いて更に説明する
と、図３において、前述のアウターリード部１２aとイ
ンナーリード部１０a を含む複数本のリード部は、１本
のチップ選択リード線４０ｂと、それ以外の複数本の共
通リード線４２ｂとに区分けすることができ、それぞれ
半導体チップ２aと枠状スペーサ２０aに形成された表面
パターンとを接続している。このチップ選択リード線４
０は、マザーボードから送られる読み込み・書き込み動
作を許可する信号を半導体チップ２aに供給するもので
ある。そのためチップ選択リード線４０は、前述の電極
のうちで各フィルムキャリア半導体モジュールに固有と
なるチップセレクタ用電極と接続している。
【００３４】次に、各フィルムキャリア半導体モジュー
ルに固有となるような、チップセレクタ用電極と、該チ
ップセレクタ用電極と半導体チップとを接続する接続パ
ターンとの一例を図４〜図６を用いて説明する。
ルに固有となるような、チップセレクタ用電極と、該チ
ップセレクタ用電極と半導体チップとを接続する接続パ
ターンとの一例を図４〜図６を用いて説明する。
【００３５】図４から分かるように、共通リード線４２
bは、表面パターンである共通端子パターン４６ｂと接
続している。また、チップ選択リード線４０ｂは、チッ
プ選択端子パターン４４ｂ、チップ選択専用パターン５
０ｂ、チップ選択端子パターン４４ｂとチップ選択専用
パターン５０ｂとを接続するパターン４８ｂとからなる
表面パターンと接続している。この場合、共通端子パタ
ーン４６bと、裏面パターン５２bとは、スルーホール５
８bを介して電気的に接続され、同様に、チップ選択専
用パターン５０bと裏面パターン５６bとはスルーホール
６０bを介して電気的に接続されている。また、チップ
選択端子パターン４４bと裏面パターン５４bとの間には
スルーホールは形成されていない。
bは、表面パターンである共通端子パターン４６ｂと接
続している。また、チップ選択リード線４０ｂは、チッ
プ選択端子パターン４４ｂ、チップ選択専用パターン５
０ｂ、チップ選択端子パターン４４ｂとチップ選択専用
パターン５０ｂとを接続するパターン４８ｂとからなる
表面パターンと接続している。この場合、共通端子パタ
ーン４６bと、裏面パターン５２bとは、スルーホール５
８bを介して電気的に接続され、同様に、チップ選択専
用パターン５０bと裏面パターン５６bとはスルーホール
６０bを介して電気的に接続されている。また、チップ
選択端子パターン４４bと裏面パターン５４bとの間には
スルーホールは形成されていない。
【００３６】これに対して、図５は、チップ選択端子パ
ターン４４ａと裏面パターン５４ａとがスルーホール６
２ａによって電気的に接続した点、チップ選択端子４４
ａとチップ選択専用パターン５０ａとが電気的に絶縁し
た点を除き、その他は図４と同じ構成となっている。
ターン４４ａと裏面パターン５４ａとがスルーホール６
２ａによって電気的に接続した点、チップ選択端子４４
ａとチップ選択専用パターン５０ａとが電気的に絶縁し
た点を除き、その他は図４と同じ構成となっている。
【００３７】図６は、マザーボードの配線パターンを示
したものであり、図においてマザーボード３０の上面に
はチップ選択端子パターン６４、チップ選択専用パター
ン６６、共通端子パターン６８が形成されており、それ
ぞれの端子パターンにはライン７０、７２、７４がつな
がっている。
したものであり、図においてマザーボード３０の上面に
はチップ選択端子パターン６４、チップ選択専用パター
ン６６、共通端子パターン６８が形成されており、それ
ぞれの端子パターンにはライン７０、７２、７４がつな
がっている。
【００３８】マルチチップ半導体装置では、図６に示す
マザーボード上に、図５に示すフィルムキャリア半導体
モジュール、図４に示すフィルムキャリア半導体モジュ
ールを順に積層して構成する。従って、マザーボード上
のチップ選択端子パターン６４、これと接続するフィル
ムキャリア半導体モジュールの裏面パターン５４a、ス
ルーホール６２a、チップ選択端子パターン４４aが、チ
ップ選択リード線４０aと接続する半導体チップ２a固有
のチップセレクタ電極となる。また、チップ選択端子パ
ターン４４a、チップ選択リード線４０aが、チップセレ
クタ電極と半導体チップ２aとを電気的に接続する接続
パターンとなる。
マザーボード上に、図５に示すフィルムキャリア半導体
モジュール、図４に示すフィルムキャリア半導体モジュ
ールを順に積層して構成する。従って、マザーボード上
のチップ選択端子パターン６４、これと接続するフィル
ムキャリア半導体モジュールの裏面パターン５４a、ス
ルーホール６２a、チップ選択端子パターン４４aが、チ
ップ選択リード線４０aと接続する半導体チップ２a固有
のチップセレクタ電極となる。また、チップ選択端子パ
ターン４４a、チップ選択リード線４０aが、チップセレ
クタ電極と半導体チップ２aとを電気的に接続する接続
パターンとなる。
【００３９】同様に、マザーボード上のチップ選択端子
パターン６６、これと接続する裏面パターン５６a、ス
ルーホール６０a、チップ選択専用パターン５０a、これ
と接続する裏面パターン５６b、スルーホール６０b、チ
ップ選択専用パターン５０bが、チップ選択リード線４
０bと接続する半導体チップ２b固有のチップセレクタ電
極となる。また、チップ選択端子パターン４４b、チッ
プ選択リード線４０bが、チップセレクタ電極と半導体
チップ２bとを電気的に接続する接続パターンとなる。
パターン６６、これと接続する裏面パターン５６a、ス
ルーホール６０a、チップ選択専用パターン５０a、これ
と接続する裏面パターン５６b、スルーホール６０b、チ
ップ選択専用パターン５０bが、チップ選択リード線４
０bと接続する半導体チップ２b固有のチップセレクタ電
極となる。また、チップ選択端子パターン４４b、チッ
プ選択リード線４０bが、チップセレクタ電極と半導体
チップ２bとを電気的に接続する接続パターンとなる。
【００４０】また、マザーボード上の共通端子パターン
６６、これと接続する裏面パターン５２a、スルーホー
ル５８a、共通端子パターン４６a、これと接続する裏面
パターン５２b、スルーホール５８b、共通端子パターン
４６bが、それぞれの接続パターンである共通リード線
４２a、bを介して半導体チップ２a、bに電気的に接続
し、各フィルムキャリア半導体モジュールに共通な電極
となる。
６６、これと接続する裏面パターン５２a、スルーホー
ル５８a、共通端子パターン４６a、これと接続する裏面
パターン５２b、スルーホール５８b、共通端子パターン
４６bが、それぞれの接続パターンである共通リード線
４２a、bを介して半導体チップ２a、bに電気的に接続
し、各フィルムキャリア半導体モジュールに共通な電極
となる。
【００４１】このように、それぞれのチップセレクタ電
極と接続する接続パターンのパターン形状を異ならせる
ことにより、そのパターン形状の異なる接続パターンと
接続するチップセレクタ電極を各半導体モジュールに固
有なものとして形成することができる。
極と接続する接続パターンのパターン形状を異ならせる
ことにより、そのパターン形状の異なる接続パターンと
接続するチップセレクタ電極を各半導体モジュールに固
有なものとして形成することができる。
【００４２】また、フィルムキャリア半導体モジュール
を積層することで電極を形成するので、その電極は容易
に形成することができる。
を積層することで電極を形成するので、その電極は容易
に形成することができる。
【００４３】すなわち、それぞれのチップセレクタ電極
と接続する接続パターンのパターン形状を異ならせるこ
とにより、電極の形成が容易な上、チップセレクタ電極
を各半導体モジュールに固有なものとして形成すること
ができる。
と接続する接続パターンのパターン形状を異ならせるこ
とにより、電極の形成が容易な上、チップセレクタ電極
を各半導体モジュールに固有なものとして形成すること
ができる。
【００４４】このようにマルチチップ半導体装置を構成
すれば、その電気的接続状態を示す回路ブロック図は図
７のようになる。
すれば、その電気的接続状態を示す回路ブロック図は図
７のようになる。
【００４５】ここで、マルチチップ半導体装置における
半導体メモリチップへの情報の記憶（データ入力）及び
記憶されている情報の読み出し（データ出力）法につい
て説明する。
半導体メモリチップへの情報の記憶（データ入力）及び
記憶されている情報の読み出し（データ出力）法につい
て説明する。
【００４６】図において半導体チップ２ａ、２ｂ、２
ｃ、２ｄにはアドレス端子８０、データ入出力端子８
２、ライトイネーブル端子８４、アウトイネーブル端子
８６、電源端子８８、グランド端子９０、チップ選択端
子９２ａ、９２ｂ、９２ｃ、９２ｄが電気的につながっ
ている。これらの端子のうち、チップ選択端子９２ａ〜
９２ｄはそれぞれの半導体チップ２ａ〜２ｄに独立して
接続されているが、その他の端子は半導体チップ２ａ〜
２ｄに共通に接続されている。
ｃ、２ｄにはアドレス端子８０、データ入出力端子８
２、ライトイネーブル端子８４、アウトイネーブル端子
８６、電源端子８８、グランド端子９０、チップ選択端
子９２ａ、９２ｂ、９２ｃ、９２ｄが電気的につながっ
ている。これらの端子のうち、チップ選択端子９２ａ〜
９２ｄはそれぞれの半導体チップ２ａ〜２ｄに独立して
接続されているが、その他の端子は半導体チップ２ａ〜
２ｄに共通に接続されている。
【００４７】情報の入出力は、チップ内に設定された番
地単位で行われる。ある番地への情報の書き込みは、番
地を指定するアドレス信号、書き込みを許可するライト
イネーブル信号、記憶するデータを含むデータ信号が必
要である。ところが、情報量が多くなり１個のチップで
は情報を収容しきれなくなると、複数個のチップを使う
必要が生ずる。図７はチップ４個についての一例を示す
もので、例えば１チップに１００個の番地が設定できる
とすれば、各チップ共０〜９９番地を設定しておく。こ
のようにして今、半導体チップ２ａの９９番地へあるデ
ータを書き込む動作を例にとれば、アドレス端子８８に
は「９９番地」を示す信号を、データ入出力端子８２に
は書き込むためのデータ信号を、ライトイネーブル端子
８４に書き込み許可信号を印加し、同時に半導体チップ
２ａにつながるチップ選択端子９２aにチップ選択用の
信号を送ることにより、アドレス信号、データ信号、ラ
イトイネーブル信号は４個の半導体チップ２ａ〜２ｄの
うち半導体チップ２ａのみ有効となり、他の半導体チッ
プ２ｂ〜２ｄには作用しない。すなわち、半導体チップ
２aの９９番地には必要なデータが書き込まれるが、他
の３個の非選択半導体チップの９９番地は変化ないこと
になる。
地単位で行われる。ある番地への情報の書き込みは、番
地を指定するアドレス信号、書き込みを許可するライト
イネーブル信号、記憶するデータを含むデータ信号が必
要である。ところが、情報量が多くなり１個のチップで
は情報を収容しきれなくなると、複数個のチップを使う
必要が生ずる。図７はチップ４個についての一例を示す
もので、例えば１チップに１００個の番地が設定できる
とすれば、各チップ共０〜９９番地を設定しておく。こ
のようにして今、半導体チップ２ａの９９番地へあるデ
ータを書き込む動作を例にとれば、アドレス端子８８に
は「９９番地」を示す信号を、データ入出力端子８２に
は書き込むためのデータ信号を、ライトイネーブル端子
８４に書き込み許可信号を印加し、同時に半導体チップ
２ａにつながるチップ選択端子９２aにチップ選択用の
信号を送ることにより、アドレス信号、データ信号、ラ
イトイネーブル信号は４個の半導体チップ２ａ〜２ｄの
うち半導体チップ２ａのみ有効となり、他の半導体チッ
プ２ｂ〜２ｄには作用しない。すなわち、半導体チップ
２aの９９番地には必要なデータが書き込まれるが、他
の３個の非選択半導体チップの９９番地は変化ないこと
になる。
【００４８】同様に、データの読み出しについては、読
み出し許可信号用のアウトイネーブル信号が作用して、
その他は書き込みと同じ接続状態でデータ入出力端子８
２に半導体チップ２ａの９９番地に記憶されているデー
タが出力されることになる。
み出し許可信号用のアウトイネーブル信号が作用して、
その他は書き込みと同じ接続状態でデータ入出力端子８
２に半導体チップ２ａの９９番地に記憶されているデー
タが出力されることになる。
【００４９】なお、図７において、アドレス端子８０及
びデータ入出力端子８２は一本のラインで示してある
が、実際の配線では複数本で構成されている。これに対
しライトイネーブル端子８４、アウトイネーブル端子８
６、電源端子８８、グランド端子９０及びチップ選択端
子９２ａ〜９２ｄは実際の配線ではそれぞれ各１本の場
合が多い。
びデータ入出力端子８２は一本のラインで示してある
が、実際の配線では複数本で構成されている。これに対
しライトイネーブル端子８４、アウトイネーブル端子８
６、電源端子８８、グランド端子９０及びチップ選択端
子９２ａ〜９２ｄは実際の配線ではそれぞれ各１本の場
合が多い。
【００５０】次に本発明になるマルチチップ半導体装置
の動作を説明する。
の動作を説明する。
【００５１】図１〜図２において半導体チップ２ａは内
部に記憶素子を集積化したメモリ用半導体チップであ
り、マザーボード３０から供給される信号に応じてデー
タの書き込み及び読み出しを行うものである。
部に記憶素子を集積化したメモリ用半導体チップであ
り、マザーボード３０から供給される信号に応じてデー
タの書き込み及び読み出しを行うものである。
【００５２】データの書き込み及び読み出し時の電気信
号の流れは、まずマザーボード３０の配線パターン３２
に外部から信号が供給され、第３接続層３４、スペーサ
２０ａの裏面パターン２４ａ、スルーホール２６ａ、表
面パターン２２ａ、第１接続層１６ａを経てフィルムキ
ャリア６ａのアウターリード部１２ａ、インナリード部
１０ａ、バンプ４ａを通って第１段目の半導体チップ２
a内の素子に供給される。同様に第２段目の半導体チッ
プ２ｂ及び第３段目、第４段目の半導体チップ２ｃ、２
ｄにも同時に信号が供給される。
号の流れは、まずマザーボード３０の配線パターン３２
に外部から信号が供給され、第３接続層３４、スペーサ
２０ａの裏面パターン２４ａ、スルーホール２６ａ、表
面パターン２２ａ、第１接続層１６ａを経てフィルムキ
ャリア６ａのアウターリード部１２ａ、インナリード部
１０ａ、バンプ４ａを通って第１段目の半導体チップ２
a内の素子に供給される。同様に第２段目の半導体チッ
プ２ｂ及び第３段目、第４段目の半導体チップ２ｃ、２
ｄにも同時に信号が供給される。
【００５３】ここで、図４に示す、チップ選択リード線
４０ｂは図７に示すチップ選択端子９２ａに相当し、各
半導体チップに独立に接続されるが、それ以外の複数本
の共通リード線４２ｂは同じく図７のアドレス端子８
０、データ入出力端子８２、ライトイネーブル端子８
４、アウトイネーブル端子８６、電源端子８８、グラン
ド端子９０に相当しており、各端子に共通して接続され
ている。
４０ｂは図７に示すチップ選択端子９２ａに相当し、各
半導体チップに独立に接続されるが、それ以外の複数本
の共通リード線４２ｂは同じく図７のアドレス端子８
０、データ入出力端子８２、ライトイネーブル端子８
４、アウトイネーブル端子８６、電源端子８８、グラン
ド端子９０に相当しており、各端子に共通して接続され
ている。
【００５４】すなわち、図４〜図６に示すように、共通
端子に供給される信号はマザーボード３０の共通端子パ
ターン６８を経てスペーサ２０ａの裏面パターン５２
ａ、スルーホール５８ａ、表面パターン４６ａ、共通リ
ード線４２ａを経て第１段目の半導体チップ２ａに供給
され、さらに第２段目のスペーサ２０ｂの裏面パターン
５２ｂから共通リード線４２に供給されて、前述したよ
うに各チップに同時に供給される。
端子に供給される信号はマザーボード３０の共通端子パ
ターン６８を経てスペーサ２０ａの裏面パターン５２
ａ、スルーホール５８ａ、表面パターン４６ａ、共通リ
ード線４２ａを経て第１段目の半導体チップ２ａに供給
され、さらに第２段目のスペーサ２０ｂの裏面パターン
５２ｂから共通リード線４２に供給されて、前述したよ
うに各チップに同時に供給される。
【００５５】これに対してチップ選択端子パターン６４
に供給されるチップ選択信号は、スペーサ２０ａの裏面
パターン５４ａ、スルーホール６２ａ、表面パターン４
４ａ、チップ選択リード線４０ａを経て第１段目の半導
体チップ２ａに供給されるが、スペーサ２０ｂの裏面パ
ターン５４ｂと表面パターン４４ｂは電気的に接続され
ていないため、第２段目の半導体チップ２bには供給さ
れない。
に供給されるチップ選択信号は、スペーサ２０ａの裏面
パターン５４ａ、スルーホール６２ａ、表面パターン４
４ａ、チップ選択リード線４０ａを経て第１段目の半導
体チップ２ａに供給されるが、スペーサ２０ｂの裏面パ
ターン５４ｂと表面パターン４４ｂは電気的に接続され
ていないため、第２段目の半導体チップ２bには供給さ
れない。
【００５６】同様にマザーボード３０のチップ選択端子
パターン６６に供給されるチップ選択用信号は第１段目
の半導体チップ２ａには供給されず、第２段目の半導体
チップ２bのみに選択的に供給することができる。な
お、第２段目以上のチップについても各段のスペーサに
同様の回路パターンを設けることによって、独立してチ
ップ選択が行える。
パターン６６に供給されるチップ選択用信号は第１段目
の半導体チップ２ａには供給されず、第２段目の半導体
チップ２bのみに選択的に供給することができる。な
お、第２段目以上のチップについても各段のスペーサに
同様の回路パターンを設けることによって、独立してチ
ップ選択が行える。
【００５７】これにより、チップセレクタ用電極を用い
て所望の半導体チップを動作させることができ、積層し
たフィルムキャリア半導体モジュールに対して誤動作な
くデータの書き込み・読み出しを実現することができ
る。
て所望の半導体チップを動作させることができ、積層し
たフィルムキャリア半導体モジュールに対して誤動作な
くデータの書き込み・読み出しを実現することができ
る。
【００５８】次に、他のチップセレクタ用電極の一例を
図１１〜図１３に示す。
図１１〜図１３に示す。
【００５９】図１１〜図１３は図４〜図６と同じ位置を
示したもので、同一符号は同一内容を示している。ただ
し、共通端子パターンについては省略している。
示したもので、同一符号は同一内容を示している。ただ
し、共通端子パターンについては省略している。
【００６０】この特徴は、チップセレクタ用電極と半導
体チップとを接続する接続パターンのパターン形状を半
導体チップ上で異ならせて形成した点であり、また、ス
ペーサ２０ｂに形成される表裏パターン及び表裏パター
ンを接続するスルーホール導通パターンをスペーサ２０
ａと同じ構造で形成した点である。
体チップとを接続する接続パターンのパターン形状を半
導体チップ上で異ならせて形成した点であり、また、ス
ペーサ２０ｂに形成される表裏パターン及び表裏パター
ンを接続するスルーホール導通パターンをスペーサ２０
ａと同じ構造で形成した点である。
【００６１】このように、フィルムキャリアのアウター
リード形状を４０ａと４０ｂとに示すように異なる配置
にすることによって、それぞれのチップセレクタ電極を
介して該当する半導体チップを独立に選択できる構造と
なっている。図１０にて説明するアウターリード線折り
曲げ方式はこの構造を適用することにより、容易に目的
を達成することができる。
リード形状を４０ａと４０ｂとに示すように異なる配置
にすることによって、それぞれのチップセレクタ電極を
介して該当する半導体チップを独立に選択できる構造と
なっている。図１０にて説明するアウターリード線折り
曲げ方式はこの構造を適用することにより、容易に目的
を達成することができる。
【００６２】さらに他のチップセレクタ用電極の一例を
図１４〜図１６に示す。
図１４〜図１６に示す。
【００６３】これも、チップセレクタ用電極と半導体チ
ップとを接続する接続パターンのパターン形状を半導体
チップ上で異ならせて形成しているが、スペーサ２０ａ
と２０ｂとを同じ構造とし、フィルムキャリアのアウタ
ーリード４０ａ、４０ａ’、４０ｂ、４０ｂ’も同じ構
造とした点が異なる。
ップとを接続する接続パターンのパターン形状を半導体
チップ上で異ならせて形成しているが、スペーサ２０ａ
と２０ｂとを同じ構造とし、フィルムキャリアのアウタ
ーリード４０ａ、４０ａ’、４０ｂ、４０ｂ’も同じ構
造とした点が異なる。
【００６４】すなわち、図１４及び図１５ではチップ選
択パッド１０２ｂ、１０２ａ、パッド接続ライン１０４
ｂ、１０４ａ及びチップ選択予備パッド１０６ｂ、１０
８ｂ、１０６ａ、１０８ａを形成し、第１段目の半導体
チップ２ａではチップ選択パッド１０２ａとチップ選択
予備パッド１０６ａとをパッド接続ライン１０４ａによ
り接続し、チップ選択予備パッド１０８ａはチップ選択
パッド１０２ａと絶縁している。また、第２段目の半導
体チップ２ｂではチップ選択パッド１０２ｂとチップ選
択予備パッド１０８ｂとを接続し、チップ選択予備パッ
ド１０６ｂとは絶縁している。
択パッド１０２ｂ、１０２ａ、パッド接続ライン１０４
ｂ、１０４ａ及びチップ選択予備パッド１０６ｂ、１０
８ｂ、１０６ａ、１０８ａを形成し、第１段目の半導体
チップ２ａではチップ選択パッド１０２ａとチップ選択
予備パッド１０６ａとをパッド接続ライン１０４ａによ
り接続し、チップ選択予備パッド１０８ａはチップ選択
パッド１０２ａと絶縁している。また、第２段目の半導
体チップ２ｂではチップ選択パッド１０２ｂとチップ選
択予備パッド１０８ｂとを接続し、チップ選択予備パッ
ド１０６ｂとは絶縁している。
【００６５】このような構成によってもマザーボード３
０のチップ選択端子６４に信号が印加された時は半導体
チップ２ａが独立に選択でき、チップ選択端子６６への
信号印加に対しては半導体チップ２ｂが独立に選択でき
る。
０のチップ選択端子６４に信号が印加された時は半導体
チップ２ａが独立に選択でき、チップ選択端子６６への
信号印加に対しては半導体チップ２ｂが独立に選択でき
る。
【００６６】次にその他のスペーサ形状の一例を図８、
図９に示す。
図９に示す。
【００６７】これまでは、図３に示すように外形が矩形
のスペーサについて説明したが、図８に示すようなフィ
ルムキャリアのリード線配置の２面のみにスペーサを有
する構造も可能である。
のスペーサについて説明したが、図８に示すようなフィ
ルムキャリアのリード線配置の２面のみにスペーサを有
する構造も可能である。
【００６８】すなわち、図８に示すように対向して配置
した第一、第二のスペーサ２０b1、２０b2を有する構造
によっても、フィルムキャリアテープ半導体モジュール
を積層することができる。
した第一、第二のスペーサ２０b1、２０b2を有する構造
によっても、フィルムキャリアテープ半導体モジュール
を積層することができる。
【００６９】また、図１おいて第１段目から第４段目ま
での枠状スペーサを半導体チップの表裏両面位置にスペ
ーサ部材を有しない構造として、全て同じ形状にしてい
るが、第１段目のスペーサを図９に示すように半導体チ
ップ２ａの下面にもスペーサ部材９６ａを介在させたス
ペーサ６４ａとし、そのスペーサ部材のマザーボードと
接続する任意の面に任意形状の配線パターン９８ａを形
成した構造とすることもできる。すなわち、マザーボー
ドの標準化された接続パターンと合致するパターン配置
を任意に形成できる構造である。
での枠状スペーサを半導体チップの表裏両面位置にスペ
ーサ部材を有しない構造として、全て同じ形状にしてい
るが、第１段目のスペーサを図９に示すように半導体チ
ップ２ａの下面にもスペーサ部材９６ａを介在させたス
ペーサ６４ａとし、そのスペーサ部材のマザーボードと
接続する任意の面に任意形状の配線パターン９８ａを形
成した構造とすることもできる。すなわち、マザーボー
ドの標準化された接続パターンと合致するパターン配置
を任意に形成できる構造である。
【００７０】次に、スペーサに形成する他の表裏パター
ンの一例を図１０に示す。
ンの一例を図１０に示す。
【００７１】これまでは、スペーサに表裏パターンを形
成し、スルーホールによってこの表裏パターンを電気的
に接続する構造について説明したが、表裏パターンの導
通を図る接続用パターンとしては、フィルムキャリアの
アウターリードをスペーサ表面、側面を経由して裏面に
折り曲げた構造あるいは、折り曲げた表裏導通リード線
を用いた構造であっても良い。図１０にこの一例として
アウターリードを折り曲げて形成した接続用パターンを
示す。この場合、これまでの表面パターン、裏面パター
ン、スルーホールは不要となる。
成し、スルーホールによってこの表裏パターンを電気的
に接続する構造について説明したが、表裏パターンの導
通を図る接続用パターンとしては、フィルムキャリアの
アウターリードをスペーサ表面、側面を経由して裏面に
折り曲げた構造あるいは、折り曲げた表裏導通リード線
を用いた構造であっても良い。図１０にこの一例として
アウターリードを折り曲げて形成した接続用パターンを
示す。この場合、これまでの表面パターン、裏面パター
ン、スルーホールは不要となる。
【００７２】図１０は、フィルムキャリア半導体モジュ
ールのスペーサとアウターリードの接合部を示す断面図
で、スペーサ２０ａには表面パターン１００ａ、裏面パ
ターン２４ａが形成されている。折り曲げられたアウタ
ーリード１２ａの先端と裏面パターン２４ａは下面接続
層１０４ａによって固定される。
ールのスペーサとアウターリードの接合部を示す断面図
で、スペーサ２０ａには表面パターン１００ａ、裏面パ
ターン２４ａが形成されている。折り曲げられたアウタ
ーリード１２ａの先端と裏面パターン２４ａは下面接続
層１０４ａによって固定される。
【００７３】以上の構造において、アウターリード１２
ａをスペーサ２０ａの上面を通り、折り曲げによってス
ペーサ２０ａの側面、さらに下面に伸延させて、裏面パ
ターン２４ａに接合しスペーサの表裏導通をはかってい
る。
ａをスペーサ２０ａの上面を通り、折り曲げによってス
ペーサ２０ａの側面、さらに下面に伸延させて、裏面パ
ターン２４ａに接合しスペーサの表裏導通をはかってい
る。
【００７４】さらに他のスペーサ形状の一例を図１７に
示す。
示す。
【００７５】図１７は、半導体チップ２とバンプ４を介
して接続したリード部が、スペーサ１１０に形成された
スルーホールを電気的に接続するように伸延したもので
ある。すなわち、表面パターンを形成しない例である。
して接続したリード部が、スペーサ１１０に形成された
スルーホールを電気的に接続するように伸延したもので
ある。すなわち、表面パターンを形成しない例である。
【００７６】このリード付スペーサ１１０の形成には基
材の片面にのみパターン用導電材の固着された基板に半
導体チップ２がはまり込む孔を打ち抜いた後、他面にリ
ードパターン形成用の導電材を前記孔部分を含めて貼り
付け、この後は印刷配線板の製造プロセスを使って図１
７に示すような基材の一端にリードパターンを張り出さ
せたリード付スペーサ１１０を形成する。
材の片面にのみパターン用導電材の固着された基板に半
導体チップ２がはまり込む孔を打ち抜いた後、他面にリ
ードパターン形成用の導電材を前記孔部分を含めて貼り
付け、この後は印刷配線板の製造プロセスを使って図１
７に示すような基材の一端にリードパターンを張り出さ
せたリード付スペーサ１１０を形成する。
【００７７】リード付スペーサ１１０と半導体チップ２
の接合は金−金、金−すず等の既に知られているインナ
リードボンディングの方法を用いる。本リード付スペー
サを用いたフィルムキャリア半導体モジュールの積み重
ねにおいては、図２に示す第１接続部１６ａが不要であ
り、組み立て工程上非常に有利となる。
の接合は金−金、金−すず等の既に知られているインナ
リードボンディングの方法を用いる。本リード付スペー
サを用いたフィルムキャリア半導体モジュールの積み重
ねにおいては、図２に示す第１接続部１６ａが不要であ
り、組み立て工程上非常に有利となる。
【００７８】なお、前記スペーサにマザーボードと同質
の材料を用いることによって、マザーボードへの実装後
の接続信頼性を大巾に向上させることができる。
の材料を用いることによって、マザーボードへの実装後
の接続信頼性を大巾に向上させることができる。
【００７９】次に本マルチチップ半導体装置の製造方法
の一実施例について説明する。
の一実施例について説明する。
【００８０】製造工程の概略を図１８に示す。図１、図
２及び図１８において、まず、パターニングしたフィル
ムキャリアテープのインナリード１０ａと半導体チップ
２ａの表面に形成したバンプ４ａを位置合わせし、イン
ナリード部のボンディングを行なう。このボンディング
法は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）のインナリードボンディングとして一般的に
知られている方法である。次いでボンディング面とチッ
プ選択端子表面及び側面に保護コートを施す。この時点
で半導体チップ２ａ及びボンディング部の検査を行い良
否の区分けを行う。
２及び図１８において、まず、パターニングしたフィル
ムキャリアテープのインナリード１０ａと半導体チップ
２ａの表面に形成したバンプ４ａを位置合わせし、イン
ナリード部のボンディングを行なう。このボンディング
法は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）のインナリードボンディングとして一般的に
知られている方法である。次いでボンディング面とチッ
プ選択端子表面及び側面に保護コートを施す。この時点
で半導体チップ２ａ及びボンディング部の検査を行い良
否の区分けを行う。
【００８１】次いでフィルムキャリアテープからフィル
ムキャリアモジュール６ａを切り出す。これと並行して
複数個のスペーサを同時形成したプリント配線板から１
個のスペーサを外形切断して取り出し、前記フィルムキ
ャリアモジュール６ａと位置合わせを行って、第１接続
を行い、第１接続層１６を形成する。これで、図１に示
すフィルムキャリア半導体モジュールの単体ができる。
ムキャリアモジュール６ａを切り出す。これと並行して
複数個のスペーサを同時形成したプリント配線板から１
個のスペーサを外形切断して取り出し、前記フィルムキ
ャリアモジュール６ａと位置合わせを行って、第１接続
を行い、第１接続層１６を形成する。これで、図１に示
すフィルムキャリア半導体モジュールの単体ができる。
【００８２】次いでフィルムキャリア半導体モジュール
４個を位置合わせ治具に設置した後、各フィルムキャリ
ア半導体モジュールの裏面パターン２４とアウターリー
ド１２を接触させて端子部のみを溶融はんだ槽に浸積し
て、第２接続を行う。この後、マザーボードへの接続部
を残して樹脂コートを行う。
４個を位置合わせ治具に設置した後、各フィルムキャリ
ア半導体モジュールの裏面パターン２４とアウターリー
ド１２を接触させて端子部のみを溶融はんだ槽に浸積し
て、第２接続を行う。この後、マザーボードへの接続部
を残して樹脂コートを行う。
【００８３】この工程図において、外形切断前のフィル
ムキャリアテープに外形切断したスペーサを第１接続し
た後、フィルムキャリアテープを切断する方法、さらに
外形切断前のスペーサプリント配線板に外形切断したフ
ィルムキャリアモジュールを第１接続する方法も可能で
ある。
ムキャリアテープに外形切断したスペーサを第１接続し
た後、フィルムキャリアテープを切断する方法、さらに
外形切断前のスペーサプリント配線板に外形切断したフ
ィルムキャリアモジュールを第１接続する方法も可能で
ある。
【００８４】また、本実施例における第１接続は、スル
ーホールの端子部に予め付着させておいたＳｎ−Ｐｂ系
はんだを用いたはんだを熱圧着ヘッドで加熱溶融してボ
ンディングするはんだリフロー法を採用したが、Ａｕ−
Ａｕ熱圧着 Ａｕ−Ｓｎボンディング、導電ペーストを
用いた接続法等ももちろん適用できる。
ーホールの端子部に予め付着させておいたＳｎ−Ｐｂ系
はんだを用いたはんだを熱圧着ヘッドで加熱溶融してボ
ンディングするはんだリフロー法を採用したが、Ａｕ−
Ａｕ熱圧着 Ａｕ−Ｓｎボンディング、導電ペーストを
用いた接続法等ももちろん適用できる。
【００８５】マルチチップ半導体装置の製造方法の第２
の実施例について、図１９で説明する。
の実施例について、図１９で説明する。
【００８６】図１９は製造工程の概略を示すもので、特
に図１７に示すリード付スペーサを用いたマルチチップ
半導体装置の製造方法について示している。
に図１７に示すリード付スペーサを用いたマルチチップ
半導体装置の製造方法について示している。
【００８７】まず、パターニングしたリード付スペーサ
のインナリードと半導体チップのバンプを接続する。こ
の状態が、図１７に示す構造である。次にチップ表面の
保護コート及びボンディング部を含めたチップ全体の検
査を行い良否の区分けを行って、良品のみ外形切断を行
う。この後は前記図１８の説明と同じ方法によって積み
重ね、位置合わせ、第２接続、性能検査、樹脂コートを
行ってマルチチップ半導体装置が完成する。
のインナリードと半導体チップのバンプを接続する。こ
の状態が、図１７に示す構造である。次にチップ表面の
保護コート及びボンディング部を含めたチップ全体の検
査を行い良否の区分けを行って、良品のみ外形切断を行
う。この後は前記図１８の説明と同じ方法によって積み
重ね、位置合わせ、第２接続、性能検査、樹脂コートを
行ってマルチチップ半導体装置が完成する。
【００８８】
【発明の効果】以上述べた如く本発明によれば、従来パ
ッケージと同じ実装面積に対し複数倍のメモリ容量を有
するパッケージ構造を得ることができる。更に、複数個
のパッケージを積層した場合に、動作すべきパッケージ
を選択することが可能なパッケージ構造を得ることがで
きる。
ッケージと同じ実装面積に対し複数倍のメモリ容量を有
するパッケージ構造を得ることができる。更に、複数個
のパッケージを積層した場合に、動作すべきパッケージ
を選択することが可能なパッケージ構造を得ることがで
きる。
【図面の簡単な説明】
【図１】本発明になるマルチチップ半導体装置の断面
図。
図。
【図２】本発明になるマルチチップ半導体装置の断面
図。
図。
【図３】本発明になるマルチチップ半導体装置の平面
図。
図。
【図４】本発明になるチップ選択端子構造の斜視図。
【図５】本発明になるチップ選択端子構造の斜視図。
【図６】本発明になるチップ選択端子構造の斜視図。
【図７】本発明になるマルチチップ半導体装置の回路ブ
ロック図。
ロック図。
【図８】本発明になるスペーサ構造の平面図及び断面
図。
図。
【図９】本発明になるスペーサ構造の平面図及び断面
図。
図。
【図１０】本発明になるスペーサ構造の平面図及び断面
図。
図。
【図１１】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１２】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１３】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１４】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１５】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１６】本発明になるチップ選択端子構造の他の例の
斜視図。
斜視図。
【図１７】本発明になるリード付スペーサの断面図。
【図１８】本発明になるマルチチップ半導体装置の製造
工程図。
工程図。
【図１９】本発明になるマルチチップ半導体装置の製造
工程図。
工程図。
【符号の説明】 本発明になるマルチチップ半導体装置の製造工程図。 ２…半導体チップ、 ６…フィルムキャリア、 １０…インナリード、 １２…アウタリード、 １６…第１接続層、 １８…第２接続層、 ２０…スペーサ、 ２８…フィルムキャリア半導体モジュール、 ３０…マザーボード、 ４４…チップ選択端子パターン、 １１０…リード付スペーサ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】削除
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】削除
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２２
【補正方法】削除
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２３
【補正方法】削除
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２４
【補正方法】削除
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２５
【補正方法】削除
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芹沢 弘二 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所 (72)発明者 本田 美智晴 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 吉田 亨 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 谷本 道夫 東京都小平市上水本町1450番地株式会社日 立製作所武蔵工場内
Claims (4)
- 【請求項１】半導体チップと電気的に接続する半導体モ
ジュールを複数個積み重ねてなるマルチチップ半導体装
置において、 各半導体モジュール間を複数個の接合部を介して電気的
に接続し、前記各半導体モジュール間に設けられた接合
部間を電気的に接続することで所定の機能を有する複数
個の電極を構成し、 前記半導体チップの有する端子から前記接合部までの接
続パターンを各半導体モジュールで異ならせることで、
前記複数個の電極のいずれかを前記各半導体チップの固
有な電極として構成したことを特徴とするマルチチップ
半導体装置。 - 【請求項２】半導体チップと電気的に接続する半導体モ
ジュールを複数個積み重ねてなるマルチチップ半導体装
置において、 半導体モジュール間を複数個の接合部を介して電気的に
接続し、前記各半導体モジュール間に設けられた接合部
間を電気的に接続することで所定の機能を有する複数個
の電極を構成し、 前記半導体チップに前記接合部と電気的に接続するパッ
ドを配置し、 前記半導体チップの有する端子から前記パッドまでの接
続パターンを各半導体モジュールで異ならせることで、
前記複数個の電極のいずれかを前記各半導体チップの固
有な電極として構成したことを特徴とするマルチチップ
半導体装置。 - 【請求項３】半導体チップと電気的に接続する半導体モ
ジュールを複数個積み重ねてなるマルチチップ半導体装
置において、 半導体モジュール間を複数個の接合部を介して電気的に
接続し、前記各半導体モジュール間に設けられた接合部
間を電気的に接続することで所定の機能を有する複数個
の電極を構成し、 前記各半導体モジュール間に設けられた接合部間の接続
パターンを各半導体モジュールで異ならせることで、前
記複数個の電極のいずれかを前記各半導体チップの固有
な電極として構成したことを特徴とするマルチチップ半
導体装置。ア半導体モジュールを２個以上積み重ねてな
るマルチチップ半導体装置において、フィルムキャリア
間にスペーサを介在させて、前記フィルムキャリア半導
体モジュールを接続したことを特徴とするマルチチップ
半導体装置。 - 【請求項４】マザーボードと接続するスペーサのチップ
選択端子は、表裏パターンを導通パターンで接続し、上
記以外のスペーサのチップ選択端子は、表裏パターンを
導通パターンで接続しない構成のスペーサ用いたことを
特徴とするマルチチップ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244459A JPH10163414A (ja) | 1996-09-17 | 1996-09-17 | マルチチップ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244459A JPH10163414A (ja) | 1996-09-17 | 1996-09-17 | マルチチップ半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139304A Division JP2728432B2 (ja) | 1987-12-28 | 1988-06-08 | マルチチツプ半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10007207A Division JP2865103B2 (ja) | 1998-01-19 | 1998-01-19 | マルチチップ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2765572B1 JP2765572B1 (ja) | 1998-06-18 |
| JPH10163414A true JPH10163414A (ja) | 1998-06-19 |
Family
ID=17118971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8244459A Granted JPH10163414A (ja) | 1996-09-17 | 1996-09-17 | マルチチップ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163414A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469374B1 (en) | 1999-08-26 | 2002-10-22 | Kabushiki Kaisha Toshiba | Superposed printed substrates and insulating substrates having semiconductor elements inside |
| US6492718B2 (en) | 1999-12-20 | 2002-12-10 | Kabushiki Kaisha Toshiba | Stacked semiconductor device and semiconductor system |
| US6686222B2 (en) * | 2001-05-18 | 2004-02-03 | Kabushiki Kaisha Toshiba | Stacked semiconductor device manufacturing method |
| US6774478B2 (en) | 2002-01-04 | 2004-08-10 | Kabushiki Kaisha Toshiba | Stacked semiconductor package |
| KR100482719B1 (ko) * | 2001-06-25 | 2005-04-13 | 가부시끼가이샤 도시바 | 반도체 장치 |
| US7656032B2 (en) | 2002-02-06 | 2010-02-02 | Ibiden Co., Ltd. | Semiconductor chip mounting wiring board, manufacturing method for same, and semiconductor module |
-
1996
- 1996-09-17 JP JP8244459A patent/JPH10163414A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469374B1 (en) | 1999-08-26 | 2002-10-22 | Kabushiki Kaisha Toshiba | Superposed printed substrates and insulating substrates having semiconductor elements inside |
| US6492718B2 (en) | 1999-12-20 | 2002-12-10 | Kabushiki Kaisha Toshiba | Stacked semiconductor device and semiconductor system |
| US6686222B2 (en) * | 2001-05-18 | 2004-02-03 | Kabushiki Kaisha Toshiba | Stacked semiconductor device manufacturing method |
| KR100502134B1 (ko) * | 2001-05-18 | 2005-07-20 | 가부시끼가이샤 도시바 | 적층형 반도체 장치의 제조 방법 |
| KR100482719B1 (ko) * | 2001-06-25 | 2005-04-13 | 가부시끼가이샤 도시바 | 반도체 장치 |
| US6774478B2 (en) | 2002-01-04 | 2004-08-10 | Kabushiki Kaisha Toshiba | Stacked semiconductor package |
| US7656032B2 (en) | 2002-02-06 | 2010-02-02 | Ibiden Co., Ltd. | Semiconductor chip mounting wiring board, manufacturing method for same, and semiconductor module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765572B1 (ja) | 1998-06-18 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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