JPH02230749A - 半導体チップ及び該チップを用いた半導体装置 - Google Patents
半導体チップ及び該チップを用いた半導体装置Info
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- JPH02230749A JPH02230749A JP1051029A JP5102989A JPH02230749A JP H02230749 A JPH02230749 A JP H02230749A JP 1051029 A JP1051029 A JP 1051029A JP 5102989 A JP5102989 A JP 5102989A JP H02230749 A JPH02230749 A JP H02230749A
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- H—ELECTRICITY
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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-
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- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体チップおよびこれを複数個集合して成る
半導体装置に関する。
半導体装置に関する。
（従来の技術）
近年、電子機器の小型、軽石、薄形化に伴い、種々の情
報を格納するメモリカードが多様化されており、それを
構成づる多数個の半導体素子の薄形化及び配線基板への
高密度の実装が要求されてきている。
報を格納するメモリカードが多様化されており、それを
構成づる多数個の半導体素子の薄形化及び配線基板への
高密度の実装が要求されてきている。
第４図は従来のメモリーカードを示す平面図である。こ
の図が示すように従来のメモリーカードは、多層プリン
ト配線板１に、ＲＯＭやＤＲＡＭ型の複数のメモリーチ
ップ２、コントロールＩＣ３、複数のチップ部品４、電
池５、コネクター６等を実装して構成される。
の図が示すように従来のメモリーカードは、多層プリン
ト配線板１に、ＲＯＭやＤＲＡＭ型の複数のメモリーチ
ップ２、コントロールＩＣ３、複数のチップ部品４、電
池５、コネクター６等を実装して構成される。
前記のようなメモリーカードの記憶容量は、メモリーチ
ップ２をどこに多数個実装するかによって決定する。こ
のため、メモリーカードの記憶容饋を増大するには高密
度実装技術が重要になる。
ップ２をどこに多数個実装するかによって決定する。こ
のため、メモリーカードの記憶容饋を増大するには高密
度実装技術が重要になる。
ここで、通常のメモリーチップはデータ線、入出力線、
アドレス線等がそれぞれ複数本で構成ざれているが、情
報処理のやり方を見直すことで各ビン数を削減すること
ができる。例えば上記メモリーチップ２にはデータ線が
１本のみで信号処理のできる小型でかつ人容母のＤＲＡ
ＭＩ？ルを用いたメモリーチップが開発されている。そ
こで、このメモリーチップ２に適した実装形態が望まれ
ている。
アドレス線等がそれぞれ複数本で構成ざれているが、情
報処理のやり方を見直すことで各ビン数を削減すること
ができる。例えば上記メモリーチップ２にはデータ線が
１本のみで信号処理のできる小型でかつ人容母のＤＲＡ
ＭＩ？ルを用いたメモリーチップが開発されている。そ
こで、このメモリーチップ２に適した実装形態が望まれ
ている。
第５図はこのようなデータ線が１本のみで構成されるＤ
ＲＡＭ型のメモリーチップ２を示す平面図である。この
図が示すように、メモリーチップ２には接地パッド１１
，１２、電源パッド１３、データバツド１４、チップ選
択バッド１５が設けてある。接地パッド１１．１２、電
源パッド１３、データバッド１４は、このメモリーチッ
プ２が実装されるメモリーカードの他の全てのメモリー
チップ２と共通に接続している。また、チップ選択バッ
ド１５は各メモリーチップ２ごとに独立にコントロール
ＩＣ３と接続している。なお、ここで、メモリーチップ
２のサイズは１０ＭＸ８ｓである。
ＲＡＭ型のメモリーチップ２を示す平面図である。この
図が示すように、メモリーチップ２には接地パッド１１
，１２、電源パッド１３、データバツド１４、チップ選
択バッド１５が設けてある。接地パッド１１．１２、電
源パッド１３、データバッド１４は、このメモリーチッ
プ２が実装されるメモリーカードの他の全てのメモリー
チップ２と共通に接続している。また、チップ選択バッ
ド１５は各メモリーチップ２ごとに独立にコントロール
ＩＣ３と接続している。なお、ここで、メモリーチップ
２のサイズは１０ＭＸ８ｓである。
第６図は第４図の部分Ａの拡大図、第７図は第６図のＢ
−Ｂ線断面図である。これらの図が示すように、メモリ
ーチップ２は、ダイボンデイング用の接着剤１６を介し
て、多層プリント配線板１の表面にダイボンデイングし
てある。メモリーチップ２の接地パッド１１，１２、電
源パッド１３、データパッド１４，ヂップ選択パッド１
５は、それぞれワイヤーボンディング用の導体線（金線
等）１８を介して多層プリント配線板（４層基板）１の
最上部の配線層１７．１９，２０．２１，２２，に接続
してある。各メモリーチップ２の配Ｉｆｆｉ１７．１９
．２０．２１はそれぞれ多層プリント配線板１の基板内
部の４本の平行な配線層２５，２６．２７．２８に導体
ペーストを焼成した導体〈半田等）２９を介して接続し
ている。即ち、パッド１１．１２，１３．１４は、それ
ぞれ各メモリーチップ２間で共通接続が成されている。
−Ｂ線断面図である。これらの図が示すように、メモリ
ーチップ２は、ダイボンデイング用の接着剤１６を介し
て、多層プリント配線板１の表面にダイボンデイングし
てある。メモリーチップ２の接地パッド１１，１２、電
源パッド１３、データパッド１４，ヂップ選択パッド１
５は、それぞれワイヤーボンディング用の導体線（金線
等）１８を介して多層プリント配線板（４層基板）１の
最上部の配線層１７．１９，２０．２１，２２，に接続
してある。各メモリーチップ２の配Ｉｆｆｉ１７．１９
．２０．２１はそれぞれ多層プリント配線板１の基板内
部の４本の平行な配線層２５，２６．２７．２８に導体
ペーストを焼成した導体〈半田等）２９を介して接続し
ている。即ち、パッド１１．１２，１３．１４は、それ
ぞれ各メモリーチップ２間で共通接続が成されている。
なお、配線層２５．２６，２７．２８を基板内部に設け
ているのは、配線板表面にメモリーチップ２をダイボン
デイングしてあるためである。
ているのは、配線板表面にメモリーチップ２をダイボン
デイングしてあるためである。
上記の如く、各メモリーチップ間の配線は基板内部の配
線層２５，２６．２７．２８によって行なわれている。
線層２５，２６．２７．２８によって行なわれている。
このため、多層プリント配線板１の基板の多層化、高密
度化が要求され、設計が困難でコスト高になるという問
題がある。
度化が要求され、設計が困難でコスト高になるという問
題がある。
一方、上記ワイヤーリードボンディング以外の他の実装
法としてＴＡＢ法（テープオートメイティドボンディン
グ）がある。
法としてＴＡＢ法（テープオートメイティドボンディン
グ）がある。
第８図はキャリアテープ上に設けたメモリーチップの平
面図、第９図は第８図のＣ−Ｃ線断面図である。これら
の図に示すように、符号３１は接着剤付きのベース絶縁
フィルム（ポリイミド等》である。前記ベース絶縁フィ
ルム３１には、メモリーチップ２を配置ずるための開孔
部（デバイスホール》３２、リールトウーリール方式で
自動ボンディングを行うためのスブロケットホール３３
等が、パンチング加工してある。前記ベース絶縁フィル
ム３１に、銅箔をラミネートしてレジスト塗布、露光、
現像した後エッチング法によって銅箔リード（パターン
）３４を形成し、その後レジスト剥離して半導体実装用
テーブ３５を作成する。
面図、第９図は第８図のＣ−Ｃ線断面図である。これら
の図に示すように、符号３１は接着剤付きのベース絶縁
フィルム（ポリイミド等》である。前記ベース絶縁フィ
ルム３１には、メモリーチップ２を配置ずるための開孔
部（デバイスホール》３２、リールトウーリール方式で
自動ボンディングを行うためのスブロケットホール３３
等が、パンチング加工してある。前記ベース絶縁フィル
ム３１に、銅箔をラミネートしてレジスト塗布、露光、
現像した後エッチング法によって銅箔リード（パターン
）３４を形成し、その後レジスト剥離して半導体実装用
テーブ３５を作成する。
次に、メモリーチップ２のパッド１１，１２，１３．１
４．１５に形成された金属突起（バンブ》３６と、テー
ブ３５に形成された銅箔リード３４とをインナーリード
ボンディングした後、メモリーチップ２側から銅箔リー
ド３４を切断して、配線根上に搭載する。
４．１５に形成された金属突起（バンブ》３６と、テー
ブ３５に形成された銅箔リード３４とをインナーリード
ボンディングした後、メモリーチップ２側から銅箔リー
ド３４を切断して、配線根上に搭載する。
ところで、このようなＴＡＢ法による実装法では、テー
ブ３５の銅箔リード３４のとメモリーチップ２との接続
（インナーリードボンディング）がメモリーチップ２の
片側のみになっている。このため、第９図から分るよう
にチップ２とベース絶縁フィルム３１との固定が不十分
で、リード破断等の不良が発生しやすく、実用的でない
という問題があった。
ブ３５の銅箔リード３４のとメモリーチップ２との接続
（インナーリードボンディング）がメモリーチップ２の
片側のみになっている。このため、第９図から分るよう
にチップ２とベース絶縁フィルム３１との固定が不十分
で、リード破断等の不良が発生しやすく、実用的でない
という問題があった。
（発明が解決しようとする課題）
上記したように、従来は、半導体チップの高密度化に伴
い、配線層を基板内部に設けなければならず、配線設計
が困難でコスト高になっている。
い、配線層を基板内部に設けなければならず、配線設計
が困難でコスト高になっている。
また、ＴＡＢ法を用いた場合には、キャリアテープ上で
チップの固定が不十分で、リード破断等の不良が発生し
やすく、接続が容易でないという問題があった。
チップの固定が不十分で、リード破断等の不良が発生し
やすく、接続が容易でないという問題があった。
そこで本発明は、前記問題点を解決し、半導体チップ間
の接続を容易にし、高密度化が可能な半導体チップ及び
該チップを用いた半導体装置を提供することを目的とし
ている。
の接続を容易にし、高密度化が可能な半導体チップ及び
該チップを用いた半導体装置を提供することを目的とし
ている。
［発明の構成］
（課題を解決するための手段）
第１の発明は、パッドを半導体チップの１端面に配置し
、前記と同一機能のパッドを対抗する端面に配置１るこ
とを特徴とする。
、前記と同一機能のパッドを対抗する端面に配置１るこ
とを特徴とする。
第２の発明は、ＴＡＢ用キャリアテープにリード端子を
形成し、このリード端子を介して、各半導体チップの同
種パッド間の共通配線を行う。
形成し、このリード端子を介して、各半導体チップの同
種パッド間の共通配線を行う。
このことによって、前記半導体チップを複数個集合する
ことを特徴とする半導体装置。
ことを特徴とする半導体装置。
（作用）
この発明によれば、複数個の半導体チップのパッド間を
共通接続する際に、前記ＴＡＢ用キャリアテープ上に形
成したリード端子を介して行うことができ、チップ間の
接続を容易にし、高密度化が可能となる。
共通接続する際に、前記ＴＡＢ用キャリアテープ上に形
成したリード端子を介して行うことができ、チップ間の
接続を容易にし、高密度化が可能となる。
（実施例）
以下、図面を参照して本発明の実施例を説明する。
第１図は本発明に係る半導体チップを示す平面図である
。この図が示すようにメモリーチップ４１の一方の端面
には接地パッド４２，４３、電源バッド４４、データパ
ッド４５、チップ選択パッド４６が設けてある。メモリ
ーチップ４１の他方の端而には接地パッド４７．４８、
電源パッド４９、データパッド５０、チップ選択パツド
５１が設けてある。接地パッド４７．４８、電源パッド
４つ、データパッド５０，ヂツブ選択パツド５１は、そ
れぞれ接地パッド４２，４３、電源パッド４４、データ
パッド４５，チップ選択パッド４６と内部で共通接続さ
れたパッドで、かつ、同一の設計寸法（パッドの直径は
１００μｍである）で配置している。なお、ここでメモ
リーチップ４１のサイズは１０．１ｆｆｉｌｌｌＸ８．
２ｍである。従来のチップよりパッド数が倍増したため
４％程大きくなった。
。この図が示すようにメモリーチップ４１の一方の端面
には接地パッド４２，４３、電源バッド４４、データパ
ッド４５、チップ選択パッド４６が設けてある。メモリ
ーチップ４１の他方の端而には接地パッド４７．４８、
電源パッド４９、データパッド５０、チップ選択パツド
５１が設けてある。接地パッド４７．４８、電源パッド
４つ、データパッド５０，ヂツブ選択パツド５１は、そ
れぞれ接地パッド４２，４３、電源パッド４４、データ
パッド４５，チップ選択パッド４６と内部で共通接続さ
れたパッドで、かつ、同一の設計寸法（パッドの直径は
１００μｍである）で配置している。なお、ここでメモ
リーチップ４１のサイズは１０．１ｆｆｉｌｌｌＸ８．
２ｍである。従来のチップよりパッド数が倍増したため
４％程大きくなった。
第２図は上記メモリーチップをＴＡＢ法にてキャリアテ
ープにインナーリードボンディングした状態を示す説明
図である。第２図（ａ）が示すように、符号６１は、ポ
リイミドを基材とした幅３５Ｍ接着剤付きのベース絶縁
フイルムである。このベース絶縁フィルム６１には、メ
モリーチップ４１．６９を配置するための複数の開花部
（デバイスホール）６２，６３、リールトウーリール方
式で自動ボンディングを行うための複数のスブロケット
ホール６４等がパンチング加工されている。
ープにインナーリードボンディングした状態を示す説明
図である。第２図（ａ）が示すように、符号６１は、ポ
リイミドを基材とした幅３５Ｍ接着剤付きのベース絶縁
フイルムである。このベース絶縁フィルム６１には、メ
モリーチップ４１．６９を配置するための複数の開花部
（デバイスホール）６２，６３、リールトウーリール方
式で自動ボンディングを行うための複数のスブロケット
ホール６４等がパンチング加工されている。
前記ベース絶縁フィルム６１に厚さ３５μｍの銅箔をラ
ミネートしてレジスト塗布、露光、現像した後、エッチ
ング法によって銅箔リード（パターン）６５．６６．６
７を形成し、その後、レジスト剥離して半導体実装用テ
ーブ（キャリアテープ）６８を作成する。なお、メモリ
ーチップ４１とメモリーチップ６９は機能的にも構造的
にも同様のものである。メモリーチップ４１の一端面の
接地パッド４７．４８、ｍ源パツド４９、データパッド
５０は、それぞれメモリーチップ６９の端面の接地パッ
ド４２．４３、１源バツド４４、データパッド４５と金
バンブ７０．７６を介して中央部の銅箔リード６６によ
って接続している。メモリ−ヂップ４１の他端面のパッ
ド４２，４３．４４，４５．４６に形成された金バンブ
７１と、テーブ６８に形成された銅箔リード６５とを接
続し、さらに、メモリーチップ６９の他端面のパッド４
７．４８，４９，５０．５１に形成ざれた金バンブ７１
と、テーブ６８に形成された銅箔リード６７とを接続す
る。この後、第２図（ｂ）に示１ように、半導体チップ
４１．６９上へそれぞれ樹脂７３．７４をボッテイング
して封止する。さらに、この後、ベース絶縁フィルム６
１を図中線Ｄ，Ｅで切断し（第２図（ａ）参照）、メモ
リーチップ４１側から銅箔リード６５を図中線Ｆで切断
し、メモリーチップ６９側から銅箔リード６７を図中線
Ｇで切断して（第２図（ｂ）参照）、３層基板上に搭載
づる。
ミネートしてレジスト塗布、露光、現像した後、エッチ
ング法によって銅箔リード（パターン）６５．６６．６
７を形成し、その後、レジスト剥離して半導体実装用テ
ーブ（キャリアテープ）６８を作成する。なお、メモリ
ーチップ４１とメモリーチップ６９は機能的にも構造的
にも同様のものである。メモリーチップ４１の一端面の
接地パッド４７．４８、ｍ源パツド４９、データパッド
５０は、それぞれメモリーチップ６９の端面の接地パッ
ド４２．４３、１源バツド４４、データパッド４５と金
バンブ７０．７６を介して中央部の銅箔リード６６によ
って接続している。メモリ−ヂップ４１の他端面のパッ
ド４２，４３．４４，４５．４６に形成された金バンブ
７１と、テーブ６８に形成された銅箔リード６５とを接
続し、さらに、メモリーチップ６９の他端面のパッド４
７．４８，４９，５０．５１に形成ざれた金バンブ７１
と、テーブ６８に形成された銅箔リード６７とを接続す
る。この後、第２図（ｂ）に示１ように、半導体チップ
４１．６９上へそれぞれ樹脂７３．７４をボッテイング
して封止する。さらに、この後、ベース絶縁フィルム６
１を図中線Ｄ，Ｅで切断し（第２図（ａ）参照）、メモ
リーチップ４１側から銅箔リード６５を図中線Ｆで切断
し、メモリーチップ６９側から銅箔リード６７を図中線
Ｇで切断して（第２図（ｂ）参照）、３層基板上に搭載
づる。
第３図は第２図の半導体装置を３層基板に実装した場合
を示寸断面図である。
を示寸断面図である。
この図が示すように、メモリーチップ４１のパッド４２
とメモリーチップ６９のバッド４７のそれぞれに接続し
た銅箔リード６５．６７は、それぞれ半田７９．８０に
よるアウターリードボンディングによって多層プリント
配線板（３層塁板）７６の最上部の配線層７７．７８に
接続してある。
とメモリーチップ６９のバッド４７のそれぞれに接続し
た銅箔リード６５．６７は、それぞれ半田７９．８０に
よるアウターリードボンディングによって多層プリント
配線板（３層塁板）７６の最上部の配線層７７．７８に
接続してある。
図示しないがメモリーチップ４１のパッド４３，４４．
４５とメモリーチップ６９のパッド４８．４９．５０も
上記と同様の接続が行なわれている。
４５とメモリーチップ６９のパッド４８．４９．５０も
上記と同様の接続が行なわれている。
配線層７７．７８は多層プリント配線板７６の基板内部
の配線層８１．８２に導体ペーストを焼成した導休（半
田等）８３．８４を介して接続している。ここでチップ
間の共通接続は銅箔リード６６によって行なわれている
ので銅箔内部に共通接続用の配線層を設ける必要がない
。
の配線層８１．８２に導体ペーストを焼成した導休（半
田等）８３．８４を介して接続している。ここでチップ
間の共通接続は銅箔リード６６によって行なわれている
ので銅箔内部に共通接続用の配線層を設ける必要がない
。
このような構成の多層プリント配線板７６は、従来の４
層配線から３層配線に層を減すことができるので、配線
設計が簡単でコストが低い。また、従来の実装法のよう
に各メモリーチップごとに基板に実装する必要がないの
で、多層プリント配線板７６のアウターリードボンディ
ング用のパッドが減少し実装密度が高くなる。しかも、
チップ間が直接インナーリードボンディングのみぐ接続
できるためアウターリードボンディング工程が減少する
と共にチップ間の接続が安定し接続の信頼性も向上する
。
層配線から３層配線に層を減すことができるので、配線
設計が簡単でコストが低い。また、従来の実装法のよう
に各メモリーチップごとに基板に実装する必要がないの
で、多層プリント配線板７６のアウターリードボンディ
ング用のパッドが減少し実装密度が高くなる。しかも、
チップ間が直接インナーリードボンディングのみぐ接続
できるためアウターリードボンディング工程が減少する
と共にチップ間の接続が安定し接続の信頼性も向上する
。
なお、上記実施例（第２図）では、２つのメモリーチッ
プを銅箔リードを介して共通接続しているが、複数個の
メモリーチップを集合したＴＡＢモジュールを作ること
ができる。これによってＴＡＢモジュール毎の高温負荷
寿命試験（バーンインテスト）が可能になり、検査工程
を簡素化できる。
プを銅箔リードを介して共通接続しているが、複数個の
メモリーチップを集合したＴＡＢモジュールを作ること
ができる。これによってＴＡＢモジュール毎の高温負荷
寿命試験（バーンインテスト）が可能になり、検査工程
を簡素化できる。
また、上記実施例ではメモリーチップに用いているが、
本発明はメモリーチップに限らず、他の半導体チップに
適用することができる。
本発明はメモリーチップに限らず、他の半導体チップに
適用することができる。
さらに、本発明は、汎用メモリーチップにも適用可能で
、例えば、２辺や４辺にパッドが配置されてあるもので
も、共通配線パッドを設置するのは比較的容易であり、
全てのパッドのみならず、一部のパッド群に本発明を実
施することも有効な手段である。
、例えば、２辺や４辺にパッドが配置されてあるもので
も、共通配線パッドを設置するのは比較的容易であり、
全てのパッドのみならず、一部のパッド群に本発明を実
施することも有効な手段である。
［発明の効果］
以上説明したように本発明によれば、複数の半導体チッ
プ間の接続を、ＴＡＢ法を用いて容易に行うことができ
、また、プリント配線上への実装を高密度に行うことが
できる。半導体チップを多層プリント配線板に実装する
場合、層の数を減少することができるので、配線設計が
簡単でコスト的に有利である。しかも、配線接続の信頼
性も向上する。
プ間の接続を、ＴＡＢ法を用いて容易に行うことができ
、また、プリント配線上への実装を高密度に行うことが
できる。半導体チップを多層プリント配線板に実装する
場合、層の数を減少することができるので、配線設計が
簡単でコスト的に有利である。しかも、配線接続の信頼
性も向上する。
第１図は本発明に係る半導体チップの一実施例を示す平
面図、第２図は本発明に係る半導体装置の実施例を示す
説明図、第３図は第２図の半導体装置を多層プリント配
線板に実装した場合を示す断面図、第４図は従来のメモ
リーカードを示す平面図、第５図は第４図のメモリーカ
ードに用いられる従来のＤＲＡＭ型のメモリーチップを
示す平面図、第６図は第４図の部分Ａの拡大図、第７図
は第６図のＢ−Ｂ線断面図、第８図はキャリアテープ上
に設けたメモリーチップの平面図、第９図は第８図のＣ
−Ｃ線断面図である。 ４１・・・メモリーチップ、 ４２．４３，４７．４８・・・接地パッド、４４．４９
・・・電源バツド４４、 ４５．５０・・・データパッド、 ４６．５１・・・チップ選択パッド、 ６１・・・キャリアテープ、 ６５．６６．６７・・・銅箔リード、 鵠 馨 第５困 第７図 鶏２図 纂３図 第８図 第９図
面図、第２図は本発明に係る半導体装置の実施例を示す
説明図、第３図は第２図の半導体装置を多層プリント配
線板に実装した場合を示す断面図、第４図は従来のメモ
リーカードを示す平面図、第５図は第４図のメモリーカ
ードに用いられる従来のＤＲＡＭ型のメモリーチップを
示す平面図、第６図は第４図の部分Ａの拡大図、第７図
は第６図のＢ−Ｂ線断面図、第８図はキャリアテープ上
に設けたメモリーチップの平面図、第９図は第８図のＣ
−Ｃ線断面図である。 ４１・・・メモリーチップ、 ４２．４３，４７．４８・・・接地パッド、４４．４９
・・・電源バツド４４、 ４５．５０・・・データパッド、 ４６．５１・・・チップ選択パッド、 ６１・・・キャリアテープ、 ６５．６６．６７・・・銅箔リード、 鵠 馨 第５困 第７図 鶏２図 纂３図 第８図 第９図
Claims (2)
- （１）一端面にパッドが配置された半導体チップにおい
て、前記パッドと同一機能のパッドを対抗する端面に配
置することを特徴とする半導体チップ。 - （２）キャリアテープに形成したリード端子を介して、
各半導体チップの同種パッド間の共通配線を行うことに
より、請求項１記載の半導体チップを複数個集合して成
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051029A JPH02230749A (ja) | 1989-03-03 | 1989-03-03 | 半導体チップ及び該チップを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051029A JPH02230749A (ja) | 1989-03-03 | 1989-03-03 | 半導体チップ及び該チップを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02230749A true JPH02230749A (ja) | 1990-09-13 |
Family
ID=12875384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051029A Pending JPH02230749A (ja) | 1989-03-03 | 1989-03-03 | 半導体チップ及び該チップを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02230749A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661406A (ja) * | 1991-02-08 | 1994-03-04 | Toshiba Corp | 半導体装置及び半導体装置の製造方法及びテ−プキャリア |
| EP0630056A1 (en) * | 1993-05-28 | 1994-12-21 | Toshiba Ave Co., Ltd | Use of anisotropically conductive film for connecting leads of wiring board with electrode pads of photoelectric converting device and mounting method of the device |
| US5448451A (en) * | 1992-11-20 | 1995-09-05 | Kabushiki Kaisha Toshiba | Lead carrier |
| JP2002064176A (ja) * | 2000-08-18 | 2002-02-28 | Murata Mfg Co Ltd | 電子部品素子搭載基板およびそれを用いた電子部品およびそれを用いた電子装置 |
| JP2005311138A (ja) * | 2004-04-23 | 2005-11-04 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
| JP2006049586A (ja) * | 2004-08-05 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2012114241A (ja) * | 2010-11-25 | 2012-06-14 | Renesas Electronics Corp | 半導体チップおよび半導体装置 |
-
1989
- 1989-03-03 JP JP1051029A patent/JPH02230749A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661406A (ja) * | 1991-02-08 | 1994-03-04 | Toshiba Corp | 半導体装置及び半導体装置の製造方法及びテ−プキャリア |
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| JP4541021B2 (ja) * | 2004-04-23 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2006049586A (ja) * | 2004-08-05 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2012114241A (ja) * | 2010-11-25 | 2012-06-14 | Renesas Electronics Corp | 半導体チップおよび半導体装置 |
| US8637998B2 (en) | 2010-11-25 | 2014-01-28 | Renesas Electronics Corporation | Semiconductor chip and semiconductor device |
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