JPH02222598A - 半導体装置モジュール - Google Patents

半導体装置モジュール

Info

Publication number
JPH02222598A
JPH02222598A JP1044491A JP4449189A JPH02222598A JP H02222598 A JPH02222598 A JP H02222598A JP 1044491 A JP1044491 A JP 1044491A JP 4449189 A JP4449189 A JP 4449189A JP H02222598 A JPH02222598 A JP H02222598A
Authority
JP
Japan
Prior art keywords
foil
conductive
shielding foil
insulating film
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1044491A
Other languages
English (en)
Inventor
Katsuro Hiraiwa
克朗 平岩
Mitsuo Abe
光夫 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP1044491A priority Critical patent/JPH02222598A/ja
Publication of JPH02222598A publication Critical patent/JPH02222598A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体素子（半導体チップ）表面が対向して配置されて
いる半導体装置モジュールに関し。
細線が基板間に配置された遮蔽箔と接触しても接地電位
に短絡することを防止し、モジュールの厚さを低減し、
高密度実装ができるようにすることを目的とし。
複数の半導体チップと、該半導体チップを搭載し且つ該
半導体チップの表面を対向して配置された２枚の基板と
、該基板間に設けられた遮蔽箔とを有し、該遮蔽箔は絶
縁膜、導電膜、絶縁膜を順次積層して構成され、該導電
膜は接地電位に接続されているように構成する。
〔産業上の利用分野〕
本発明は半導体チップ表面が対向して配置されている半
導体装置モジュールに関する。
最近、半導体装置はシステムの高性能化、高集積化に伴
い、高密度実装が要求されている。
そのため、半導体チップ表面が対向して配置された半導
体装置モジゴール、或いはマルチチップ基板が用いられ
るようになった。
〔従来の技術〕
第３図は従来例によるモジュールの断面図である。
図において、モジュールは１周囲に絶縁性のスペーサ６
１を有し半導体チップＩＡ、　ＩＢ、　ＩＣを搭載した
セラミック基板４１と９周囲に絶縁性のスペーサ６２を
有し半導体チップ２Ａ、　２Ｂ、　２Ｃを搭載したセラ
ミック基板４２とが対向して、スペーサどうしで接着さ
れた構造である。
導電性のピン７１．７２は、それぞれ基板４１．４２上
の数個所に設けられており、基板４１．４２の接地電位
の配線に接続され、導電性の遮蔽箔５を保持している。
遮蔽箔５は上下のチップ間の電磁的な干渉を防止するシ
ールドである。
又、各半導体チップ間及び半導体チップと基板上に形成
されている配線間は細線３で接続されている。
〔発明が解決しようとする課題〕
モジュール化する前の半導体チップを搭載した基板での
電気的特性が良好であっても、モジュールの厚さを可能
な限り薄くしてモジュール化すると、対向する半導体チ
ップに接続されている細線３が遮蔽箔５に接触してしま
うことがあった。
〔課題を解決するための手段〕
上記課題の解決は、複数の半導体チップと、該半導体チ
ップを搭載し且つ該半導体チップの表面を対向して配置
された２枚の基板と、該基板間に設けられた遮蔽箔とを
有し、該遮蔽箔は絶縁膜。
導電膜、絶縁膜を順次積層して構成され、該導電膜は接
地電位に接続されている半導体装置モジュールにより達
成される。
〔作用〕
第１・図は本発明の原理図である。
従来例による第３図のモジュールとの相違点は遮蔽箔の
構造である。
遮蔽Ｍ５は絶縁膜５１．導電膜５２．絶縁膜５３が貼り
合わさった構造で、保持部で絶縁膜５１．５３を剥がし
て、導電膜５２が導電性のビン７１．７２と電気的に接
続される。
本発明は遮蔽箔として導電性箔の両面に絶縁膜を被覆し
たシートを用いることにより、細線が遮蔽箔と接触して
も接地電位に短絡することを防止するようにしたもので
ある。
〔実施例〕
第２図（１）、　（２）は本発明の一実施例を説明する
断面図と平面図である。
図において、モジュールは１周囲に絶縁性のスペーサ６
１を有し半導体チップ１を搭載したセラミック基板４１
と９周囲に絶縁性のスペーサ６２を有し半導体チップ２
を搭載したセラミック基板４２とが対向して、スペーサ
どうしで接着された構造である。
遮蔽箔５は絶縁膜５１．導電膜５２．絶縁膜５３が貼り
合わさった構造で１周辺部で絶縁膜５１．５３を剥がし
て基板４１上に形成された接地電位の配線１２に導電膜
５２が導電性接着剤８で接着される。
導電膜５２は厚さ３５μｍの銅箔、絶縁膜５１．５３は
厚さ５０μｍのマイラ膜を用いた。
又、絶縁膜５１．導電膜５２．絶縁膜５３は接着剤を用
いて（又は、加熱しながら）ロール加工により貼り合わ
せた。
導電性接着剤８はエポキシ系Ａｇペースト（ＡＢＬＥＳ
ＴＩＫ社、エーブルボンド１６−１）を用いた。
又、半導体チップ１，２は゛基板４１．４２上に形成さ
れた配線１０のステージ部にろう付けされ、半導体チッ
プ１，２と基板４１．４２上の配線９．１１間は細線３
で接続されている。
〔発明の効果〕
以上説明したように本発明によれば、遮蔽箔として導電
性箔の両面に絶縁膜を被覆したシートを用いることによ
り、細線が遮蔽箔と接触しても細線が接地電位に短絡す
ることが防止できた。
したがって、モジュールの厚さを低減でき、より高密度
実装ができるようになった。
【図面の簡単な説明】
第１図は本発明の原理図。 第２図（１）、　（２）は本発明の一実施例を説明する
断面図と平面図。 第３図は従来例によるモジュールの断面図である。 図において。 １、　ＩＡ、　ＩＢ、　ＩＣは半導体チップ。 ２．２＾、　２Ｂ、　２Ｃは半導体チップ。 ３は細線。 ４１、４２は基板 ５は遮蔽箔。 ５１、５３は遮蔽箔を構成する絶縁膜。 ５２は遮蔽箔を構成する導電膜。 ６１、６２は絶縁性のスペーサ。 ７１、７２は導電性のピン。 ８は導電性接着剤。 ９〜１２は配線 ９Ｃオρ１ｇリ　〆つ　ｌ杓′面瓜８　ヒ」ムＤ７フＬ
≧］第　２図 」Ｓ発ｅ月ｆ）扉千更瓜つ 第１記 旋氷例ｎｒｔｆｔ面肥 第３０

Claims (1)

  1. 【特許請求の範囲】 　複数の半導体チップと，該半導体チップを搭載し且つ
    該半導体チップの表面を対向して配置された２枚の基板
    と，該基板間に設けられた遮蔽箔とを有し， 該遮蔽箔は絶縁膜，導電膜，絶縁膜を順次積層して構成
    され，該導電膜は接地電位に接続されていることを特徴
    する半導体装置モジュール。
JP1044491A 1989-02-23 1989-02-23 半導体装置モジュール Pending JPH02222598A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1044491A JPH02222598A (ja) 1989-02-23 1989-02-23 半導体装置モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1044491A JPH02222598A (ja) 1989-02-23 1989-02-23 半導体装置モジュール

Publications (1)

Publication Number Publication Date
JPH02222598A true JPH02222598A (ja) 1990-09-05

Family

ID=12693021

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1044491A Pending JPH02222598A (ja) 1989-02-23 1989-02-23 半導体装置モジュール

Country Status (1)

Country Link
JP (1) JPH02222598A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2655195A1 (fr) * 1989-11-24 1991-05-31 Mitsubishi Electric Corp Dispositif a semiconducteurs comportant un blindage contre le rayonnement electromagnetique et procede de fabrication.
US5256590A (en) * 1989-11-24 1993-10-26 Mitsubishi Denki Kabushiki Kaisha Method of making a shielded semiconductor device
EP2056349A1 (en) * 2001-10-18 2009-05-06 Panasonic Corporation Component built-in module and method for producing the same
EP1657749A3 (fr) * 2004-10-29 2013-05-29 Thales Boitier microelectroniques multiplans avec blindage interne

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2655195A1 (fr) * 1989-11-24 1991-05-31 Mitsubishi Electric Corp Dispositif a semiconducteurs comportant un blindage contre le rayonnement electromagnetique et procede de fabrication.
US5256590A (en) * 1989-11-24 1993-10-26 Mitsubishi Denki Kabushiki Kaisha Method of making a shielded semiconductor device
EP2056349A1 (en) * 2001-10-18 2009-05-06 Panasonic Corporation Component built-in module and method for producing the same
EP1657749A3 (fr) * 2004-10-29 2013-05-29 Thales Boitier microelectroniques multiplans avec blindage interne

Similar Documents

Publication Publication Date Title
US3614832A (en) Decal connectors and methods of forming decal connections to solid state devices
JP3502776B2 (ja) バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
JPH0661606A (ja) 回路パッケージ構造
JPH07240496A (ja) 半導体装置、その製造方法、半導体素子のテスト方法、そのテスト基板およびそのテスト基板の製造方法
JPH0529537A (ja) 半導体モジユール構造
JP2988045B2 (ja) ベアチップの構造およびベアチップの実装構造
JPH02222598A (ja) 半導体装置モジュール
JP2001015629A (ja) 半導体装置及びその製造方法
JPS59194460A (ja) 半導体装置
JPH02230749A (ja) 半導体チップ及び該チップを用いた半導体装置
US4460224A (en) Foldable circuit assembly
JPH08191186A (ja) 多層配線基板
JP2748771B2 (ja) フィルムキャリア半導体装置及びその製造方法
JPH02164096A (ja) 多層電子回路基板とその製造方法
JPH0232547A (ja) 半導体実装装置
JP3987288B2 (ja) 半導体素子の実装構造及び液晶表示装置
JPH0645763A (ja) 印刷配線板
JP3033541B2 (ja) Ｔａｂテープ、半導体装置及び半導体装置の製造方法
JPH04139737A (ja) 半導体チップの実装方法
JPH0982752A (ja) 半導体装置
JP3257931B2 (ja) 半導体パッケージとその製造方法および半導体装置
TW202412595A (zh) 具有電磁遮罩結構的封裝模組及其製作方法
JPH05259221A (ja) 電子部品搭載装置
JPH0278253A (ja) 多層プラスチックチップキャリア
JPS60129897A (ja) 小型電子機器