JP2695893B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造とその製造方法に係り、特
にフィルムキャリアを用いて従来のICパッケージと同じ
実装面積に対し、複数倍のメモリ容量を有する大容量マ
ルチチップ半導体装置に関するものである。

〔従来技術〕

半導体メモリは、大型コンピュータ，ワークステーシ
ョン，パソコン，ワープロ，ファクシミリ等の情報機器
に広く使用されており、今後これらの機器の高性能化，
製品拡大がさらに進むことからここに使われる半導体メ
モリの需要も加速度的に増大していくものと予想され
る。これに対し、大容量のメモリを必要とする装置機内
での半導体メモリが占める実装面積は増大する方向にあ
り、機器の小型・軽量化を阻害する最大の要因となって
いる。この問題を解決するために、従来からチップ内素
子の高集積化による１チップ当りのメモリ容量増大，パ
ッケージングされた半導体モジュールをプリント配線基
板に高密度に実装、更に複数個の半導体チップを厚さ方
向に積み重ねて高密度化を図るということがなされてき
た。これらのうち、プリント基板への高密度実装は、主
に面付け実装型半導体装置の１つであるTABN（テープオ
ートメーテッドボンディング法で半導体チップをテープ
キャリアのリードに接続した半導体装置）を複数個配列
し、それぞれのTABのリードをプリント基板上の信号配
線に接続することにより行なっている。更に、複数個の
半導体チップを厚さ方向に積層する方法は、各々の単体
モジュールのアウターリード部をプリント基板へ直接接
続する等が行なわれている。

尚、これらの技術に関する文献としては、特開昭59−
194460,特開昭61−101067,特開昭62−195138が挙げられ
る。

〔発明が解決しようとする課題〕

本発明者は、上述した実装技術を検討した結果、次の
ような問題点を見出した。

まずチップ内素子の高集積化は、従来技術の延長では
解決できない新しい局面にきており、新技術，生産設備
の開発が必要である。

次にプリント基板への高密度実装は、前記TABが基板
上に１個づつ並べるようにして実装されるため、このTA
B自体が半導体チップをパッケージで封止した半導体装
置に比べて非常に小型で、かつその厚さが薄いというメ
リットがあるにもかかわらず、実装面積が大きくなると
いう問題があった。

更に、複数個の半導体チップを厚さ方向に積み重ねる
方法においては、従来単体モジュールの各各のアウター
リード部を直接実装基板に接続する方法や、単体モジュ
ールの各々の信号を取り出すために、それぞれに対応し
て形成された配線を有する枠体を用いる方法であった。
しかし、その外形寸法が大きくなる、あるいは製造プロ
セスが複雑になるという問題があった。

本発明の目的は、実装密度を高くした半導体装置を提
供することにある。

本発明の他の目的は、従来のパッケージと同じ実装面
積に対して、複数倍のメモリ容量を有するパッケージ構
造を提供することにある。

本発明の更なる目的は、簡素な製造プロセスで上述の
パッケージ構造を得ることにある。

本発明の更なる目的は、多数の半導体チップをコンパ
クトに実装できるメモリーモジュールを提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するために、本願において開示される
発明の概要を簡単に説明すれば、下記のとおりである。

まず、第一の方法として従来のTAB（テープオートメ
イテッドボンディング）法によって形成されたTBAのア
ウターリード位置に、配線パターンを形成したコネクタ
ーを介在させて、複数個の半導体チップを積層すること
により、従来のTABの実装面積で複数倍のメモリ容量の
半導体装置を得るものである。すなわち、積層する複数
個の半導体チップで、信号を共通して使える端子はそれ
ぞれ前記コネクターの配線パターンを用いて接続される
よう積層する。そして、共通して使えないチップ選択用
端子は、それぞれの半導体チップへ別々に信号を供給あ
るいは取り出さなければならないため、前記コネクター
の配線パターンのうち共通して使えないチップ選択用端
子に対応するもののみを各々違えてお互いにショートし
ないよう形成する。こうすることによって、一回の信号
供給で複数個の半導体チップの共通端子すべてに信号が
供給される。そして、これに１つのチップ選択用端子に
信号を供給すると、複数個の半導体チップのうち１つの
チップのみを選択して使用できるというものである。

次に第二の方法としては、TABの組立工程を省略し、
上述の目的が得られるよう構成されたリード付コネクタ
ーを用いるものである。すなわち、第一の方法において
配線パターンの代りにこれと同じ機能をもたせたリード
を直接コネクターに形成しておいて、従来TABに用いら
れるバンプ電極が形成された半導体チップを接続してコ
ネクター付TABが形成される。

更に第三の方法としては、従来のTAB法におけるデバ
イスホールの外側に更に角孔を設け、その角孔の外側の
アウターリード下に折り曲げ基材を設定する。そして、
前記角孔の上に位置するリード部を折り曲げ、デバイス
ホールと角孔間の枠基材と前記折り曲げ基材とを対向さ
せ接着剤によって固着する。この枠基材と折り曲げ基材
の部分が上述したコネクターと同じ機能を有している。
リード部は前述のコネクター同様共通して使える端子に
接続されているリードと、積層される各段に応じた選択
用端子に接続されているリードとがある。

上述の方法を1MビットのDRAM（ダイナミック・ランダ
ム・アクセス・メモリ）を４個積層した場合を一例とし
て説明する。前記DRAMはデータ入出力端子，ライト・イ
ネーブル（▲▼）端子，アドレス端子，▲▼
（カラム・アドレス・ストローブ）端子が前述の共通す
る端子に相当し、▲▼（ロウ・アドレス・ストロ
ーブ）端子がチップ選択用の端子に相当する。そして、
積層された半導体チップのうち、例えば最下段を選ぶ場
合においては、共通端子は前記コネクターの配線パター
ンによって接続されているため、１回の信号供給で各段
に信号が供給される。と同時に最下段の▲▼端子
に接続されている基板上の配線パターンに信号を供給す
る。チップ選択用の端子に通じる前記コネクターの配線
パターン間は、お互いにショートしないよう形成されて
いるので、共通端子の時とは異なり、１回の信号供給で
別の段の端子へ信号が供給されることはない。

〔作用〕

上記した第一の方法によると、１つのチップ選択用端
子に信号を供給し、共通できる端子には一回で信号を供
給するため、従来１つのTABを実装した場合と同じ信号
供給系路でよいということになる。そして本願において
は、複数個のTABを積層するので、複数倍のメモリ容量
を得ることができる。更に、前記コネクターはTABとほ
ぼ同等の大きさであるので、つまり、従来の実装面積で
積層したチップの個数倍のメモリ容量を容易に得ること
ができる。

更に、第二の方法によるコネクター付TABのコネクタ
ー部のリード端部は、第一の方法の配線パターン部と同
様に構成されているので、複数個のTABを積層して、そ
の積層した個数倍のメモリ容量を容易に得るという目的
を達成できる。

また、第三の方法による枠基材付TABは、上記第一の
方法と同様の効果を得ることができる。特に、本発明に
おいて従来のTABの実装面積及び同等のパッケージ厚さ
か、それより若干厚くすることにより、積層するチップ
の個数倍にメモリ容量を増やすことができる。

また、高密度実装に適したパッケージを得ることがで
きる。

更に、リード付コネクターにチップを搭載するので、
TAB組立工程を省略することができる。

更に、従来のTAB法におけるフィルムキャリアテープ
を用いた製造プロセスが適用でき、簡単なプロセスで本
発明のメモリモジュールデバイスを得ることができる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

本願において、同一の機能を有するものは同一符号を
付け、その繰り返しの説明は省略する。

（実施例Ｉ） 以下、本発明の実施例Ｉを第１図〜第44図を用いて説
明する。

まず、第１図〜第３図において、シリコン単結晶基板
の主面に所望の回路を形成してなる半導体チップ1aには
外部端子としての機能をもつバンプ電極7aが形成されて
おり、ポリイミドあるいはガラスエポキシから成るフィ
ルムキャリアテープ2aにはCu−Snめっき,Cu−はんだめ
っき，あるいはCu−Ni/Auめっきからなるリードパター
ン3a,4aが形成されており、金バンプ7aは前記リードパ
ターン3aのインナーリード部5aと電気的に接続されてい
る。アウターリード部6aは半導体チップ1aの外側に張り
出している。

第１図及び第２図にみられるように、本発明のTABに
おいては、チップ上のバンプ7aと電気的につながらない
ダミーリードパターン4aが形成されている。

半導体チップ1aの上面及びインナーリード部5aを含む
半導体チップ1aの側部には、チップ及び接続部を保護す
るための樹脂8aがコートされてある。コート材としての
樹脂8aは例えばエポキシ系樹脂が用いられる。

第４図及び第５図に示すのは第１図から第３図のTAB
を積層する場合に、個々のTABの間に入るコネクター9a
である。このコネクター9aは方形状のガラスエポキシ樹
脂又はセラミックでできており、中央部に半導体チップ
搭載用の孔を有する。更にこのコネクター9aにはその主
面に表面パターン10aとその反対側の面に裏面パターン1
1aが形成され、これらCuめっき,Cu−Ni/Auめっき,Cu−
はんだめっき，あるいはCu−Snめっきからなる導電体で
ある両パターンはスルーホール12aによって電気的につ
ながっている。更に、コネクター9aのコーナー部には、
銅パターンからなる位置合せパターン13aが設けられて
いる。セラミックコネクターの場合はMo−Ni/Auめっき
あるいはＷ−Ni/Auめっきからなるパターンが形成され
る。

第６図及び第７図は、本発明を構成するためのコネク
タ付半導体装置15aを示したものである。これは、第４
図のコネクター9aに第２図で示した樹脂付TABを搭載し
たものである。コネクター9aの表面パターン10aと前記
アウターリード部6aは、第１接続層14aによって電気的
につながれている。

第８図は、コネクター9aの一例で、位置合せ孔16a
を、表面パターン10aを貫通して形成したもので、コネ
クター9aの対角位置に２ケ所設けている。

第９図は、第８図のコネクター9aに搭載するためのTA
Bの一部で、リードパターン3aに位置合せパターン17aを
設けてある。

第10図は、コネクター9aの別の例である。表面パター
ン10aと裏面パターンをつなぐためのスルーホール12a
で、隣に位置するスルーホールどうしが千鳥状に形成さ
れている。こうすることによってコネクター9aの表面パ
ターン10a及び裏面パターン11aそれぞれのパターンピッ
チを狭くすることができ、コネクターを小さくすること
が可能となる。

本発明に使用されるフィルムキャリアテープ2aは、例
えばポリイミド系樹脂フィルムあるいはガラスエポキシ
材等を適宜幅にスリットされたものにより構成される。
リードパターン3aは、前記フィルムキャリアテープ上に
例えば銅箔をラミネートし、周知のホトレジスト技術や
エッチング技術を用いて形成することができる。

半導体チップ1aは、例えばシリコン単結晶基板から成
り、周知の技術によってこのチップ内には多数の回路素
子が形成され、所望の回路機能が与えられている。

バンプ7aは、例えば金（Au）バンプにより構成され
る。

樹脂8aは、例えば液状のエポキシ樹脂を主体とし、ポ
ッティング法にて形成される。

第11図〜第33図に、前記コネクタ付半導体装置を用い
てマルチチップ半導体装置及びマルチチップ半導体モジ
ュールを形成した例を示す。

第11図（ｂ）は、第11図（ａ）の半導体モジュールを
用いた１つの例であるピン配置及びそれぞれに対応する
ピン機能を表しており、 第11図（ｃ）は、第11図の半導体モジュールを用いた
他の例であるピン配置及びそれぞれに対応するピン機能
を表している。

第14図は、第12図のマルチチップ半導体装置を基板に
実装した状態での下から１段目及び２段目のコネクタ付
半導体装置の接続部を拡大した断面図、 まず、第11図〜第14図において、本発明になるマルチ
チップ半導体装置23の構成を説明する。

第11図において、1MのDRAM半導体チップを使った場合
配線パターン19が形成されたガラスエポキシ材又はセラ
ミックからなる基板20に、前記したコネクタ付半導体装
置15a〜15dを４個積層し、全体として4Mの容量の特にメ
モリーに用いた半導体モジュール25を構成している。前
記基板20は、例えばジグザグインライン型パッケージ
（ZIP）のように引き出された引き出しリード22によっ
て、コネクタ付半導体装置の各信号を取り出すよう構成
されている。

第12図及に第14図において、最下段のコネクタ付半導
体装置15aのコネクター9aの裏面パターン11aとガラスエ
ポキシからなる基板20上に形成され、Cu−Ni/Auめっき,
Cu−はんだめっき，あるいはCu−Snめっきからなる配線
パターン19とがはんだを用い第３接続層18によって電気
的につながっている。下から第２段目のコネクタ付半導
体装置15bと最下段のコネクタ付半導体装置15aとは、は
んだ等を用いた第２接続層14bによって電気的につなが
っている。ここで、セラミック基板の場合は、Ag−Pdペ
ースト，あるいはW,Mo−Ni/Auめっきからなる導体が形
成されている。

積層される下から第２段目、第３段目、第４段目のコ
ネクタ付半導体装置15b,15c,15dは、上記した第１図〜
第７図のコネクタ付半導体装置15a（つまり第12図にお
ける最下段のコネクタ付半導体装置）の構成と同じであ
り、各図において最下段のコネクタ付半導体装置には前
記のように符号の後に「ａ」を、また第２段目には
「ｂ」を、第３段目には「ｃ」を、第４段目には「ｄ」
をつけて表示している。

また、本実施例の半導体モジュール25には、その基板
20上に、電源ノイズを低減及びフィルターとしての機能
を有するコンデンサチップ21が取り付けられている。

第11図〜第14図の半導体モジュール、第15図、第16図
及び第11図（ｂ）において、本発明のマルチチップ半導
体装置を用いた一例（応用例１）を説明する。

第15図，第16図及び第11図（ｂ）のピン配置の半導体
モジュール25において、これは1MX1の半導体チップ４個
を用いて4MX1の入出力を構成するDRAM（ダイナミック・
ランダム・アクセス・メモリ）で、全体として4Mのメモ
リモジュールである。ここで、▲▼（ロウ・アド
レス・ストローブ）はワード線の選択、▲▼（カ
ラム・アドレス・ストローブ）はカラムデコーダの選択
を行なう。A0〜A9はアドレス入力ピン、▲▼はライ
ト・イネーブルピンである。Vcc,Vssは広義の電源端子
であり、特にVccは電源電圧端子,Vssは基準電圧端子と
よぶ。Din,Doutはデータ入力，出力端子である。

第15図は、上記した第11図（ｂ）ピン配置の半導体モ
ジュール25の全体回路ブロック図である。同図において
示す機能は、上述と同様であるので省略する。

第16図は、コネクタ付半導体装置15a〜15dを積層して
4Mの容量となる半導体モジュール25の▲▼端子部
の詳細を説明する斜視図である。同図のコネクタ付半導
体装置15a〜15dにおいて、同じ機能のものは同符号で、
上記したように符号の後には「ａ」〜「ｄ」をつけて表
示する。

第15図は、実施例Ｉを用いた１つの例（応用例１）で
ある。それぞれのチップ（RAM0〜３）は1Mの容量で、▲
▼端子30、データ入力端子（Din）26、データ出
力端子（Dout）27、▲▼端子28、アドレス端子29電
源端子（Vcc,Vss）は共通で使用する。

半導体メモリチップへの情報の記憶（データ入力）及
び記憶されている情報の読み出し（データ出力）は、チ
ップ内に設定された番地単位で行われる。ある番地への
情報の書き込みは、番地を指定するアドレス信号、書き
込みを許可するライトイネーブル信号、記憶するデータ
を含むデータ信号が必要である。

まず第15図において、データを書き込む場合は、アド
レス端子29に番地を指定する信号を、データ入力端子26
に書き込むべきデータ信号を、▲▼（ライトイネー
ブル）端子28にLow信号を、そして▲▼端子31と
▲▼端子30に信号を印加することによって、それ
ぞれのチップの指定された番地にデータが書き込まれ
る。データを読み出す場合は、アドレス端子29に番地を
指定する信号を▲▼端子28にHigh信号を、▲
▼端子31と▲▼端子30に信号を印加することによ
って、指定された番地のデータがデータ出力端子27から
出力される。

次に、上記の動作を第11図〜第16図を用いて説明す
る。

第16図において、コネクタ付半導体装置15a〜15dの半
導体チップ1a〜1dの上面には共通端子パッド43a〜43d
と、▲▼端子パッド42a〜42d（RAS0,RAS1,RAS2,R
AS3と表示してある）が形成されている。また、半導体
チップ1a〜1dとそれぞれに対応するコネクター9a〜9dを
接続するために、共通端子パッド43a〜43dと接続されて
いる共通リード線45a〜45dと、▲▼端子パッド42
a〜42dと接続されている▲▼端子リード線44a〜4
4dが形成されている。また、半導体チップ1a〜1dとは電
気的に接続されていないダミーリード4aが形成されてい
る。

次にコネクター9a〜9dにおいて、コネクター9aの表面
には、共通リード線45aと接続し、更に上下のコネクタ
ー間の導通をとるための共通端子パターン40a、▲
▼端子リード線44aと接続する▲▼端子パター
ン35a、コネクター間の接続時の間隔を埋めるためのダ
ミーリード4aと接続する第３▲▼専用パターン32
a,第２▲▼専用パターン33a,第１▲▼専用
パターン34aが形成されている。ここで、前記共通端子
はアドレス端子、▲▼端子、データ入力，出力端子
（Din,Dous）及び電源端子である。更にコネクター9aの
裏面には、第３〜第１▲▼専用パターン32a〜34a
に相対する位置に、裏面第３〜第１▲▼専用パタ
ーン36a〜38aと、▲▼端子パターン35aに相対す
る位置に、裏面▲▼端子パターン39aと、共通端
子パターン40aに相対する位置に、裏面共通端子パター
ン41aが、スルーホール12aによって電気的につながって
形成されている。

次に、コネクター9bの表面には、上述のパターン以外
に、▲▼端子パターン35bと第１▲▼専用
パターン34bを接続するための接続パターン46bが形成さ
れている。コネクター9bの裏面には、前記コネクター9a
の裏面▲▼端子パターン39aの位置に裏面接続パ
ターン47bが形成されており、▲▼端子パターン3
5bと裏面接続パターン47bとは絶縁されている。

更に、コネクター9cの表面には、コネクター9aで述べ
たパターン以外に▲▼端子パターン35cと第２▲
▼専用パターン33cを接続するための接続パター
ン46cが形成されており、更に、前記第１▲▼専
用パターン34aの位置に、表面ダミーパターン48cが形成
されている。コネクター9cの裏面には、前記コネクター
9aの裏面▲▼端子パターン39aと裏面第１▲
▼専用パターン38aの位置に裏面接続パターン47cが形
成されている。

更に、コネクター9dの表面には、コネクター9aで述べ
たパターン以外に▲▼端子パターン35dと第３▲
▼専用パターン32dを接続するための接続パター
ン46dと、前記第1,第２▲▼専用パターン34a,33a
の位置に、表面ダミーパターン48dが形成されている。
コネクター9dの裏面には、前記コネクター9aの裏面▲
▼端子パターン39aと裏面第1,第２▲▼専用
パターン38a,39aの位置に裏面接続パターン47dが形成さ
れている。

ここで、▲▼端子パターン35c,35d及び表面ダ
ミーパターン48c,48dと裏面接続パターン47c,47dとは絶
縁されている。

第11図〜第14図で示した半導体モジュール25は、基板
20で形成された配線パターン19に外部から信号が供給さ
れ、第３接続層18,コネクター9aの裏面パターン11a,ス
ルーホール12a,表面パターン10a,第１接続層14aを経
て、アウターリード部6a,インナーリード部5a,バンプ7a
を通って第１段目の半導体チップ1a内の素子に供給され
る。同様に第２段目の半導体チップ1b,第３段目の半導
体チップ1c,第４段目の半導体チップ1dにも同時に信号
が供給される。

第15図を用いて説明すると、半導体チップ1aの特定番
地へあるデータを書き込む動作を例にとれば、アドレス
端子29には「特定番地」を示す信号を、データ入力端子
26には書き込むためのデータ信号を、▲▼（ライト
イネーブル）端子28には書き込み許可信号を印加し、ほ
ぼ同時に半導体チップ1aにつながる▲▼（RAS0）
31aと▲▼端子30に信号を送ることにより、アド
レス信号，データ信号，ライトイネーブル信号，▲
▼信号は４個の半導体チップ1a〜1dのうち半導体チッ
プ1aのみ有効となり、他の半導体チップ1b〜1dには作用
しない。すなわち、半導体チップ1aの特定番地には必要
なデータが書き込まれるが、他の３個の非選択半導体チ
ップの特定番地は変化しないことになる。

データの読み出しについては、▲▼端子28に読み
出し許可信号を印加し、その他は書き込みと同じ接続状
態でデータ出力端子27に半導体チップ1aの特定番地に記
憶されているデータが出力されることになる。

このように、２個以上のチップを多重にしてメモリ容
量を増加させる場合、チップを選択するための端子を各
チップ独立に設けることにより、その他の端子は全て共
通で使える。

次に、第16図を用いて上述の第15図の動作を説明す
る。

信号の供給経路は上述したとおりであり、更に、第16
図においては、共通信号端子、すなわち第15図の▲
▼端子30,データ入力端子26,データ出力端子27,▲
▼端子28,アドレス端子29,Vcc,Vssは、共通端子パッ
ド43a〜43d及び、共通リード線45a〜45dに相当する。ま
た、▲▼端子31a（▲▼０）は▲▼端
子パッド42a及び▲▼端子リード線44aに相当す
る。残りの▲▼端子31b,31c,31d（▲▼1,
▲▼2,▲▼３）もそれぞれの▲▼端
子パッド42b〜42d及び▲▼端子リード線44b〜44d
に相当する。

すなわち、第16図に示すように、共通端子に供給され
る信号は基板20の配線パターン19から、コネクター9aの
裏面共通端子パターン41a,スルーホール12a,共通端子パ
ターン40a,共通リード線45aを経て第１段目の半導体チ
ップ1aに供給され、更に第１段目のコネクター9bの裏面
共通端子パターン41bから共通リード線45bを経て半導体
チップ1bに供給される。同様に、各チップに同時に信号
が供給される。

これに対し、▲▼端子に供給される信号は、ま
ず第１段目の▲▼端子パッド42aの場合、コネク
ター9aの裏面▲▼端子パターン39a,スルーホール
12a,▲▼端子パターン35a,▲▼端子リード
線44aを経て信号が供給されるが、第２段目のコネクタ
ー9bの▲▼端子パターン35bと前記▲▼端
子パターン35aとは電気的に接続されていないため、半
導体チップ1bには第１段目の▲▼端子パッド42a
に供給された信号は供給されないことになる。

同様に第２段目の▲▼端子パッド42bへは、裏
面第１▲▼専用パターン38a,スルーホール12a,第
１▲▼専用パターン34aを経由し、裏面第１▲
▼専用パターン38b,スルーホール12b,第１▲
▼専用パターン34b,接続パターン46b,▲▼端子パ
ターン35b,▲▼端子リード線44bを経て信号が供
給される。この場合についても、第１段目および第３段
目の▲▼端子パターン35a及び35cと第２段目の▲
▼端子パターン35bとは電気的に接続されていな
い。

すなわち、第３段目，第４段目のチップについても同
様に▲▼端子どうしが接続しないようパターン形
成されている。このようにして▲▼端子はそれぞ
れのチップに対して電気的に独立して形成されている。

第３段目，第４段目の表面ダミーパターン48c〜48d
は、どの端子とも接続していない。500は、RAS3に供給
される信号系路の一例を示す。

本実施例Ｉで使用されるコネクター及び基板は、例え
ばガラスエポキシ材、あるいはセラミックなどから成
る。更に、コネクターに形成されるパターンは例えば銅
めっきを施こし、更にはんだめっき,Niめっき,Auめっき
等の処理を行なって形成される。

スルーホールの内壁も、銅めっきを施こし、前記パタ
ーンと同様の処理を行なって形成している。これによっ
て表面パターンと裏面パターンが電気的に接続される。

ここで、各コネクター間及び基板とコネクター間の接
続は、例えばはんだ（Pb−Sn系）によって接続されてい
る。特に、各コネクター間は高融点はんだ（90Pb−10S
n,約300℃）を用い、基板とコネクター間は低融点はん
だ（40Pb−60Sn,約180℃）が用いられる。しかし、特に
はんだに限定されることはなく、金−すず（Au−Sn）を
主成分とするろう材，金による接着，導電ペースト（例
えばAgペースト）等を用いて接続することもできる。

本実施例Ｉの応用例１のコネクターを用いることによ
り、従来パッケージと同じ実装面積で４倍のメモリ容量
を有するパッケージ構造を得ることができる。すなわ
ち、応用例１のコネクターは、４個の半導体チップに対
し特定の半導体チップを選択して、その選択した半導体
チップのみに特定の信号を送ることのできる構造であ
り、しかも積層するので、実装面積は同じでも４倍のメ
モリ容量を得ることができる。更に、各チップのレイア
ウト、パッド配置、フィルムキャリア上のリード配列を
変更することなしに、コネクターの表裏のパターンのみ
を第１段目〜第４段目にそれぞれ対応するよう形成する
だけで、本発明のメモリーモジュールを得ることができ
る。更に、ダミーリードを設けることにより、コネクタ
ーを積層する際の層間にすき間が生じるのを防ぐことが
でき、コネクタ間の電気的接続を確実に歩留りよく実現
することができる。

更に本実施例Ｉでは、コネクタ付半導体装置を積層す
る場合、コネクターの表裏面パターンをスルーホールを
通して導通させている。このように、コネクターのスル
ーホールを用いている所のパターンは表裏がつながって
いて、スルーホールを用いていない所のパターンは表裏
を絶縁させていることにより、共通端子はそのまま用
い、チップをセレクトするための端子だけを選んで信号
を供給できるよう構成されている。そうすることによっ
て、本発明である、チップを積層して高密度に実装し、
かつ積層したチップを個々に用いて従来よりもメモリ容
量の大きいモジュールを得るという目的を達成できる。

次に、実施例Ｉのその他の応用例２について、第11図
〜第14図，第2,第17図及び第18図を用いて説明する。

第17図及び第18図のメモリーモジュールは、外形は第
11図〜第14図と同じで、ピン配置は表２に示すとおりで
ある。このメモリーモジュール25において、4MX1の入出
力を構成するDRAMで、全体として4Mの容量のメモリーモ
ジュールである。▲▼端子51,▲▼端子50,
▲▼（ライトイネーブル）端子52,アドレス端子53,
電源端子Vcc,Vssは上述した応用例１と同じであるので
省略する。

第17図において、それぞれのチップ（RAM0〜RAM3）は
1Mの容量で、▲▼端子50,▲▼端子51,▲
▼端子52,アドレス端子53及び電源端子Vcc,Vssは共通
で使用する。

まず、アドレス端子53▲▼端子51,▲▼
端子50,▲▼端子52に信号を印加すると同時にそれ
ぞれのデータ入力端子54a〜54dのうちデータ書き込みを
行なう端子にのみデータ信号を印加し、おのおののチッ
プ（RAM0〜RAM3）に独立にデータを書き込む。データ読
み出しに対しても、それぞれのデータ出力端子55a〜55d
のうちデータ読み出しを行なう端子のみ活性して、所定
のチップからのみ独立にデータを読み出す。

第18図において、半導体チップ49a〜49dの表面のデー
タ入力出力端子パッド56a〜56d,57a〜57dは上述の応用
例１の第16図の半導体チップ1a〜1dの表面の▲▼
端子パッド42a〜42dに相当する。また、データ入力出力
リード線59a〜59d,60a〜60dは▲▼端子リード線4
4a〜44dに、共通端子パッド58a〜58dは共通端子パッド4
3a〜43dに、共通リード線61a〜61bは共通リード線45a〜
45dに相当する。また更に、コネクター62a〜62dにおい
て、その表面には前述の応用例１と同様の目的を達成す
るためのパターンが形成されている。すなわち、共通端
子パターン63a〜63d、データ入力出力パターン64a〜64
d,65a〜65d、接続パターン66b〜66d、データ入力出力専
用パターン67a〜67d,68a〜68d表面ダミーパターン69c,6
9dである。裏面も同様にパターンが形成されている。す
なわち、裏面共通端子パターン70a〜70d、裏面入力出力
専用パターン71a〜71d,72a〜72d、裏面接続パターン73b
〜73dである。

本応用例２は、信号の供給経路は上述したとおりであ
る。応用例１とほぼ同じであるが、応用例１では▲
▼端子31a〜31dを選択して、データを入出力するチッ
プを選択したのに対し、本応用例２では、各チップ49a
〜49d（すなわちRAM0〜RAM3）へデータを書き込むため
の信号をおのおのに供給し、各チップからおのおのの指
定したデータを読み出すことができる。

本実施例の応用例２のコネクターを用いることによ
り、応用例１と同様に従来パッケージと同じ実装面積で
４倍のメモリ容量を有するパッケージ構造を得ることが
できる。すなわち、応用例２のコネクターは４個の半導
体チップに対し、それぞれのチップへ信号を供給し、ま
た、それぞれのチップから独立にデータを読み出すこと
ができる。更に、TAB側のパターンの変更なしでコネク
ターのデータ入出力に関するパターンのみを変更するだ
けで、半発明の半導体モジュールを得ることができる。

次に、上述した応用例１および２で用いた半導体モジ
ュールパッケージの変形例について、第19図〜第23図を
用いて説明する。同じ機能は同符号で表わす。

第19図は、パッケージ変形例１の断面図、 第20図は、パッケージ変形例１の平面図、 第21図は、パッケージ変形例２の断面図、 第22図は、パッケージ変形例３の断面図、 第23図（ａ）は、パッケージ変形例４の断面図、 第23図（ｂ）は、パッケージ変形例５の断面図、 第23図（ｃ）は、パッケージ変形例６の断面図であ
る。

まず、第19図〜第22図において、第11図の基板20と同
じ機能を有する基板82には、マルチチップ半導体装置86
が搭載されており、また基板82の上面あるいは下面で上
記マルチチップ半導体装置86の下側にチップコンデンサ
84が搭載されている。更に、マルチチップ半導体装置86
は蓋部材81によって覆われている。これらは更に基板82
には、信号を取り出すための引き出しリードピン83が取
り付けられて第11図に示した半導体モジュール25と同じ
機能を有する半導体モジュール80を構成している。

第19図において、引き出しリードピン83はいわゆるDI
P（デュアルインライン型パッケージ）と同形状であ
る。

第20図は、第19図を上からみた図で、基板82上には半
導体モジュール80が例えば４個搭載されている。しか
し、搭載されるべき半導体モジュール80は４個とは限ら
ず、１個あるいは複数個でもよい。更に、第21図及び第
22図も第20図と同様の平面図である。

第21図は面実装タイプパッケージのガルウィングタイ
プの引き出しリード形状、第22図はＪベンドタイプパッ
ケージの引き出しリード形状である。

次に第23図（ａ）〜（ｃ）は、第11図の半導体モジュ
ールのＡ−Ａ′断面図の変形例である。マルチチップ半
導体装置86は基板取り付けリード85はんだ等の接着剤87
を介して基板82に実装される。

第23図（ａ）の基板取付けリード85は、いわゆるガル
ウィングタイプパッケージの引き出しリード形状，第23
図（ｂ）の基板取付けリード85は、Ｊベンドタイプパッ
ケージ，更に第23図（ｃ）の基板取付けリード85は、バ
ッドタイプパッケージの引き出しリード形状である。更
に、前記基板82の上面あるいは下面に、マルチチップ半
導体装置86の下側の位置には、チップコンデンサ84が設
けられている。

第23図（ａ）〜（ｃ）においては、マルチチップ半導
体装置86と基板82の接続部に弾力性を有する基板取付け
リード85を用いることにより、マルチチップ半導体装置
86と基板82の熱膨張率差によって生ずる熱応力を緩和す
ることができ、接続信頼性を向上させる効果がある。

次に、実施例Ｉのその他の応用例３について、第24図
〜第27図を用いて説明する。

まず、第24図において、銅配線パターン98が形成され
たプリント配線基板91上にマルチチップ半導体装置92が
搭載されている。前記プリント配線基板91には、基板位
置合せ孔97,コネクタ用端子94が設けられている。更に
は、プリント配線基板91上に、前記マルチチップ半導体
装置92を８個搭載し、本実施例Ｉの応用例３の半導体モ
ジュール95を構成している。

プリント配線基板91は、例えば樹脂基板により構成さ
れ、その用いられる基材と結合材との組み合せによって
各種のものを構成できる。基材としては、ガラス繊維，
紙，合成繊維などが例示され、また、結合材としては、
エポキシ樹脂，フェノール樹脂，ポリイミド樹脂などが
例示される。樹脂基板としては、ガラス繊維を基材とす
るエポキシ樹脂基板が好ましい。

プリント配線基板91への配線パターン98の形成は、通
常のエッチング技術やホトレジスト技術により行われ
る。

応用例３におけるマルチチップ半導体装置92は、上述
の応用例１及び２に用いたものと同じもので、その信号
の供給経路，コネクタ付半導体装置90a〜90dの積層方法
及びコネクター93a〜93dの構成においても同様のものが
用いられる。

第27図において、99a〜99hは第24図に示したマルチチ
ップ半導体装置92それぞれの回路ブロック図で、更に、
第15図のDRMA（ダイナミック・ランダム・アクセス・メ
モリ）を８個組み合せたメモリモジュールである。この
半導体モジュールは、例えばマイコン等に用いられる。
同図において、▲▼（ライトイネーブル）端子，ア
ドレス端子，データ入力出力端子（DQ1〜８）及び電源
端子（Vcc,Vss）は共通端子である。▲▼端子を
共通端子として用いる場合には▲▼端子がチップ
（例えばRAM11〜14）を選択するための端子として用い
られる。反対に、▲▼端子が共通端子として用い
られる場合には▲▼端子がチップを選択する端子
として用いられる。

ここで、上述の▲▼端子がチップを選択する端
子として用いられる場合を一例として説明する。

すなわち、第27図の半導体モジュールにおいて、アド
レス端子，▲▼（ライトイネーブル）端子，データ
入出力端子（DQ1〜DQ8），▲▼端子に信号が、印
加されるのとほぼ同時に▲▼端子100aに信号が印
加されると、▲▼端子100aの信号を共用している
チップ、すなわちRAM11,RAM21,RAM31,RAM41,RAM51,RAM6
1,RAM71,RAM81に信号が供給される。▲▼端子でLow
信号を印加した場合にはデータ入力（Din）が、High信
号を印加した場合にはデータ出力（Dout）が行われる。

更にこの応用例３ではプリント配線基板91の片面にマ
ルチチップ半導体装置92を搭載した例を示したが、基板
の両面に搭載してもよい。この場合も片面搭載の場合と
同様にして形成される。また、両面に搭載した場合は、
さらに高集積かつ高密度な半導体モジュールが得られ
る。

次に、実施例Ｉのその他の応用例４について、第28図
〜第33図を用いて説明する。

ここで第33図は、本応用例４のおのおのの▲▼
（チップセレクト）端子部の詳細を示す斜視図である。

まず、第28図〜第30図において、積層セラミック基板
101に本実施例Ｉの第11図及び第12図で述べたマルチチ
ップ半導体装置と同じマルチチップ半導体装置102、及
びデコーダIC104を搭載した半導体モジュール105であ
る。上記マルチチップ半導体装置102は、1Mビット・SRA
M（スタティック・ランダム・アクセス・メモリ）のMOS
型又はバイポーラMOS型集積回路チップをコネクター103
a〜103dに搭載して成るコネクタ付半導体装置106a〜106
dを４個積層したものから成る。

第31図において、A0〜A18はアドレス入力ピン,I/00〜
I/07はデータ入出力ピン,Vss及びVccは電源電子ピン，
▲▼，▲▼，▲▼は一連のコントロールピ
ンであり、このうち▲▼はライトイネーブルピン，
▲▼はアウト・プット・イネーブルピン，▲▼
はチップセレクトピンである。

第32図において、I/00〜I/07,▲▼，▲▼,A0
〜A18,▲▼はそれぞれ上記と同じであるので省略す
る。また、RAM1〜RAM16はそれぞれ1Mビット・SRAM（ス
タティック・ランダム・アクセス・メモリ）の集積回路
チップである。

同図において、アドレス端子110a（A0〜A14），▲
▼端子108,データ入出力端子107（I/00〜I/07）に書
き込むための信号を印加し、同時にチップ（RAM1〜RAM1
6）につながるチップを選択するためのアドレス端子110
b〜110e（A15〜A18）と▲▼端子に信号を送ること
により、１つのチップのみを選択してデータを書き込む
ことができる。

データの読み出しについては、読み出し許可信号用の
▲▼（アウト・イネーブル）端子に信号を供給し、
その他は書き込みと同じ接続状態でデータ入出力端子10
7にデータが出力される。

第33図は、応用例４における半導体モジュール105の
コネクタ付半導体装置106a〜106dのうち、第１段目と第
２段目の▲▼（チップセレクト）端子部の詳細を示
している。

同図において、112aは第１段目（最下段）の▲▼
（チップセレクト）端子パッド,113aは同チップセレク
トリード線,114aはチップセレクト端子パターン,115aは
チップセレクト専用パターン,116bはチップセレクト端
子パターン114aとチップセレクト専用パターンをつなぐ
ための接続パターンである。

コネクター103a,103bは前記応用例１の第16図と同じ
パターンが表裏面に形成されていて、チップ上の選択さ
れるべき端子が▲▼端子ではなくて、▲▼端
子112a〜112dが用いられている以外は、応用例１と同様
のマルチチップ半導体装置を構成している。更に、第１
段目のコネクタ付半導体装置106aへの信号供給、第２段
目，第３段目，第４段目それぞれのコネクタ付半導体装
置106b〜106dへの信号供給も、応用例１の第16図と同じ
経路であるので詳細は略す。

本実施例Ｉの応用例４において、従来パッケージと同
じ実装面積に対し多くの半導体チップを搭載することが
できる。すなわち、半導体装置の実装密度を高くするこ
とができる。また、TAB（テーパ オートメイテッド
ボンディング）チップを積層するので、そのパッケージ
の厚さを薄くすることができる。

更に、チップ内のレイアウト，フィルムキャリアのリ
ード等を変更せず、各コネクターのパターンの一部のみ
を変更するだけで、数倍の容量の半導体モジュールを得
ることができる。

次に、上記したマルチチップ半導体装置のリード形状
を変形した例を第34図〜第37図に示す。

まず、第34図において、（ａ）はアウターリード部12
0a〜120dのコネクター122a〜122dとの接着が終わる部分
からフィルムキャリアテープ121a〜121dとの接続が始ま
る部分までの間が、基板123の上側へ折り曲げられてい
る。（ｂ）はその第１段目及び第２段目コネクター122
a,122bの接続部の拡大図である。コネクターどうしの接
続及びチップ等、アウターリード部120a〜120dの折曲部
以外は、第14図に示したものと同様であり、上述された
記載をもって第34図の説明の一部とする。

本リード変形例１において、リードを上側へ折り曲げ
ることにより、パッケージの厚さをあまり変えずに、チ
ップコンデンサー124の入る領域を充分確保できる。更
に、折り曲げられたアウターリード部120a〜120dにて、
コネクター122aとTAB129aとの熱膨張率差によって生ず
る熱応力を緩和することができる。

次に、第35図において、アウターリード部125a〜125d
のコネクター126a〜126dとの接着が終わる部分からフィ
ルムキャリアテープ127a〜127dとの接続が終わる部分ま
での間が、基板128の上側で、かつコネクター126a〜126
dの裏面側から表面の位置まで折り曲げられている。更
にその接続部は第34図（ｂ）と同様で、これを用いて説
明を一部とする。

本リード変形例２において、TAB129a〜129dはコネク
ター126a〜126dの厚さとほぼ同じ高さであるので、マル
チチップ半導体装置のパッケージをさらに薄くすること
ができ、更にリード変形によって熱応力を大きく緩和す
ることができる。

更に、第36図において、TAB133a〜133dを第12図と反
対方向にコネクター132a〜132dに搭載している。すなわ
ち、コネクター132a〜132dはそのままで、半導体チップ
130a〜130dの回路及びバンプ形成面を基板131側に向け
て実装する。

本リード変形例３において、基板131上に搭載するた
めのチップコンデンサー134の領域を充分に得ることが
できる。

第37図は最下段のリードのみを変形した例である。最
下段のフィルムキャリア135aは、半導体チップ138aの回
路及びバンプ形成面が基板137側に向けて実装され、更
にこのフィルムキャリア135aのアウターリード部139a
が、コネクター140a〜140dの外枠よりも外側へさらに延
長されて、その延長された部分にて基板137と接続して
いる。延長アウターリード部141の基板137と接触してい
ない側には保持テープ136が形成されている。保持テー
プ136は、リードパターン142を半導体チップ138aに接続
し、アウターリード部139aをコネクター140aに取り付け
る際にリードのばらつきを防ぐものである。また、保持
テープは、フィルムキャリアテープと同材料から成る。
例えば、ポリイミド系樹脂，ガラスエポキシ系樹脂材等
である。

本最下段リード変形例において、まず、基板137と延
長アウターリード141の接続部がコネクタ部より外側に
あるため、接続が容易に行なえる。同様に、接続部が見
えるため、接続良否のチェックが容易に行なえる。更
に、延長アウターリード141の変形により、基板141とTA
Bとの熱膨張率差に起因する接続部に発生する熱応力を
緩和することができ、リードばらつきを防止してさらに
高密度実装のパッケージを得ることができる。

次に、最下段のコネクターの変形例について、第38図
〜第40図を用いて説明する。

まず、第38図において、コネクター145の表面にはCu
からなる表面パターン146が形成され、裏面には、裏面
パターン147が、スルーホール148を通じて表面パターン
146と接続されて、更にコネクター145の短辺側から長辺
側へ形成されている。

第39図において、コネクター145は裏面パターン147を
介して基板150に半田付けされている。また、このコネ
クター変形例１のコネクター145を用いた場合、チップ
コンデンサー149は基板150の裏面に設けられる。

コネクター裏面に、第38図のような裏面パターン147
を形成して基板に取り付けることによって、基板との接
続パターンピッチを自由に設定できる。すなわち、基板
に取り付けるための裏面パターンがコネクター145の表
面パターン146と同じピッチで裏面に形成されている場
合ピッチが狭く半田付でショートしてしまう。そこで裏
面にコネクター145の短辺側からパターンを長辺側へ引
き出すことによって、パターンどうし半田付けし易くす
ることができる。

第40図において、コネクター150の底を取り去ったも
のである。こうすることによって、この空いたスペース
にチップコンデンサー149を搭載することができ、かつ
コネクター裏面のパターンピッチは短辺側に比べて自由
に設定できる。

次に、TABリードパターンを変形させて本実施例のマ
ルチチップ半導体装置をなす例を、第41図及び第42図を
用いて、更にチップ側パターンを変形させて本実施例の
マルチチップ半導体装置をなす例を第43図を用いて説明
する。

まず、第41図において、例えばDARM（ダイナミック・
ランダム・アクセス・メモリ）からなるMOS型回路素子
を用いた場合、チップ選択するための端子、すなわち▲
▼端子151a〜151dに接続する▲▼端子リー
ド線152a〜152dを第１段目コネクター153aにおいては▲
▼端子パターン154aに、第２段目コネクター153b
においては第１▲▼専用パターン155b、第３段目
及び第４段目も同様にそれぞれ第２▲▼専用パタ
ーン156c,第３▲▼専用パターン157dに接続す
る。またコネクター153a〜153dは第１段目〜第４段目変
更することなく同じものを用いることができる。

本変形例Ｉにおいて、チップ内レイアウト，信号供給
経路を共通するリード線，コネクターを変更することな
しで、TABリードのチップ選択用リードのみを変更する
だけで、積層した複数個の半導体チップのうち、特定の
チップのみを選択して動作させることができ、実装面積
は同じでも４倍のメモリ容量のメモリーモジュールを得
ることができる。

次に、第42図において、例えば変形例Ｉと同じ回路素
子を用いた場合を例示する。あらかじめ▲▼端子
パッド159a〜159dを▲▼専用リード線164及び第
１▲▼専用リード160a〜d,第２▲▼専用リ
ード161a〜d,第３▲▼専用リード162a〜d,第４▲
▼専用リード163a〜ｄと接続しておく。第１段目
〜第４段目それぞれ素子へ個々に信号を供給するため
に、まず第１段目は第１▲▼専用リード線160aの
みを接続したまま、残りの第２〜第４▲▼専用リ
ード線161a,162a,163aをレーザー等にて切断する。第２
段目，第３段目，第４段目も同様に第２▲▼専用
リード線161b,第３▲▼専用リード線162c,第４▲
▼専用リード線163のみを接続したまま、残りの
専用リード線は切断する。

すなわち、変形例IIは本実施例Ｉの目的を達すること
ができる。チップ内レイアウト，半導体チップに接続す
るすべてのリード線，コネクターはあらかじめ同じもの
を用意し、積層する段に応じて必要なリード線だけを接
続したままで、残りのリード線をレーザー等で切断する
ことにより、本発明の半導体モジュールを得ることがで
きる。

また、変形例IIにおいて、あらかじめ▲▼専用
リード線164a〜164dを第１〜第４▲▼専用リード
線160〜163を接続しない状態で形成しておき、各段を形
成する場合に必要に応じて、例えば第１段目コネクター
は▲▼専用リード線164aと第１▲▼専用リ
ード線160a,第２段目は▲▼専用リード線164bと
第２▲▼専用リード線161bというように、ワイヤ
ボンディング等を用いて接続する。

この場合も同様に、チップ内レイアウト,TABチップに
接続するすべてのリード線，コネクターはあらかじめ同
じものを４個用意し、積層する段に応じて必要なリード
線だけを接続することができる。

次に、第43図において、例えばDRAMからなるMOS型回
路素子を用いた場合、165a〜165dは▲▼端子パッ
ド,166a〜ｄは第１▲▼端子パッド,167a〜d,168
〜ｄ及び169a〜ｄはそれぞれ第２〜第４▲▼端子
パッドである。更に170a〜d,171a〜d,172a〜ｄ及び173a
〜ｄはそれぞれ第１〜第４▲▼専用リード線であ
る。

本変形例IIIにおいて、第１段目のコネクタ付半導体
装置174aを用いて説明する。

半導体チップ175aは回路パターン及びパッド等はあら
かじめ形成されており、更に、コネクター176a及びリー
ド線（共通のリード線及び上記▲▼専用リード
線）もあらかじめ形成されている。そして、▲▼
端子パッド165a,第１▲▼端子パッド166a,第１▲
▼専用リード線の経路で信号が送られる。▲
▼端子パッド165aと第１▲▼端子パッド166a間
は、マスタスライス方式、すなわち回路素子，電極パタ
ーン，配線パターンが既に形成された半導体チップ上に
回路素子及び前記パターンと絶縁を図るための絶縁膜
（SiO₂等）を形成した後、その上面にアルミニウムから
なる配線177aを形成し、このアルミニウム配線パターン
と接続する▲▼端子パッド165a及び第１▲
▼端子パッド166aを形成することによって結線される。

すなわちリード線170aの先端位置にバンプ電極（すな
わち第１▲▼端子パッド166a）を形成し、前記第
１▲▼専用リード線170aをボンディングする。

第２段目〜第４段目のコネクタ付半導体装置174bn〜1
74dも同様に、それぞれの専用リード線先端位置まで▲
▼端子パッド165b〜165dからAl配線を施こし、そ
の先端にバンプ電極を形成し、専用リード線をボンディ
ングする。

変形例IIIにおいて、各段のコネクタ付半導体装置を
構成するために、チップ上に配線を１ケ所施こすだけ
で、チップ内の回路素子，電極及び配線レイアウト，リ
ード線，コネクター等の変更なしに本実施例Ｉの目的を
達成することができる。

更に、第１〜第４▲▼端子パッドをチップ上に
あとから形成することにより、チップ内の配線を変更す
る必要がないので、チップサイズは従来のままでよい。

第41図〜第43図において、DRAMからなるMOS型回路素
子を用いて説明したが、これに限定されるものではな
く、例えばSARM（スタティック・ランダム・アクセス・
メモリ）のMOS型あるいはバイポーラMOS型の集積回路チ
ップを用いてもよい。

次に、コネクターの変形例を示す。

第44図は、コネクター変形例の平面図である。

第44図において、二辺コネクター180に樹脂付TAB181
を搭載し、コネクタ付半導体装置182を構成している。

二辺コネクター180は、例えばガラスエポキシ材ある
いはセラミック等から成る。

第44図に示す二辺コネクター180を用いることによ
り、コネクタ付半導体装置の短辺側のサイズを小さくす
ることができる。また、枠状に形成されたコネクターよ
りも加工し易い。更に、コネクター材としてセラミック
を用いると、ガラスエポキシ材よりも加工し易く、また
放熱性も良い。

更に、長辺方向に対してコネクタとTABの熱膨張率差
による熱応力は生じないため、コネクタとTABリードの
接続信頼性を大巾に向上させることができる。

〔実施例II〕

本発明の実施例IIを第45図を用いて説明する。

第45図（ａ）は、実施例IIのフィルムキャリア半導体
モジュールの平面図、 第45図（ｂ）は、第45図（ａ）のＺ−Ｚ′線に沿う断
面図である。

第45図において、リード付コネクター200の表面には
インナリード部205まで伸延したリードパターン201が固
着した状態で表面パターンが形成されている。裏面には
裏面パターン206が形成され、スルーホール207で表裏パ
ターンを電気的に接続している。

半導体チップ203上に形成したバンプ208はインナーリ
ード205と電気的に接続されている。接続部を含む半導
体チップ203の表面及び側面には保護コート204が塗布さ
れている。

リード付コネクター200の形成には基材の片面にパタ
ーン用導電材の固着された基板に半導体チップ203がは
まり込む孔を打ち抜いた後、他面にリードパターン形成
用の導電材を前記孔部分を含めて貼り付け、この後は印
刷配線板の製造プロセスを使って第45図に示すような基
材の一端にリードパターンを張り出させたリード付コネ
クター200を形成する。

リード付コネクター200と半導体チップ203の接合は金
−金，金−すず等の既に知られているインナリードボン
ディングの方法を用いる。本リード付コネクター200を
用いたフイルムキャリア半導体モジュール202の積み重
ねにおいては、第14図に示す第１接続部14aが不要であ
り、組み立て工程上非常に有利となる。

〔実施例III〕

以下本発明の実施例IIIを第46図〜第55図により説明
する。

第46図は第47図及び第48図に示すフイルムキャリア半
導体装置28を４個積み重ねて電気的に接続した本発明に
なるマルチチップ半導体装置332の断面図である。

第47図は基材付アウターリードを折り曲げた本発明に
なるフイルムキャリア半導体装置28単体の断面図、第48
図はその平面図である。

まず、第47図及び第48図において、半導体チップ302
はバンプ304が形成されており、フイルムキャリアテー
プ306のインナリード308と電気的につながっている。

フイルムキャリアテープ306には、枠基材310とその上
面に形成された表面バターン312,折り曲げ基材314とそ
の表面に形成された裏面パターン316,表面パターン312
と裏面パターン316をつなぐ接続パターン318,枠基材310
と折り曲げ基材314を固着する固着層320があり、インナ
リードボンディング部を含むチップ302表面及び枠基材3
10とチップ302側面には樹脂322が塗布されて、フイルム
キャリア半導体装置328が形成されている。

第48図では、インナリードボンディング部を見やすく
するため、樹脂322を除いた状態を示している。

第46図において第47図及び第48図と同番号は同じ内容
を示し、４個のフイルムキャリア半導体装置328の最下
段には番号の後にａを、下から２番目にはｂを、３段目
にはｃを、４段目にはｄを付して示した。なお、以下の
図においても同符号は同じ内容を示すものとする。

第46図において、フイルムキャリア半導体装置328a〜
328d間は、層間接続層330によって接合され、マルチチ
ップ半導体装置332を形成している。マルチチップ半導
体装置332は、表面に配線パターン334が形成された基板
336に接続層338を介して接続されている。

第49図は、本発明の実施例IIIになるフイルムキャリ
ア半導体装置の製造工程を示す断面図及び平面図であ
る。（ａ）はチップ302上のバンプ304とインナリード30
8とを接続するインナリードボンディング工程で、デバ
イス孔341,接続パターン318の下部に明けられた角孔34
2,保持リード344の下部に明けられた角孔346、及びイン
ナリード308を有するフイルムキャリアテープと半導体
チップ302を電気的に接続している。（ｂ）は、チップ
部上面及びインナリードボンディング部周辺に樹脂322
を塗布する工程、（ｃ）は、折り曲げ後枠基材310と折
り曲げ基材314を固着するための接着剤340を塗布する工
程、（ｄ）、及び（ｅ）は、保持リード344及び折り曲
げ基材314の一部を切断する工程、（ｅ），（ｆ）は折
り曲げの工程、（ｈ），（ｉ）は、外形切断の工程を示
している。なお、各工程間でのフイルムキャリアテープ
の送り及び位置決めは、（ｅ）図のスプロケット孔315
を基準にして行われる。

第50図〜第52図は折り曲げ前のアウターリード部の一
部を示した平面図で、フイルムキャリアテープ306には
角孔342及び角孔346があり、枠基材310上には表面パタ
ーン312折り曲げ基材314上には裏面パターン316が形成
され、角孔342部には接続パターン318がある。また、第
51図では接続パターン318部に孔348が形成されている。

第53図及び第54図は接続パターン318部を示した断面
図で、第53図では薄型部350が接続パターン318全体にあ
り、第54図では、一部に設けられている。

次に本発明になるマルチチップ半導体装置及びフイル
ムキャリア半導体装置の各部の詳細と動作について説明
する。

第46図において、半導体チップ302は内部に記憶素子
を集積化したメモリ用半導体チップであり、基板336か
ら供給される信号によってデータの書き込み及び読み出
しを行うものである。

データの書き込み及び読み出し時の電気信号の流れ
は、まず基板336上の配線パターン334に外部から信号が
供給され、接続層338を通ってマルチチップ半導体装置3
28a〜328dの各端子に供給される。ここで、各端子に供
給された電気信号は、フイルムキャリア半導体装置328a
〜328dのうちチップセレクトパターで選択されたフイル
ムキャリア半導体装置にのみ有効に働くように回路が組
まれており、非選択フイルムキャリア半導体装置は動作
しないように設計されている。チップセレクト法につい
ては、前記した実施例I,変形例II（第42図）の方法を用
いている。

フイルムキャリア半導体装置328単体の構成と製造方
法を第47図，第48図及び第49図で説明する。フイルムキ
ャリアテープ306は、ガラスエポキシ基材に半導体チッ
プ302を取付けるデバイスホール344と角孔342,344をパ
ンチで明け、その一面に銅箔を貼付けた後、必要回路パ
ターンを形成したもので、既に知られているフイルムキ
ャリアテーププロセスで形成される。

半導体チップ302にはフイルムキャリアテープ306のイ
ンナリード308と接続するためのバンプ304が既に知られ
ているバンプ形成プロセスによって形成されている。

このフイルムキャリアテープ306のインナリード308と
半導体チップ302のバンプ304を位置合わせし、第49図
（ａ）に示すように金属的に接続する。接合は、加熱し
たヒーターチップを接続部に押し当てる方法を用いる。

次いで（ｂ）に示すように、接合した半導体チップ30
2の上面多び半導体チップ302の側面と枠基材310の有る
部分に樹脂322を塗布し、硬化させる。樹脂322はインナ
リード接続部の耐腐食及び機械的保護を目的とするもの
で、エポキシ系熱硬化性樹脂を用いるが特に材料及び硬
化法を限定するものではない。

次に、（ｃ）に示すように、枠基材310の下面に接着
剤340を塗布し、その後（ｄ）及び（ｅ）に示すように
保持リード344と、折り曲げ基材314の側面部を切断す
る。

この切断によって折り曲げ基材314と裏面パターン316
は、接続パターン318のみによって支持された状態とな
る。

次に（ｆ）及び（ｇ）に示すように接続パターン318
を折り曲げ、枠基材310の下面と折り曲げ基材314の下面
を対向させ接着剤310によって固着する。その後、外形
を切断することにより、（ｈ），（ｈ）に示すフイルム
キャリア半導体装置が出来上がる。

外形切断はフイルムキャリアテープ306のスプロケッ
ト孔315を基準に行う。このため、同様にスプロケット
孔315を基準にして形成された表面パターン318との寸法
精度は非常に良好に出来上がっている。

本実施例IIIでは、フイルムキャリアテープ基材にガ
ラスエポキシ材を用いたが、特にこの材料に限定するこ
とはない。

第50図〜第52図において、接続パターン318は折り曲
げられる箇所にあたり、表面パターン312及び裏面パタ
ーン316より断面積を小さくして折り曲げ易くしたもの
である。

第50図及び第51図は表面パターン312と裏面パターン3
16は同じ幅にしておき、接続パターン318を第50図は幅
狭にしたもの、第51図は孔を設けたものである。

第52図は接続パターン318を表面パターン312より狭く
するとともに、表面パターン312と裏面パターン316との
幅を違えたもので、これは折り曲げ完了後のフイルムキ
ャリア半導体装置を積層し接続する時、第１段目のフイ
ルムキャリア半導体装置と、その上に積層される第２段
目のフイルムキャリア半導体装置の位置合わせ時の位置
ずれによるパターン間ギャップの縮小を防止するための
ものである。

即ち、表面パターン312と裏面パターン316の幅に差を
設けることにより、パターン幅の差の２分の１の位置ず
れがあっても両方のパターンは完全に重なることにな
る。

第53図及び第54図は、接続パターン318の断面積を小
さくするための他の実施例を示すもので、接続パターン
318部のみリード厚さを薄くしたものである。特に、第5
4図は折り曲げ基材314に近い箇所に薄少部350を設け、
折り曲げ性の向上を図ったものである。

第47図において、枠基材310に対し折り曲げ基材314の
幅を狭くしているが、これは第46図に示すように複数個
のフイルムキャリア半導体装置328を積み重ねた時、下
段のインナリードに近いパターン、例えば第48図に示す
インナリード308と表面パターン312とのつなぎの斜めパ
ターン部上段の裏面パターン316と重ならないようにし
たものである。

第49図に示す方法にて形成されたフイルムキャリア半
導体装置328を複数個積み重ねて第46図に示すマルチチ
ップ半導体装置332を形成する。ここで、フイルムキャ
リア半導体装置328を積み重ねる方法は、第46図におい
て各々のフイルムキャリア半導体装置328間にはんだを
用いた層間接続層330を設け、外形基準で位置合わせし
積み重ねる。その後層間接続層330を加熱してはんだを
溶融させ層間接続を完了する。なお、第46図においてフ
イルムキャリア半導体装置328を４個積み重ねている
が、４個に限ることはない。また、層間接続層330には
んだを用いているが、とくにはんだに限定することはな
く、すず及び金等を主成分とするろう材，異方性導電接
着材，導電ペースト等を用いることもできる。

次に、第55図及び第56図に実施例IIIのアウターリー
ドを折り曲げた他の例を示す。

第55図は、表裏面パターン364a,b付コネクター362の
コネクタ付半導体装置360の断面図、 第56図は、パターンなしコネクター366のコネクタ付
半導体装置366の断面図である。

第55図において、コネクター362には表面パターン364
a,裏面パターン364bが形成されている。表面パターン36
4aははんだ層365を介してアウターリード部363aに接続
されており、折り曲げられたアウターリード部363bの先
端部は、はんだ365を介して裏面パターン364bと接続さ
れている。

第56図において、コネクター366には表裏面パターン
は形成されておらず、直接接着剤367を介して、アウタ
ーリード部363a,363bと接続している。

以上述べた如く、本実施例IIIによれば、片面配線の
フイルムキャリアテープを用いて簡単なプロセスで、両
面配線を有するフイルムキャリア半導体装置を形成する
ことができる。また、基材付アウターリード部を折り曲
げるため、基材厚さがチップ厚さのほぼ２分の１のフイ
ルムキャリアテープが使用できることから、従来のフイ
ルムキャリアテープ製造プロセスが適用できる。更に、
アウターリードの一部を直接折り曲げる構造としている
ため、表面パターン幅を十分小さく出来、この結果モジ
ュールの小型化が可能である。更に、フイルムキャリア
テープから個々に外形切断を行なうため、パターンと外
形との寸法精度が良く、フイルムキャリア半導体装置積
層時に外形基準で位置合せできる。また更に、フイルム
キャリア半導体装置は単体として性能検査が完全に行な
えるため、この時点で良品のもののみを組み合せてマル
チチップ半導体装置が出来るため、歩留まりが非常に良
くなる。

次に、本発明におけるコネクタ付半導体装置の製造プ
ロセスを、第57図〜第63図を用いて説明する。

まず、第57図は、第16図，第18図及び第33図のコネク
タ付半導体装置の製造プロセスフロー図である。

同図タイプＡにおいて、テープ状態のポリイミド樹脂
フイルムテープに、通常のエッチング技術により銅配線
パターンを形成、これに半導体チップをインナーリード
ボンディングにより搭載してなる複数個連続して形成さ
れたTABを、個々のTABに分割する。プロセスの次に、個
々のTABは余分なリードパターンを切断し、４個ひと組
で構成されている４種のコネクターにそれぞれのTAB
を、パルス ヒートボンダーを用いて250℃,1〜２秒の
条件下で搭載する。（プロセス〜）TABを搭載させ
たコネクターを個々に分割し、（プロセス）それぞれ
のコネクター付TABを（バー イン）及び電気的特性に
ついて検査する。（プロセス）つづいて、前記コネク
タ付TABを積層、クランプし（プロセス）、外観検査
を行ない（プロセス）、はんだ付けして（プロセス
）積層TABモジュール、すなわち実施例Ｉのマルチチ
ップ半導体装置が完成する。

特性検査をコネクター分割後に行なうので、積層前に
不良品を除去することができ、積層されたTABモジュー
ルの歩留が向上する。

また、同図タイプＢにおいて、積層TABモジュールが
完成した段階でバーイン及び電気的特性検査を行なう場
合を示す。（プロセス） 第58図は、第41図及び第43図に示すコネクタ付半導体
装置の製造プロセスフロー図である。

同図タイプＡにおいて、異なる銅配線パターンが形成
された４種のフイルムテープに半導体チップをインナー
リードボンディングしてなるTAB、あるいは４種の異な
る半導体チップに第43図に示す形状のリードパターンを
インナーリードボンディングしてなるTABを個々に分割
する。（プロセン）次に個々のTABは余分なリードパ
ターンを切断し、同種のコネクターボードに４種おのお
ののTABをパルスヒートボンダーを用いて250℃,1〜２秒
の条件下でボンデングする。（〜） つづいて、この後の工程は第57図で説明したプロセス
（〜）を経て、積層TABモジュールを完成する。

また同図タイプＢにおいても上述のプロセス（〜
）をもって第58図の記述となす。

第59図は、第42図に示すコネクタ付半導体装置の製造
プロセスフロー図である。

同図タイプＡにおいて、通常のTAB法により形成され
た同種TABを４個用意し（プロセス）、同種のコネク
ターボードに前記用意したTABを250℃,1〜２秒ボンディ
ングする。（プロセス） 次に、第42図に示すように必要なリードパターンのみ
を残し、余分なリードパターンをレーザー等により切
断、あるいは必要なリードパターンのみをワイヤーボン
ディング等により接続する。（プロセス）つづいてこ
の後の工程（〜）は、第57図で説明したプロセス
（〜）と同じプロセスを経て積層TABモジュールを
完成する。

また同図タイプＢにおいても、上述のプロセス（〜
）をもって同59図の記述となす。

第60図は、第45図に示すコネクタ付半導体装置の製造
プロセスフロー図である。

同図タイプＡにおいて、通常の工程を経て形成された
半導体チップを用意し、あらかじめリードが取付けられ
たコネクターにパルスヒートボンダーにて250℃,1〜２
秒の条件下でインナーリードボンディングする。（プロ
セス〜）ここで、リード付コネクターは積層される
位置によって、実施例Ｉの第16図のコネクター表裏面リ
ードパターンと同じ形状にそれぞれ形成されている。つ
づいて、この後の工程（〜）は第57図で説明したプ
ロセス（〜）と同じプロセスを経て積層モジュール
を完成する。

また同図タイプＢにおいても、上述の第57図のプロセ
ス（〜）をもって第60図の記述となす。

第61図は、第45図に示すコネクタ付半導体装置で、か
つ第43図の如く、半導体チップ（Die）を４種適用した
場合の製造プロセスフロー図である。

同図タイプＡにおいて、積層されるべき各段に対応
し、第43図に示される半導体チップ４種を用意し、リー
ド付コネクターにパルスヒートボンダーを用いて250℃,
1〜２秒の条件下でボンディングする。（プロセス〜
）つづいて、この後の工程（〜）は、第57図で説
明したプロセス（〜）と同じプロセスを経て積層モ
ジュールを完成する。

また同図タイプＢにおいても、上述の第57図のプロセ
ス（〜）をもって第61図の記述となす。

第62図は、第45図に示すコネクタ付半導体装置で、か
つ第42図の如く必要なリードパターンのみを接続させた
場合の製造プロセスフロー図である。

同図タイプＡにおいて、半導体チップとあらかじめリ
ードが取り付けられたコネクターを各４個用意し、おの
おのをパルスヒートボンダーを用いて250℃,1〜２秒の
条件下でボンディングする。（プロセス）次いで、必
要なリードパターンのみを残し余分なリードパターンを
レーザ等により切断、あるいは、必要なリードパターン
のみをワイヤボンディング等により接続する。（プロセ
ス）につづいて、この後の工程（〜）は第57図で
説明したプロセス（〜）と同じプロセスを経て積層
モジュールを完成する。

更に同図タイプＢにおいても、上述の第57図のプロセ
ス（〜）をもって第62図の記述となす。

第63図は、第24図に示す半導体モジュールの製造プロ
セスフロー図である。

同図片面半導体モジュールにおいて、プリント配線基
板の表面に半田ペーストをプリントする。（プロセス
）次いで、チップコンデンサ及び実施例Ｉ〜IIIに示
した積層TABモジュールを実装し（プロセス）リフロ
ーする。（プロセス）ここで、ペーパーリフローの時
は215℃,30秒、赤外線リフローの時は230℃,5秒の条件
下である。

有機溶剤中を通してフラックス除去しモジュールを洗
浄（プロセス）した後、外観検査（プロセス），バ
ーイン及び電気的特性検査（プロセス）を経て、片面
半導体モジュールを完成する。

同図両面半導体モジュールにおいて、プリント配線基
板の表面への積層TABモジュールの実装は、片面半導体
モジュールのプロセス（〜）までと共通する。両面
実装の場合、半田リフロープロセス（）の後、プリン
ト配線基板の裏面に半田ペーストをプリントし（プロセ
ス）、チップコンデンサ及び上述の積層TABモジュー
ルを実装し（プロセス）、リフローする。（プロセス
）つづいて上述の洗浄，検査工程を経て、両面半導体
モジュールを完成する。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

本発明によれば、フイルムキャリア方式の半導体装置
を用いた大容量メモリーモジュールにおいて、複数個の
フイルムキャリア半導体装置を積層して実装することに
よって、従来の実装面積で積層したチップの個数倍のメ
モリ容量を容易に得ることができた。

特に、本発明の技術は、益々大容量化する半導体メモ
リを用いた機器に適用して有効な高密度実装型のパッケ
ージを得るための技術である。

【図面の簡単な説明】

第１図は、本発明の半導体装置に用いられる樹脂なしTA
Bの平面図、 第２図は、樹脂付TABの平面図、 第３図は、第２図のＸ−Ｘ′線に沿う断面図、 第４図は、本発明の半導体装置に用いられるコネクター
の平面図、 第５図は、前記コネクターの側面図、 第６図は、コネクタ付半導体装置の平面図、 第７図は、第６図のＹ−Ｙ′線に沿う断面図、 第８図は、位置合せ孔を有するコネクターの平面図、 第９図は、位置合せパターンを有するTABの要部拡大
図、 第10図は、コネクターの一例要部拡大図、 第11図（ａ）は、半導体モジュールの一例平面図、 第11図（ｂ）は及び（ｃ）は、ビン配置図、 第12図は、第11図のＡ−Ａ′線に沿う断面図、 第13図は、第11図の半導体モジュールの側面図、 第14図は、積層されたコネクタ付半導体装置の要部拡大
断面図、 第15図は、本発明の半導体モジュールの一例全体回路ブ
ロック図、 第16図は、第15図に従う積層されたコネクタ付半導体装
置の要部斜視図、 第17図は、本発明の半導体モジュールの別の例の全体回
路ブロック図、 第18図は、第17図に従う積層されたコネクタ付半導体装
置の要部斜視図、 第19図，第21図，第22図及び第23図（ａ）〜（ｃ）は、
本発明の半導体モジュールを用いた場合のパッケージ変
形例各種の側面図、 第20図は、第19図の平面図、 第24図は、半導体モジュールの一例平面図、 第25図は、第24図のＢ−Ｂ′線に沿う断面図、 第26図は、第24図の半導体モジュールの側面図、 第27図は、第24図の半導体モジュールの全体回路ブロッ
ク図、 第28図は、半導体モジュールの一例平面図、 第29図は、第28図のＣ−Ｃ′線に沿う断面図、 第30図は、第28図の半導体モジュールの側面図、 第31図は、第28図の半導体モジュールのピン配置図、 第32図は、第28図の半導体モジュールの全体回路ブロッ
ク図、 第33図は、第28図に従う積層されたコネクタ付半導体装
置の要部斜視図、 第34図（ａ）及び第35図〜第37図（ａ）は、リード形状
を変えたコネクタ付半導体装置の側面図、 第34図（ｂ）は、第34図（ａ）のコネクタ接続部拡大側
面図、 第37図（ｂ）は、第37図（ａ）の最下段の一部拡大側面
図、 第38図は、最下段コネクターの一例上面図、 第39図は、第38図のコネクターを用いたコネクタ付半導
体装置の側面図、 第40図は、最下段コネクターの他の例を用いたコネクタ
付半導体装置の側面図、 第41図〜第43図は、積層されたコネクタ付半導体装置の
他の例による要部斜視図、 第44図は、コネクターの一例平面図、 第45図（ａ），（ｂ）は、コネクタ付半導体装置の他の
例の平面図及びその側面図、 第46図は、本発明になるマルチチップ半導体装置の断面
図、 第47図及び第48図は、フイルムキャリア半導体装置の断
面図、及びその平面図、 第49図（ａ）〜（ｉ）は、フイルムキャリア半導体装置
の製造工程を示す断面図及び平面図、 第50図〜第54図は、フイルムキャリア半導体装置の一部
拡大平面図、及び断面図、 第55図及び第56図は、フルルムキャリア半導体装置の他
の例による断面図、 第57図〜第62図は、本発明のマルチチップ半導体装置の
製造プロセスフロー図、 第63図は、本発明の一例であるマルチチップ半導体モジ
ュールの製造プロセスフロー図である。 1a……半導体チップ,2a……フィルムキャリアテープ,3a
……リードパターン 4a……ダミーリードパターン,5a……インナーリード部,
6a……アウターリード部 7a……バンプ,8a……樹脂

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長岡 講二 埼玉県入間郡毛呂山町大字旭台15番地 日立東部セミコンダクタ株式会社内 (72)発明者 津久井 誠一郎 埼玉県入間郡毛呂山町大字旭台15番地 日立東部セミコンダクタ株式会社内 (72)発明者 若島 喜昭 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 谷本 道夫 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 渡辺 昌行 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 坂口 勝 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 西 邦彦 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 金田 愛三 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 芹沢 弘二 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 本田 美智晴 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 吉田 亨 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 小丸 健 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 中村 篤 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 昭52−75981（ＪＰ，Ａ) 特開 昭64−293556（ＪＰ，Ａ) 特開 平１−293556（ＪＰ，Ａ) 特開 平２−86139（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】主面に回路及び複数の外部端子が形成され
   た複数の半導体チップと、 主面及び裏面を有し、かつ、前記半導体チップを搭載す
   るための複数の枠状のコネクターと、 前記コネクターの主面及び裏面に形成された複数の導電
   体と、この導電体間を電気的に接続し、かつ前記コネク
   ターを貫通するスルーホールと、 前記外部端子とコネクター主面に形成された導電体とを
   電気的に接続するための複数のフレキシブルなリード
   と、 前記フレキシブルなリードと接触し、かつ前記半導体チ
   ップとコネクターとの間に位置するフィルム状のテープ
   と、 前記フレキシブルなリードとコネクター主面に形成され
   た導電体とを接続するための導電性の接着剤と、 前記半導体チップの主面と外部端子及びフレキシブルな
   リードの一部を覆う樹脂とからなる半導体装置であっ
   て、 前記複数のフレキシブルなリードのうち少なくとも一つ
   のフレキシブルなリードは、前記外部端子と電気的に接
   続されておらず、更に前記半導体チップを搭載したコネ
   クターは、複数個積層されて成り、更にここにおいて、
   前記外部端子のうち少なくとも一つは各段で独立した端
   子であり、残りの外部端子は、電気的に接続されている
   ことを特徴とする半導体装置。
2. 【請求項２】主面に回路及び複数の外部端子が形成され
   た半導体チップを用意する工程と、 主面に複数の導電性のフレキシブルなリードが形成され
   たテープ状のフィルムテープを用意する工程と、 前記外部端子とフレキシブルなリードとをボンディング
   する工程と、 主面及び裏面に複数の導電体が形成され、この導電体間
   がスルーホールによって電気的に接続された枠状のコネ
   クターを用意する工程と、 前記コネクターの主面に形成された導電体に、前記半導
   体チップに接続されたフレキシブルなリードをボンディ
   ングする工程と、 前記半導体チップを搭載したコネクターを複数積層する
   工程によって形成される半導体装置の製造方法であっ
   て、 前記複数のフレキシブルなリードのうち少なくとも一つ
   のリードは、前記外部端子と電気的に接続されないよう
   に形成されることを特徴とする半導体装置の製造方法。