JP2728432B2 - マルチチツプ半導体装置 - Google Patents

Description

【発明の詳細な説明】

【産業上の利用分野】

本発明は半導体装置の積層構造に係り、特に従来のIC
パッケージと同じ実装面積に対し複数倍のメモリ容量を
有する大容量マルチチップ半導体装置の構造に関する。

【従来の技術】

半導体メモリは、大型コンピュータを始めパソコン、
ワープロ、ワークステーション、ファクシミリ等のOA機
器からデジタルVTR、TV等の映像機器に至るまで広範囲
に使用されており、今後これらの機器の発展はさらに進
むことからここに使われる半導体メモリの需要は加速度
的に増大していくと予想される。これと平行して、半導
体メモリの製造においてはメモリの高密度化による１チ
ップ当りのメモリ容量を増加させる努力が続けられてお
り、チップ内のメモリ容量は３年に４倍の割合で増大し
て、現在は1MbitDRAMが量産、4MbitDRAMがサンプル出
荷、16MDRAMが試作段階にある。しかし、チップの大容
量化に対しては、基本技術及び製造プロセス上の種々の
問題が多く、特に現在の1Mbitから4Mbitへの移行に対し
ては新しいメモリセルの開発、サブミクロン配線技術、
パッケージング技術等の開発に膨大に費用を必要として
いる。 従来、メモリ用途のパッケージは、リードフレームの
タブ上にチップを搭載し、内部リード先端とチップのボ
ンディングパッドとをワイヤボンディングして結線し、
レジンモールドしてなるプラスチックパッケージが主流
である。 パッケージ形態はメモリ容量が256Kbitを境にして、
これより以前はDIP（Dual in line Package）が主流で
あったが、その後高密度実装の要求が強くなり、実装面
積をDIPより小さくしたSOJ（small outline J-lead pac
kage）、ZIP（zigzag in-line package）に移ってきて
いる。 ここでDIPとは、パッケージ長辺２方向にリードを２
列にはり出し、このリードをパッケージ下方に折り曲げ
形のもので、リードをプリント板のスルーホールに挿入
して実装する。またZIPはパッケージ長辺一方向にリー
ドをはり出させ、このリードを交互に折り曲げたもの
で、パッケージを縦形に実装したスルーホール挿入タイ
プである。またSOJはパッケージを長辺２方向にはり出
すがリードピッチをDILの1/2と小さくし、リードをパッ
ケージ下方に「Ｊ」形に折り曲げてプリント板表面に直
接に搭載する面実装タイプで、DILに比べてパッケージ
の長手方向の縮小とプリント板への両面実装をねらった
ものである。 従来のパッケージについて、パッケージ形態とプリン
ト板への実装に関し日経マイクロデバイス別冊No.1 p73
〜80及び87〜89について述べられており、ここで、DIP
はパッケージを横形に実装しスルーホールにリード線を
挿入することから両面実装が出来ず実装効率はよくな
い。これに対し、ZIPは縦形にした分DIPより高密度実装
が可能である。すなわちDIPのリード列間の寸法がプリ
ント板の３格子ピッチであるのに対し、ZIPでは１格子
ピッチであり、プリント板上での実装密度はDIPのほぼ
２倍になる。またSOJは横形実装であるが、リードピン
配置がプリント板の格子の制約を受けないこと及び両面
実装ができることからDIPの２倍以上の高密度実装が図
れる等の特徴がある。

【発明が解決しようとする課題】

以上述べたように従来パッケージでは、大きく３種類
が使われているが、どれも１パッケージに１チップを組
み込んだものでチップ側の容量が増えないかぎりパッケ
ージ当りのメモリ容量は増大しないという欠点があっ
た。また、パッケージ形態の違いによるプリント板への
実装密度においても、２倍程度の差があるのみであり、
従来パッケージでは大容量、高密度実装が難かしいとい
う問題があった。 本発明の目的は、上記課題を取り除き、従来のパッケ
ージと同じ実装面積に対して、複数倍のメモリ容量を有
するパッケージ構造を提供することにある。

【課題を解決するための手段】

本発明は、上記目的を達成するために、フィルムキャ
リアテープに形成されたリード部と電気的に接続する半
導体チップと、前記リード部と接続して前記半導体チッ
プを固定する枠状スペーサとを有するフィルムキャリア
半導体モジュールを複数個積層してなるマルチチップ半
導体装置であって、前記半導体チップと前記枠状スペー
サとを前記リード部の同一面側に配置し、かつ前記枠状
スペーサに前記リード部と電気的に接続するスルーホー
ルを含む接続用パターンを形成して前記フィルムキャリ
ア半導体モジュール間を電気的に接続したものである。 もしくは、フィルムキャリアテープに半導体チップを
電気的に接続したフィルムキャリア半導体モジュールを
２個以上積み重ねてなるマルチチップ半導体装置におい
て、フィルムキャリア半導体モジュール間に設けられた
第一、第二のスペーサであってフィルムキャリアテープ
に形成されたリード部と接続するように対向して配置し
た第一、第二のスペーサを備えたものである。 この場合、前記スペーサは、前記スペーサの表面、側
面に経由して裏面に折り曲げ固定した接続用パターンを
備えても良い。 また、前記スペーサは、前記フィルムキャリア半導体
モジュール間を電気的に接続するスルーホールを含む接
続用パターンを備えても良い。

【作用】

これにより、複数個のフィルムキャリア半導体モジュ
ール間をスルーホールを含む接続用パターンを介して電
気的に接続することにより、従来のパッケージと同じ実
装面積及びパッケージ厚さで２倍のメモリ容量を有する
ことができる。なお、スペーサをフィルムキャリア半導
体モジュールの厚さと同等か、それより若干厚くするこ
とにより、スペーサを介して２個以上のフィルムキャリ
ア半導体モジュールを容易に積み重ねることが可能であ
り、メモリ容量を、チップの個数倍に容易に増やすこと
ができる。 また、フィルムキャリアテープに形成されたリード部
の同一面側に半導体チップと枠状スペーサとを配置する
ことで、枠状スペーサ内に半導体チップを納めることが
でき積層する高さ方向の実装密度を向上させることがで
きる。

【実施例】

以下、本発明の一実施例を第１図〜第25図により説明
する。 第１図は４個のフィルムキャリア半導体モジュール28
a〜28dを積み重ね電気的に接続した本発明になるマルチ
チップ半導体装置の断面図である。 第２図は、第１図に示すマルチチップ半導体装置をマ
ザーボードに実装した状態での下から第１段目及び第２
段目のフィルムキャリア半導体モジュールの接続部を拡
大した断面図である。 第３図は、第１図に示すマルチチップ半導体装置の下
から２段目のフィルムキャリア半導体モジュール28bの
平面図である。 第４図〜第６図はチップ選択端子部の詳細を示す斜視
図で、第４図は下から第２段目、第５図は下から第１段
目のフィルムキャリア半導体モジュール、第６図はマザ
ーボードである。 第７図は、半導体チップを４個積み重ねたマルチチッ
プ半導体装置の各半導体チップの電気的接続状態を示す
回路ブロック図である。 まず、第１図〜第７図において、本発明になるマルチ
チップ半導体装置の構成を説明する。なお、各図におい
て同一符号は同一内容を示している。 第１図及び第２図において、半導体チップ2aにはバン
プ4aが形成されており、バンプ4aとフィルムキャリアテ
ープ6aはリード部の一部であるインナーリード部10aで
電気的に接続され、またリード部の一部であるアウター
リード部12aを半導体チップ2aの外側に張り出してスペ
ーサ20aと接続されている。 スペーサ20aは、枠状に形成されており（以下、枠状
に形成したスペーサを枠状スペーサと呼ぶ。）、フィル
ムキャリア半導体モジュール間を電気的に接続する接続
用パターンとして表面パターン22aと裏面パターン24aと
表面パターン22aと裏面パターン24aとを電気的に接続す
るスルーホール26aが形成されている。その表面パター
ン22aと前記アウターリード12aは第１接続層16aによっ
て電気的に接続されている。 これによって、半導体チップ2aから裏面パターン24a
までを、バンプ4a、リード部（インナーリード部10a、
アウターリード部12aを含む）、表面パターン22a、スル
ーホール26aを介して電気的に接続する。また、図示す
るように、フィルムキャリアテープに形成されたリード
部の同一面側に半導体チップ2aと枠状スペーサ20aとを
配置することで、枠状スペーサ20a内に半導体チップ2a
を納めることができ積層する高さ方向の実装密度を向上
させている。 なお、半導体チップ2aの上面及びインナリード部10a
を含む半導体チップ2aの側部には保護コート樹脂14aが
コートしてある。 以上のような構成が、フィルムキャリア半導体モジュ
ール28aの基本構造となる。上記において第１図の最下
段のフィルムキャリア半導体モジュール28aの構成につ
いて説明したが、下から第２段目、第３段目、第４段目
もほぼ同様の構成であり、以降各図におて最下段のフィ
ルムキャリア半導体モジュールには前記のように符号の
後に「ａ」を、また第２段目には「ｂ」を、第３段目に
は「ｃ」を、第４段目には「ｄ」をつけて表示する。 このフィルムキャリア半導体モジュール間について
は、第１段目のフィルムキャリア半導体モジュール28a
の表面パターン22aと第２段目のフィルムキャリア半導
体モジュール28bの裏面パターン24bとを第２接続層18b
を介して電気的に接続する。その他のフィルムキャリア
半導体モジュール間も同様に接続する。 また、マザーボード30の上面に形成された配線パター
ン32とは、最下段フィルムキャリア半導体モジュール28
aの裏面パターン24aが第３接続層34を介して電気的に接
続される。 次に、フィルムキャリア半導体モジュールの有する配
線等を詳細を第３図等を用いて更に説明すると、第３図
において、前述のアウターリード部12aとインナーリー
ド部10aを含む複数本のリード部は、１本のチップ選択
リード線40bと、それ以外の複数本の共通リード線42bと
に区分けすることができ、それぞれ半導体チップ2aと枠
状スペーサ20aに形成された接続用パターンと接続して
いる。 この場合の接続用パターンの一例を第４図、第５図に
示す。 第４図は、図から分かるように、共通リード線42b
は、表面パターンである共通端子パターン46bと接続し
ている。この場合の接続用パターンは、前述の通り、表
面パターン46bとスルーホール58bと裏面パターン52bと
で形成されている。一方、チップ選択リード線40bは、
チップ選択端子パターン44b、チップ選択専用パターン5
0b、チップ選択端子パターン44bとチップ選択専用パタ
ーン50bと接続する接続パターン48bとからなる表面パタ
ーンと接続している。この場合の接続用パターンは、チ
ップ選択端子パターン44b、チップ選択専用パターン50
b、接続パターン48b、チップ選択専用パターン50bに対
応したスルーホール60bおよび裏面パターン56bとで形成
されている。 これに対して、第５図は、表裏のチップ選択端子パタ
ーン44aと54aはスルーホール62aによって電気的につな
がっており、チップ選択端子44aとチップ選択専用パタ
ーン50aは電気的に絶縁されており、その他は第４図と
同じ構成である。 このようにチップ選択端子パターン44bを設けた理由
は、複数のフィルムキャリア半導体モジュールの内の１
つを選択するためであるが、これについては後述する。 第６図は、マザーボードの配線パターンを示したもの
であり、図においてマザーボード30の上面にはチップ選
択端子パターン64、チップ選択専用パターン66、共通端
子パターン68が形成されており、それぞれの端子パター
ンにはライン70、72、74がつながっている。 次に、前述のフィルムキャリア半導体モジュールを複
数個積層したマルチチップ半導体装置の電気的接続状態
を示す回路ブロック図を第７図に示す。 図において半導体チップ2a、2b、2c、2dにはアドレス
端子80、データ入出力端子82、ライトイネーブル端子8
4、アウトイネーブル端子86、電源端子88、グランド端
子90、チップ選択端子92a、92b、92c、92dが電気的につ
ながっている。これらの端子のうち、チップ選択端子92
a〜92dはそれぞれの半導体チップ2a〜2dに独立して接続
されているが、その他の端子は半導体チップ2a〜2dに共
通に接続されている。 ここで、まず初めに半導体メモリチップへの情報の記
憶（データ入力）及び記憶されている情報の読み出し
（データ出力）法について第７図で概要を説明する。 情報の入出力は、チップ内に設定された番地単位で行
われる。ある番地への情報の書き込みは、番地を指定す
るアドレス信号、書き込みを許可するライトイネーブル
信号、記憶するデータを含むデータ信号が必要である。
ところが、情報量が多くなり１個のチップでは情報を収
容しきれなくなると、複数個のチップを使う必要が生ず
る。第７図はチップ４個についての一例を示すもので、
例えば１チップに100個の番地が設定できるとすれば、
各チップ共０〜99番地を設定しておく。このようにして
今、半導体チップ2aの99番地へあるデータを書き込む動
作を例にとれば、アドレス端子88には「99番地」を示す
信号を、データ入出力端子82には書き込むためのデータ
信号を、ライトイネーブル端子84に書き込み許可信号を
印加し、同時に半導体チップ2aにつながるチップ選択端
子92aにチップ選択用の信号を送ることにより、アドレ
ス信号、データ信号、ライトイネーブル信号は４個の半
導体チップ2a〜2dのうち半導体チップ2aのみ有効とな
り、他の半導体チップ2b〜2dには作用しない。すなわ
ち、半導体チップ2aの99番地には必要なデータが書き込
まれるが、他の３個の非選択半導体チップの99番地は変
化ないことになる。 データの読み出しについては、読み出し許可信号用の
アウトイネーブル信号が作用して、その他は書き込みと
同じ接続状態でデータ入出力端子82に半導体チップ2aの
99番地に記憶されているデータが出力されることにな
る。 このように、２個以上のチップを多重にしてメモリ容
量を増加させる場合、チップ選択端子を各チップ独立に
設けることによりその他の端子は、全て共通で使える。 なお、第７図において、アドレス端子80及びデータ入
出力端子82は一本のラインで示してあるが、実際の配線
では複数本で構成されている。これに対しライトイネー
ブル端子84、アウトイネーブル端子86、電源端子88、グ
ランド端子90及びチップ選択端子92a〜92dは実際の配線
ではそれぞれ各１本の場合が多い。 次に第１図〜第７図を用いて、本発明になるマルチチ
ップ半導体装置の各部構成の詳細と動作を説明する。 第１図〜第２図において半導体チップ2aは内部に記憶
素子を集積化したメモリ用半導体チップであり、マザー
ボード30から供給される信号に応じてデータの書き込み
及び読み出しを行うものである。 データの書き込み及び読み出し時の電気信号の流れ
は、まずマザーボード30の配線パターン32に外部から信
号が供給され、第３接続層34、スペーサ20aの裏面パタ
ーン24a、スルーホール26a、表面パターン22a、第１接
続層16aを経てフィルムキャリア6aのアウターリード部1
2a、インナリード部10a、バンプ4aを通って第１段目の
半導体チップ2a内の素子に供給される。同様に第２段目
の半導体チップ2b及び第３段目、第４段目の半導体チッ
プ2c、2dにも同時に信号が供給される。 ここで、前記したように複数個のチップに対し特定の
半導体チップを選択して、その選択した半導体チップの
みに有効に信号を送ることが必要であり、この目的を実
現するための配線構造を第４図及び第６図にて説明す
る。 第４図において、チップ選択リード線40bは第７図に
示すチップ選択端子92aに相当し、各チップ独立に接続
されるが、それ以外の複数本の共通リード線42bは同じ
く第７図のアドレス端子80、データ入出力端子82、ライ
トイネーブル端子84、アウトイネーブル端子86、電源端
子88、グランド端子90に相当しており、各端子に共通し
て接続されている。 すなわち、第４図〜第６図に示すように、共通端子に
供給される信号はマザーボード30の共通端子パターン68
を経てスペーサ20aの裏面パターン52a、スルーホール58
a、表面パターン46a、共通リード線42aを経て第１段目
の半導体チップ2aに供給され、さらに第２段目のスペー
サ20bの裏面パターン52bから共通リード線42に供給され
て、前述したように各チップに同時に供給される。 これに対してチップ選択端子パターン64に供給される
チップ選択信号は、スペーサ20aの裏面パターン54a、ス
ルーホール62a、表面パターン44a、チップ選択リード線
40aを経て第１段目の半導体チップ2aに供給されるが、
スペーサ20bの裏面パターン54bと表面パターン44bは電
気的に接続されておらず、第２段目の半導体チップ2bに
は供給されない。 同様にマザーボード30のチップ選択端子パターン66に
供給されるチップ選択用信号は第１段目の半導体チップ
2aには供給されず、第２段目の半導体チップ2bのみに選
択的に供給することができる。なお、第２段目以上のチ
ップについても各段のスペーサに同様の回路パターンを
設けることによって、独立してチップ選択が行える。 次にその他の実施例について第８図〜第17図で説明す
る。 第１の実施例では、第３図に示すように外形が矩形の
スペーサについて説明したが、第８図に示すようなフィ
ルムキャリアのリード線配置の２面のみにスペーサを有
する構造も可能である。 すなわち、第８図に示すように対向して配置した第
一、第二のスペーサ20b1、20b2を有する構造によって
も、フィルムキャリアテープ半導体モジュールを積層す
ることができる。 また、第１図おいて第１段目から第４段目までの枠状
スペーサを半導体チップの表裏両面位置にスペーサ部材
を有しない構造として、全て同じ形状にしているが、第
１段目のスペーサを第９図に示すように半導体チップ2a
の下面にもスペーサ部材96aを介在させたスペーサ64aと
し、そのスペーサ部材のマザーボードと接続する任意の
面に任意形状の配線パターン98aを形成した構造とする
こともできる。すなわち、マザーボードの標準化された
接続パターンと合致するパターン配置を任意に形成でき
る構造である。 また、第１の実施例においては、スペーサに表裏パタ
ーンを形成し、スルーホールによってこの表裏パターン
を電気的に接続する構造について説明したが、表裏パタ
ーンの導通を図る接続用パターンとしては、フィルムキ
ャリアのアウターリードをスペーサ表面、側面を経由し
て裏面に折り曲げた構造あるいは、折り曲げた表裏導通
リード線を用いた構造であっても良い。第10図にこの一
例としてアウターリードを折り曲げて形成した接続用パ
ターンを示す。この場合、実施例１で示したような表面
パターン、裏面パターン、スルーホールは不要となる。 第10図は、フィルムキャリア半導体モジュールのスペ
ーサとアウターリードの接合部を示す断面図で、スペー
サ20aには表面パターン100a、裏面パターン24aが形成さ
れている。折り曲げられたアウターリード12aの先端と
裏面パターン24aは下面接続層104aによって固定され
る。 以上の構造において、アウターリード12aをスペーサ2
0aの上面を通り、折り曲げによってスペーサ20aの側
面、さらに下面に伸延させて、裏面パターン24aに接合
しスペーサの表裏導通をはかっている。 チップ選択端子構造の第２の実施例を第11図〜第13図
にて説明する。 第11図〜第13図は前図第４図〜第６図と同じ位置を示
したもので、同一符号は同一内容を示している。ただ
し、共通端子パターンについては省略している。 本実施例では、第１段目のフィルムキャリア半導体モ
ジュール28aとマザーボード30との接続は第５図及び第
６図にて説明したのと同じ構造であり、同様の方法で半
導体チップ2aが選択される。 本実施例の特徴は、第11図に示すスペーサ20aとフィ
ルムキャリアのアウターリード40bである。すなわち、
スペーサ20bに形成される表裏パターン及び表裏パター
ンを接続するスルーホール導通パターンはスペーサ20a
と同じ構造で形成されている。 これに対し、フィルムキャリアのアウターリード形状
を40aと40bとに示すように異なる配置にすることによっ
て、それぞれの半導体チップを独立に選択できる構造と
なっている。前図第10図にて説明したアウターリード線
折り曲げ方式はこの構造を適用することにより、容易に
目的を達成することができる。 チップ選択端子構造の第３の実施例を第14図〜第16図
にて説明する。 本実施例では、スペーサ20aと20bとは同じ構造であ
り、フィルムキャリアのアウターリード40a、40a′、40
b、40b′も同じ構造である。半導体チップの選択は半導
体チップ2a及び2bに形成されたチップ選択パターンによ
って行われる。 すなわち、第14図及び第15図にはチップ選択パッド10
2b、102a、パッド接続ライン104b、104a及びチップ選択
予備パッド106b、108b、106a、108aが形成されており、
第１段目の半導体チップ2aはチップ選択パッド102aとチ
ップ選択予備パッド106aがパッド接続ライン104aによっ
てつながっており、チップ選択予備パッド108aはチップ
選択パッド102aと絶縁されている。 また、第２段目の半導体チップ2bはチップ選択パッド
102bとチップ選択予備パッド108bとつながっており、チ
ップ選択予備パッド106bとはつながっていない。 以上の構成とすることによってマザーボード30のチッ
プ選択端子64に信号が印加された時は半導体チップ2aに
信号は伝達されるが、半導体チップ2bには伝達されな
い。また、チップ選択端子66への信号印加に対しては半
導体チップ2bが独立に選択できる。 スペーサ構造に関する第２の実施例を第17図で説明す
る。 第17図は、半導体チップ２とバンプ４を介して接続し
たリード部が、スペーサ110に形成されたスルーホール
を電気的に接続するように伸延したものである。すなわ
ち、表面パターンを形成しない例である。この場合、ス
ペーサの有する接続用パターンは、裏面パターンとそれ
と電気的に接続するスルーホールとで形成される。 このリード付スペーサ110の形成には基材の片面にの
みパターン用導電材の固着された基板に半導体チップ２
がはまり込む孔を打ち抜いた後、他面にリードパターン
形成用の導電材を前記孔部分を含めて貼り付け、この後
は印刷配線板の製造プロセスを使って第17図に示すよう
な基材の一端にリードパターンを張り出させたリード付
スペーサ110を形成する。 リード付スペーサ110と半導体チップ２の接合は金−
金、金−すず等の既に知られているインナリードボンデ
ィングの方法を用いる。本リード付スペーサを用いたフ
ィルムキャリア半導体モジュールの積み重ねにおいて
は、第２図に示す第１接続部16aが不要であり、組み立
て行程上非常に有利となる。 なお、前記スペーサにマザーボードと同質の材料を用
いることによって、マザーボードへの実装後の接続信頼
性を大巾に向上させることができる。 次に本マルチチップ半導体装置の製造方法の一実施例
について説明する。 製造行程の概略を第18図に示す。第１図、第２図及び
第18図において、まず、パターニングしたフィルムキャ
リアテープのインナリード10aと半導体チップ2aの表面
に形成したバンプ4aを位置合わせし、インナリード部の
ボンディングを行なう。このボンディング法は、TAB（T
ape Automated Bonding）のインナリードボンディング
として一般的に知られている方法である。次いでボンデ
ィング面とチップ選択端子表面及び側面に保護コートを
施す。この時点で半導体チップ2a及びボンディング部の
検査を行い良否の区分けを行う。 次いでフィルムキャリアテープからフィルムキャリア
モジュール6aを切り出す。これと並行して複数個のスペ
ーサを同時形成したプリント配線板から１個のスペーサ
を外形切断して取り出し、前記フィルムキャリアモジュ
ール6aと位置合わせを行って、第１接続を行い、第１接
続層16を形成する。これで、第１図に示すフィルムキャ
リア半導体モジュールの単体ができる。 次いでフィルムキャリア半導体モジュール４個を位置
合わせ治具に設置した後、各フィルムキャリア半導体モ
ジュールの裏面パターン24とアウターリード12を接触さ
せて端子部のみを溶融はんだ槽に浸積して、第２接続を
行う。この後、マザーボードへの接続部を残して樹脂コ
ートを行う。 この工程図において、外形切断前のフィルムキャリア
テープに外形切断したスペーサを第１接続した後、フィ
ルムキャリアテープを切断する方法、さらに外形切断前
のスペーサプリント配線板に外形切断したフィルムキャ
リアモジュールを第１接続する方法も可能である。 また、本実施例における第１接続は、スルーホールの
端子部に予め付着させておいたSn-Pb系はんだを用いた
はんだを熱圧着ヘッドで加熱溶融してボンディングする
はんだリフロー法を採用したが、Au-Au熱圧着 Au-Snボ
ンディング、導電ペーストを用いた接続法等ももちろん
適用できる。 マルチチップ半導体装置の製造方法の第２の実施例に
ついて、第19図で説明する。 第19図は製造行程の概略を示すもので、特に第17図に
示すリード付スペーサを用いたマルチチップ半導体装置
の製造方法について示している。 まず、パターニングしたリード付スペーサのインナリ
ードと半導体チップのバンプを接続する。この状態が、
第17図に示す構造である。次にチップ表面の保護コート
及びボンディング部を含めたチップ全体の検査を行い良
否の区分けを行って、良品のみ外形切断を行う。この後
は前記第18図の説明と同じ方法によって積み重ね、位置
合わせ、第２接続、性能検査、樹脂コートを行ってマル
チチップ半導体装置が完成する。 以下に本発明になるマルチチップ半導体装置の応用例
を示す。 第20図は内部にマルチチップ半導体装置120を包含し
たマルチチップモジュール122であり、端子124がモジュ
ールの一面に配置されている。 モジュールは端子124を除く全面に樹脂コート126を施
してモジュール外形を形成している。端子124は表面にA
uめっき処理を施してある。本構成のマルチチップモジ
ュールを端子124と相対する端子を有するマザーボード
に押しつけ保持することにより、電子機器の記憶装置と
したものである。 第21図は別の応用例を示すもので、内部にマルチチッ
プモジュール半導体装置120を包含したマルチチップモ
ジュール128であり、マルチチップ半導体装置120は、モ
ジュール内部で配線基板130に電気的に接続され、各信
号端子は配線基板130の一端にコネクター端子132として
取り出されている。 第22図は、さらに別の応用例で、コネクター端子132
をモジュール134の下方２個所に取りだしたもので、多
数個のマルチチップ半導体装置を積み重ねたもの、ある
いは多端子を有する半導体チップに対して有利な構造で
ある。 第23図はさらに別の応用例で、従来のデュアルインラ
インICパッケージと同一の配置としたリードピン136を
有するパッケージ基板138に、本発明になるマルチチッ
プ半導体装置120と従来外部取り付けになっていたコン
デンサを電気的に接続したマルチチップモジュール140
で、従来のパターン設計にて配線されたマザーボードに
容易に取付けられる構造とした。 第24図はさらに別の応用例で、リードピン144はパッ
ケージ基板146の下面に配置した基板上に、本発明にな
るマルチチップ半導体装置120及びコンデンサ142を電気
的に接続したマルチチップモジュール148である。 第25図はさらに別の応用例で、コネクター端子150を
有する配線基板152に本発明になるマルチチップ半導体
装置120とコンデンサ142を複数個電気的に接続したマル
チチップモジュール154である。 第23図〜第25図に示すマルチチップモジュールは図に
示してないが、基板面に保護コート及びカバーを行って
機械的な保護を行っている。 以上の応用例に示すように、本マルチチップモジュー
ルでは搭載されるマルチチップ半導体装置が複数個の半
導体チップによって形成されていることから、従来のモ
ジュールとほぼ同じ実装面積に対して複数倍の記憶容量
を有する構造であり、小形で大容量のメモリを要求され
る携帯用電子機器に非常に有効である。 本実施例では、フィルムキャリア半導体モジュール単
体でエージング及び性能チェックを行ない、良品のみ積
重ねる方式であるため、複数個のチップを積重ねるにも
かかわらずパッケージの歩留りを高めることができる。

【発明の効果】

以上述べた如く本発明によれば、従来パッケージと同
じ実装面積に対し複数倍のメモリ容量を有するパッケー
ジ構造を得ることができる。更に、そのパッケージを簡
単なプロセスで形成することができる効果がある。ま
た、フィルムキャリア半導体モジュールは単体での厚さ
が非常に薄く出来ることから複数個の積み重ねにおいて
も、パッケージの厚さを薄く抑えることができる。

【図面の簡単な説明】

第１図及び第２図は本発明になるマルチチップ半導体装
置の断面図、第３図は同じく平面図、第４図〜第６図は
本発明になるチップ選択端子構造の斜視図、第７図はマ
ルチチップ半導体装置の回路ブロック図、第８図〜第10
図は本発明になるスペーサ構造の平面図及び断面図、第
11図〜第16図は本発明になるチップ選択端子構造の他の
例の斜視図、第17図は本発明になるリード付スペーサの
断面図、第18図および第19図は本発明になるマルチチッ
プ半導体装置の製造行程図、第20図〜第25図は本発明の
応用例を示す斜視図である。 ２……半導体チップ、６……フィルムキャリア、10……
インナリード、12……アウタリード、16……第１接続
層、18……第２接続層、20……スペーサ、28……フィル
ムキャリア半導体モジュール、30……マザーボード、44
……チップ選択端子パターン、110……リード付スペー
サ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 芹沢 弘二 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 本田 美智晴 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 吉田 亨 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 谷本 道夫 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 昭62−172749（ＪＰ，Ａ) 特開 昭61−185958（ＪＰ，Ａ) 特開 昭59−222947（ＪＰ，Ａ) 特開 平１−173742（ＪＰ，Ａ) 特開 昭63−4636（ＪＰ，Ａ) 実開 昭60−151136（ＪＰ，Ｕ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】フィルムキャリアテープに形成されたリー
   ド部と電気的に接続する半導体チップと、前記リード部
   と接続して前記半導体チップを固定する枠状スペーサと
   を有するフィルムキャリア半導体モジュールを複数個積
   層してなるマルチチップ半導体装置であって、 前記半導体チップと前記枠状スペーサとを前記リード部
   の同一面側に配置し、かつ前記枠状スペーサに前記リー
   ド部と電気的に接続するスルーホールを含む接続用パタ
   ーンを形成して前記フィルムキャリア半導体モジュール
   間を電気的に接続したことを特徴とするマルチチップ半
   導体装置。
2. 【請求項２】フィルムキャリアテープに半導体チップを
   電気的に接続したフィルムキャリア半導体モジュールを
   ２個以上積み重ねてなるマルチチップ半導体装置におい
   て、 フィルムキャリア半導体モジュール間に設けられた第
   一、第二のスペーサであってフィルムキャリアテープに
   形成されたリード部と接続するように対向して配置した
   第一、第二のスペーサを備えることを特徴とするマルチ
   チップ半導体装置。
3. 【請求項３】前記スペーサは、前記スペーサの表面、側
   面を経由して裏面に折り曲げ固定した接続用パターンを
   備えることを特徴とする請求項２記載のマルチチップ半
   導体装置。
4. 【請求項４】前記スペーサは、前記フィルムキャリア半
   導体モジュール間を電気的に接続するスルーホールを含
   む接続用パターンを備えることを特徴とする請求項３記
   載のマルチチップ半導体装置。