JP2605968B2 - 半導体集積回路およびその形成方法 - Google Patents
半導体集積回路およびその形成方法Info
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- JP2605968B2 JP2605968B2 JP5078431A JP7843193A JP2605968B2 JP 2605968 B2 JP2605968 B2 JP 2605968B2 JP 5078431 A JP5078431 A JP 5078431A JP 7843193 A JP7843193 A JP 7843193A JP 2605968 B2 JP2605968 B2 JP 2605968B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路およびそ
の形成方法に係わり、とくに半導体集積回路チップ（以
下、ＩＣチップと称す）を積層化して形成される積層型
マルチ・チップ・モジュールおよびその形成方法に関す
るものである。
の形成方法に係わり、とくに半導体集積回路チップ（以
下、ＩＣチップと称す）を積層化して形成される積層型
マルチ・チップ・モジュールおよびその形成方法に関す
るものである。
【０００２】
【従来の技術】半導体集積回路は、一般に微細化・高集
積化が進むにつれ次々と周辺の回路をＩＣチップ内に取
り込み、高性能化していく傾向にある。しかし、微細加
工技術には物理的な限界があるばかりでなく、巨額の設
備投資、複雑化する設計に要する人件費、高額化する研
究開発費等といった、コストの増大による商業的な制限
から、集積回路の高性能化は行き詰ってしまうことが懸
念されている。そこでこの集積回路の微細化・高集積化
の限界を打破する技術として、マルチ・チップ・モジュ
ール（ＭＣＭ）技術や、ＩＣの三次元化技術等が考えら
れている。
積化が進むにつれ次々と周辺の回路をＩＣチップ内に取
り込み、高性能化していく傾向にある。しかし、微細加
工技術には物理的な限界があるばかりでなく、巨額の設
備投資、複雑化する設計に要する人件費、高額化する研
究開発費等といった、コストの増大による商業的な制限
から、集積回路の高性能化は行き詰ってしまうことが懸
念されている。そこでこの集積回路の微細化・高集積化
の限界を打破する技術として、マルチ・チップ・モジュ
ール（ＭＣＭ）技術や、ＩＣの三次元化技術等が考えら
れている。
【０００３】ＭＣＭ技術は、ＩＣベアチップを配線が形
成された基板へ直接実装することによって、ＩＣチップ
間の配線を短くするとともに、実装モジュールに寄生す
るインダクタンスやキャパシタンスを除去し、高密度か
つ高速なシステムを実現するものである。しかし、実装
されるＩＣの信号バス幅を大きくしたいという要求から
信号パッドの間隔が狭くなり、ＩＣ間をつなぐ配線のレ
イアウトが難しくなっている。その上、配線間隔が減少
することによるクロス・トークノイズの増大や、配線基
板とチップの接続部で生じる反射／リンギングといった
伝送線路的解析が必要となるため、配線基板における設
計コストの上昇が問題となっている。
成された基板へ直接実装することによって、ＩＣチップ
間の配線を短くするとともに、実装モジュールに寄生す
るインダクタンスやキャパシタンスを除去し、高密度か
つ高速なシステムを実現するものである。しかし、実装
されるＩＣの信号バス幅を大きくしたいという要求から
信号パッドの間隔が狭くなり、ＩＣ間をつなぐ配線のレ
イアウトが難しくなっている。その上、配線間隔が減少
することによるクロス・トークノイズの増大や、配線基
板とチップの接続部で生じる反射／リンギングといった
伝送線路的解析が必要となるため、配線基板における設
計コストの上昇が問題となっている。
【０００４】一方三次元ＩＣにおいては、様々な製造方
法が知られているが、中でも後から説明する図３に示す
ようなＩＣチップを積層化する手法は、シリコンの結晶
性が最も良いものとして有力視されている。
法が知られているが、中でも後から説明する図３に示す
ようなＩＣチップを積層化する手法は、シリコンの結晶
性が最も良いものとして有力視されている。
【０００５】
【発明が解決しようとする課題】しかしながらこのチッ
プ積層化による三次元ＩＣの製造方法では、ＩＣチップ
間の電気的接続にはさまざまな構造が提案されている
が、その接続部分の属性について述べられたものはこれ
までのところない。すなわち、これまでのチップ積層化
による三次元ＩＣ製造技術では、接続部分の構造や形成
方法のみに注目しており、システム設計ということに関
してはまだあまり考察されていない。素子間の配線を考
えると三次元的な思考が必要となるため、設計がますま
す複雑になることが懸念される。
プ積層化による三次元ＩＣの製造方法では、ＩＣチップ
間の電気的接続にはさまざまな構造が提案されている
が、その接続部分の属性について述べられたものはこれ
までのところない。すなわち、これまでのチップ積層化
による三次元ＩＣ製造技術では、接続部分の構造や形成
方法のみに注目しており、システム設計ということに関
してはまだあまり考察されていない。素子間の配線を考
えると三次元的な思考が必要となるため、設計がますま
す複雑になることが懸念される。
【０００６】したがって本発明は、ＩＣチップの積層化
による積層型マルチ・チップ・モジュールの製造方法に
おいて、システム設計を容易化することを目的とするも
のである。
による積層型マルチ・チップ・モジュールの製造方法に
おいて、システム設計を容易化することを目的とするも
のである。
【０００７】
【課題を解決するための手段】本発明の特徴は、同一平
面形状よりなり、同一位置に前記同一属性のパッドを有
する複数の異種の半導体集積回路チップを、前記同一属
性のパッドどうしが、一方の面から他方の面へ貫通する
形状よりなるチップ間接続電極を介して接続されるよう
に、キャリア等を介さずにチップ自身を直接積層し、３
層以上の積層型マルチ・チップ・モジュール構成とした
半導体集積回路である。ここで同一属性のパッドとはＩ
Ｃチップにおける、あるいはＩＣチップシステム全体に
おける役割が同じパッドのことである。例えば、電源電
圧パッド、グランド電位用パッド、アドレス信号用パッ
ド、データアウトプット用パッド、あるいはクロック信
号用パッドどうしはそれぞれ同一属性のパッドである。
面形状よりなり、同一位置に前記同一属性のパッドを有
する複数の異種の半導体集積回路チップを、前記同一属
性のパッドどうしが、一方の面から他方の面へ貫通する
形状よりなるチップ間接続電極を介して接続されるよう
に、キャリア等を介さずにチップ自身を直接積層し、３
層以上の積層型マルチ・チップ・モジュール構成とした
半導体集積回路である。ここで同一属性のパッドとはＩ
Ｃチップにおける、あるいはＩＣチップシステム全体に
おける役割が同じパッドのことである。例えば、電源電
圧パッド、グランド電位用パッド、アドレス信号用パッ
ド、データアウトプット用パッド、あるいはクロック信
号用パッドどうしはそれぞれ同一属性のパッドである。
【０００８】本発明の他の特徴は、複数の異種の半導体
集積回路チップのたがいに同一位置に同一属性のパッド
をそれぞれ形成し、前記パッドに、一方の面から他方の
面へ貫通する形状よりなるチップ間接続電極を形成し、
前記同一属性のパッドどうしを前記チップ間接続電極を
介して接続することにより、キャリア等を介さずにチッ
プ自身を直接積層し、３層以上の積層型マルチ・チップ
・モジュールを形成することを特徴とする半導体集積回
路の形成方法にある。ここで前記複数のＩＣチップは内
部にそれぞれ固有の集積回路を形成し、しかる後、前記
同一属性のパッドを互いに同一位置にくるように形成し
このパッド上に前記チップ間接続電極を形成することが
好ましい。
集積回路チップのたがいに同一位置に同一属性のパッド
をそれぞれ形成し、前記パッドに、一方の面から他方の
面へ貫通する形状よりなるチップ間接続電極を形成し、
前記同一属性のパッドどうしを前記チップ間接続電極を
介して接続することにより、キャリア等を介さずにチッ
プ自身を直接積層し、３層以上の積層型マルチ・チップ
・モジュールを形成することを特徴とする半導体集積回
路の形成方法にある。ここで前記複数のＩＣチップは内
部にそれぞれ固有の集積回路を形成し、しかる後、前記
同一属性のパッドを互いに同一位置にくるように形成し
このパッド上に前記チップ間接続電極を形成することが
好ましい。
【０００９】すなわち本発明は、積層するＩＣチップの
縦辺および横辺の長さを規格統一し、かつある定まった
属性の信号パッドがその長方形上の規格統一した位置に
くるように設計し、その信号パッド上にチップ間接続電
極を設け、そうした複数のＩＣチップを、各層の同一属
性の信号パッドをその規格統一したＩＣチップ内の同一
位置で縦方向に互いに接続させて積層化していくことに
よって、チップ間配線の引き回しの労力を大幅に裂き、
なおかつ積層チップ間の配線長が短いことにより伝送線
路解析を必要とはしないため、積層型マルチ・チップ・
モジュールシステムの設計が極めて容易になる。
縦辺および横辺の長さを規格統一し、かつある定まった
属性の信号パッドがその長方形上の規格統一した位置に
くるように設計し、その信号パッド上にチップ間接続電
極を設け、そうした複数のＩＣチップを、各層の同一属
性の信号パッドをその規格統一したＩＣチップ内の同一
位置で縦方向に互いに接続させて積層化していくことに
よって、チップ間配線の引き回しの労力を大幅に裂き、
なおかつ積層チップ間の配線長が短いことにより伝送線
路解析を必要とはしないため、積層型マルチ・チップ・
モジュールシステムの設計が極めて容易になる。
【００１０】ここで、規格統一した長さの縦辺および横
辺を有しかつ規格統一した位置に定まった属性の信号パ
ッドが形成された積層用ＩＣの設計および製造におい
て、既存のＬＳＩマスクデータを使って、その縦辺と同
長の縦方向ピッチおよび横辺と同長の横方向ピッチで半
導体集積回路を形成した後、規格統一した位置に定まっ
た属性の信号パッドを有するように配線パターンを形成
すれば、最終の標準化配線パターンを設計するだけで容
易に積層用ＩＣを形成することが可能である。
辺を有しかつ規格統一した位置に定まった属性の信号パ
ッドが形成された積層用ＩＣの設計および製造におい
て、既存のＬＳＩマスクデータを使って、その縦辺と同
長の縦方向ピッチおよび横辺と同長の横方向ピッチで半
導体集積回路を形成した後、規格統一した位置に定まっ
た属性の信号パッドを有するように配線パターンを形成
すれば、最終の標準化配線パターンを設計するだけで容
易に積層用ＩＣを形成することが可能である。
【００１１】即ち本発明によれば、チップの積層化によ
る積層型マルチ・チップ・モジュールシステムの実現に
おいて、積層チップ間の配線設計を容易に行うことがで
きる。また、積層用のＩＣの設計も、既存のＩＣのマス
クデータを使って最終の配線パターンを設計するのみで
よいため問題はない。
る積層型マルチ・チップ・モジュールシステムの実現に
おいて、積層チップ間の配線設計を容易に行うことがで
きる。また、積層用のＩＣの設計も、既存のＩＣのマス
クデータを使って最終の配線パターンを設計するのみで
よいため問題はない。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示す模式図であ
る。たがいに同一の平面形状すなわちそれぞれが統一さ
れた横辺の長さ３３および統一された縦辺の長さ３４を
有する第１層目のＩＣチップ１，第２層目のＩＣチップ
２および第３層目のＩＣチップ３のそれぞれにはたがい
に同一の周辺部の位置に位置統一された信号パッド３２
が形成されている。また信号パッド３２のうち同一の属
性のもの、すなわち、データ・バス用のパッドどうし、
アドレス・バス用のパッドどうし、コントロール・バス
用のパッドどうし、その他のバス用のパッドどうしは各
ＩＣチップにおいてたがいに同じ場所に位置している。
そしてパッドに接続形成されたチップ間接続電極である
縦配線３１により積層されたＩＣチップ間を縦方向にデ
ータ・バス１１，アドレス・バス１２，コントロール・
バス１３，その他のバス１４を構成している。
る。たがいに同一の平面形状すなわちそれぞれが統一さ
れた横辺の長さ３３および統一された縦辺の長さ３４を
有する第１層目のＩＣチップ１，第２層目のＩＣチップ
２および第３層目のＩＣチップ３のそれぞれにはたがい
に同一の周辺部の位置に位置統一された信号パッド３２
が形成されている。また信号パッド３２のうち同一の属
性のもの、すなわち、データ・バス用のパッドどうし、
アドレス・バス用のパッドどうし、コントロール・バス
用のパッドどうし、その他のバス用のパッドどうしは各
ＩＣチップにおいてたがいに同じ場所に位置している。
そしてパッドに接続形成されたチップ間接続電極である
縦配線３１により積層されたＩＣチップ間を縦方向にデ
ータ・バス１１，アドレス・バス１２，コントロール・
バス１３，その他のバス１４を構成している。
【００１４】又、後から図８を参照して説明するよう
に、ある層（半導体チップ）においては全く意味のない
信号パッドであっても、システム全体的に見て必要であ
れば新たにパッドおよび電極を形成し層間の電気接続を
行う。また、同種のチップが積層されている場合におい
て、例えばチップセレクトパッドは属性としては同じパ
ッドであるが、システム的には全く異なったものである
ため、パッドの位置をずらして例えばアドレス・デコー
ダの出力に接続されることもある。さらに、システム全
体的に見て必要の無い縦配線があれば、その部分は省略
することができる。
に、ある層（半導体チップ）においては全く意味のない
信号パッドであっても、システム全体的に見て必要であ
れば新たにパッドおよび電極を形成し層間の電気接続を
行う。また、同種のチップが積層されている場合におい
て、例えばチップセレクトパッドは属性としては同じパ
ッドであるが、システム的には全く異なったものである
ため、パッドの位置をずらして例えばアドレス・デコー
ダの出力に接続されることもある。さらに、システム全
体的に見て必要の無い縦配線があれば、その部分は省略
することができる。
【００１５】図１では３層のチップを積層した例を示し
たが、半導体チップの層数２層以上であれば本発明を適
用することができる。本発明で３層以上とした理由は、
複数の異種の半導体集積回路チップを積層する場合２層
よりより実用性が高いためである。また、２層積層する
のであればたがいに同一位置に同一属性のパッドをそれ
ぞれ形成せずに、鏡面対称の位置に同一属性のパッドを
形成し、チップの表面どうしが向かい合うように積層し
ても良いが本発明のように同一位置に同一属性のパッド
をそれぞれ形成したほうが多層積層する際にはるかに有
利である。
たが、半導体チップの層数２層以上であれば本発明を適
用することができる。本発明で３層以上とした理由は、
複数の異種の半導体集積回路チップを積層する場合２層
よりより実用性が高いためである。また、２層積層する
のであればたがいに同一位置に同一属性のパッドをそれ
ぞれ形成せずに、鏡面対称の位置に同一属性のパッドを
形成し、チップの表面どうしが向かい合うように積層し
ても良いが本発明のように同一位置に同一属性のパッド
をそれぞれ形成したほうが多層積層する際にはるかに有
利である。
【００１６】また図１では、データ・バス１１，アドレ
ス・バス１２，コントロール・バス１３，その他のバス
１４は図２（ａ）のようにそれぞれチップの一辺を占め
ている。しかし図２（ｂ）に示すように数の多いバスが
（同図にはデータ・バス１１およびアドレス・バス１
２）が一辺を超えて他の辺の一部を占めたり、図２
（ｃ）に示すようにデータ・バスＡ１７，Ｂ１８，アド
レスバスＡ１５，Ｂ１６，コントロール・バスＡ１９，
Ｂ２０，Ｃ２１が各辺にばらばらに配置されても、上下
方向に統一されていれば問題はない。また信号パッドの
位置もチップの端である必要もなく、図２（ｄ）に示す
ようにチップの中央に並んだり、図２（ｅ）に示すよう
にアレイ上に並んでいても、各層がその位置で統一され
ていればよい。
ス・バス１２，コントロール・バス１３，その他のバス
１４は図２（ａ）のようにそれぞれチップの一辺を占め
ている。しかし図２（ｂ）に示すように数の多いバスが
（同図にはデータ・バス１１およびアドレス・バス１
２）が一辺を超えて他の辺の一部を占めたり、図２
（ｃ）に示すようにデータ・バスＡ１７，Ｂ１８，アド
レスバスＡ１５，Ｂ１６，コントロール・バスＡ１９，
Ｂ２０，Ｃ２１が各辺にばらばらに配置されても、上下
方向に統一されていれば問題はない。また信号パッドの
位置もチップの端である必要もなく、図２（ｄ）に示す
ようにチップの中央に並んだり、図２（ｅ）に示すよう
にアレイ上に並んでいても、各層がその位置で統一され
ていればよい。
【００１７】本発明では、具体的な接続構造については
特に限定されない。各層の信号パッドが縦方向に電気的
に接続されていれば、どんな構造でもかまわない。これ
を実現する一つの例として、例えば図３に示す公知の方
法を採用することができる。この方法は、高融点金属バ
ンプ８１の形成された第１層目の基板８３上の第１層目
デバイス８２の上に、研磨により薄膜化した後に裏面を
支持基板８４上に接着剤８７で接着し、低融点金属プー
ル８６が形成された第２層目薄膜デバイス８５を積層す
る方法である。この方法では高融点金属バンプや低融点
金属プールを微小ピッチで形成することができるという
利点がある反面、デバイスを薄膜化する必要があるた
め、工程数が長いという短所もある。この他の方法に、
レーザーで開けられた基板上の穴に電極を埋め込む方法
（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５２（８），Ａｕｇｕｓｔ
１９８１，ｐｐ．５３４０−５３４９等）が、本発明
の接続に応用できる。この方法は図３の方法と比べ基板
を薄膜化する必要がないが、電極間のピッチは図３の方
法ほど小さくはできない。いずれの方法にせよ、今後新
規なる接続方法がでてくるにせよ、本発明の本質は信号
パッドの位置を規格統一しそのパッド上に縦配線用の電
極を形成し、それを用いて縦方向の接続をするというこ
とである。
特に限定されない。各層の信号パッドが縦方向に電気的
に接続されていれば、どんな構造でもかまわない。これ
を実現する一つの例として、例えば図３に示す公知の方
法を採用することができる。この方法は、高融点金属バ
ンプ８１の形成された第１層目の基板８３上の第１層目
デバイス８２の上に、研磨により薄膜化した後に裏面を
支持基板８４上に接着剤８７で接着し、低融点金属プー
ル８６が形成された第２層目薄膜デバイス８５を積層す
る方法である。この方法では高融点金属バンプや低融点
金属プールを微小ピッチで形成することができるという
利点がある反面、デバイスを薄膜化する必要があるた
め、工程数が長いという短所もある。この他の方法に、
レーザーで開けられた基板上の穴に電極を埋め込む方法
（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５２（８），Ａｕｇｕｓｔ
１９８１，ｐｐ．５３４０−５３４９等）が、本発明
の接続に応用できる。この方法は図３の方法と比べ基板
を薄膜化する必要がないが、電極間のピッチは図３の方
法ほど小さくはできない。いずれの方法にせよ、今後新
規なる接続方法がでてくるにせよ、本発明の本質は信号
パッドの位置を規格統一しそのパッド上に縦配線用の電
極を形成し、それを用いて縦方向の接続をするというこ
とである。
【００１８】次に図４，図５を用いて、既存のすなわち
本発明を含まないＩＣのマスクデータを用いて積層用の
ＩＣを形成する方法の一実施例を説明する。図４，図５
では、ＩＣチップＡおよびＩＣチップＢの二つのチップ
を積層する場合を示す。
本発明を含まないＩＣのマスクデータを用いて積層用の
ＩＣを形成する方法の一実施例を説明する。図４，図５
では、ＩＣチップＡおよびＩＣチップＢの二つのチップ
を積層する場合を示す。
【００１９】まずそれぞれの本発明を含まないマスクデ
ータを、重なりが部分が無いような縦方向ピッチ５２お
よび横方向ピッチ５１を定め、そのピッチで半導体集積
回路を形成することによって、その縦方向ピッチおよび
横方向ピッチと同じ長さの縦辺３４および横辺３３を有
するＩＣチップを形成する（図４（ａ），（ｂ））。
ータを、重なりが部分が無いような縦方向ピッチ５２お
よび横方向ピッチ５１を定め、そのピッチで半導体集積
回路を形成することによって、その縦方向ピッチおよび
横方向ピッチと同じ長さの縦辺３４および横辺３３を有
するＩＣチップを形成する（図４（ａ），（ｂ））。
【００２０】その後、規格統一した位置に定まった本発
明の属性の信号パッドが形成されるように配線パターン
を形成する（図５（ａ），（ｂ））。
明の属性の信号パッドが形成されるように配線パターン
を形成する（図５（ａ），（ｂ））。
【００２１】図５（ａ），（ｂ）ではＩＣチップＡ，Ｂ
の既存の位置すなわち本発明を含まないパタンの位置に
信号パッドを含む配線パターン５３，６３，５４および
６４を形成した後、積層用の標準化配線パターン６１，
３２，６２を形成する例を示したが、図４（ａ），
（ｂ）の工程において既存のチップＡの内部配線６３，
既存のチップＡの信号パッド５３，既存のチップＢの内
部配線６４，既存のチップＢの信号パッド５４を形成せ
ずに図５（ｃ），（ｄ）に示すように位置の統一された
本発明の信号パッド３２とチップＡの標準化配線６５お
よびチップＢの標準化配線６６を同時に形成してしまう
ことも可能である。
の既存の位置すなわち本発明を含まないパタンの位置に
信号パッドを含む配線パターン５３，６３，５４および
６４を形成した後、積層用の標準化配線パターン６１，
３２，６２を形成する例を示したが、図４（ａ），
（ｂ）の工程において既存のチップＡの内部配線６３，
既存のチップＡの信号パッド５３，既存のチップＢの内
部配線６４，既存のチップＢの信号パッド５４を形成せ
ずに図５（ｃ），（ｄ）に示すように位置の統一された
本発明の信号パッド３２とチップＡの標準化配線６５お
よびチップＢの標準化配線６６を同時に形成してしまう
ことも可能である。
【００２２】このようにして、縦辺および横辺の長さが
統一され、かつ統一した位置に信号パッドを有した積層
用のＩＣを、既存のマスクデータを用いて容易に形成す
ることが可能である。
統一され、かつ統一した位置に信号パッドを有した積層
用のＩＣを、既存のマスクデータを用いて容易に形成す
ることが可能である。
【００２３】チップ間の縦配線については、図６（ａ）
に示す全部をまとめて共通バス配線９５を形成し必要な
信号線のみ標準化配線９１，９３によって、ある層に形
成された回路に接続するという構造でもよいし、図６
（ｂ）に示すように、その中で縦配線９０のような必要
のない縦配線は省略して形成してもよい。
に示す全部をまとめて共通バス配線９５を形成し必要な
信号線のみ標準化配線９１，９３によって、ある層に形
成された回路に接続するという構造でもよいし、図６
（ｂ）に示すように、その中で縦配線９０のような必要
のない縦配線は省略して形成してもよい。
【００２４】次にマイクロプロセッサ（ＭＰＵ）を中心
としたデジタルデバイス積層システムの基本的なバス接
続を説明する概念図を、図７に示す。図７に示すように
データ・バス１１，アドレス・バス１２，コントロール
・バス１３およびその他のバス１４によって、ＭＰＵ７
１，メモリＩＣ７２，周辺ＬＳＩ７３の各ＩＣチップは
互いに接続されており、しかもこのバス接続に従えば積
層するデバイスは自由に増減できる。
としたデジタルデバイス積層システムの基本的なバス接
続を説明する概念図を、図７に示す。図７に示すように
データ・バス１１，アドレス・バス１２，コントロール
・バス１３およびその他のバス１４によって、ＭＰＵ７
１，メモリＩＣ７２，周辺ＬＳＩ７３の各ＩＣチップは
互いに接続されており、しかもこのバス接続に従えば積
層するデバイスは自由に増減できる。
【００２５】図８は、具体的な積層型マルチ・チップ・
モジュールシステムの一つである、ＳＲＡＭ４層＋４出
力アドレス・デコーダー層による積層ＳＲＡＭシステム
の一例を示した図である。第２層目のＩＣチップである
ＳＲＡＭ２０１から第５層目のＩＣチップであるＳＲＡ
Ｍ２０４まで全て共通のバス配線によって接続されてい
る。アドレス・バス縦配線のＡ11およびＡ12は新たに増
設されたパッド上に形成されたもので、各層のＳＲＡＭ
の内部とはつながっておらず、第１層目のＩＣチップで
あるアドレス・デコーダ２００の入力信号線につながっ
ている。アドレス・デコーダ２００の一出力に接続され
ている第２層目のＳＲＡＭのチップセレクト・バス縦配
線ＣＳ1 １１１は標準化配線２３１によってＳＲＡＭの
チップセレクト信号ラインへつながっている。他の三つ
のアドレス・デコーダの出力に接続されている第３層チ
ップセレクト・バス縦配線ＣＳ2 １１２、第４層チップ
セレクト・バス縦配線ＣＳ3 １１３、第５層チップセレ
クト・バス縦配線ＣＳ4 も、同様にそれぞれ標準化配線
２３２，２３３，２３４によって各層のＳＲＡＭのチッ
プセレクト信号ラインへとつながっている。積層ＳＲＡ
Ｍシステム自身のチップセレクト・バス縦配線はＣＳ0
１１５として新たに形成され、アドレス・デコーダに接
続され、アドレス・デコーダの出力をコントロールして
いる。
モジュールシステムの一つである、ＳＲＡＭ４層＋４出
力アドレス・デコーダー層による積層ＳＲＡＭシステム
の一例を示した図である。第２層目のＩＣチップである
ＳＲＡＭ２０１から第５層目のＩＣチップであるＳＲＡ
Ｍ２０４まで全て共通のバス配線によって接続されてい
る。アドレス・バス縦配線のＡ11およびＡ12は新たに増
設されたパッド上に形成されたもので、各層のＳＲＡＭ
の内部とはつながっておらず、第１層目のＩＣチップで
あるアドレス・デコーダ２００の入力信号線につながっ
ている。アドレス・デコーダ２００の一出力に接続され
ている第２層目のＳＲＡＭのチップセレクト・バス縦配
線ＣＳ1 １１１は標準化配線２３１によってＳＲＡＭの
チップセレクト信号ラインへつながっている。他の三つ
のアドレス・デコーダの出力に接続されている第３層チ
ップセレクト・バス縦配線ＣＳ2 １１２、第４層チップ
セレクト・バス縦配線ＣＳ3 １１３、第５層チップセレ
クト・バス縦配線ＣＳ4 も、同様にそれぞれ標準化配線
２３２，２３３，２３４によって各層のＳＲＡＭのチッ
プセレクト信号ラインへとつながっている。積層ＳＲＡ
Ｍシステム自身のチップセレクト・バス縦配線はＣＳ0
１１５として新たに形成され、アドレス・デコーダに接
続され、アドレス・デコーダの出力をコントロールして
いる。
【００２６】図８のアドレス・デコーダ２００の回路図
を図９に示す。
を図９に示す。
【００２７】本実施例では、４層のＳＲＡＭによる積層
ＳＲＡＭシステムを示したが、ＳＲＡＭの積層数（積層
されたＩＣチップ数）は４層に限らず、任意の積層数
に、その数と同数の出力数をもったアドレス・デコーダ
を積層したものでもよい。また、本実施例ではアドレス
・デコーダを最下層に配置したが、最上層や、中間層で
もかまわない。あるいは、図１０に示すように、アドレ
ス・デコーダを分散させて各層に３入力１出力回路２５
２〜２５５を形成することによって、層数を一つ減らし
た積層ＳＲＡＭを形成することも可能である。この場
合、各層の３入力１出力回路２５２〜２５５およびそれ
に付随する配線２５１はそれぞれのＳＲＡＭに合わせて
専用に設計／製造する必要がある。ただし、図１０では
図を見やすくするために図８と変わらない信号パッドお
よび縦配線は省略している。
ＳＲＡＭシステムを示したが、ＳＲＡＭの積層数（積層
されたＩＣチップ数）は４層に限らず、任意の積層数
に、その数と同数の出力数をもったアドレス・デコーダ
を積層したものでもよい。また、本実施例ではアドレス
・デコーダを最下層に配置したが、最上層や、中間層で
もかまわない。あるいは、図１０に示すように、アドレ
ス・デコーダを分散させて各層に３入力１出力回路２５
２〜２５５を形成することによって、層数を一つ減らし
た積層ＳＲＡＭを形成することも可能である。この場
合、各層の３入力１出力回路２５２〜２５５およびそれ
に付随する配線２５１はそれぞれのＳＲＡＭに合わせて
専用に設計／製造する必要がある。ただし、図１０では
図を見やすくするために図８と変わらない信号パッドお
よび縦配線は省略している。
【００２８】次に図１１にＭＰＵとＳＲＡＭを組み合わ
せた積層メモリシステムの一実施例を示す。図１１では
簡単のためバス・ラインは矢印または白抜きの矢印で示
し、パッドの二次元的配置の図示も省略している。この
システムはマイクロプロセッサ３１１、タイミング・コ
ントローラ３１２、アドレス・デコーダ３１３、ＳＲＡ
Ｍ１ ３１４およびＳＲＡＭ２ ３１５によって構成さ
れ、それぞれチップの縦辺、横辺の長さが共通のチップ
上に形成し統一した位置に信号パッド／電極が形成した
後（３０１，３０２，３０３，３０４および３０５）、
その電極が接続するように縦方向に積層化することによ
って製造される。層間は、データ・バス１１，アドレス
・バス１２，コントロール・バス３４１，３４２，３４
３およびその他のバス１４によって電気的に接続されて
いる。チップセレクト（ＣＳ）バス３２１，３２２，３
２３は、アドレス・デコーダの各出力から各層のＳＲＡ
Ｍに接続されているが、タイミング・コントロール層以
下の層には必要がないため省略されている。またタイミ
ング・コントロール層からの出力であるＲＤバス３２４
およびＷＲバス３２５は各ＳＲＡＭにそれぞれ接続され
ている。データ・バス１１，アドレス・バス１２，ＲＤ
バス３２４，ＷＲバス３２５を共通に接続し、ＣＳバス
のみ層に応じてそれぞれ異なった接続を行えば、新たに
ＳＲＡＭを積層することも可能である。
せた積層メモリシステムの一実施例を示す。図１１では
簡単のためバス・ラインは矢印または白抜きの矢印で示
し、パッドの二次元的配置の図示も省略している。この
システムはマイクロプロセッサ３１１、タイミング・コ
ントローラ３１２、アドレス・デコーダ３１３、ＳＲＡ
Ｍ１ ３１４およびＳＲＡＭ２ ３１５によって構成さ
れ、それぞれチップの縦辺、横辺の長さが共通のチップ
上に形成し統一した位置に信号パッド／電極が形成した
後（３０１，３０２，３０３，３０４および３０５）、
その電極が接続するように縦方向に積層化することによ
って製造される。層間は、データ・バス１１，アドレス
・バス１２，コントロール・バス３４１，３４２，３４
３およびその他のバス１４によって電気的に接続されて
いる。チップセレクト（ＣＳ）バス３２１，３２２，３
２３は、アドレス・デコーダの各出力から各層のＳＲＡ
Ｍに接続されているが、タイミング・コントロール層以
下の層には必要がないため省略されている。またタイミ
ング・コントロール層からの出力であるＲＤバス３２４
およびＷＲバス３２５は各ＳＲＡＭにそれぞれ接続され
ている。データ・バス１１，アドレス・バス１２，ＲＤ
バス３２４，ＷＲバス３２５を共通に接続し、ＣＳバス
のみ層に応じてそれぞれ異なった接続を行えば、新たに
ＳＲＡＭを積層することも可能である。
【００２９】図１１の例では、コントロール・バスを３
４１，３４２および３４３の三つに分けて構造を示した
が、図６（ａ）のように全部をまとめて縦方向に形成し
必要な信号線のみ標準化配線によって、ある層に形成さ
れた回路に接続するという構造でもよいし、図６（ｂ）
のように、その中で必要のない縦配線は省略して形成し
てもよい。
４１，３４２および３４３の三つに分けて構造を示した
が、図６（ａ）のように全部をまとめて縦方向に形成し
必要な信号線のみ標準化配線によって、ある層に形成さ
れた回路に接続するという構造でもよいし、図６（ｂ）
のように、その中で必要のない縦配線は省略して形成し
てもよい。
【００３０】また、本実施例では一例として図１１のよ
うな順に各層を積層した場合を示したが、積層する順番
は全くこれと異ってもかまわない。ただし、省略できる
縦配線は、積層順によってそれぞれ異なる。また、本実
施例ではアドレス・デコーダとタイミング・コントロー
ルは別々の層に形成して積層したが、図１２に示すよう
にアドレス・デコーダとタイミング・コントロールを同
一層３０６に形成して積層することも可能である。ただ
し、アドレス・デコーダ−タイミング・コントロールチ
ップは積層用に専用に設計／製造する必要がある。
うな順に各層を積層した場合を示したが、積層する順番
は全くこれと異ってもかまわない。ただし、省略できる
縦配線は、積層順によってそれぞれ異なる。また、本実
施例ではアドレス・デコーダとタイミング・コントロー
ルは別々の層に形成して積層したが、図１２に示すよう
にアドレス・デコーダとタイミング・コントロールを同
一層３０６に形成して積層することも可能である。ただ
し、アドレス・デコーダ−タイミング・コントロールチ
ップは積層用に専用に設計／製造する必要がある。
【００３１】次に図１３にＭＰＵとＤＲＡＭを組み合わ
せた積層メモリシステムの一実施例を示す。図１３でも
図６と同様に簡単のためバスラインの一本一本は示して
おらず、またパッドの二次元的配置も図示を省略してい
る。
せた積層メモリシステムの一実施例を示す。図１３でも
図６と同様に簡単のためバスラインの一本一本は示して
おらず、またパッドの二次元的配置も図示を省略してい
る。
【００３２】このシステムはマイクロプロセッサ４０
９，リフレッシュ・タイマ４１０，アービタおよびコン
トローラ４１１，アドレス・デコーダ４１２，アドレス
・マルチプレクサ４１３およびＤＲＡＭ１ ４１４によ
って構成され、それぞれチップの縦辺、横辺の長さが共
通のチップ上に形成し統一した位置に信号パッド／電極
を形成した後（４０１，４０２，４０３，４０４，４０
５および４０６）、その電極が接続するように縦方向に
積層化することによって製造される。層間は、データ・
バス１１，アドレス・バス１２，１９、コントロール・
バス３４１，３４２，３４３，３４４およびその他のバ
ス１４によって電気的に接続されている。チップセレク
ト（ＣＳ）バス３２１，４１９は、アドレス・デコーダ
の各出力から各層のＳＲＡＭに接続されている。またア
ービタおよびタイミング・コントローラ層からの出力で
あるＯＥバス４２１，ＷＲＩＴＥバス４２２，ＲＡＳバ
ス４２３およびＣＡＳバス４２４は、各ＤＲＡＭにそれ
ぞれ接続され、切り替え信号バス４２０はアドレス・マ
ルチプレクサ４１３に接続されている。データ・バス１
１，アドレス・バス１２，ＯＥバス４２１，ＷＲＩＴＥ
バス４２２，ＲＡＳバス４２３，ＣＡＳバス４２４およ
びその他のバス１４を共通に接続し、ＣＳバスのみ層に
応じてそれぞれ異なった接続を行えば、新たにＤＲＡＭ
を積層することも可能である。
９，リフレッシュ・タイマ４１０，アービタおよびコン
トローラ４１１，アドレス・デコーダ４１２，アドレス
・マルチプレクサ４１３およびＤＲＡＭ１ ４１４によ
って構成され、それぞれチップの縦辺、横辺の長さが共
通のチップ上に形成し統一した位置に信号パッド／電極
を形成した後（４０１，４０２，４０３，４０４，４０
５および４０６）、その電極が接続するように縦方向に
積層化することによって製造される。層間は、データ・
バス１１，アドレス・バス１２，１９、コントロール・
バス３４１，３４２，３４３，３４４およびその他のバ
ス１４によって電気的に接続されている。チップセレク
ト（ＣＳ）バス３２１，４１９は、アドレス・デコーダ
の各出力から各層のＳＲＡＭに接続されている。またア
ービタおよびタイミング・コントローラ層からの出力で
あるＯＥバス４２１，ＷＲＩＴＥバス４２２，ＲＡＳバ
ス４２３およびＣＡＳバス４２４は、各ＤＲＡＭにそれ
ぞれ接続され、切り替え信号バス４２０はアドレス・マ
ルチプレクサ４１３に接続されている。データ・バス１
１，アドレス・バス１２，ＯＥバス４２１，ＷＲＩＴＥ
バス４２２，ＲＡＳバス４２３，ＣＡＳバス４２４およ
びその他のバス１４を共通に接続し、ＣＳバスのみ層に
応じてそれぞれ異なった接続を行えば、新たにＤＲＡＭ
を積層することも可能である。
【００３３】この図１３でも図１１と同様にコントロー
ル・バスを３４１，３４２，３４３および３４４と分け
た構造を示したが、図６（ａ）のように全部をまとめて
縦方向に形成し必要な信号線のみ標準化配線によって、
ある層に形成された回路に接続するという構造でもよい
し、図６（ｂ）のように、その中で必要のない縦配線は
省略して形成してもよい。また本実施例においても、積
層する順番は全くこれと異なってもかまわないし、可能
であれば図１２と同様に幾つかのチップを同一層上に形
成して積層してもかまわない。
ル・バスを３４１，３４２，３４３および３４４と分け
た構造を示したが、図６（ａ）のように全部をまとめて
縦方向に形成し必要な信号線のみ標準化配線によって、
ある層に形成された回路に接続するという構造でもよい
し、図６（ｂ）のように、その中で必要のない縦配線は
省略して形成してもよい。また本実施例においても、積
層する順番は全くこれと異なってもかまわないし、可能
であれば図１２と同様に幾つかのチップを同一層上に形
成して積層してもかまわない。
【００３４】この他、図７の基本概念に従えば、ＭＰ
Ｕ、メモリチップおよびＩ／Ｏチップを積層したシステ
ムや、複数のＭＰＵとマルチポートメモリを積層したマ
ルチプロセッサシステム等も容易に設計／製造すること
が可能である。
Ｕ、メモリチップおよびＩ／Ｏチップを積層したシステ
ムや、複数のＭＰＵとマルチポートメモリを積層したマ
ルチプロセッサシステム等も容易に設計／製造すること
が可能である。
【００３５】なお、本実施例では主にデジタルデバイス
を例として用いたが、アナログデバイスやアナログ／デ
ジタル混載デバイス等、他の種類のデバイスによる積層
型マルチ・チップ・モジュールでもよい。
を例として用いたが、アナログデバイスやアナログ／デ
ジタル混載デバイス等、他の種類のデバイスによる積層
型マルチ・チップ・モジュールでもよい。
【００３６】
【発明の効果】以上説明したとおり本発明は、ＩＣチッ
プの積層化による積層型マルチ・チップ・モジュールに
おいて、システム設計を容易化することを可能とする。
プの積層化による積層型マルチ・チップ・モジュールに
おいて、システム設計を容易化することを可能とする。
【図１】本発明の一実施例の構造および方法を示す斜視
図である。
図である。
【図２】本発明による積層チップの信号パッドを形成す
る位置の実施例を示す斜視図である。
る位置の実施例を示す斜視図である。
【図３】本発明に応用することが可能な電極接続方式の
一例である、半導体基板の積層方法の製造方法を示す断
面工程図である。
一例である、半導体基板の積層方法の製造方法を示す断
面工程図である。
【図４】本発明の方法においてウェハ上へのチップの形
成方法を示す斜視図である。
成方法を示す斜視図である。
【図５】本発明の方法において積層チップ上の配線の一
形成方法を示す配線レイアウトの概略図（ａ），（ｂ）
および本発明の方法において積層チップ上の配線のもう
一つの形成方法を示す配線レイアウトの概略図（ｃ），
（ｄ）である。
形成方法を示す配線レイアウトの概略図（ａ），（ｂ）
および本発明の方法において積層チップ上の配線のもう
一つの形成方法を示す配線レイアウトの概略図（ｃ），
（ｄ）である。
【図６】本発明における縦配線接続方法の一例を示す概
略斜視図（ａ）および本発明における縦配線接続方法の
もう一つの例を示す概略斜視図（ｂ）である。
略斜視図（ａ）および本発明における縦配線接続方法の
もう一つの例を示す概略斜視図（ｂ）である。
【図７】本発明の一実施例であるマイクロプロセッサ
（ＭＰＵ）を中心としたデジタルデバイス積層システム
の基本的なバス接続を説明する概念図である。
（ＭＰＵ）を中心としたデジタルデバイス積層システム
の基本的なバス接続を説明する概念図である。
【図８】本発明の一実施例である積層ＳＲＡＭシステム
を示す概略斜視図である。
を示す概略斜視図である。
【図９】図８におけるアドレス・デコーダの回路図であ
る。
る。
【図１０】積層ＳＲＡＭシステムのもう一つの例を示す
概略斜視図である。
概略斜視図である。
【図１１】ＭＰＵとＳＲＡＭを組み合わせた積層メモリ
システムのバス配線接続を示す概略図である。
システムのバス配線接続を示す概略図である。
【図１２】ＭＰＵとＳＲＡＭを組み合わせた積層メモリ
システムの他の例のバス配線接続を示す概略図である。
システムの他の例のバス配線接続を示す概略図である。
【図１３】ＭＰＵとＤＲＡＭを組み合わせた積層メモリ
システムのバス配線接続を示す概略図である。
システムのバス配線接続を示す概略図である。
１〜３ 第１層目〜第３層目のＩＣチップ １１ データ・バス １２ アドレス・バス １３ コントロール・バス １４ その他のバス １５ アドレス・バスＡ １６ アドレス・バスＢ １７ データ・バスＡ １８ データ・バスＢ １９ コントロール・バスＡ ２０ コントロール・バスＢ ２１ コントロール・バスＣ ３１ 縦配線 ３２ 位置の統一された信号パッド ３３ 統一された横辺の長さ ３４ 統一された縦辺の長さ ４１ ＩＣチップＡを形成したウェハ ４２ ＩＣチップＢを形成したウェハ ４３ ＩＣチップＡ ４４ ＩＣチップＢ ４５ 既存のＩＣチップＡが形成された領域 ４６ 既存のＩＣチップＢが形成された領域 ５１ 横方向ピッチ ５２ 縦方向ピッチ ５３ 既存のＩＣチップＡの信号パッド ５４ 既存のＩＣチップＢの信号パッド ６１ 内側と外側のパッドをつなぐ標準化配線Ａ ６２ 内側と外側のパッドをつなぐ標準化配線Ｂ ６３ 既存のＩＣチップＡの内部配線 ６４ 既存のＩＣチップＢの内部配線 ６５ 新しく形成されたＩＣチップＡの標準化配線 ６６ 新しく形成されたＩＣチップＢの標準化配線 ７１ マイクロプロセッサ ７２ メモリＩＣ ７３ 周辺ＬＳＩ ８１ 高融点金属バンプ ８２ 第１層目デバイス ８３ 第１層目の基板 ８４ 支持基板 ８５ 第２層目薄膜デバイス ８６ 低融点金属プール ８７ 接着剤 ９０ 省略された縦配線 ９１ 回路２に必要な標準化配線 ９２ 回路２ ９３ 回路１に必要な標準化配線 ９４ 回路１ ９５ 共通バス配線 １００〜１０８，１２８，１２９ 元のＳＲＡＭにも
存在するアドレス・バス １０９ 新たに増設されたアドレス・バスＡ11 １１０ 新たに増設されたアドレス・バスＡ12 １１１ 第一層ＳＲＡＭのチップセレクト・バスＣＳ
1 １１２ 第一層ＳＲＡＭのチップセレクト・バスＣＳ
2 １１３ 第一層ＳＲＡＭのチップセレクト・バスＣＳ
3 １１４ 第一層ＳＲＡＭのチップセレクト・バスＣＳ
4 １１５ 積層ＳＲＡＭシステム自身のチップセレクト
・バスＣＳ0 １１６〜１２３ 元のＳＲＡＭにも存在するデータ・
バスＡ0 〜Ａ10 １２４ ＯＥバス １２５ ＶSSグランド縦配線 １２６ ＶCC電源縦配線 １２７ ＷＥバス ２００ ２入力４出力デコーダ ２０１〜２０４ 第２層目〜第５層目に積層されたＳ
ＲＡＭ ２１１〜２１４ 第１層目〜第４層目に積層された３
入力１出力回路付きＲＡＭ ２３１〜２３４ 各層のＳＲＡＭＣＳ信号ラインへつ
ながる標準化配線 ２５１ ＣＳ信号ラインへつながる内部配線 ２５２〜２５５ 各層に付加される３入力１出力回路 ３０１ マイクロプロセッサを搭載した第１層積層Ｉ
Ｃチップ ３０２ タイミング・コントローラを搭載した第２層
積層ＩＣチップ ３０３ アドレス・デコーダを搭載した第３層積層Ｉ
Ｃチップ ３０４，３０５ ＳＲＡＭを積層した第４，５層積層
ＩＣチップ ３１１ マイクロプロセッサ ３１２ タイミング・コントローラ ３１３ アドレス・デコーダ ３１４，３１５ ＳＲＡＭ１，２ ３２１ ＣＳ1 バス ３２２ ＣＳ2 バス ３２３ ＳＲＡＭ増設用ＣＳバス ３２４ ＲＤバス ３２５ ＷＲバス ３４１〜３４４ コントロール・バス ４０１〜４０６ 第１層〜第６層積層ＩＣチップ ４０９ マイクロプロセッサ ４１０ リフレッシュ・タイマ ４１１ アービタおよびタイミング・コントローラ ４１２ アドレス・デコーダ ４１３ アドレス・マルチプレクサ ４１４ ＤＲＡＭ１ ４１７ 第１層から第５層までのアドレス・バス ４１８ 第５層より上のアドレス・バス ４１９ ＤＲＡＭ増設用ＣＳバス ４２０ 切り替え信号バス ４２１ ＯＥバス ４２２ ＷＲＩＴＥバス ４２３ ＲＡＳバス ４２４ ＣＡＳバス
存在するアドレス・バス １０９ 新たに増設されたアドレス・バスＡ11 １１０ 新たに増設されたアドレス・バスＡ12 １１１ 第一層ＳＲＡＭのチップセレクト・バスＣＳ
1 １１２ 第一層ＳＲＡＭのチップセレクト・バスＣＳ
2 １１３ 第一層ＳＲＡＭのチップセレクト・バスＣＳ
3 １１４ 第一層ＳＲＡＭのチップセレクト・バスＣＳ
4 １１５ 積層ＳＲＡＭシステム自身のチップセレクト
・バスＣＳ0 １１６〜１２３ 元のＳＲＡＭにも存在するデータ・
バスＡ0 〜Ａ10 １２４ ＯＥバス １２５ ＶSSグランド縦配線 １２６ ＶCC電源縦配線 １２７ ＷＥバス ２００ ２入力４出力デコーダ ２０１〜２０４ 第２層目〜第５層目に積層されたＳ
ＲＡＭ ２１１〜２１４ 第１層目〜第４層目に積層された３
入力１出力回路付きＲＡＭ ２３１〜２３４ 各層のＳＲＡＭＣＳ信号ラインへつ
ながる標準化配線 ２５１ ＣＳ信号ラインへつながる内部配線 ２５２〜２５５ 各層に付加される３入力１出力回路 ３０１ マイクロプロセッサを搭載した第１層積層Ｉ
Ｃチップ ３０２ タイミング・コントローラを搭載した第２層
積層ＩＣチップ ３０３ アドレス・デコーダを搭載した第３層積層Ｉ
Ｃチップ ３０４，３０５ ＳＲＡＭを積層した第４，５層積層
ＩＣチップ ３１１ マイクロプロセッサ ３１２ タイミング・コントローラ ３１３ アドレス・デコーダ ３１４，３１５ ＳＲＡＭ１，２ ３２１ ＣＳ1 バス ３２２ ＣＳ2 バス ３２３ ＳＲＡＭ増設用ＣＳバス ３２４ ＲＤバス ３２５ ＷＲバス ３４１〜３４４ コントロール・バス ４０１〜４０６ 第１層〜第６層積層ＩＣチップ ４０９ マイクロプロセッサ ４１０ リフレッシュ・タイマ ４１１ アービタおよびタイミング・コントローラ ４１２ アドレス・デコーダ ４１３ アドレス・マルチプレクサ ４１４ ＤＲＡＭ１ ４１７ 第１層から第５層までのアドレス・バス ４１８ 第５層より上のアドレス・バス ４１９ ＤＲＡＭ増設用ＣＳバス ４２０ 切り替え信号バス ４２１ ＯＥバス ４２２ ＷＲＩＴＥバス ４２３ ＲＡＳバス ４２４ ＣＡＳバス
Claims (4)
- 【請求項１】同一平面形状よりなり、集積回路全体のシ
ステムにおいて同じ働きを有するパッドを同一属性のパ
ッドとみなして同一位置に前記同一属性のパッドを有す
る複数の異種の半導体集積回路チップを、前記同一属性
のパッドどうしが、一方の面から他方の面へ貫通する形
状よりなるチップ間接続電極を介して接続されるように
チップ自身を直接積層し、３層以上の積層型マルチ・チ
ップ・モジュール構成としたことを特徴とする半導体集
積回路。 - 【請求項２】前記同一属性のパッドが、電源電圧用パッ
ド、グランド電位用パッド、アドレス信号用パッド、デ
ータアウトプット用パッド、もしくはクロック信号用パ
ッドのいずれかの属性に属していることを特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】複数の異種の半導体集積回路チップの互い
に同一位置に同一属性のパッドをそれぞれ形成し、前記
パッドに、一方の面から他方の面へ貫通する形状よりな
るチップ間接続電極を形成し、前記同一属性のパッドど
うしを前記チップ間接続電極を介して接続するように、
チップ自身を直接積層し、３層以上の積層型マルチ・チ
ップ・モジュールを形成することを特徴とする半導体集
積回路の形成方法。 - 【請求項４】前記複数の半導体集積回路チップは内部に
それぞれ固有の集積回路を形成し、しかる後、前記同一
属性のパッドを互いに同一位置にくるように形成しこの
パッドに前記チップ間接続電極を形成することを特徴と
する請求項３記載の半導体集積回路の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5078431A JP2605968B2 (ja) | 1993-04-06 | 1993-04-06 | 半導体集積回路およびその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5078431A JP2605968B2 (ja) | 1993-04-06 | 1993-04-06 | 半導体集積回路およびその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291250A JPH06291250A (ja) | 1994-10-18 |
| JP2605968B2 true JP2605968B2 (ja) | 1997-04-30 |
Family
ID=13661859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5078431A Expired - Lifetime JP2605968B2 (ja) | 1993-04-06 | 1993-04-06 | 半導体集積回路およびその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605968B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| DE19928733A1 (de) | 1999-06-23 | 2001-01-04 | Giesecke & Devrient Gmbh | Halbleiterspeicher-Chipmodul |
| DE10044148A1 (de) * | 2000-09-06 | 2002-03-21 | Infineon Technologies Ag | Elektronisches Bauteil mit gestapelten Bausteinen und Verfahren zu seiner Herstellung |
| KR100435813B1 (ko) | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 |
| AU2003241739A1 (en) * | 2002-05-31 | 2003-12-19 | Nokia Corporation | Stacked ic device with ic chip selecting/counting function |
| JP4419049B2 (ja) | 2003-04-21 | 2010-02-24 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
| JP4160447B2 (ja) * | 2003-05-28 | 2008-10-01 | シャープ株式会社 | 電子部品およびモジュールならびにモジュールの組み立て方法、識別方法および環境設定方法 |
| JP4205553B2 (ja) | 2003-11-06 | 2009-01-07 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
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| JP4662740B2 (ja) * | 2004-06-28 | 2011-03-30 | 日本電気株式会社 | 積層型半導体メモリ装置 |
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