JP3996267B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP3996267B2
JP3996267B2 JP12879798A JP12879798A JP3996267B2 JP 3996267 B2 JP3996267 B2 JP 3996267B2 JP 12879798 A JP12879798 A JP 12879798A JP 12879798 A JP12879798 A JP 12879798A JP 3996267 B2 JP3996267 B2 JP 3996267B2
Authority
JP
Japan
Prior art keywords
bonding pads
disposed
transistor
bonding
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP12879798A
Other languages
English (en)
Other versions
JPH11330410A (ja
Inventor
宏一郎 野田
茂信 加藤
五郎 橘川
通宏 三島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP12879798A priority Critical patent/JP3996267B2/ja
Priority to TW088106238A priority patent/TW429603B/zh
Priority to KR1019990015869A priority patent/KR100830009B1/ko
Priority to US09/310,580 priority patent/US20020096694A1/en
Publication of JPH11330410A publication Critical patent/JPH11330410A/ja
Priority to US09/966,085 priority patent/US20020008255A1/en
Priority to US09/966,084 priority patent/US20020008254A1/en
Priority to US10/330,054 priority patent/US20030089926A1/en
Priority to US11/196,267 priority patent/US7400034B2/en
Application granted granted Critical
Publication of JP3996267B2 publication Critical patent/JP3996267B2/ja
Priority to US12/146,654 priority patent/US7638871B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置のレイアウト技術に関し、特にＤＲＡＭ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）などの大容量メモリの効率的なレイアウトのためのパッド配置に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討した技術として、ＤＲＡＭ、ＳＤＲＡＭでは、多ビット化（×４→×１６，×３２）の傾向にあり、パッド数は増加の傾向にある。たとえば、６４ＭビットＳＤＲＡＭ（×４，×８，×１６をボンディングオプションで実現）では、入出力ピン数はパッケージでは５４ピンであるが、内部パッドには正規信号パッド（アドレス、クロック、データなど）、電源パッド、実験パッド、ボンディングオプションパッド（×４〜×１６ビット切り換えやバンク数切り換え用）を含めて約７０パッドが必要である。パッド寸法やその間のスペースも必要で、シュリンク世代では次第にＬＯＣ方式のための１列に並べるのが困難になってきた。たとえ、１列に並べても、その隙間にまとまったチャネル領域や電源バス領域を確保することが困難になってきた。
【０００３】
また、最近の高集積メモリでは、降圧方式を採用することが多く、チップ内部に多種類の電源線が必要となる。外部電源として、ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱ、内部電源として、ＶＰＥＲＩ（周辺回路用），ＶＤＬ（メモリアレー用），ＶＰＰ（昇圧ワードドライバ用），ＶＢＢ（アレー基板バイアス用）などが存在する。さらに、ノイズ対策として、メモリアレー用（ＶＤＤＡ，ＶＳＳＡ）と一般周辺用（ＶＤＤ，ＶＳＳ）、入力回路用（ＶＤＤＩ，ＶＳＳＩ）とに分けられる。このように、ＤＲＡＭ、ＳＤＲＡＭなどのメモリにおいては、多ビット化に伴うパッド数の増加によりパッドの配置が困難になり、また高集積化により多種類の電源線が必要となっている。
【０００４】
なお、このようなＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリに関する技術としては、たとえば１９９４年１１月５日、株式会社培風館発行の「アドバンスト エレクトロニクスＩ−９ 超ＬＳＩメモリ」などに記載される技術などが挙げられる。
【０００５】
【発明が解決しようとする課題】
本発明者は、前記のようなＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリにおいて、標準ピン配置の規則性に着目し、それと適合するパッドや、いわゆる間接周辺回路（メモリセル、センスアンプ、デコーダなどの直接周辺回路を除く）の効率的なレイアウトについて検討した。以下において、本発明者が検討した内容を図８および図９を用いて説明する。
【０００６】
まず、ＤＲＡＭ、ＳＤＲＡＭの標準ピン配置について考える。図８は、６４ＭＳＤＲＡＭのピン配置である。これによれば、上半分にデータ信号のピン（ＤＱ＊）があり、下半分にアドレス信号、クロック信号系のピン（Ａ＊，ＣＬＫ，ＣＫＥ，／ＲＡＳ，／ＣＡＳなど）がある。この事情は、ＳＤＲＡＭ以外のＥＤＯＤＲＡＭでも同様である。このことは、チップ設計の観点からは、９０度回転して考えると、チップの右半分でデータ信号系回路、左半分にアドレス信号、クロック信号系回路があることを意味する。このように、性質の異なるボンディングパッド群や回路群を、その性格に着目し、効率的に配置することを考えた。
【０００７】
図９は、従来のＬＯＣ組立用パッド配置である。間接周辺回路領域のほぼ中央部にボンディングパッドＰＳ，ＰＤを配置し、このボンディングパッドＰＳ，ＰＤの近傍には静電保護素子や入出力回路を配置し、さらにボンディングパッドＰＳ，ＰＤの上下両側の領域とメモリアレー領域ＵＬ，ＵＲ，ＤＬ，ＤＲの間に制御回路、プリデコーダなどの内部回路を配置する。この配置では、内部回路群がボンディングパッドＰＳ，ＰＤで上下に区分けされるため、それら多数の信号のやり取りを行うことが困難となる。また、上下に回路ブロックが分かれると、それら用に電源バスラインが２組必要となるので、電源配線領域が無駄になる、などの課題が考えられる。
【０００８】
そこで、本発明の目的は、ボンディングパッドの近傍に配置される静電保護素子や入出力回路、さらにボンディングパッドの上下両側の領域とメモリアレー領域との間に配置される内部回路の配線と寸法などを考慮して、ボンディングパッドや間接周辺回路の効率的なレイアウトを実現することができるＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリの半導体記憶装置を提供するものである。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明による半導体記憶装置は、多数のボンディングパッドを有するＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリでのパッド配置について、まず第１に、ボンディングパッド群をメモリアレー領域間の中央ではなく、上下の一方に寄せるものである。第２に、左右でボンディングパッドの配置をずらし、右側のデータ信号側のボンディングパッドはやや中央に戻すようにしたものである。
【００１２】
よって、前記半導体記憶装置によれば、第１の特徴により、間接周辺回路を上下の他方側に集中して配置するので、ボンディングパッドの隙間を使って上下でやり取りする信号数を少なくすることができる。さらに、間接周辺回路に必要な電源バスも１組だけ置けばよい。
【００１３】
また、第２の特徴により、アドレス信号、クロック信号側は多数の信号チャネルを確保することができる。データ信号側では、アドレス信号、クロック信号側ほど信号チャネルは要らないが、ボンディングパッドの上下に隣接して巨大な出力トランジスタを置くのに好適である。さらに、データ信号側では、出力トランジスタ専用電源といった特殊な電源が追加して必要となるが、それを置くのにも好適である。
【００１４】
この結果、チップ全体として、間接周辺回路の効率的なレイアウトを行うことができ、チップ面積の低減および信号経路の短縮による速度向上を達成することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
図１(a),(b) は本発明の一実施の形態である半導体記憶装置を示す概略レイアウト図と部分拡大図、図２は本実施の形態の半導体記憶装置において、ボンディングパッドの配置を示す概略レイアウト図、図３はチップ中央部の回路ブロックの配置を示す概略レイアウト図、図４はチップ中央部のボンディングパッド・電源線の配置を示す概略レイアウト図、図５はアドレス信号、クロック信号のボンディングパッド回りを示す回路図、図６はデータ信号のボンディングパッド回りを示す回路図、図７はＬＯＣボンディング方式を示す概略平面図である。
【００１７】
まず、図１により本実施の形態の半導体記憶装置の概略レイアウト構成を説明する。
【００１８】
本実施の形態の半導体記憶装置は、たとえばＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリとされ、このメモリチップ１０には、メインローデコーダ領域１１、メインワードドライバ領域１２、カラムデコーダ領域１３、周辺回路／ボンディングパッド領域１４、メモリセルアレー１５、センスアンプ領域１６、サブワードドライバ領域１７、交差領域１８などが周知の半導体製造技術によって１個の半導体チップ上に形成されている。この図１においては、水平方向が行方向（ワード線方向）、垂直方向が列方向（ビット線方向）である。
【００１９】
この大容量メモリにおいては、たとえば図１に示すように、メモリチップ１０の行方向における左側と右側、列方向における上側と下側にメモリセルアレー１５などからなるメモリアレー領域がバンク０〜バンク３に４分割して配置される。この左側と右側とに配置されたメモリアレー領域は、それぞれのメモリアレー領域に対応するメインワードドライバ領域１２を介して中央に配置されたメインローデコーダ領域１１を挟んで対で配置されている。
【００２０】
また、メモリチップ１０の上側と下側に配置されたメモリアレー領域の中央側には、それぞれのメモリアレー領域に対応するカラムデコーダ領域１３が配置されている。さらに、その中央部には、周辺回路／ボンディングパッド領域１４として、ローアドレスバッファ、カラムアドレスバッファ、プリデコーダ、タイミング発生回路、データ入出力回路などが配置され、さらに外部接続用のボンディングパッドが設けられている。
【００２１】
メモリアレー領域は、メモリセルアレー１５の列方向にセンスアンプ領域１６が隣接して配置され、また行方向にサブワードドライバ領域１７が隣接して配置され、このセンスアンプ領域１６とサブワードドライバ領域１７との交差領域１８にはＦＸドライバ（サブワードドライバ駆動用）、さらにセンスアンプ群の制御回路（スイッチＭＯＳトランジスタなど）も配置されている。このメモリセルアレー１５に対して、ワード線は行方向、ビット線は列方向としている。これとは逆の配置でも本発明を用いることができることは自明である。
【００２２】
特に、本発明による実施の形態の大容量メモリにおいては、上側と下側に配置されたメモリアレー領域の中央部の周辺回路／ボンディングパッド領域１４に設けられたボンディングパッドの配置が工夫されている。以下において、図２〜図７を用いて順に説明する。
【００２３】
図２は、ボンディングパッドの配置図である。前記図９と異なり、２つの特徴がある。まず第１に、ボンディングパッドＰＳ，ＰＤをバンク０〜バンク３からなる４バンク構成の上側に配置されたメモリアレー領域ＵＬ，ＵＲと下側に配置されたメモリアレー領域ＤＬ，ＤＲとの間の中央ではなく、一方に寄せる。図２では下側に寄せている。第２に、左右でボンディングパッドＰＳ，ＰＤの配置をずらし、右半分のボンディングパッドＰＤはＰＳよりも上にずらし、相対的なずらし量は３０μｍ程度である。ボンディングパッドＰＳ，ＰＤと下側のメモリアレー領域ＤＬ，ＤＲとの間には、メモリアレー領域ＤＬ，ＤＲに近接する必要のあるセンスアンプ、カラムデコーダ、メインアンプだけを配置し、いわゆる間接周辺回路はボンディングパッドＰＳ，ＰＤの上側に置く。
【００２４】
第１の特徴である、ボンディングパッドＰＳ，ＰＤを全体に下側にずらすことにより、間接周辺回路を上側に集中して配置するので、ボンディングパッドＰＳ，ＰＤの上下でやり取りする信号数が前記図９に比べて格段に少なくなる。また、間接周辺回路に必要な電源バスも上側に１組置けばよい。もちろん、カラムデコーダ、メインアンプの電源は下側にも必要であるが、下側では不要な電源が多数生まれ省略できる。
【００２５】
第２の特徴である、右側のボンディングパッドＰＤをやや上に戻すことにより、左側は間接周辺回路にＸ／Ｙアドレス信号系や制御回路に伴う多数の信号チャネルを確保できる。右側では、データに伴う入出力回路が大部分であり、左側ほど信号チャネルは要らないが、ボンディングパッドＰＤを上にずらすことは、ＰＤの上下に隣接して巨大な出力トランジスタを置くのに好適である。さらに、右側では、出力トランジスタ専用電源ＶＤＤＱ，ＶＳＳＱといった特殊な電源が追加して必要となるが、それを置くのにも好適である。
【００２６】
たとえば、ボンディングパッドＰＳ，ＰＤとメモリアレー領域ＵＬ，ＵＲ，ＤＬ，ＤＲとの間の寸法は、上側に配置されたメモリアレー領域ＵＬ，ＵＲと下側に配置されたメモリアレー領域ＤＬ，ＤＲとの間の間隔Ｔが７００μｍ程度の場合に、左側のアドレス信号、クロック信号系のボンディングパッドＰＳは中心から２３０μｍ程度の間隔ＴＬをあけて配置され、データ信号系のボンディングパッドＰＤは中心から２００μｍ程度の間隔ＴＲをあけて配置されている。Ｔの領域にはメインアンプ、カラムデコーダを含むがセンスアンプは含まれないものとする。このボンディングパッドＰＳとボンディングパッドＰＤとのずれは３０μｍ程度となる。
【００２７】
図３は、チップ中央部の拡大図である。２つの間接周辺回路群はＰＭＯＳトランジスタを背中合わせとするようにして置けば、ウェル分離を省略することができ、また正側電源線を共用できる。メタル３層配線構造とすると、上下のメモリアレー領域ＵＬ，ＵＲ，ＤＬ，ＤＲの間の長辺領域では、メタル１層はセル内の素子接続に使用し、メタル２層は縦（短辺）方向、メタル３層は横（長辺）方向の信号、電源結線に用いる。これは、メタル３層は膜厚が厚く、最も低抵抗だからである。メモリアレー領域ＵＬ−ＵＲ間とメモリアレー領域ＤＬ−ＤＲ間のローデコーダ、メインワードドライバ領域は縦方向が長いので、縦方向にメタル３層の配線を当てる。
【００２８】
図４は、チップ中央部の電源配線を示す。多種類の電源線名を図示する。ここで、ＶＤＤＱ，ＶＳＳＱは出力トランジスタ専用電源であり、ＶＳＳＩ，ＶＤＤＩは入力回路用、ＶＤＤＡ，ＶＳＳＡはメモリアレーのセンスアンプ駆動用、ＶＰＥＲＩは周辺回路用降圧電源、ＶＤＬはメモリセル蓄積電圧、ＶＰＰはワード線昇圧電源である。これらの電源線は、縦方向がメタル２層、横方向がメタル３層の配線を用いる。
【００２９】
図５は、入力信号用のボンディングパッドＰＳである。アドレス信号、クロック信号のボンディングパッドＰＳには、このボンディングパッドＰＳの上に静電保護素子２１を配置し、この静電保護素子２１を介して内部回路に接続する。この静電保護素子２１はボンディングパッドＰＳの一方に大きな面積を占める。破線はおおよその寸法を暗示する。
【００３０】
図６は、データ信号用のボンディングパッドＰＤである。このボンディングパッドＰＤの上下に出力ＰＭＯＳトランジスタ２２、出力ＮＭＯＳトランジスタ２３を配置し、この出力ＰＭＯＳトランジスタ２２、出力ＮＭＯＳトランジスタ２３のゲートは内部回路に接続する。破線はおおよその寸法を暗示する。前記図５の入力信号用のボンディングパッドＰＳと異なり、ボンディングパッドＰＤの上下にまとまった領域を必要とする。
【００３１】
図５のボンディングパッドＰＳ、図６のボンディングパッドＰＤの回りの素子の寸法と配線の特徴の違いに着目して、効率的に配置しようとすると、前記図２、図３、図４のように左右でボンディングパッドＰＳ，ＰＤの位置を上下にずらすことは都合がよい。よって、左右のボンディングパッドＰＳ，ＰＤを下側に寄せ、さらに右半分のボンディングパッドＰＤはやや中央に戻すようにして配置している。
【００３２】
図７はＬＯＣ（リードオンチップ）パッケージにボンディングしたところを示す図である。このＬＯＣパッケージは、メモリチップ１０の上方にリードフレーム３１を配置し、メモリチップ１０のボンディングパッドＰＳ，ＰＤとリードフレーム３１の先端とが金線などのワイヤ３２を用いてワイヤボンディングで接続される。このＬＯＣパッケージにおいては、ボンディングパッドＰＳ，ＰＤをずらしても、全体のメモリチップ１０からのずれは少なく、従来と同様にボンディングを行うことができる。図７においては、前記図８に対応する入出力ピン数が５４ピンのパッケージを示している。
【００３３】
従って、本実施の形態の半導体記憶装置によれば、ボンディングパッドＰＳ，ＰＤを全体に下側にずらすことにより、間接周辺回路を上側に集中して配置するので、ボンディングパッドＰＳ，ＰＤの隙間を使って上下でやり取りする信号数を少なくできる。さらに、間接周辺回路に必要な電源バスも１組置けばよい。また、右側のボンディングパッドＰＤはやや上に戻すことにより、アドレス信号、クロック信号側は多数の信号チャネルを確保できる。データ信号側では、アドレス信号、クロック信号側ほど信号チャネルは要らないが、ボンディングパッドＰＤの上下に隣接して巨大な出力ＰＭＯＳトランジスタ２２、出力ＮＭＯＳトランジスタ２３を置くのに好適である。さらに、右側では、トランジスタ２２，２３の専用電源ＶＤＤＱ，ＶＳＳＱといった特殊な電源が追加して必要となるが、それを置くのにも好適である。この結果、チップ全体として、間接周辺回路の効率的なレイアウトを行うことができる。
【００３４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３５】
たとえば、前記実施の形態においては、ボンディングパッドを全体に下側にずらして配置する場合について説明したが、これに限定されるものではなく、上側にずらして配置することも可能であり、この場合にもデータ信号側のボンディングパッドはやや中央に戻すようにして配置することが望ましい。
【００３６】
また、メモリアレー領域がバンク０〜バンク３からなる４バンク構成の例を示したが、８バンクなどの他のバンク構成についても適用可能であり、この場合にもボンディングパッドは前記と同じようにして配置することにより同様の効果を得ることができる。
【００３７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００３８】
(1).ボンディングパッド群をメモリアレー領域間の中央ではなく、上下の一方に寄せて配置することで、間接周辺回路を他方側に集中して配置することができるので、ボンディングパッドの隙間を使って上下でやり取りする信号数を少なくすることが可能となる。
【００３９】
(2).前記(1) により、間接周辺回路を他方側に集中して配置することで、間接周辺回路に必要な電源バスも１組だけを置くことで対応可能となる。
【００４０】
(3).左右でボンディングパッドの配置をずらし、データ信号側のボンディングパッドはやや中央に戻すように配置することで、アドレス信号、クロック信号側は多数の信号チャネルを確保することが可能となる。
【００４１】
(4).前記(3) により、データ信号側のボンディングパッドを中央に戻すように配置することで、データ信号側ではボンディングパッドの上下に隣接して巨大な出力トランジスタを置くことが可能となる。
【００４２】
(5).前記(3) により、データ信号側のボンディングパッドを中央に戻すように配置することで、データ信号側では出力トランジスタ専用電源などの特殊な電源を追加して置くことが可能となる。
【００４３】
(6).前記(1) 〜(5) により、ＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリにおいて、ボンディングパッドや間接周辺回路の効率的なレイアウトを行うことができるので、チップ面積の低減および信号経路の短縮による速度向上を達成することが可能となる。
【図面の簡単な説明】
【図１】 (a),(b) は本発明の一実施の形態である半導体記憶装置を示す概略レイアウト図と部分拡大図である。
【図２】本発明の一実施の形態の半導体記憶装置において、ボンディングパッドの配置を示す概略レイアウト図である。
【図３】本発明の一実施の形態の半導体記憶装置において、チップ中央部の回路ブロックの配置を示す概略レイアウト図である。
【図４】本発明の一実施の形態の半導体記憶装置において、チップ中央部のボンディングパッド・電源線の配置を示す概略レイアウト図である。
【図５】本発明の一実施の形態の半導体記憶装置において、アドレス信号、クロック信号のボンディングパッド回りを示す回路図である。
【図６】本発明の一実施の形態の半導体記憶装置において、データ信号のボンディングパッド回りを示す回路図である。
【図７】本発明の一実施の形態の半導体記憶装置において、ＬＯＣボンディング方式を示す概略平面図である。
【図８】本発明の前提となる半導体記憶装置において、入出力ピンの配置を示す説明図である。
【図９】本発明の前提となる半導体記憶装置において、ボンディングパッドの配置を示す概略レイアウト図である。
【符号の説明】
１０ メモリチップ
１１ メインローデコーダ領域
１２ メインワードドライバ領域
１３ カラムデコーダ領域
１４ 周辺回路／ボンディングパッド領域
１５ メモリセルアレー
１６ センスアンプ領域
１７ サブワードドライバ領域
１８ 交差領域
２１ 静電保護素子
２２ 出力ＰＭＯＳトランジスタ
２３ 出力ＮＭＯＳトランジスタ
３１ リードフレーム
３２ ワイヤ
ＵＬ，ＵＲ，ＤＬ，ＤＲ メモリアレー領域
ＰＳ，ＰＤ ボンディングパッド

Claims (15)

  1. 一つの半導体基板に形成された半導体記憶装置であって、
    複数の第１ワード線と、前記複数の第１ワード線と交差する複数の第１ビット線と、前記複数の第１ワード線と前記複数の第１ビット線の交点に設けられた複数の第１メモリセルとを夫々が有する複数の第１メモリアレイと、
    複数の第２ワード線と、前記複数の第２ワード線と交差する複数の第２ビット線と、前記複数の第２ワード線と前記複数の第２ビット線の交点に設けられた複数の第２メモリセルとを夫々が有する複数の第２メモリアレイと、
    データ信号用の複数の第１ボンディングパッドと、
    前記複数の第１ボンディングパッドに接続される複数の出力回路とを具備し、
    前記複数の第１メモリアレイ、複数の第１ボンディングパッド、複数の第２メモリアレイは、前記半導体基板の短辺方向に順に配置され、
    前記複数の第１ボンディングパッドは、前記半導体基板の短辺方向の中心軸と前記複数の第１メモリアレイとの間に配置され、
    前記複数の第１ボンディングパッドと前記複数の第２メモリアレイとの間には、ボンディングパッドが配置されず、
    前記複数の出力回路の夫々は、第１電源線に接続されるソースと前記複数の第１ボンディングパッドのうち対応する一つに接続されるドレインとを有する第１トランジスタと、第２電源線に接続されるソースと前記複数の第１ボンディングパッドのうち対応する一つに接続されるドレインとを有する第２トランジスタとを含み、
    前記第１トランジスタは、前記複数の第１ボンディングパッドのうち対応する一つと前記複数の第１メモリアレイとの間に配置され、
    前記第２トランジスタは、前記複数の第１ボンディングパッドのうち対応する一つと前記複数の第２メモリアレイとの間に配置されることを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記半導体基板の短辺方向の中心軸と前記複数の第２メモリアレイとの間に配置される第１回路と、
    前記第１回路に接続される第３電源線と、
    前記第１電源線に接続される第２ボンディングパッドと、
    前記第２電源線に接続される第３ボンディングパッドと、
    前記第３電源線に接続される第４ボンディングパッドとを更に具備し、
    前記第１電源線は、前記複数の第１メモリアレイと前記複数の第１ボンディングパッドとの間に配置され、
    前記第２及び第３電源線は、前記複数の第２メモリアレイと前記複数の第１ボンディングパッドとの間に配置されることを特徴とする半導体記憶装置。
  3. 請求項１において、
    前記複数の第２メモリアレイと前記複数の第１ボンディングパッドとの間に配置される間接周辺回路を更に具備することを特徴とする半導体記憶装置。
  4. 請求項１において、
    前記複数の第２メモリアレイと前記複数の第１ボンディングパッドの間に配置される電圧発生回路を更に具備し、
    前記複数の第１メモリアレイと前記複数の第１ボンディングパッドとの間には、電圧発生回路が配置されないことを特徴とする半導体記憶装置。
  5. 請求項１乃至４のいずれか１項において、
    アドレス信号が入力される複数の第５ボンディングパッドを更に具備し、
    前記複数の第５ボンディングパッドは、前記半導体基板の短辺方向の中心軸と前記複数の第１メモリアレイとの間に配置され、
    前記複数の第５ボンディングパッドと前記半導体基板の短辺方向の中心軸との距離は、前記複数の第１ボンディングパッドと前記半導体基板の短辺方向の中心軸との距離より長く、
    ボンディングパッドが形成される領域を前記半導体基板の長辺方向の中心軸により二つの領域に分割した場合に、前記複数の第１ボンディングパッドは、一方の領域に配置され、前記複数の第５ボンディングパッドは、他方の領域に配置されることを特徴とする半導体記憶装置。
  6. 請求項５において、
    前記複数の第５ボンディングパッドに接続される複数の静電保護回路を更に具備し、前記静電保護回路は、前記複数の第５ボンディングパッドと前記複数の第２メモリアレイとの間に配置されることを特徴とする半導体記憶装置。
  7. 請求項１乃至６のいずれか１項において、
    前記第１トランジスタは、ＮＭＯＳトランジスタであり、前記第２トランジスタは、ＰＭＯＳトランジスタであり、
    前記第１電源線に供給される電圧は、前記第２電源線に供給される電圧より小さいことを特徴とする半導体記憶装置。
  8. 請求項１乃至７のいずれか１項において、
    前記半導体記憶装置は、ＤＲＡＭであることを特徴とする半導体記憶装置。
  9. 一つの半導体基板に形成された半導体記憶装置であって、
    第１メモリバンクと、
    第２メモリバンクと、
    複数のボンディングパッドと、
    複数の電圧発生回路とを具備し、
    前記第１メモリバンク、複数のボンディングパッド、複数の電圧発生回路、第２メモリバンクは、前記半導体基板の短辺方向に順に配置され、
    前記複数のボンディングパッドの夫々と前記第１メモリバンクとの間の距離は、前記複数のボンディングパッドの夫々と前記第２メモリバンクとの間の距離より短く、前記第２メモリバンクと前記複数のボンディングパッドの間には他のボンディングパッドが配置されず、
    前記複数のボンディングパッドは、データ信号用の複数の第１ボンディングパッドを有し、
    前記複数の第１ボンディングパッドは、複数の出力回路に接続され、
    前記複数の出力回路の夫々は、前記複数の第１ボンディングパッドのうち対応する一つに接続されるドレインを有する第１トランジスタと、前記複数の第１ボンディングパッドのうち対応する一つに接続されるドレインを有する第２トランジスタとを含み、
    前記第１トランジスタは、前記複数の第１ボンディングパッドのうち対応する一つと前記第１メモリバンクとの間に配置され、
    前記第２トランジスタは、前記複数の第１ボンディングパッドのうち対応する一つと前記第２メモリバンクとの間に配置されることを特徴とする半導体記憶装置。
  10. 請求項９において、
    前記第１トランジスタのソースに接続される第１電源線と、
    前記第２トランジスタのソースに接続される第２電源線とを更に具備し、
    前記複数のボンディングパッドは、前記第１電源線に接続される第２ボンディングパッドと、前記第２電源線に接続される第３ボンディングパッドを含み、
    前記第１トランジスタは、ＮＭＯＳトランジスタであり、前記第２トランジスタは、ＰＭＯＳトランジスタであり、
    前記第１電源線は、前記複数の第１ボンディングパッドと前記第１メモリバンクとの間に配置され、
    前記第２電源線は、前記複数の第１ボンディングパッドと前記第２メモリバンクとの間に配置されることを特徴とする半導体記憶装置。
  11. 請求項１０において、
    前記第２ボンディングパッドと前記第３ボンディングパッドは、前記複数の第１ボンディングパッドの間に配置されることを特徴とする半導体記憶装置。
  12. 請求項１０または１１において、
    前記複数の電圧発生回路の接続される第３電源線を更に具備し、
    前記複数のボンディングパッドは、前記第３電源線に接続される第４ボンディングパッドを更に含み、
    前記第３電源線は、前記複数の第１ボンディングパッドと前記第２メモリバンクとの間に配置されることを特徴とする半導体記憶装置。
  13. 請求項９乃至１２のいずれか１項において、
    前記複数のボンディングパッドは、アドレス信号用の複数の第５ボンディングパッドを含み、
    前記複数の第５ボンディングパッドは、前記半導体基板の短辺方向の中心軸と前記第１メモリバンクとの間に配置され、
    前記複数の第５ボンディングパッドと前記半導体基板の短辺方向の中心軸との距離は、前記複数の第１ボンディングパッドと前記半導体基板の短辺方向の中心軸との距離より長く、
    前記複数のボンディングパッドが形成される領域を前記半導体基板の長辺方向の中心軸により二つの領域に分割した場合に、前記複数の第１ボンディングパッドは、一方の領域に配置され、前記複数の第５ボンディングパッドは、他方の領域に配置されることを特徴とする半導体記憶装置。
  14. 請求項１３において、
    前記複数の第５ボンディングパッドに接続される複数の静電保護回路を更に具備し、
    前記静電保護回路は、前記複数の第５ボンディングパッドと前記第２メモリバンクとの間に配置されることを特徴とする半導体記憶装置。
  15. 請求項９乃至１４のいずれか１項において、
    前記半導体記憶装置は、ＤＲＡＭであることを特徴とする半導体記憶装置。
JP12879798A 1998-05-12 1998-05-12 半導体記憶装置 Expired - Lifetime JP3996267B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP12879798A JP3996267B2 (ja) 1998-05-12 1998-05-12 半導体記憶装置
TW088106238A TW429603B (en) 1998-05-12 1999-04-19 Semiconductor apparatus
KR1019990015869A KR100830009B1 (ko) 1998-05-12 1999-05-03 반도체 장치
US09/310,580 US20020096694A1 (en) 1998-05-12 1999-05-12 Semiconductor device
US09/966,085 US20020008255A1 (en) 1998-05-12 2001-10-01 Semiconductor device
US09/966,084 US20020008254A1 (en) 1998-05-12 2001-10-01 Semiconductor device
US10/330,054 US20030089926A1 (en) 1998-05-12 2002-12-30 Semiconductor device
US11/196,267 US7400034B2 (en) 1998-05-12 2005-08-04 Semiconductor device
US12/146,654 US7638871B2 (en) 1998-05-12 2008-06-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12879798A JP3996267B2 (ja) 1998-05-12 1998-05-12 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH11330410A JPH11330410A (ja) 1999-11-30
JP3996267B2 true JP3996267B2 (ja) 2007-10-24

Family

ID=14993685

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12879798A Expired - Lifetime JP3996267B2 (ja) 1998-05-12 1998-05-12 半導体記憶装置

Country Status (4)

Country Link
US (6) US20020096694A1 (ja)
JP (1) JP3996267B2 (ja)
KR (1) KR100830009B1 (ja)
TW (1) TW429603B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19960558B4 (de) * 1999-12-15 2008-07-24 Qimonda Ag Halbleiterspeicher vom wahlfreien Zugriffstyp (DRAM)
KR100382739B1 (ko) * 2001-04-13 2003-05-09 삼성전자주식회사 비대칭 데이터 경로를 갖는 반도체 메모리 장치
KR100572322B1 (ko) * 2003-11-27 2006-04-19 삼성전자주식회사 반도체메모리장치의 비트라인 감지증폭블록의 레이아웃구조
DE102004012553A1 (de) * 2004-03-15 2005-10-13 Infineon Technologies Ag Speicherbauelement mit asymmetrischer Kontaktreihe
US8298179B2 (en) 2004-12-22 2012-10-30 Boston Scientific Scimed, Inc. Catheter assembly with tapered joints and method of manufacture
DE102005049248B4 (de) * 2005-10-14 2008-06-26 Qimonda Ag Gehäuster DRAM-Chip für Hochgeschwindigkeitsanwendungen
JP2010074018A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体装置
JP5710955B2 (ja) * 2010-12-10 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101198141B1 (ko) * 2010-12-21 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2013021528A (ja) * 2011-07-12 2013-01-31 Elpida Memory Inc 半導体装置、及び出力バッファのインピーダンスを調整する方法
WO2016208685A1 (ja) * 2015-06-26 2016-12-29 オリンパス株式会社 内視鏡電源供給システム
KR102571550B1 (ko) * 2018-02-14 2023-08-28 삼성전자주식회사 메모리 장치, 메모리 시스템 및 전자 장치
US11164638B2 (en) 2018-07-03 2021-11-02 Samsung Electronics Co., Ltd. Non-volatile memory device
KR102601213B1 (ko) * 2018-07-03 2023-11-10 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법
US11631465B2 (en) 2018-07-03 2023-04-18 Samsung Electronics Co., Ltd. Non-volatile memory device
JP2021047960A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
US11903194B2 (en) 2021-11-17 2024-02-13 Macronix International Co., Ltd. Integrated circuit
TWI792683B (zh) * 2021-11-17 2023-02-11 旺宏電子股份有限公司 積體電路

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262999A (en) * 1988-06-17 1993-11-16 Hitachi, Ltd. Large scale integrated circuit for low voltage operation
KR0141495B1 (ko) * 1988-11-01 1998-07-15 미다 가쓰시게 반도체 기억장치 및 그 결함구제방법
US5579256A (en) * 1988-11-01 1996-11-26 Hitachi, Ltd. Semiconductor memory device and defect remedying method thereof
JP2937363B2 (ja) * 1989-09-29 1999-08-23 株式会社日立製作所 半導体記憶装置
US5579258A (en) * 1991-11-28 1996-11-26 Olympus Optical Co., Ltd. Ferroelectric memory
US5567655A (en) * 1993-05-05 1996-10-22 Lsi Logic Corporation Method for forming interior bond pads having zig-zag linear arrangement
JP3299342B2 (ja) * 1993-06-11 2002-07-08 株式会社日立製作所 半導体メモリモジュール
JPH0785655A (ja) * 1993-09-16 1995-03-31 Mitsubishi Electric Corp 半導体記憶装置
JP2647023B2 (ja) * 1994-10-27 1997-08-27 日本電気株式会社 半導体記憶装置
JP3160480B2 (ja) * 1994-11-10 2001-04-25 株式会社東芝 半導体記憶装置
US5661686A (en) * 1994-11-11 1997-08-26 Nkk Corporation Nonvolatile semiconductor memory
KR100197570B1 (ko) * 1995-08-31 1999-06-15 윤종용 고성능 동기 반도체 메모리 장치의 클럭 패드 배치 구조
JP3406127B2 (ja) * 1995-09-04 2003-05-12 三菱電機株式会社 半導体装置
JPH09139184A (ja) * 1995-11-15 1997-05-27 Nikon Corp 静電偏向器の製造方法
JP3434398B2 (ja) * 1995-11-28 2003-08-04 三菱電機株式会社 半導体装置
KR0172426B1 (ko) * 1995-12-21 1999-03-30 김광호 반도체 메모리장치
US5929454A (en) * 1996-06-12 1999-07-27 Canon Kabushiki Kaisha Position detection apparatus, electron beam exposure apparatus, and methods associated with them
JP3796317B2 (ja) * 1996-06-12 2006-07-12 キヤノン株式会社 電子ビーム露光方法及びそれを用いたデバイス製造方法
JP3927620B2 (ja) * 1996-06-12 2007-06-13 キヤノン株式会社 電子ビーム露光方法及びそれを用いたデバイス製造方法
JP3728015B2 (ja) * 1996-06-12 2005-12-21 キヤノン株式会社 電子ビーム露光システム及びそれを用いたデバイス製造方法
US5981954A (en) * 1997-01-16 1999-11-09 Canon Kabushiki Kaisha Electron beam exposure apparatus
JP3689516B2 (ja) * 1997-01-29 2005-08-31 キヤノン株式会社 電子ビーム露光装置
JPH10214779A (ja) * 1997-01-31 1998-08-11 Canon Inc 電子ビーム露光方法及び該方法を用いたデバイス製造方法
US6107636A (en) * 1997-02-07 2000-08-22 Canon Kabushiki Kaisha Electron beam exposure apparatus and its control method
US6104035A (en) * 1997-06-02 2000-08-15 Canon Kabushiki Kaisha Electron-beam exposure apparatus and method
JP3787417B2 (ja) * 1997-06-11 2006-06-21 キヤノン株式会社 電子ビーム露光方法及び電子ビーム露光装置
JP3048963B2 (ja) * 1997-06-23 2000-06-05 日本電気アイシーマイコンシステム株式会社 半導体メモリ装置
US6552353B1 (en) * 1998-01-05 2003-04-22 Canon Kabushiki Kaisha Multi-electron beam exposure method and apparatus and device manufacturing method
US6255155B1 (en) * 1998-04-23 2001-07-03 Hyundai Electronics Industries Co., Ltd. Nonvolatile memory and method for fabricating the same
JP2000049071A (ja) * 1998-07-28 2000-02-18 Canon Inc 電子ビーム露光装置及び方法、ならびにデバイス製造方法
JP4454706B2 (ja) * 1998-07-28 2010-04-21 キヤノン株式会社 電子ビーム露光方法及び装置、ならびにデバイス製造方法
US6559456B1 (en) * 1998-10-23 2003-05-06 Canon Kabushiki Kaisha Charged particle beam exposure method and apparatus
JP4100799B2 (ja) * 1999-01-25 2008-06-11 キヤノン株式会社 マスクパターン転写方法、マスクパターン転写装置、デバイス製造方法及び転写マスク
JP2000232053A (ja) * 1999-02-09 2000-08-22 Canon Inc マスクパターン転写方法、該マスクパターン転写方法を用いたマスクパターン転写装置及びデバイス製造方法
US6465783B1 (en) * 1999-06-24 2002-10-15 Nikon Corporation High-throughput specimen-inspection apparatus and methods utilizing multiple parallel charged particle beams and an array of multiple secondary-electron-detectors
JP4427847B2 (ja) * 1999-11-04 2010-03-10 エルピーダメモリ株式会社 ダイナミック型ｒａｍと半導体装置
US6566664B2 (en) * 2000-03-17 2003-05-20 Canon Kabushiki Kaisha Charged-particle beam exposure apparatus and device manufacturing method
JP4947841B2 (ja) * 2000-03-31 2012-06-06 キヤノン株式会社 荷電粒子線露光装置
JP4647820B2 (ja) * 2001-04-23 2011-03-09 キヤノン株式会社 荷電粒子線描画装置、および、デバイスの製造方法
JP2003031172A (ja) * 2001-07-16 2003-01-31 Nikon Corp 偏向器とその製造方法、及び荷電粒子露光装置
US6873535B1 (en) * 2004-02-04 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple width and/or thickness write line in MRAM
JP4997872B2 (ja) * 2006-08-22 2012-08-08 ソニー株式会社 不揮発性半導体メモリデバイスおよびその製造方法

Also Published As

Publication number Publication date
US7638871B2 (en) 2009-12-29
KR19990088026A (ko) 1999-12-27
US20020096694A1 (en) 2002-07-25
US20050263811A1 (en) 2005-12-01
KR100830009B1 (ko) 2008-05-15
US20030089926A1 (en) 2003-05-15
US20020008255A1 (en) 2002-01-24
US20020008254A1 (en) 2002-01-24
US20080265284A1 (en) 2008-10-30
US7400034B2 (en) 2008-07-15
JPH11330410A (ja) 1999-11-30
TW429603B (en) 2001-04-11

Similar Documents

Publication Publication Date Title
US7400034B2 (en) Semiconductor device
KR100306175B1 (ko) 반도체 기억 장치, 반도체 기억 장치의 레이아웃 방법, 반도체기억 장치의 동작 방법 및 반도체 기억 장치의 회로 배치 패턴
JP3299342B2 (ja) 半導体メモリモジュール
US7221576B2 (en) Dynamic RAM-and semiconductor device
JP3803050B2 (ja) 半導体記憶装置、ダイナミックランダムアクセスメモリおよび半導体装置
JP2012114241A (ja) 半導体チップおよび半導体装置
KR100649436B1 (ko) 메모리의 주변회로와 배선 레이아웃이 개선된 반도체장치
US11688455B2 (en) Semiconductor memory subword driver circuits and layout
JP3970396B2 (ja) 半導体記憶装置
JP2647023B2 (ja) 半導体記憶装置
US6504770B2 (en) Semiconductor memory
US11646347B2 (en) Semiconductor device having transistors in which source/drain regions are shared
JP3398570B2 (ja) 半導体記憶装置
JPH06302644A (ja) 半導体装置
JP2010027201A (ja) ダイナミック型ｒａｍと半導体装置
JPH10209371A (ja) Ｉｃメモリ
JP2725467B2 (ja) 半導体メモリ装置
JPS60185291A (ja) 半導体集積回路装置
JP2006121097A (ja) 半導体集積回路装置
KR20020025704A (ko) 반도체 집적 회로 장치
JPH11135748A (ja) 半導体集積回路装置
JPH1154726A (ja) ダイナミック型ｒａｍ
JPH04284636A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040326

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051102

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060406

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070328

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070628

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070725

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070802

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100810

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100810

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110810

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110810

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120810

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120810

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130810

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term