JP2937363B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Semiconductor Memories (AREA)
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Description
回路を備えた半導体記憶装置に適用して有効な技術に関
するものである。
装置においては、半導体基板の上下端部に複数個の外部
端子(ボンディングパッド)を配置し、このボンディン
グパッド間の領域に、メモリセルアレイ部、直接周辺回
路、間接周辺回路、基板電圧発生回路の夫々を配置して
いる。
下ボンディングパッド間の中央部に配置され、前記半導
体基板表面の大部分の面積を占めている。このメモリセ
ルアレイ部は、例えば上側に2個、下側に2個、合計4
個に分割され、情報のアクセススピードを高めている。
分割された夫々のメモリセルアレイ部には、1[bit]
の情報を記憶するメモリセルが行列状に複数配置されて
いる。このメモリセルは、メモリセル選択用MOSFETと、
このメモリセル選択用MOSFETと直列に接続された情報蓄
積用容量素子(キャパシタ)から構成されている。
側2個のメモリセルアレイ部間の夫々には、相補性デー
タ線を駆動するYデコーダ回路が配置されている。ま
た、上側のメモリセルアレイ部と下側のメモリセルアレ
イ部との間には、ワード線を駆動するXデコーダ回路や
ワードドライバ回路が配置されている。これらYデコー
ダ回路、Xデコーダ回路等は、メモリセルアレイ部を直
接駆動する直接周辺回路を構成する。
ディングパッドとの間には、RAS系回路、CAS系回路等、
クロック系回路が配置されている。下側のメモリセルア
レイ部と下端側のボンディングパッドとの間には、Xア
ドレスバッファ回路、Yアドレスバッファ回路等、アド
レス系回路が配置されている。これらクロック系回路、
アドレス系回路は、前記直接周辺回路を制御する間接周
辺回路を構成する。
た下側の間接周辺回路と下端のボンディングパッドとの
間の領域には、基板電圧発生回路が配置されている。こ
の基板電圧発生回路は、MOSFETのソース、ドレイン領域
に付加される寄生容量を低減するなどの目的で、前記半
導体基板を回路の設置電位よりも低い、例えば−2.5乃
至−3.5[V]の電位にする。この基板電圧発生回路
は、その動作により少数キャリヤを発生する。この少数
キャリヤは、前記メモリセルを構成するキャパシタに侵
入し、このキャパシタに蓄積されている情報としての電
荷量を変動させ、この変動された電荷量に基づきリフレ
ッシュ動作が行なわれるので、リフレッシュ不良を誘発
する。そこで、前述したように、この基板電圧発生回路
を前記下端側のボンディングパッドの近傍に配置し、こ
の基板電圧発生回路と前記メモリセルアレイ部との間に
間接周辺回路を配置し、両者間の離隔距離を増加するこ
とにより、前記間接周辺回路を構成するMOSFETのソー
ス、ドレイン等の拡散層で少数キャリヤを吸収できる確
率を高め、前述のリフレッシュ不良の発生を低減してい
る。
のDRAMを有する半導体記憶装置が開発されている。この
半導体記憶装置は、樹脂封止型パッケージに搭載される
が、この樹脂封止型パッケージのサイズの増加量に対し
て、半導体基板のサイズの増加量が大きく、樹脂封止型
パッケージ内でのリードの引き回しが難しくなる。この
ため、この半導体記憶装置は、LOC(Lead On Chip)
構造の樹脂封止型パッケージに搭載される。このLOC構
造の樹脂封止型パッケージに前記半導体記憶装置を搭載
した場合、半導体記憶装置の表面上にリードが引き回さ
れるので、ボンディングパッドは、1Mや4M[bit]の半
導体記憶装置のレイアウトとは異なり、半導体基板の中
央部に配置される。メモリセルアレイ部は、このボンデ
ィングパッドを中心に上下にまたは左右に分割される。
直接周辺回路は、前記ボンディングパッドと前記メモリ
セルアレイ部との間の領域に、前記メモリセルアレイ部
の夫々に沿って配置される。前記ボンディングパッドと
前記直接周辺回路のうちの一方との間の領域には、前記
直接周辺回路側から、前記基板電圧発生回路、前記間接
周辺回路の夫々が順次配置されている。
1859号公報に記載されている。
結果、以下のような問題点を見出した。
以下に述べるような理由から、前記直接周辺回路、間接
周辺回路、ボンディングパッド、基板電圧発生回路の夫
々を配置している。
セルアレイ部との間の配線長を短くし、半導体記憶装置
の動作速度の高速化を図るために、前記メモリセルアレ
イ部に沿って配置されている。
数の増加に基づき、複数列例えば2列に配置されてい
は。この2列のボンディングパッドは、ワイヤボンディ
ング時の衝撃によって、間接周辺回路や直接周辺回路に
損傷や破壊を生じさせないために、間接周辺回路や直接
周辺回路と充分離隔して配置され、また、この離隔面積
を最小限にするために、1個所に集中的に配置されてい
る。
部に沿って配置される直接周辺回路を制御する間接周辺
回路と、下側のメモリセルアレイ部に沿って配置される
直接周辺回路を制御する間接周辺回路とに分割される
が、集積度を向上するために、これらは一体に構成され
ている。また、この間接周辺回路は、上下夫々の直接周
辺回路との間の配線長を均等化し、動作速度の高速化を
図る目的で、上下夫々の直接周辺回路間の中央部に配置
されている。つまり、DRAMの動作速度の高速化は、間接
周辺回路を中心に、上下夫々に直接周辺回路、メモリセ
ルアレイ部の夫々を順次均一な距離で配置することによ
り達成することができる。
ド、間接周辺回路の夫々の配置は決定されている。この
結果、前記基板電圧発生回路は、前述したように、前記
間接周辺回路と直接周辺回路の一方との間の領域に配置
されている(間接周辺回路と直接周辺回路の他方との間
の領域には、ボンディングパッドが配置されている)。
このため、前記基板電圧発生回路と前記上側のメモリセ
ルアレイ部との間の領域には、前記直接周辺回路の一方
のみが配置されることになり、両者間を充分に離隔でき
ないので、前記基板電圧発生回路で発生した少数キャリ
ヤをこの直接周辺回路で吸収しきれなくなる。この結
果、吸収されない少数キャリヤがメモリセルアレイ部に
侵入し、メモリセルを構成するキャパシタに蓄積されて
いる情報としての電荷量を変動させるため、この変動さ
れた電荷量に基づきリフレッシュ動作が行なわれた場
合、リフレッシュ不良が多発するという問題があった。
憶装置において、電気的信頼性を向上することが可能な
技術を提供することにある。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
概要を簡単に説明すれば、以下のとおりである。
2個のメモリセルアレイ部間の領域に該夫々のメモリセ
ルアレイ部に沿って直接周辺回路を配置し、該夫々の直
接周辺回路間の領域に一方の直接周辺回路に沿って間接
周辺回路を配置すると共に他方の直接周辺回路に沿って
外部端子を配置し、前記間接周辺回路と前記外部端子と
の間の領域に前記基板電圧発生回路を配置する。
のメモリセルアレイ部との間の距離を、間接周辺回路と
直接周辺回路とに相当する分、または、ボンディングパ
ッドと直接周辺回路とに相当する分大きくすることがで
きるので、前記基板電圧発生回路で発生した少数キャリ
ヤのメモリセルアレイ部への侵入を低減し、前述の少数
キャリヤによるリフレッシュ不良の発生を低減すること
ができる。これにより、半導体記憶装置の電気的信頼性
を向上することができる。
する。
能を有するものは、同一符号を付け、その繰り返しの説
明は省略する。
憶装置の実装状態の概略構成を、第2図(平面図)を用
いて説明する。このDRAMを有する半導体記憶装置は、LO
C構造の樹脂封止型パッケージに搭載される。
導体基板1で構成されている。この半導体基板1は、例
えば、単結晶珪素で構成されている。
脂封止型パッケージに搭載されている。つまり、樹脂封
止部2によって、前記半導体基板1は封止されている。
ウトに限定されないが、複数個のボンディングパッド
(外部端子)3が左右方向に2列に配置されている。
ワイヤ4を介在させて、半導体基板1上に引回されたイ
ンナーリード5が接続されている。このインナーリード
5には、アウターリード6が一体化され接続されてい
る。
半導体基板1を搭載し、半導体基板1の表面上にインナ
ーリード5を引回すことにより、樹脂封止部2のサイズ
を縮小し、前記樹脂封止型パッケージの小型化を図るこ
とができる。
路(7)、間接周辺回路(8)、基板電圧発生回路
(9)の夫々が配置されている。
(回路ブロック図)を用いて説明する。
は、メモリセルアレイ部10、直接周辺回路7、11、間接
周辺回路8、ボンディングパッド3、基板電圧発生回路
9の夫々が配置されている。
が、上下及び左右の夫々に4つに分割されて配置されて
いる。このメモリセルアレイ部10には、図示していない
が、メモリセルが行列状に複数配置されている。このメ
モリセルは、メモリセル選択用MISFETと、このメモリセ
ル選択用MISFETと直列に接続された情報蓄積用容量素子
(キャパシタ)の直列回路で構成されている。このキャ
パシタには、情報としての電荷が蓄積される。
された直接周辺回路11は、Yデコーダ回路を主体に構成
されている。前記上下に分割されたメモリセルアレイ部
10間において、上下夫々のメモリセルアレイ部10に沿っ
て配置された直接周辺回路7は、ワードドライバー回
路、Xデコーダ回路を主体に構成されている。
直接周辺回路7に沿って、前記間接周辺回路8が配置さ
れている。この間接周辺回路8は、例えば、アドレスバ
ッファ回路、クロック系回路、冗長回路を主体に構成さ
れている。
直接周辺回路7に沿って、複数個のボンディングパッド
3が、2列に左右方向に配置されている。
間の領域には、基板電圧発生回路9が配置されている。
この基板電圧発生回路9を、前記2列に配列されたボン
ディングパッド3間に配置した場合には、前記ボンディ
ングパッド3の配列がこの基板電圧発生回路9を迂回す
るので凹状になってしまい、この結果、直接周辺回路
7、間接周辺回路8の夫々も同様に凹状になってしま
う。この直線周辺回路7、間接周辺回路8の夫々が凹状
になった場合には、直接周辺回路7、間接周辺回路8の
夫々を構成する各素子に接続される電源配線や信号配線
を、前述の凹状に合わせて曲げる必要がある。この電源
配線や信号配線を曲げるためには、この電源配線を曲げ
るための領域を更に設ける必要があるため集積度が低下
する。そこで、前記2列に配列さえたボンディングパッ
ド3間には前記基板電圧発生回路9を配置せず、前記ボ
ンディングパッド3が配置されている領域とは異なる領
域に、前記基板電圧発生回路9を配置している。この基
板電圧発生回路9は、前記半導体基板1を、回路の設置
電位例えば0[V]よりも低い、例えば−2.5乃至−3.5
[V]の電位にする。この基板電圧発生回路9は、第3
図(等価回路図)に示すように、主に、コンデンサC1を
介してオッシレータ12に接続されたMISFETQ1、Q2から構
成されている。この基板電圧発生回路9では、前記オッ
シレータ12から入力されるクロックパルスの変動時に、
少数キャリヤが発生する。この少数キャリヤは、前記MI
SFETQ2を介して、前記半導体基板1に注入される。前記
半導体基板1に注入された少数キャリヤがメモリセルア
レイ部10に侵入すると、メモリセルアレイを構成するキ
ャパシタに蓄積されている情報としての電荷量を変動さ
せるため、この変動された電荷量に基づきリフレッシュ
動作が行なわれた場合、リフレッシュ不良が発生する。
ディングパッド3との間の領域には、前記基板電圧発生
回路9を配置している。この結果、前記基板電圧発生回
路9は、半導体基板1の上下メモリセルアレイ部10間の
中央部に配置されることになる。従って、この基板電圧
発生回路9と前記メモリセルアレイ部10との間の距離
を、均等化することができると共に最大にすることがで
きる。また、同時に、この基板電圧発生回路9と前記上
側のメモリセルアレイ部10との間の領域には、前記間接
周辺回路8、直接周辺回路7の夫々が配置され、これら
回路を構成するMISFETのソース、ドレイン等の拡散層
は、前記基板電圧発生回路9で発生した少数キャリヤを
吸収することができる。また、基板電圧発生回路9と前
記下側のメモリセルアレイ部10との間の領域には、前記
ボンディングパッド3、直接周辺回路7の夫々が配置さ
れ、この直接周辺回路7やボンディングパッド3の近傍
に配置される静電気保護回路を構成するMISFETのソー
ス、ドレイン等の拡散層は、前記基板電圧発生回路9で
発生した少数キャリヤを吸収することができる。従っ
て、前記基板電圧発生回路9と前記メモリセルアレイ部
10との間の距離を均等化すると共に大きくし、かつ両者
間には前記間接周辺回路8及び直接周辺回路7、または
前記ボンディングパッド3及び前記直接周辺回路7の夫
々が配置され、これら回路の拡散層で少数キャリヤを吸
収することができるので、少数キャリヤがメモリセルア
レイ部10に侵入することは低減され、少数キャリヤによ
るリフレッシュ不良の発生を低減することができる。こ
れにより、半導体記憶装置の電気的信頼性を向上するこ
とができる。
レイ部10との間の距離が約600[μm]程度有り、両者
間にMISFETのソース、ドレイン領域等の拡散層が有れ
ば、前述の少数キャリヤを吸収し、リフレッシュ不良の
発生を充分低減できることを確認している。本実施例に
よれば、前記基板電圧発生回路9と前記メモリセルアレ
イ部10との間の距離を約1000[μm]程度とることがで
きる。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
2列に配置した例を示したが、本発明は、前記ボンディ
ングパッド3を一列乃至複数列配置することもできる。
した例を示したが、本発明は、前記ボンディングパッド
3を上下方向に配置することもできる。この場合、直接
周辺回路7、間接周辺回路8の夫々はボディングパッド
3の配列に沿って配置される。
接周辺回路8の配置を入れ換えることもできる。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
電気的信頼性を向上することができる。
記憶装置の回路ブロック図、 第2図は、前記半導体記憶装置を搭載したLOC構造の樹
脂封止型パッケージの全体構成の概略を示す平面図、 第3図は、基板電圧発生回路の等価回路図である。 図中、1……半導体基板、3……ボンディングパッド、
7、11……直接周辺回路、8……間接周辺回路、9……
基板電圧発生回路、10……メモリセルアレイ部である。
Claims (3)
- 【請求項1】少なくとも2個のメモリセルアレイ部、該
夫々のメモリセルアレイ部を制御する直接周辺回路、該
直接周辺回路を制御する間接周辺回路、外部端子、基板
電圧発生回路の夫々を備えた半導体記憶装置において、
前記2個のメモリセルアレイ部間の領域に該夫々のメモ
リセルアレイ部に沿って前記直接周辺回路を配置し、該
夫々の直接周辺回路間の領域に一方の直接周辺回路に沿
って前記間接周辺回路を配置すると共に他方の直接周辺
回路に沿って外部端子を配置し、前記間接周辺回路と前
記外部端子との間の領域に前記基板電圧発生回路を配置
したことを特徴とする半導体記憶装置。 - 【請求項2】前記半導体記憶装置はDRAMであることを特
徴とする請求項1に記載の半導体記憶装置。 - 【請求項3】前記半導体記憶装置は、LOC構造の樹脂封
止型パッケージに搭載されたことを特徴とする請求項1
又は請求項2に記載の半導体記憶装置。
Priority Applications (1)
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---|---|---|---|
JP1254497A JP2937363B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1254497A JP2937363B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03116865A JPH03116865A (ja) | 1991-05-17 |
JP2937363B2 true JP2937363B2 (ja) | 1999-08-23 |
Family
ID=17265877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1254497A Expired - Lifetime JP2937363B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2937363B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100949878B1 (ko) * | 2003-02-06 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 장치의 레이아웃 구조 |
JP2007306012A (ja) * | 2007-06-15 | 2007-11-22 | Renesas Technology Corp | ダイナミックランダムアクセスメモリおよび半導体記憶装置 |
-
1989
- 1989-09-29 JP JP1254497A patent/JP2937363B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03116865A (ja) | 1991-05-17 |
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