JPH07106522A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07106522A JPH07106522A JP5268448A JP26844893A JPH07106522A JP H07106522 A JPH07106522 A JP H07106522A JP 5268448 A JP5268448 A JP 5268448A JP 26844893 A JP26844893 A JP 26844893A JP H07106522 A JPH07106522 A JP H07106522A
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Abstract
(57)【要約】
【目的】 電源ノイズの低減と静電耐圧の向上を実現し
た半導体集積回路提供する。 【構成】 出力バッファなどの所定の回路が形成される
回路領域との間で信号の入出力や動作電源の供給を行う
ためのボンディングパッドのような複数個の電極パッド
を備えた電極パッド領域ＥＰＡＤが形成され、該電極パ
ッド領域に隣接した位置に第１の電源配線ＧＬＶＣＣ
１，ＧＬＶＳＳ１を敷設し、当該第１の電源配線に沿っ
てこれと結合されたＰＮ接合部を設ける。これは、Ｐ型
半導体基板に形成したＮ型半導体領域ＬとＮ型ウェル領
域ＮＷＥＬによって構成される。上記第１の電源配線下
のＰＮ接合部は基板電位の大きな変動を抑制し、且つそ
の接合容量成分は電源ノイズを減少させる。
た半導体集積回路提供する。 【構成】 出力バッファなどの所定の回路が形成される
回路領域との間で信号の入出力や動作電源の供給を行う
ためのボンディングパッドのような複数個の電極パッド
を備えた電極パッド領域ＥＰＡＤが形成され、該電極パ
ッド領域に隣接した位置に第１の電源配線ＧＬＶＣＣ
１，ＧＬＶＳＳ１を敷設し、当該第１の電源配線に沿っ
てこれと結合されたＰＮ接合部を設ける。これは、Ｐ型
半導体基板に形成したＮ型半導体領域ＬとＮ型ウェル領
域ＮＷＥＬによって構成される。上記第１の電源配線下
のＰＮ接合部は基板電位の大きな変動を抑制し、且つそ
の接合容量成分は電源ノイズを減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の静電
耐圧向上技術、及び電源ノイズ対策技術に関し、例え
ば、チップ中心部に棒上にボンディングパッドが並ぶ、
いわゆる、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構造の
リードフレームを採用したメモリＬＳＩに利用して有効
な技術に関するものである。
耐圧向上技術、及び電源ノイズ対策技術に関し、例え
ば、チップ中心部に棒上にボンディングパッドが並ぶ、
いわゆる、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構造の
リードフレームを採用したメモリＬＳＩに利用して有効
な技術に関するものである。
【０００２】
【従来の技術】ダイナミックＲＡＭ（ランダム・アクセ
ス・メモリ）は世代毎に記憶容量が４倍に増加する反面
リフレッシュ周期は２倍にしかならず、同時に活性化す
るセンスアンプの数が増加する傾向にある。一方、ダイ
ナミックＲＡＭは多ビット化（並列入出力ビット数の増
加）の需要が増えてきている。 また、世代毎のチップ
サイズの大型化に伴い、これをある一定の大きさのパッ
ケージに収納する技術としてＬＯＣ構造のリードフレー
ムが採用されるようになってきた。尚、ダイナミックＲ
ＡＭについて記載された文献の例としては、昭和５９年
１１月３０日株式会社オーム社発行の「ＬＳＩハンドブ
ック」第４８６〜４９９頁がある。
ス・メモリ）は世代毎に記憶容量が４倍に増加する反面
リフレッシュ周期は２倍にしかならず、同時に活性化す
るセンスアンプの数が増加する傾向にある。一方、ダイ
ナミックＲＡＭは多ビット化（並列入出力ビット数の増
加）の需要が増えてきている。 また、世代毎のチップ
サイズの大型化に伴い、これをある一定の大きさのパッ
ケージに収納する技術としてＬＯＣ構造のリードフレー
ムが採用されるようになってきた。尚、ダイナミックＲ
ＡＭについて記載された文献の例としては、昭和５９年
１１月３０日株式会社オーム社発行の「ＬＳＩハンドブ
ック」第４８６〜４９９頁がある。
【０００３】
【発明が解決しようとする課題】ダイナミックＲＡＭに
おいて同時に活性化されるセンスアンプの数が増加する
と、センスアンプ活性化制御の単位とするようにメモリ
アレーをかなり分割しない限り、一斉に動作状態にされ
るセンスアンプによるビット線の充放電電流によって電
源にノイズが発生する。また、並列出力ビット数が多い
と、多数のデータ出力バッファが同時に活性化されるた
め、同様に電源ノイズが発生する。このような電源ノイ
ズが発生すると、入力バッファのような入力回路の入力
電圧マージンが悪化する。例えば、５Ｖのような電源が
レベル低下されるような電源ノイズが発生されると、Ｖ
ＩＬ（ローレベルと認識されるべき入力電圧）の電圧マ
ージンが悪化し、接地電位のような電源がレベル上昇さ
れるような電源ノイズが発生されると、ＶＩＨ（ハイレ
ベルと認識されるべき入力電圧）の電圧マージンが悪化
させる。このとき、センスアンプやデータ出力バッファ
のようなノイズ源回路の電源と入力バッファの電源とを
完全に独立させれば、換言すれば双方の電源配線及び電
源ピンを夫々独立にすれば、入力電圧マージンの悪化は
防止できるが、特定の電源ピンだけにサージ電圧が印加
された場合を考慮すると、相互に独立された電源ピン相
互間に大きな電位差を生じ、、電源ピンの静電耐圧が悪
化することが明らかにされた。
おいて同時に活性化されるセンスアンプの数が増加する
と、センスアンプ活性化制御の単位とするようにメモリ
アレーをかなり分割しない限り、一斉に動作状態にされ
るセンスアンプによるビット線の充放電電流によって電
源にノイズが発生する。また、並列出力ビット数が多い
と、多数のデータ出力バッファが同時に活性化されるた
め、同様に電源ノイズが発生する。このような電源ノイ
ズが発生すると、入力バッファのような入力回路の入力
電圧マージンが悪化する。例えば、５Ｖのような電源が
レベル低下されるような電源ノイズが発生されると、Ｖ
ＩＬ（ローレベルと認識されるべき入力電圧）の電圧マ
ージンが悪化し、接地電位のような電源がレベル上昇さ
れるような電源ノイズが発生されると、ＶＩＨ（ハイレ
ベルと認識されるべき入力電圧）の電圧マージンが悪化
させる。このとき、センスアンプやデータ出力バッファ
のようなノイズ源回路の電源と入力バッファの電源とを
完全に独立させれば、換言すれば双方の電源配線及び電
源ピンを夫々独立にすれば、入力電圧マージンの悪化は
防止できるが、特定の電源ピンだけにサージ電圧が印加
された場合を考慮すると、相互に独立された電源ピン相
互間に大きな電位差を生じ、、電源ピンの静電耐圧が悪
化することが明らかにされた。
【０００４】本発明の目的は、電源ノイズを低減できる
半導体集積回路を提供することにある。本発明の別の目
的は、入力回路の入力電圧マージンを改善できる半導体
集積回路を提供することにある。本発明の更に別の目的
は、静電耐圧を向上した半導体集積回路を提供すること
にある。
半導体集積回路を提供することにある。本発明の別の目
的は、入力回路の入力電圧マージンを改善できる半導体
集積回路を提供することにある。本発明の更に別の目的
は、静電耐圧を向上した半導体集積回路を提供すること
にある。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】（１）出力バッファなどの所定の回路が形
成される回路領域との間で信号の入出力や動作電源の供
給を行うためのボンディングパッドのような複数個の電
極パッドを備えた電極パッド領域が形成され、該電極パ
ッド領域に隣接した位置に第１の電源配線を敷設し、当
該第１の電源配線に沿ってこれと結合されたＰＮ接合部
を設けて半導体集積回路を構成する。 （２）作用の欄で後述するように、サージ電圧などの高
電圧が電極パッドに印加されるときに、サージ吸収回路
のような公知の静電耐圧保護回路などを介して半導体基
板に不所望な電流が流れてその電位を変動させようとす
るが、そのように基板電位が変動しようとすると上記第
１の電源配線下のＰＮ接合部は第１の電源配線との間で
電流を流し、基板電位の大きな変動を抑制する。この作
用から明らかなように、基板電位の変動を即座に阻止す
るには、電極パッド領域を左右から挟むように前記第１
の電源配線を配置するとよい。更に、前記ＰＮ接合部を
ウェル領域にまたがって形成するとよい。 （３）また、作用の欄で後述するように、第１の電源配
線に沿ってその下に形成したＰＮ接合部は、接合容量を
持ち、これが第１の電源配線の負荷容量成分となるか
ら、出力バッファのようなノイズ源で発生した電源電流
による電圧ノイズを減少させる。したがって、第１の電
源配線は、ノイズ源回路としての出力バッファ回路の動
作電源供給用に専用化し、或はノイズ源回路としての複
数個のセンスアンプの動作電源供給用に利用することが
望ましい。並列出力ビット数の多いダイナミックＲＡＭ
のような半導体集積回路の場合には、出力バッファとセ
ンスアンプの双方がノイズ源回路と成り得るので、その
様な場合には、出力バッファ回路とセンスアンプの双方
の動作電源供給用に第１の電源配線を専用化するとよ
い。この場合には、双方の動作電源供給用の第１の電源
配線を出力バッファ回路とセンスアンプ相互間で独立さ
せることもできるが、センスアンプの活性化タイミング
と出力バッファの動作タイミングが重なることのない場
合には共通化すれば済む。 （４）更に電源ピンのような外部電源端子からの静電耐
圧を向上させるには、前記第１の電源配線と、前記回路
領域に含まれる入力バッファに動作電源を供給するため
の第２の電源配線と、第１及び第２の電源配線とは異な
る経路を介して上記回路領域に動作用電源を供給するた
めの第３の電源配線とに各別に結合される電極パッド
を、同一極性とされるべきもの同士で相互に同一のリー
ド端子に共通接続するとよい。
成される回路領域との間で信号の入出力や動作電源の供
給を行うためのボンディングパッドのような複数個の電
極パッドを備えた電極パッド領域が形成され、該電極パ
ッド領域に隣接した位置に第１の電源配線を敷設し、当
該第１の電源配線に沿ってこれと結合されたＰＮ接合部
を設けて半導体集積回路を構成する。 （２）作用の欄で後述するように、サージ電圧などの高
電圧が電極パッドに印加されるときに、サージ吸収回路
のような公知の静電耐圧保護回路などを介して半導体基
板に不所望な電流が流れてその電位を変動させようとす
るが、そのように基板電位が変動しようとすると上記第
１の電源配線下のＰＮ接合部は第１の電源配線との間で
電流を流し、基板電位の大きな変動を抑制する。この作
用から明らかなように、基板電位の変動を即座に阻止す
るには、電極パッド領域を左右から挟むように前記第１
の電源配線を配置するとよい。更に、前記ＰＮ接合部を
ウェル領域にまたがって形成するとよい。 （３）また、作用の欄で後述するように、第１の電源配
線に沿ってその下に形成したＰＮ接合部は、接合容量を
持ち、これが第１の電源配線の負荷容量成分となるか
ら、出力バッファのようなノイズ源で発生した電源電流
による電圧ノイズを減少させる。したがって、第１の電
源配線は、ノイズ源回路としての出力バッファ回路の動
作電源供給用に専用化し、或はノイズ源回路としての複
数個のセンスアンプの動作電源供給用に利用することが
望ましい。並列出力ビット数の多いダイナミックＲＡＭ
のような半導体集積回路の場合には、出力バッファとセ
ンスアンプの双方がノイズ源回路と成り得るので、その
様な場合には、出力バッファ回路とセンスアンプの双方
の動作電源供給用に第１の電源配線を専用化するとよ
い。この場合には、双方の動作電源供給用の第１の電源
配線を出力バッファ回路とセンスアンプ相互間で独立さ
せることもできるが、センスアンプの活性化タイミング
と出力バッファの動作タイミングが重なることのない場
合には共通化すれば済む。 （４）更に電源ピンのような外部電源端子からの静電耐
圧を向上させるには、前記第１の電源配線と、前記回路
領域に含まれる入力バッファに動作電源を供給するため
の第２の電源配線と、第１及び第２の電源配線とは異な
る経路を介して上記回路領域に動作用電源を供給するた
めの第３の電源配線とに各別に結合される電極パッド
を、同一極性とされるべきもの同士で相互に同一のリー
ド端子に共通接続するとよい。
【０００８】
【作用】（１）上記した手段によれば、サージ電圧など
の高電圧が電極パッドに印加されると、サージ吸収回路
のような公知の静電耐圧保護回路などを介して半導体基
板に不所望な電流が流れてその電位を変動させようとす
るが、そのように基板電位が変動しようとすると、上記
第１の電源配線下のＰＮ接合部は第１の電源配線との間
で電流を流し、基板電位の大きな変動を抑制する。上記
第１の電源配線は、電極パッド形成領域に隣接して敷設
され、上記ＰＮ接合は第１の電源配線に沿って設けられ
ている。これらのことによって、回路領域の基板電位が
大きく変動することがないため、回路領域内の回路素子
の破壊が防止される。 （２）第１の電源配線に沿ってその下に形成したＰＮ接
合部は、接合容量を持ち、これが第１の電源配線の負荷
容量成分となる。この負荷容量成分が、出力バッファや
センスアンプのようなノイズ源回路で発生した電源電流
による電圧ノイズを減少させる。このことが、入力回路
における入力電圧マージンの劣化を防止する。入力回路
の動作電源供給用の第２の電源配線を別の電源配線と独
立させることは、上記電圧マージンの劣化防止を更に完
全化する。 （３）上記電源ノイズ対策により、そのようなノイズ源
回路とその他の回路の動作電源供給用経路（電源ピンか
ら末端回路迄の経路）を半導体集積回路の内部で完全独
立にしなくても済む。すなわち、前記第１の電源配線
と、前記第２の電源配線と、第１及び第２の電源配線と
は異なる経路を介して上記回路領域に動作用電源を供給
するための第３の電源配線とに各別に結合される電極パ
ッドを、同一極性とされるべきもの同士で相互に同一の
リード端子に共通接続することができ、これによって、
電源ピンのような外部電源端子の静電耐圧が向上する。
の高電圧が電極パッドに印加されると、サージ吸収回路
のような公知の静電耐圧保護回路などを介して半導体基
板に不所望な電流が流れてその電位を変動させようとす
るが、そのように基板電位が変動しようとすると、上記
第１の電源配線下のＰＮ接合部は第１の電源配線との間
で電流を流し、基板電位の大きな変動を抑制する。上記
第１の電源配線は、電極パッド形成領域に隣接して敷設
され、上記ＰＮ接合は第１の電源配線に沿って設けられ
ている。これらのことによって、回路領域の基板電位が
大きく変動することがないため、回路領域内の回路素子
の破壊が防止される。 （２）第１の電源配線に沿ってその下に形成したＰＮ接
合部は、接合容量を持ち、これが第１の電源配線の負荷
容量成分となる。この負荷容量成分が、出力バッファや
センスアンプのようなノイズ源回路で発生した電源電流
による電圧ノイズを減少させる。このことが、入力回路
における入力電圧マージンの劣化を防止する。入力回路
の動作電源供給用の第２の電源配線を別の電源配線と独
立させることは、上記電圧マージンの劣化防止を更に完
全化する。 （３）上記電源ノイズ対策により、そのようなノイズ源
回路とその他の回路の動作電源供給用経路（電源ピンか
ら末端回路迄の経路）を半導体集積回路の内部で完全独
立にしなくても済む。すなわち、前記第１の電源配線
と、前記第２の電源配線と、第１及び第２の電源配線と
は異なる経路を介して上記回路領域に動作用電源を供給
するための第３の電源配線とに各別に結合される電極パ
ッドを、同一極性とされるべきもの同士で相互に同一の
リード端子に共通接続することができ、これによって、
電源ピンのような外部電源端子の静電耐圧が向上する。
【０００９】
【実施例】図４には本発明の一実施例に係るダイナミッ
クＲＡＭの概略的なレイアウト図が示される。同図に示
されるダイナミックＲＡＭは、特に制限されないが、公
知半導体集積回路の製造技術によって、単結晶シリコン
のような１個の半導体基板ＣＨＩＰ上に形成される。こ
のダイナミックＲＡＭは、ＬＯＣ構造のリードフレーム
を介して組み立て及びパッケージングされて成り、半導
体基板ＣＨＩＰの中央部には後述するボンディングパッ
ド領域及び電源幹線領域ＥＰＳが形成され、その周囲に
は例えば４個のメモリアレイＭＡＲＹ０〜ＭＡＲＹ３と
周辺回路ＰＥＲＩが形成されている。
クＲＡＭの概略的なレイアウト図が示される。同図に示
されるダイナミックＲＡＭは、特に制限されないが、公
知半導体集積回路の製造技術によって、単結晶シリコン
のような１個の半導体基板ＣＨＩＰ上に形成される。こ
のダイナミックＲＡＭは、ＬＯＣ構造のリードフレーム
を介して組み立て及びパッケージングされて成り、半導
体基板ＣＨＩＰの中央部には後述するボンディングパッ
ド領域及び電源幹線領域ＥＰＳが形成され、その周囲に
は例えば４個のメモリアレイＭＡＲＹ０〜ＭＡＲＹ３と
周辺回路ＰＥＲＩが形成されている。
【００１０】図５には代表的に１個のメモリアレイＭＡ
ＲＹ０と周辺回路ＰＥＲＩの一例ブロック図が示され
る。
ＲＹ０と周辺回路ＰＥＲＩの一例ブロック図が示され
る。
【００１１】各メモリアレイＭＡＲＹ０〜ＭＡＲＹ３は
夫々８個のメモリマットＭＭＡＴ０〜ＭＭＡＴ７に分割
される。各メモリマット毎にワードドライバＷＤ０〜Ｗ
Ｄ７と、ロウアドレスデコーダＸＤ０〜ＸＤ７が設けら
れ、また、隣接する２個のメモリマットで共有するよう
にセンスアンプブロックＳＡ０１，ＳＡ２３，ＳＡ４
５，ＳＡ６７と、カラムスイッチ回路ＣＳＷ０１，ＣＳ
Ｗ２３，ＣＳＷ４５，ＣＳＷ６７が配置されている。す
なわち、センスアンプブロックＳＡｎ（ｎ＝０１，２
３，４５，６７）とカラムスイッチ回路ＣＳＷｎを共有
する一対のメモリマットにはシェアードデータ線構造が
採用され、何れか一方のメモリマットの動作が選択され
るようになっている。夫々のセンスアンプブロックの動
作制御及びセンスアンプブロックを共有するメモリマッ
ト間におけるデータ線シェアリングスイッチ回路（図示
せず）の制御は、センスアンプコントローラＳＡＣＮＴ
０１，ＳＡＣＮＴ２３，ＳＡＣＮＴ４５，ＳＡＣＮＴ６
７が行う。夫々のカラムスイッチ回路ＣＳＷｎは、動作
が選択された４個のメモリマットの中から夫々４組の相
補データ線を選択してマット選択回路ＭＳＬ０の入力に
接続する。マット選択回路ＭＳＬ０は、カラムスイッチ
回路ＣＳＷ０１，ＣＳＷ２３，ＣＳＷ４５，ＣＳＷ６７
の中から一つのカラムスイッチ回路に対応される入力を
選択して、相補共通データ線ＣＤ０〜ＣＤ３に導通させ
る。メモリアレイＭＡＲＹ１側も特に図示はしないが上
記同様に構成され、メモリアレイＭＡＲＹ１側のマット
選択回路ＭＳＬ１はその出力を相補共通データ線ＣＤ４
〜ＣＤ７に導通させる。メモリアレイＭＡＲＹ２，ＭＡ
ＲＹ３側も同様に構成され、メモリアレイＭＡＲＹ０，
ＭＡＲＹ１側のマット選択回路ＭＳＬ０，ＭＳＬ１の動
作が選択されたときにはメモリアレイＭＡＲＹ０及びＭ
ＡＲＹ１における夫々４組みの相補データ線が相補共通
データ線ＣＤ０〜ＣＤ７に導通され、メモリアレイＭＡ
ＲＹ２，ＭＡＲＹ３側のマット選択回路ＭＳＬ０，ＭＳ
Ｌ１の動作が選択されたときには当該メモリアレイＭＡ
ＲＹ２及びＭＡＲＹ３における４組みの相補データ線が
相補共通データ線ＣＤ０〜ＣＤ７に導通される。したが
って本実施例のダイナミックＲＡＭは、８ビット単位で
データの書込み及び読み出しを行い、その対象はメモリ
アレイＭＡＲＹ０とＭＡＲＹ１、又はＭＡＲＹ２とＭＡ
ＲＹ３の何れかとされ、メモリアレイＭＡＲＹ０（ＭＡ
ＲＹ２）がその下位４ビットを担い、メモリアレイＭＡ
ＲＹ１（ＭＡＲＹ３）が上位４ビットを担うようになっ
ている。
夫々８個のメモリマットＭＭＡＴ０〜ＭＭＡＴ７に分割
される。各メモリマット毎にワードドライバＷＤ０〜Ｗ
Ｄ７と、ロウアドレスデコーダＸＤ０〜ＸＤ７が設けら
れ、また、隣接する２個のメモリマットで共有するよう
にセンスアンプブロックＳＡ０１，ＳＡ２３，ＳＡ４
５，ＳＡ６７と、カラムスイッチ回路ＣＳＷ０１，ＣＳ
Ｗ２３，ＣＳＷ４５，ＣＳＷ６７が配置されている。す
なわち、センスアンプブロックＳＡｎ（ｎ＝０１，２
３，４５，６７）とカラムスイッチ回路ＣＳＷｎを共有
する一対のメモリマットにはシェアードデータ線構造が
採用され、何れか一方のメモリマットの動作が選択され
るようになっている。夫々のセンスアンプブロックの動
作制御及びセンスアンプブロックを共有するメモリマッ
ト間におけるデータ線シェアリングスイッチ回路（図示
せず）の制御は、センスアンプコントローラＳＡＣＮＴ
０１，ＳＡＣＮＴ２３，ＳＡＣＮＴ４５，ＳＡＣＮＴ６
７が行う。夫々のカラムスイッチ回路ＣＳＷｎは、動作
が選択された４個のメモリマットの中から夫々４組の相
補データ線を選択してマット選択回路ＭＳＬ０の入力に
接続する。マット選択回路ＭＳＬ０は、カラムスイッチ
回路ＣＳＷ０１，ＣＳＷ２３，ＣＳＷ４５，ＣＳＷ６７
の中から一つのカラムスイッチ回路に対応される入力を
選択して、相補共通データ線ＣＤ０〜ＣＤ３に導通させ
る。メモリアレイＭＡＲＹ１側も特に図示はしないが上
記同様に構成され、メモリアレイＭＡＲＹ１側のマット
選択回路ＭＳＬ１はその出力を相補共通データ線ＣＤ４
〜ＣＤ７に導通させる。メモリアレイＭＡＲＹ２，ＭＡ
ＲＹ３側も同様に構成され、メモリアレイＭＡＲＹ０，
ＭＡＲＹ１側のマット選択回路ＭＳＬ０，ＭＳＬ１の動
作が選択されたときにはメモリアレイＭＡＲＹ０及びＭ
ＡＲＹ１における夫々４組みの相補データ線が相補共通
データ線ＣＤ０〜ＣＤ７に導通され、メモリアレイＭＡ
ＲＹ２，ＭＡＲＹ３側のマット選択回路ＭＳＬ０，ＭＳ
Ｌ１の動作が選択されたときには当該メモリアレイＭＡ
ＲＹ２及びＭＡＲＹ３における４組みの相補データ線が
相補共通データ線ＣＤ０〜ＣＤ７に導通される。したが
って本実施例のダイナミックＲＡＭは、８ビット単位で
データの書込み及び読み出しを行い、その対象はメモリ
アレイＭＡＲＹ０とＭＡＲＹ１、又はＭＡＲＹ２とＭＡ
ＲＹ３の何れかとされ、メモリアレイＭＡＲＹ０（ＭＡ
ＲＹ２）がその下位４ビットを担い、メモリアレイＭＡ
ＲＹ１（ＭＡＲＹ３）が上位４ビットを担うようになっ
ている。
【００１２】上記夫々のメモリマットＭＭＡＴｍ（ｍ＝
０〜７）は、同図の垂直方向に平行に配置される複数の
ワード線と、同図の水平方向に平行に配置される複数の
相補データ線（ビット線）と、これらのワード線と相補
データ線の交点に格子状に配置される複数のダイナミッ
ク型メモリセルとを含む。例えば図６にはその一例が示
されるように、ＷＬ０〜ＷＬｉはワード線、ＤＬ０，Ｄ
Ｌ１は相補データ線、ＭＣはダイナミック型メモリセル
である。センスアンプブロックＳＡｎとカラムスイッチ
回路ＣＳＷｎは、それらを挟んで左右に配置された一対
のメモリマットが、データ線シェアリングスイッチ回路
を介して共有する。データ線シェアリングスイッチ回路
はセンスアンプブロックＳＡ０１，ＳＡ２３，ＳＡ４
５，ＳＡ６７に夫々含まれているものと理解されたい。
例えば図６に示されるＱ２７〜Ｑ３４がデータ線シェア
リングスイッチ回路を構成する一部のシェアリングスイ
ッチＭＯＳトランジスタである。夫々のメモリマットＭ
ＭＡＴｍに含まれるワード線は、ワードドライバＷＤｍ
の出力に結合され、ロウアドレスデコーダＸＤｍのデコ
ード動作に従って、択一的に選択状態とされる。ロウア
ドレスデコーダＸＤｍには、特に制限されないが、ロウ
アドレスバッファＲＡＢから出力される相補内部アドレ
ス信号ＡＸ，ＳＨが供給される。該信号ＳＨは、データ
線シェアリングスイッチ回路を制御するための１ビット
の相補信号とみなされる。例えば、その非反転ビットが
図６の制御信号ＳＨＲＲ、反転ビットが制御信号ＳＨＲ
Ｌとされるような信号である。これに応じてロウアドレ
スデコーダＸＤ０，ＸＤ１、ＸＤ２，ＸＤ３、ＸＤ４，
ＸＤ５、ＸＤ６，ＸＤ７はデータ線シェアリングスイッ
チＭＯＳトランジスタによってセンスアンプブロックＳ
Ａｎ及びカラムスイッチ回路ＣＳＷｎに接続されるメモ
リマット側のものが動作可能にされる。ワードドライバ
ＷＤｍは、タイミング信号φＸがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、ロウアドレスバッファＲＡＢは、アドレス入力端子
Ａ０〜Ａｉから入力されるローアドレス信号をアドレス
マルチプレクサＡＭＸを介して取り込んで保持する。こ
の取り込動作は、タイミング発生回路ＴＧから供給され
るタイミング信号φＸＬのハイレベルによって指示され
る。
０〜７）は、同図の垂直方向に平行に配置される複数の
ワード線と、同図の水平方向に平行に配置される複数の
相補データ線（ビット線）と、これらのワード線と相補
データ線の交点に格子状に配置される複数のダイナミッ
ク型メモリセルとを含む。例えば図６にはその一例が示
されるように、ＷＬ０〜ＷＬｉはワード線、ＤＬ０，Ｄ
Ｌ１は相補データ線、ＭＣはダイナミック型メモリセル
である。センスアンプブロックＳＡｎとカラムスイッチ
回路ＣＳＷｎは、それらを挟んで左右に配置された一対
のメモリマットが、データ線シェアリングスイッチ回路
を介して共有する。データ線シェアリングスイッチ回路
はセンスアンプブロックＳＡ０１，ＳＡ２３，ＳＡ４
５，ＳＡ６７に夫々含まれているものと理解されたい。
例えば図６に示されるＱ２７〜Ｑ３４がデータ線シェア
リングスイッチ回路を構成する一部のシェアリングスイ
ッチＭＯＳトランジスタである。夫々のメモリマットＭ
ＭＡＴｍに含まれるワード線は、ワードドライバＷＤｍ
の出力に結合され、ロウアドレスデコーダＸＤｍのデコ
ード動作に従って、択一的に選択状態とされる。ロウア
ドレスデコーダＸＤｍには、特に制限されないが、ロウ
アドレスバッファＲＡＢから出力される相補内部アドレ
ス信号ＡＸ，ＳＨが供給される。該信号ＳＨは、データ
線シェアリングスイッチ回路を制御するための１ビット
の相補信号とみなされる。例えば、その非反転ビットが
図６の制御信号ＳＨＲＲ、反転ビットが制御信号ＳＨＲ
Ｌとされるような信号である。これに応じてロウアドレ
スデコーダＸＤ０，ＸＤ１、ＸＤ２，ＸＤ３、ＸＤ４，
ＸＤ５、ＸＤ６，ＸＤ７はデータ線シェアリングスイッ
チＭＯＳトランジスタによってセンスアンプブロックＳ
Ａｎ及びカラムスイッチ回路ＣＳＷｎに接続されるメモ
リマット側のものが動作可能にされる。ワードドライバ
ＷＤｍは、タイミング信号φＸがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、ロウアドレスバッファＲＡＢは、アドレス入力端子
Ａ０〜Ａｉから入力されるローアドレス信号をアドレス
マルチプレクサＡＭＸを介して取り込んで保持する。こ
の取り込動作は、タイミング発生回路ＴＧから供給され
るタイミング信号φＸＬのハイレベルによって指示され
る。
【００１３】アドレスマルチプレクサＡＭＸは、特に制
限されないが、ダイナミックＲＡＭが通常の動作モード
とされるときにタイミング発生回路ＴＧからロウレベル
（ディスエーブルレベル）のタイミング信号φＲＥＦが
供給されることによって、外部端子Ａ０〜Ａｉを介して
時分割的に供給されるローアドレス信号をロウアドレス
バッファＲＡＢに伝達する。また、ダイナミックＲＡＭ
がＣＢＲリフレッシュサイクルとされるときに上記タイ
ミング信号φＲＥＦがハイレベル（イネーブルレベル）
にされると、リフレッシュアドレスカウンタＲＦＣから
供給されるリフレッシュアドレス信号を選択し、これを
ロウアドレス信号としてロウアドレスバッファＲＡＢに
伝達する。リフレッシュアドレスカウンタＲＦＣは、特
に制限されないが、ダイナミックＲＡＭがＣＢＲリフレ
ッシュモードとされるとき、タイミング発生回路ＴＧか
ら所定サイクル毎に供給されるタイミング信号φＲＣに
従って進歩動作を行なう。このようにして、リフレッシ
ュアドレスを順次生成する。
限されないが、ダイナミックＲＡＭが通常の動作モード
とされるときにタイミング発生回路ＴＧからロウレベル
（ディスエーブルレベル）のタイミング信号φＲＥＦが
供給されることによって、外部端子Ａ０〜Ａｉを介して
時分割的に供給されるローアドレス信号をロウアドレス
バッファＲＡＢに伝達する。また、ダイナミックＲＡＭ
がＣＢＲリフレッシュサイクルとされるときに上記タイ
ミング信号φＲＥＦがハイレベル（イネーブルレベル）
にされると、リフレッシュアドレスカウンタＲＦＣから
供給されるリフレッシュアドレス信号を選択し、これを
ロウアドレス信号としてロウアドレスバッファＲＡＢに
伝達する。リフレッシュアドレスカウンタＲＦＣは、特
に制限されないが、ダイナミックＲＡＭがＣＢＲリフレ
ッシュモードとされるとき、タイミング発生回路ＴＧか
ら所定サイクル毎に供給されるタイミング信号φＲＣに
従って進歩動作を行なう。このようにして、リフレッシ
ュアドレスを順次生成する。
【００１４】上記夫々のメモリマットＭＭＡＴｍを構成
する相補データ線は、その一方において、センスアンプ
ブロックＳＡ０１（ＳＡ２３，ＳＡ４５，ＳＡ６７）を
構成する単位増幅回路（センスアンプ）に結合される。
例えば図６に示されるＮチャンネル型ＭＯＳトランジス
タＱ９，Ｑ１０とＰチャンネル型ＭＯＳトランジスタＱ
１３，Ｑ１４とによって構成されるスタティックラッチ
形態の増幅回路であり、その動作電源ＣＳＮ，ＣＳＰは
センスアンプコントローラＳＡＣＮＴｎの制御によって
供給される。また、夫々の相補データ線には上記単位増
幅回路の他に、ダイナミックＲＡＭが待機時に、相補デ
ータ線をイコライズするＭＯＳトランジスタ（例えば図
６において制御信号ＰＣＳＢによってスイッチ制御され
るＭＯＳトランジスタＱ２１）、相補データ線を電源電
圧Ｖｃｃの約半分のレベル（図６のＨＶＣ）に給電する
ＭＯＳＦＥＴトランジスタ（例えば図６において制御信
号ＰＣＢによってスイッチ制御されるＭＯＳトランジス
タＱ１７，Ｑ１８）を備える。
する相補データ線は、その一方において、センスアンプ
ブロックＳＡ０１（ＳＡ２３，ＳＡ４５，ＳＡ６７）を
構成する単位増幅回路（センスアンプ）に結合される。
例えば図６に示されるＮチャンネル型ＭＯＳトランジス
タＱ９，Ｑ１０とＰチャンネル型ＭＯＳトランジスタＱ
１３，Ｑ１４とによって構成されるスタティックラッチ
形態の増幅回路であり、その動作電源ＣＳＮ，ＣＳＰは
センスアンプコントローラＳＡＣＮＴｎの制御によって
供給される。また、夫々の相補データ線には上記単位増
幅回路の他に、ダイナミックＲＡＭが待機時に、相補デ
ータ線をイコライズするＭＯＳトランジスタ（例えば図
６において制御信号ＰＣＳＢによってスイッチ制御され
るＭＯＳトランジスタＱ２１）、相補データ線を電源電
圧Ｖｃｃの約半分のレベル（図６のＨＶＣ）に給電する
ＭＯＳＦＥＴトランジスタ（例えば図６において制御信
号ＰＣＢによってスイッチ制御されるＭＯＳトランジス
タＱ１７，Ｑ１８）を備える。
【００１５】センスアンプ制御回路ＳＡＣＮＴ０１，Ｓ
ＡＣＮＴ２３，ＳＡＣＮＴ４５，ＳＡＣＮＴ６７は、ロ
ウアドレスバッファＲＡＢから出力される上記相補信号
ＳＨによってセンスアンプブロックＳＡｎ内のデータ線
シェアリングスイッチ回路をスイッチ制御し、且つタイ
ミング発生回路ＴＧから出力されるタイミング信号φＳ
Ａによって上記センスアンプの動作タイミングを制御す
る。データ線シェアリングスイッチ制御信号ともみなさ
れる相補信号ＳＨは、特に制限されないが、センスアン
プブロックＳＡｎを挟んで左右何れのメモリマットを選
択するかを指示する。タイミング信号φＳＡはセンスア
ンプを一斉に活性化するタイミングを制御する。上記デ
ータ線シェアリングスイッチはワード線選択動作の開始
前にスイッチ制御される。
ＡＣＮＴ２３，ＳＡＣＮＴ４５，ＳＡＣＮＴ６７は、ロ
ウアドレスバッファＲＡＢから出力される上記相補信号
ＳＨによってセンスアンプブロックＳＡｎ内のデータ線
シェアリングスイッチ回路をスイッチ制御し、且つタイ
ミング発生回路ＴＧから出力されるタイミング信号φＳ
Ａによって上記センスアンプの動作タイミングを制御す
る。データ線シェアリングスイッチ制御信号ともみなさ
れる相補信号ＳＨは、特に制限されないが、センスアン
プブロックＳＡｎを挟んで左右何れのメモリマットを選
択するかを指示する。タイミング信号φＳＡはセンスア
ンプを一斉に活性化するタイミングを制御する。上記デ
ータ線シェアリングスイッチはワード線選択動作の開始
前にスイッチ制御される。
【００１６】一つのカラムスイッチ回路ＣＳＷ０１（Ｃ
ＳＷ２３，ＣＳＷ４５，ＣＳＷ６７）を共有する左右一
対のメモリマットの相補データ線は、当該カラムスイッ
チ回路を介して４ビット分のＩ／Ｏ線に共通接続され
る。Ｉ／Ｏ線の一例は、図６のＩ／Ｏとして示され、カ
ラムスイッチ回路を構成するスイッチ素子の一例が図６
のＭＯＳトランジスタＱ２３〜Ｑ２６として示されてい
る。メモリアレイＭＡＲＹ０の４組のＩ／Ｏ線は、マッ
ト選択回路ＭＳＬ０によってその一組が選択されること
によって相補共通データ線ＣＤ０〜ＣＤ３に導通され
る。同様に、メモリアレイＭＡＲＹ１の４組のＩ／Ｏ線
は、マット選択回路ＭＳＬ１によってその一組が選択さ
れることによって相補共通データ線ＣＤ４〜ＣＤ７に導
通される。
ＳＷ２３，ＣＳＷ４５，ＣＳＷ６７）を共有する左右一
対のメモリマットの相補データ線は、当該カラムスイッ
チ回路を介して４ビット分のＩ／Ｏ線に共通接続され
る。Ｉ／Ｏ線の一例は、図６のＩ／Ｏとして示され、カ
ラムスイッチ回路を構成するスイッチ素子の一例が図６
のＭＯＳトランジスタＱ２３〜Ｑ２６として示されてい
る。メモリアレイＭＡＲＹ０の４組のＩ／Ｏ線は、マッ
ト選択回路ＭＳＬ０によってその一組が選択されること
によって相補共通データ線ＣＤ０〜ＣＤ３に導通され
る。同様に、メモリアレイＭＡＲＹ１の４組のＩ／Ｏ線
は、マット選択回路ＭＳＬ１によってその一組が選択さ
れることによって相補共通データ線ＣＤ４〜ＣＤ７に導
通される。
【００１７】メモリアレイＭＡＲＹ０及びＭＡＲＹ１の
カラムスイッチ回路ＣＳＷｎに対する選択制御と、双方
のマット選択回路ＭＳＬ０及びＭＳＬ１に対する選択制
御は、カラムデコーダＹＤが共通に行う。これらと同様
の回路構成はメモリアレイＭＡＲＹ２，ＭＡＲＹ３側に
も設けられている。上記カラムアドレスデコーダＹＤに
供給される相補内部アドレス信号ＡＹは、特に制限され
ないが、その最上位ビットはメモリアレイＭＡＲＹ０及
びＭＡＲＹ１側のマット選択回路ＭＳＬ０及びＭＳＬ１
の動作を選択するのかメモリアレイＭＡＲＹ２及びＭＡ
ＲＹ３側のマット選択回路ＭＳＬ０及びＭＳＬ１の動作
を選択するのかを指示するビットとみなされ、最上位か
ら第２ビット目及び第３ビット目は、各メモリアレイに
おける４組のＩ／Ｏ線からの何れの入力を選択するかを
指示するビットとみなされ、残りのビットは各メモリブ
ロックにおいて何れの相補データ線を４対選択するかを
指示するビットとみなされる。
カラムスイッチ回路ＣＳＷｎに対する選択制御と、双方
のマット選択回路ＭＳＬ０及びＭＳＬ１に対する選択制
御は、カラムデコーダＹＤが共通に行う。これらと同様
の回路構成はメモリアレイＭＡＲＹ２，ＭＡＲＹ３側に
も設けられている。上記カラムアドレスデコーダＹＤに
供給される相補内部アドレス信号ＡＹは、特に制限され
ないが、その最上位ビットはメモリアレイＭＡＲＹ０及
びＭＡＲＹ１側のマット選択回路ＭＳＬ０及びＭＳＬ１
の動作を選択するのかメモリアレイＭＡＲＹ２及びＭＡ
ＲＹ３側のマット選択回路ＭＳＬ０及びＭＳＬ１の動作
を選択するのかを指示するビットとみなされ、最上位か
ら第２ビット目及び第３ビット目は、各メモリアレイに
おける４組のＩ／Ｏ線からの何れの入力を選択するかを
指示するビットとみなされ、残りのビットは各メモリブ
ロックにおいて何れの相補データ線を４対選択するかを
指示するビットとみなされる。
【００１８】上記カラムアドレスデコーダＹＤは、タイ
ミング発生回路ＴＧから出力されるタイミング信号φＹ
がハイレベルにされることによって動作状態にされる。
この動作状態において、カラモアドレスデコーダＹＤ
は、内部相補アドレス信号ＡＹをデコードし、それに応
じて上記選択動作を行う。カラムスイッチ回路を制御す
る信号の一例としては図６にＹＳ００が示される。内部
相補アドレス信号ＡＹはカラムアドレスバッファＣＡＢ
から供給される。カラムアドレスバッファＣＡＢは、外
部端子Ａ０〜Ａｉを介して時分割的に供給されるＹアド
レス信号をタイミング発生回路ＴＧから供給されるφＹ
Ｌに従って取り込んで保持する。
ミング発生回路ＴＧから出力されるタイミング信号φＹ
がハイレベルにされることによって動作状態にされる。
この動作状態において、カラモアドレスデコーダＹＤ
は、内部相補アドレス信号ＡＹをデコードし、それに応
じて上記選択動作を行う。カラムスイッチ回路を制御す
る信号の一例としては図６にＹＳ００が示される。内部
相補アドレス信号ＡＹはカラムアドレスバッファＣＡＢ
から供給される。カラムアドレスバッファＣＡＢは、外
部端子Ａ０〜Ａｉを介して時分割的に供給されるＹアド
レス信号をタイミング発生回路ＴＧから供給されるφＹ
Ｌに従って取り込んで保持する。
【００１９】相補共通データ線ＣＤ０〜ＣＤ７は、特に
制限されないが、データ入出力回路ＤＩＯに結合され
る。データ入出力回路ＤＩＯには、メインアンプ、書込
みアンプ、及びデータ入出力バッファを含み、書込み系
の動作はタイミング発生回路ＴＧから出力されるタイミ
ング信号φＷで制御され、読出し系の動作はタイミング
信号φＲによって制御される。
制限されないが、データ入出力回路ＤＩＯに結合され
る。データ入出力回路ＤＩＯには、メインアンプ、書込
みアンプ、及びデータ入出力バッファを含み、書込み系
の動作はタイミング発生回路ＴＧから出力されるタイミ
ング信号φＷで制御され、読出し系の動作はタイミング
信号φＲによって制御される。
【００２０】上記タイミング発生回路ＴＧは、外部から
の制御信号として、ロウアドレスストローブ信号ＲＡＳ
＊（記号＊はこれが付された信号がローイネーブルの信
号であることを意味する）、カラムアドレスストローブ
ＣＡＳ＊、ライトイネーブル信号ＷＥ＊、及び出力イネ
ーブル信号ＯＥ＊が供給され、これらのレベル並びに変
化タイミングに基づいて、ダイナミックＲＡＭの動作モ
ードを判定すると共に、上記各種のタイミング信号を形
成し、ダイナミックＲＡＭの内部動作を制御する。
の制御信号として、ロウアドレスストローブ信号ＲＡＳ
＊（記号＊はこれが付された信号がローイネーブルの信
号であることを意味する）、カラムアドレスストローブ
ＣＡＳ＊、ライトイネーブル信号ＷＥ＊、及び出力イネ
ーブル信号ＯＥ＊が供給され、これらのレベル並びに変
化タイミングに基づいて、ダイナミックＲＡＭの動作モ
ードを判定すると共に、上記各種のタイミング信号を形
成し、ダイナミックＲＡＭの内部動作を制御する。
【００２１】図３には本実施例のダイナミックＲＡＭに
おける電源幹線のレイアウト構成が示される。上記ボン
ディングパッド領域ＥＰＡＤには各種ボンディングパッ
ドが形成される。本実施例に従えば、この領域ＥＰＡＤ
には、データ入出力端子ＤＱ０〜ＤＱ７に対応されるボ
ンディングパッド、アドレス入力端子Ａ０〜Ａｉに対応
されるボンディングパッド、ＲＡＳ＊，ＣＡＳ＊，ＷＥ
＊，ＯＥ＊のような制御信号の入力用ボンディングパッ
ド、Ｖｃｃのような電源を供給するための電源パッド、
及びＶｓｓのような電源を供給するための電源パッドが
設けられる。図３にはそのような電源パッドの一例とし
て、Ｖｓｓのような電源を供給するための電源パッドＰ
ＥＶＳ，ＰＧＶＳ１，ＰＧＶＳ２，ＰＧＶＳ３と、Ｖｃ
ｃのような電源を供給するための電源パッドＰＥＶＣ，
ＰＧＶＣ１，ＰＧＶＣ２，ＰＧＶＣ３が示される。
おける電源幹線のレイアウト構成が示される。上記ボン
ディングパッド領域ＥＰＡＤには各種ボンディングパッ
ドが形成される。本実施例に従えば、この領域ＥＰＡＤ
には、データ入出力端子ＤＱ０〜ＤＱ７に対応されるボ
ンディングパッド、アドレス入力端子Ａ０〜Ａｉに対応
されるボンディングパッド、ＲＡＳ＊，ＣＡＳ＊，ＷＥ
＊，ＯＥ＊のような制御信号の入力用ボンディングパッ
ド、Ｖｃｃのような電源を供給するための電源パッド、
及びＶｓｓのような電源を供給するための電源パッドが
設けられる。図３にはそのような電源パッドの一例とし
て、Ｖｓｓのような電源を供給するための電源パッドＰ
ＥＶＳ，ＰＧＶＳ１，ＰＧＶＳ２，ＰＧＶＳ３と、Ｖｃ
ｃのような電源を供給するための電源パッドＰＥＶＣ，
ＰＧＶＣ１，ＰＧＶＣ２，ＰＧＶＣ３が示される。
【００２２】ボンディングパッド領域ＥＰＡＤの両側の
電源幹線領域ＥＰＳには、サージ吸収回路のような入力
保護回路の動作電源を供給するための電源幹線ＥＳＤＶ
ＳＳ，ＥＳＤＶＣＣが設けられ、その外側には、左右で
夫々３対の電源幹線として、Ｖｓｓのような電源を供給
するための電源幹線ＧＬＶＳＳ１，ＧＬＶＳＳ２，ＧＬ
ＶＳＳ３と、Ｖｃｃのような電源を供給するための電源
幹線ＧＬＶＣＣ１，ＧＬＶＣＣ２，ＧＬＶＣＣ３が配置
されている。電源幹線ＧＬＶＳＳ１，ＧＬＶＳＳ２，Ｇ
ＬＶＳＳ３，ＧＬＶＣＣ１，ＧＬＶＣＣ２，ＧＬＶＣＣ
３は、適宜の位置で相対的の面積の小さな図示しない電
源支線に結合され、これを介して各回路に動作電源を供
給するための電源配線である。
電源幹線領域ＥＰＳには、サージ吸収回路のような入力
保護回路の動作電源を供給するための電源幹線ＥＳＤＶ
ＳＳ，ＥＳＤＶＣＣが設けられ、その外側には、左右で
夫々３対の電源幹線として、Ｖｓｓのような電源を供給
するための電源幹線ＧＬＶＳＳ１，ＧＬＶＳＳ２，ＧＬ
ＶＳＳ３と、Ｖｃｃのような電源を供給するための電源
幹線ＧＬＶＣＣ１，ＧＬＶＣＣ２，ＧＬＶＣＣ３が配置
されている。電源幹線ＧＬＶＳＳ１，ＧＬＶＳＳ２，Ｇ
ＬＶＳＳ３，ＧＬＶＣＣ１，ＧＬＶＣＣ２，ＧＬＶＣＣ
３は、適宜の位置で相対的の面積の小さな図示しない電
源支線に結合され、これを介して各回路に動作電源を供
給するための電源配線である。
【００２３】図１にはボンディングパッド領域と電源幹
線領域の更に詳細な平面図が示され、図２には図１のＡ
−Ａ矢視断面図が示される。
線領域の更に詳細な平面図が示され、図２には図１のＡ
−Ａ矢視断面図が示される。
【００２４】図１においてＰＡＤは入力回路の入力パッ
ドであり、ＥＳＤは当該入力回路のための入力保護回路
である。入力保護回路の詳細については特に図示はしな
いが、例えば入力パッドＰＡＤに接続する入力回路の入
力端子と電源幹線ＥＳＤＶＳＳとの間には逆方向接続さ
れたダイオード素子として機能されるようなダイオード
接続ＭＯＳトランジスタが配置され、上記入力端子と電
源幹線ＥＳＤＶＣＣとの間には逆方向接続されたダイオ
ード素子として機能されるようなダイオード接続ＭＯＳ
トランジスタが配置されて構成される。入力パッドＰＡ
Ｄにサージ電圧が印加されたとき、そのダイオード接続
ＭＯＳトランジスタが順方向バイアス状態にされること
によって、当該過電圧を電源幹線ＥＳＶＣＣ又はＥＳＶ
ＣＣに逃がすようになっている。
ドであり、ＥＳＤは当該入力回路のための入力保護回路
である。入力保護回路の詳細については特に図示はしな
いが、例えば入力パッドＰＡＤに接続する入力回路の入
力端子と電源幹線ＥＳＤＶＳＳとの間には逆方向接続さ
れたダイオード素子として機能されるようなダイオード
接続ＭＯＳトランジスタが配置され、上記入力端子と電
源幹線ＥＳＤＶＣＣとの間には逆方向接続されたダイオ
ード素子として機能されるようなダイオード接続ＭＯＳ
トランジスタが配置されて構成される。入力パッドＰＡ
Ｄにサージ電圧が印加されたとき、そのダイオード接続
ＭＯＳトランジスタが順方向バイアス状態にされること
によって、当該過電圧を電源幹線ＥＳＶＣＣ又はＥＳＶ
ＣＣに逃がすようになっている。
【００２５】図１において、ボンディングパッド領域Ｅ
ＰＡＤを左右から取り囲んでいる上記電源幹線ＧＬＶＳ
Ｓ１，ＧＬＶＣＣ１は、これに沿って形成されたＰＮ接
合部と接続されている。すなわち、第２図にも示される
ように、電源幹線ＧＬＶＣＣ，ＧＬＶＳＳは、第２層目
アルミニウム配線Ｍ２とその下層に敷設された第１層目
アルミニウム配線Ｍ１を有し、両者をスルーホールＴＣ
で接続して構成される。ここで、アルミニウム配線層Ｍ
１、Ｍ２層は、タングステンなどの金属材料はもとより
シリサイドなどの各種導電材料で構成してもよい。アル
ミニウム配線層Ｍ１はその下に形成されたＮ型の拡散層
ＬとコンタクトホールＣＯＮＴを介して接続される。さ
らに、コンタクトホールＣＯＮＴの直下の拡散層Ｌの下
にはＮ型のウェル領域ＮＷＥＬが設けられる。これによ
り、電源幹線ＧＬＶＳＳ１，ＧＬＶＣＣ１と個別的に接
続されるＰＮ接合部ＪＵＮＣはウェル領域ＮＷＥＬにま
たがってＰ型半導体基板ＰＳＵＢの比較的深い位置に延
びている。これによって、半導体基板ＰＳＵＢなどの深
い位置からサージ電流を吸収できるようになる。
ＰＡＤを左右から取り囲んでいる上記電源幹線ＧＬＶＳ
Ｓ１，ＧＬＶＣＣ１は、これに沿って形成されたＰＮ接
合部と接続されている。すなわち、第２図にも示される
ように、電源幹線ＧＬＶＣＣ，ＧＬＶＳＳは、第２層目
アルミニウム配線Ｍ２とその下層に敷設された第１層目
アルミニウム配線Ｍ１を有し、両者をスルーホールＴＣ
で接続して構成される。ここで、アルミニウム配線層Ｍ
１、Ｍ２層は、タングステンなどの金属材料はもとより
シリサイドなどの各種導電材料で構成してもよい。アル
ミニウム配線層Ｍ１はその下に形成されたＮ型の拡散層
ＬとコンタクトホールＣＯＮＴを介して接続される。さ
らに、コンタクトホールＣＯＮＴの直下の拡散層Ｌの下
にはＮ型のウェル領域ＮＷＥＬが設けられる。これによ
り、電源幹線ＧＬＶＳＳ１，ＧＬＶＣＣ１と個別的に接
続されるＰＮ接合部ＪＵＮＣはウェル領域ＮＷＥＬにま
たがってＰ型半導体基板ＰＳＵＢの比較的深い位置に延
びている。これによって、半導体基板ＰＳＵＢなどの深
い位置からサージ電流を吸収できるようになる。
【００２６】上記のような電源幹線ＧＬＶＳＳ１，ＧＬ
ＶＣＣ１を採用したとき、サージ電圧などのような絶対
値的にレベルの高い高電圧が電極パッドＰＡＤに印加さ
れると、静電耐圧保護回路ＥＳＤなどを介して半導体基
板ＰＳＵＢに不所望な電流が流れてその電位を変動させ
ようとする。そのようにして半導体基板ＰＳＵＢの電位
が変動しようとすると上記電源幹線ＧＬＶＳＳ１，ＧＬ
ＶＣＣ１下のＰＮ接合部ＪＵＮＣは当該電源幹線との間
で順方向電流又はブレークダウン電流を流し、基板電位
の大きな変動を抑制する。上記電源幹線配線ＧＬＶＳＳ
１，ＧＬＶＣＣは、ボンディングパッド領域に隣接して
敷設され、上記ＰＮ接合部ＪＵＮＣは電源幹線ＧＬＶＳ
Ｓ１，ＧＬＶＣＣ１に沿って設けられている。したがっ
て、メモリアレイＭＡＲＹ０〜ＭＡＲＹ３及び周辺回路
ＰＥＲＩのような回路領域の基板電位が大きく変動する
ことがないため、当該回路領域内に形成された回路素子
の破壊を防止することができる。特に、不純物濃度の高
い拡散領域Ｌとウェル領域ＮＷＥＬを設け、半導体基板
ＰＳＵＢとの不純物ノード勾配を下げることによってコ
ンタクトホールＣＯＮＴの直下に位置するウェル領域Ｎ
ＷＥＬ近傍での接合耐圧を上げ、ＰＮ接合部ＪＵＮＣに
順方向電流あるいはブレークダウン電流が流れたとき
に、コンタクトホールＣＯＮＴ直下に電流が集中してコ
ンタクト部が破壊される虞を未然に防止している。
ＶＣＣ１を採用したとき、サージ電圧などのような絶対
値的にレベルの高い高電圧が電極パッドＰＡＤに印加さ
れると、静電耐圧保護回路ＥＳＤなどを介して半導体基
板ＰＳＵＢに不所望な電流が流れてその電位を変動させ
ようとする。そのようにして半導体基板ＰＳＵＢの電位
が変動しようとすると上記電源幹線ＧＬＶＳＳ１，ＧＬ
ＶＣＣ１下のＰＮ接合部ＪＵＮＣは当該電源幹線との間
で順方向電流又はブレークダウン電流を流し、基板電位
の大きな変動を抑制する。上記電源幹線配線ＧＬＶＳＳ
１，ＧＬＶＣＣは、ボンディングパッド領域に隣接して
敷設され、上記ＰＮ接合部ＪＵＮＣは電源幹線ＧＬＶＳ
Ｓ１，ＧＬＶＣＣ１に沿って設けられている。したがっ
て、メモリアレイＭＡＲＹ０〜ＭＡＲＹ３及び周辺回路
ＰＥＲＩのような回路領域の基板電位が大きく変動する
ことがないため、当該回路領域内に形成された回路素子
の破壊を防止することができる。特に、不純物濃度の高
い拡散領域Ｌとウェル領域ＮＷＥＬを設け、半導体基板
ＰＳＵＢとの不純物ノード勾配を下げることによってコ
ンタクトホールＣＯＮＴの直下に位置するウェル領域Ｎ
ＷＥＬ近傍での接合耐圧を上げ、ＰＮ接合部ＪＵＮＣに
順方向電流あるいはブレークダウン電流が流れたとき
に、コンタクトホールＣＯＮＴ直下に電流が集中してコ
ンタクト部が破壊される虞を未然に防止している。
【００２７】上記電源幹線ＧＬＶＣＣ１，ＧＬＶＳＳ１
に沿ってその下に形成したＰＮ接合部ＪＵＮＣは、接合
容量を持ち、これが当該電源幹線ＧＬＶＣＣ１，ＧＬＶ
ＳＳ１の負荷容量成分となる。この負荷容量成分が、出
力バッファやセンスアンプのようなノイズ源回路で発生
した電源電流による電圧ノイズを減少させる。したがっ
て、入力回路における入力電圧マージンの劣化を防止す
ることができる。
に沿ってその下に形成したＰＮ接合部ＪＵＮＣは、接合
容量を持ち、これが当該電源幹線ＧＬＶＣＣ１，ＧＬＶ
ＳＳ１の負荷容量成分となる。この負荷容量成分が、出
力バッファやセンスアンプのようなノイズ源回路で発生
した電源電流による電圧ノイズを減少させる。したがっ
て、入力回路における入力電圧マージンの劣化を防止す
ることができる。
【００２８】このように電源ノイズ対策に資する電源幹
線ＧＬＶＣＣ１，ＧＬＶＳＳ１は、ノイズ源回路の電源
幹線に兼用若しくは専用化することがその効果を最大限
に発揮させる。以下その態様を説明する。
線ＧＬＶＣＣ１，ＧＬＶＳＳ１は、ノイズ源回路の電源
幹線に兼用若しくは専用化することがその効果を最大限
に発揮させる。以下その態様を説明する。
【００２９】第１の態様として、電源幹線ＧＬＶＣＣ
１，ＧＬＶＳＳ１をセンスアンプ用の電源幹線に利用す
る。ダイナミックＲＡＭのセンスアンプは周知のよう
に、多数同時に活性化し、１個当たりのセンスアンプで
ビット線容量×１／２Ｖｃｃ分の電荷を引き抜くため比
較的大きなピーク電流が発生する。このとき、センスア
ンプ用電源をＧＬＶＣＣ１、ＧＬＶＳＳ１と共通化する
ことにより、その大きな負荷容量がノイズ電圧を小さく
抑える。このとき、ＧＬＶＣＣ２，ＧＬＶＳＳ２は出力
バッファ専用の電源幹線とされ、ＧＬＶＣＣ３，ＧＬＶ
ＳＳ３は入力バッファ専用の電源に割当てられ、上記電
源幹線ＧＬＶＣＣ１，ＧＬＶＳＳ１はセンスアンプとそ
の他の周辺回路に電源を供給する。このとき、ボンディ
ングパッドを夫々の電源幹線毎に格別に設けて、電源幹
線の使い分けの意義を実効あるようにしている。すなわ
ち、電源幹線とボンディングパッドとの接続は次の様に
される。 （１）出力バッファへの給電；ＧＬＶＣＣ２をＰＧＶＣ
２に、ＧＬＶＳＳ２をＰＧＶＳ２に接続する。 （２）入力バッファへの給電；ＧＬＶＣＣ３をＰＧＶＣ
３に、ＧＬＶＳＳ３をＰＧＶＳ３に接続する。 （３）センスアンプとその他周辺回路への給電；ＧＬＶ
ＣＣ１をＰＧＶＣ１に、ＧＬＶＳＳ１をＰＧＶＳ１に接
続する。 但し、その場合には夫々のボンディングパッドを各別の
リード端子に結合することを要しない。換言すれば、夫
々の電源幹線はチップ上では分離されているものの、リ
ードワイヤ及びリードフレームを介して共通接続されて
いる。すなわち、夫々のボンディングパッドを各別のリ
ード端子に結合して夫々の電源系を完全独立にしなくて
も、ノイズ源回路に関する電源ノイズは上記電源配線Ｇ
ＬＶＣＣ１，ＧＬＶＳＳ１のＰＮ接合構造によって対策
されているからである。このようにその電源ノイズ対策
故に夫々のボンディングパッドを各別のリード端子に結
合して夫々の電源系を完全独立にしなくても済むという
ことは、同一極性とされるべきもの同士で相互に同一の
リード端子ＬＥＡＤ１，ＬＥＡＤ２にリードワイヤＷＩ
ＲＥで共通接続することを許容でき、これによって、電
源ピンのような外部電源端子からの静電耐圧を向上させ
ることができる。このようにしても、即ち、出力バッフ
ァ用の電源幹線としてＰＮ接合付きの電源幹線を利用せ
ず且つリード端子で各電源幹線を共通接続とする構成を
採用しても、出力バッファ用の電源配線に関しては、多
数個の出力バッファの接合容量を持っていて、かつ、ボ
ンディングパッドからは専用の電源幹線を持っているた
め、換言すれば、他の電源用ボンディングパッドとはリ
ードワイヤー、リードフレームを介して接続されている
ため、出力バッファ以外の回路の電源幹線にノイズを伝
えにくい。
１，ＧＬＶＳＳ１をセンスアンプ用の電源幹線に利用す
る。ダイナミックＲＡＭのセンスアンプは周知のよう
に、多数同時に活性化し、１個当たりのセンスアンプで
ビット線容量×１／２Ｖｃｃ分の電荷を引き抜くため比
較的大きなピーク電流が発生する。このとき、センスア
ンプ用電源をＧＬＶＣＣ１、ＧＬＶＳＳ１と共通化する
ことにより、その大きな負荷容量がノイズ電圧を小さく
抑える。このとき、ＧＬＶＣＣ２，ＧＬＶＳＳ２は出力
バッファ専用の電源幹線とされ、ＧＬＶＣＣ３，ＧＬＶ
ＳＳ３は入力バッファ専用の電源に割当てられ、上記電
源幹線ＧＬＶＣＣ１，ＧＬＶＳＳ１はセンスアンプとそ
の他の周辺回路に電源を供給する。このとき、ボンディ
ングパッドを夫々の電源幹線毎に格別に設けて、電源幹
線の使い分けの意義を実効あるようにしている。すなわ
ち、電源幹線とボンディングパッドとの接続は次の様に
される。 （１）出力バッファへの給電；ＧＬＶＣＣ２をＰＧＶＣ
２に、ＧＬＶＳＳ２をＰＧＶＳ２に接続する。 （２）入力バッファへの給電；ＧＬＶＣＣ３をＰＧＶＣ
３に、ＧＬＶＳＳ３をＰＧＶＳ３に接続する。 （３）センスアンプとその他周辺回路への給電；ＧＬＶ
ＣＣ１をＰＧＶＣ１に、ＧＬＶＳＳ１をＰＧＶＳ１に接
続する。 但し、その場合には夫々のボンディングパッドを各別の
リード端子に結合することを要しない。換言すれば、夫
々の電源幹線はチップ上では分離されているものの、リ
ードワイヤ及びリードフレームを介して共通接続されて
いる。すなわち、夫々のボンディングパッドを各別のリ
ード端子に結合して夫々の電源系を完全独立にしなくて
も、ノイズ源回路に関する電源ノイズは上記電源配線Ｇ
ＬＶＣＣ１，ＧＬＶＳＳ１のＰＮ接合構造によって対策
されているからである。このようにその電源ノイズ対策
故に夫々のボンディングパッドを各別のリード端子に結
合して夫々の電源系を完全独立にしなくても済むという
ことは、同一極性とされるべきもの同士で相互に同一の
リード端子ＬＥＡＤ１，ＬＥＡＤ２にリードワイヤＷＩ
ＲＥで共通接続することを許容でき、これによって、電
源ピンのような外部電源端子からの静電耐圧を向上させ
ることができる。このようにしても、即ち、出力バッフ
ァ用の電源幹線としてＰＮ接合付きの電源幹線を利用せ
ず且つリード端子で各電源幹線を共通接続とする構成を
採用しても、出力バッファ用の電源配線に関しては、多
数個の出力バッファの接合容量を持っていて、かつ、ボ
ンディングパッドからは専用の電源幹線を持っているた
め、換言すれば、他の電源用ボンディングパッドとはリ
ードワイヤー、リードフレームを介して接続されている
ため、出力バッファ以外の回路の電源幹線にノイズを伝
えにくい。
【００３０】第２の態様としては、電源幹線ＧＬＶＣＣ
１，ＧＬＶＳＳ１を、ノイズ源回路としてのデータ入出
力回路ＤＩＯの出力バッファ回路に動作電源を供給する
ために専用化する。特にセンスアンプの一斉動作状態で
流れるによる電源ノイズに比べて、並列出力ビット数が
多くてそれによる電源変動の方が著しいと予想される場
合、換言すれば、並列出力ビット数の多いダイナミック
ＲＡＭのような半導体集積回路の場合に採用することが
望ましい。このときの電源幹線とボンディングパッドと
の接続は次の様にされる。 （１）出力バッファへの給電；ＧＬＶＣＣ１をＰＧＶＣ
１に、ＧＬＶＳＳ１をＰＧＶＳ１に接続する。 （２）入力バッファへの給電；ＧＬＶＣＣ２をＰＧＶＣ
２に、ＧＬＶＳＳ２をＰＧＶＳ２に接続する。 （３）センスアンプとその他周辺回路への給電；ＧＬＶ
ＣＣ３をＰＧＶＣ３に、ＧＬＶＳＳ３をＰＧＶＳ３に接
続する。 この場合にも上記第１の態様と同様に、夫々の電源幹線
をチップ上では分離させるものの、リードワイヤ及びリ
ードフレームを介して共通接続して、電源ピンのような
外部電源端子からの静電耐圧を向上させることができ
る。
１，ＧＬＶＳＳ１を、ノイズ源回路としてのデータ入出
力回路ＤＩＯの出力バッファ回路に動作電源を供給する
ために専用化する。特にセンスアンプの一斉動作状態で
流れるによる電源ノイズに比べて、並列出力ビット数が
多くてそれによる電源変動の方が著しいと予想される場
合、換言すれば、並列出力ビット数の多いダイナミック
ＲＡＭのような半導体集積回路の場合に採用することが
望ましい。このときの電源幹線とボンディングパッドと
の接続は次の様にされる。 （１）出力バッファへの給電；ＧＬＶＣＣ１をＰＧＶＣ
１に、ＧＬＶＳＳ１をＰＧＶＳ１に接続する。 （２）入力バッファへの給電；ＧＬＶＣＣ２をＰＧＶＣ
２に、ＧＬＶＳＳ２をＰＧＶＳ２に接続する。 （３）センスアンプとその他周辺回路への給電；ＧＬＶ
ＣＣ３をＰＧＶＣ３に、ＧＬＶＳＳ３をＰＧＶＳ３に接
続する。 この場合にも上記第１の態様と同様に、夫々の電源幹線
をチップ上では分離させるものの、リードワイヤ及びリ
ードフレームを介して共通接続して、電源ピンのような
外部電源端子からの静電耐圧を向上させることができ
る。
【００３１】第３の態様としては、出力バッファとセン
スアンプの双方がノイズ源回路と成り得るので、出力バ
ッファとセンスアンプの双方の動作電源供給用に電源幹
線ＧＬＶＣＣ１，ＧＬＶＳＳ１を専用化する。このとき
の電源幹線とボンディングパッドとの接続は次の様にさ
れる。 （１）出力バッファ及びセンスアンプへの給電；ＧＬＶ
ＣＣ１をＰＧＶＣ１に、ＧＬＶＳＳ１をＰＧＶＳ１に接
続する。 （２）入力バッファへの給電；ＧＬＶＣＣ２をＰＧＶＣ
２に、ＧＬＶＳＳ２をＰＧＶＳ２に接続する。 （３）その他周辺回路への給電；ＧＬＶＣＣ３をＰＧＶ
Ｃ３に、ＧＬＶＳＳ３をＰＧＶＳ３に接続する。 当該態様においては、ダイナミックＲＡＭの内部タイミ
ング上センスアンプと出力バッファが同時に活性化する
ことがないので、共通化することでノイズ量が増えるこ
とはない。しかも、その電源幹線ＧＬＶＣＣ１，ＧＬＶ
ＳＳ１は、上記態様よりも負荷容量成分が増すため更に
大きなノイズ低減効果を期待できる。更にこの場合にも
上記第１の態様と同様に、夫々の電源幹線をチップ上で
は分離させるものの、リードワイヤ及びリードフレーム
を介して共通接続して、電源ピンのような外部電源端子
からの静電耐圧を向上させることができる。尚、当該第
３の態様の場合には、ＰＮ接合付きの電源幹線を出力バ
ッファとセンスアンプ相互間で別々に形成してもよい。
スアンプの双方がノイズ源回路と成り得るので、出力バ
ッファとセンスアンプの双方の動作電源供給用に電源幹
線ＧＬＶＣＣ１，ＧＬＶＳＳ１を専用化する。このとき
の電源幹線とボンディングパッドとの接続は次の様にさ
れる。 （１）出力バッファ及びセンスアンプへの給電；ＧＬＶ
ＣＣ１をＰＧＶＣ１に、ＧＬＶＳＳ１をＰＧＶＳ１に接
続する。 （２）入力バッファへの給電；ＧＬＶＣＣ２をＰＧＶＣ
２に、ＧＬＶＳＳ２をＰＧＶＳ２に接続する。 （３）その他周辺回路への給電；ＧＬＶＣＣ３をＰＧＶ
Ｃ３に、ＧＬＶＳＳ３をＰＧＶＳ３に接続する。 当該態様においては、ダイナミックＲＡＭの内部タイミ
ング上センスアンプと出力バッファが同時に活性化する
ことがないので、共通化することでノイズ量が増えるこ
とはない。しかも、その電源幹線ＧＬＶＣＣ１，ＧＬＶ
ＳＳ１は、上記態様よりも負荷容量成分が増すため更に
大きなノイズ低減効果を期待できる。更にこの場合にも
上記第１の態様と同様に、夫々の電源幹線をチップ上で
は分離させるものの、リードワイヤ及びリードフレーム
を介して共通接続して、電源ピンのような外部電源端子
からの静電耐圧を向上させることができる。尚、当該第
３の態様の場合には、ＰＮ接合付きの電源幹線を出力バ
ッファとセンスアンプ相互間で別々に形成してもよい。
【００３２】上記実施例のダイナミックＲＡＭの如く並
列入出力ビット数が多く且つ一斉に動作状態にされるセ
ンスアンプの数が多い場合によれば、以下の作用効果を
得る。 （１）サージ電圧などの高電圧がボンディングパッドＰ
ＡＤに印加されるときに、サージ吸収回路のような公知
の静電耐圧保護回路ＳＥＤなどを介して半導体基板ＰＳ
ＵＢに不所望な電流が流れてその電位を変動させようと
するが、そのように基板電位が変動しようとすると上記
電源幹線ＧＬＶＣＣ１，ＧＬＶＳＳ１のような第１の電
源配線下のＰＮ接合部ＪＵＮＣは当該第１の電源配線と
の間で電流を流し、基板電位の大きな変動を抑制する。
上記第１の電源配線は、電極パッド形成領域ＥＰＡＤの
隣接して敷設され、上記ＰＮ接合ＪＵＮＣは第１の電源
配線に沿って設けられている。これらのことによって、
回路領域の基板電位が大きく変動することがないため、
回路領域内の回路素子の破壊を防止することができる。 （２）第１の電源配線に沿ってその下に形成したＰＮ接
合部は、接合容量を持ち、これが第１の電源配線の負荷
容量成分となる。この負荷容量成分が、出力バッファや
センスアンプのようなノイズ源回路で発生した電源電流
による電圧ノイズを減少させる。このことが、入力回路
における入力回路の電圧マージンの劣化を防止する。入
力回路の動作電源供給用の第２の電源配線を別の電源配
線と独立させることは、上記電圧マージンの劣化防止を
更に完全化する。 （３）上記電源ノイズ対策により、そのようなノイズ源
回路とその他の回路の動作電源供給用経路（電源ピンか
ら末端回路迄の経路）を半導体集積回路の内部で完全独
立にしなくても済む。すなわち、前記第１の電源配線
と、前記第２の電源配線と、第１及び第２の電源配線と
は異なる経路を介して上記回路領域に動作用電源を供給
するための第３の電源配線とに各別に結合される電極パ
ッドを、同一極性とされるべきもの同士で相互に同一の
リード端子に共通接続することができ、これによって、
電源ピンのような外部電源端子からの静電耐圧が向上す
る。 （４）不純物濃度の高い拡散領域Ｌとウェル領域ＮＷＥ
Ｌを設け、半導体基板ＰＳＵＢとの不純物ノード勾配を
下げることによってコンタクトホールＣＯＮＴの直下に
位置するウェル領域ＮＷＥＬ近傍での接合耐圧を上げ、
ＰＮ接合部ＪＵＮＣに順方向電流あるいはブレークダウ
ン電流が流れたときに、コンタクトホールＣＯＮＴ直下
に電流が集中してコンタクト部が破壊される虞を未然に
防止することができる。
列入出力ビット数が多く且つ一斉に動作状態にされるセ
ンスアンプの数が多い場合によれば、以下の作用効果を
得る。 （１）サージ電圧などの高電圧がボンディングパッドＰ
ＡＤに印加されるときに、サージ吸収回路のような公知
の静電耐圧保護回路ＳＥＤなどを介して半導体基板ＰＳ
ＵＢに不所望な電流が流れてその電位を変動させようと
するが、そのように基板電位が変動しようとすると上記
電源幹線ＧＬＶＣＣ１，ＧＬＶＳＳ１のような第１の電
源配線下のＰＮ接合部ＪＵＮＣは当該第１の電源配線と
の間で電流を流し、基板電位の大きな変動を抑制する。
上記第１の電源配線は、電極パッド形成領域ＥＰＡＤの
隣接して敷設され、上記ＰＮ接合ＪＵＮＣは第１の電源
配線に沿って設けられている。これらのことによって、
回路領域の基板電位が大きく変動することがないため、
回路領域内の回路素子の破壊を防止することができる。 （２）第１の電源配線に沿ってその下に形成したＰＮ接
合部は、接合容量を持ち、これが第１の電源配線の負荷
容量成分となる。この負荷容量成分が、出力バッファや
センスアンプのようなノイズ源回路で発生した電源電流
による電圧ノイズを減少させる。このことが、入力回路
における入力回路の電圧マージンの劣化を防止する。入
力回路の動作電源供給用の第２の電源配線を別の電源配
線と独立させることは、上記電圧マージンの劣化防止を
更に完全化する。 （３）上記電源ノイズ対策により、そのようなノイズ源
回路とその他の回路の動作電源供給用経路（電源ピンか
ら末端回路迄の経路）を半導体集積回路の内部で完全独
立にしなくても済む。すなわち、前記第１の電源配線
と、前記第２の電源配線と、第１及び第２の電源配線と
は異なる経路を介して上記回路領域に動作用電源を供給
するための第３の電源配線とに各別に結合される電極パ
ッドを、同一極性とされるべきもの同士で相互に同一の
リード端子に共通接続することができ、これによって、
電源ピンのような外部電源端子からの静電耐圧が向上す
る。 （４）不純物濃度の高い拡散領域Ｌとウェル領域ＮＷＥ
Ｌを設け、半導体基板ＰＳＵＢとの不純物ノード勾配を
下げることによってコンタクトホールＣＯＮＴの直下に
位置するウェル領域ＮＷＥＬ近傍での接合耐圧を上げ、
ＰＮ接合部ＪＵＮＣに順方向電流あるいはブレークダウ
ン電流が流れたときに、コンタクトホールＣＯＮＴ直下
に電流が集中してコンタクト部が破壊される虞を未然に
防止することができる。
【００３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３４】例えば、電源用ボンディングパッドは更に
多分割しても良い。また、入出力ビット数が１ビットの
ダイナミックＲＡＭのような半導体メモリにも適用でき
る。更に本発明はダイナミックＲＡＭに限定されず、ダ
イナミックＲＡＭを基本とするマルチポートビデオＲＡ
Ｍ、疑似スタチックＲＡＭなどにも適用できる。また、
電極パッドはボンディングパッドに限定されず、金属バ
ンプ電極であってもよい。また、ＬＯＣ構造のリードフ
レームを採用するものに限定されない。更に、ＰＮ接合
付きの電源配線は電極パッド領域の片側にだけ設けても
よい。或は電極パッド領域を取り囲む様に敷設してもよ
い。また、当該ＰＮ接合は一連である必要性はなく、部
分的にとぎれていてもよい。さらに、ＰＮ接合部はウェ
ル領域にまたがることは絶対的な要件ではない。さら
に、上記実施例では図２に示されるようにＰＮ接合付き
の電源配線を、電源電圧Ｖｃｃ，Ｖｓｓの双方共にＰ型
半導体基板内部に形成したが、Ｖｓｓ用の当該電源配線
のためのＰＮ接合部を、Ｐ型半導体基板内部のＮ型ウェ
ル領域にＰ型半導体領域とＰ型ウェル領域を形成して構
成してもよい。また、電源パッドが結合されるリード端
子はＶｃｃ，Ｖｓｓにつき各１個に限定されない。
多分割しても良い。また、入出力ビット数が１ビットの
ダイナミックＲＡＭのような半導体メモリにも適用でき
る。更に本発明はダイナミックＲＡＭに限定されず、ダ
イナミックＲＡＭを基本とするマルチポートビデオＲＡ
Ｍ、疑似スタチックＲＡＭなどにも適用できる。また、
電極パッドはボンディングパッドに限定されず、金属バ
ンプ電極であってもよい。また、ＬＯＣ構造のリードフ
レームを採用するものに限定されない。更に、ＰＮ接合
付きの電源配線は電極パッド領域の片側にだけ設けても
よい。或は電極パッド領域を取り囲む様に敷設してもよ
い。また、当該ＰＮ接合は一連である必要性はなく、部
分的にとぎれていてもよい。さらに、ＰＮ接合部はウェ
ル領域にまたがることは絶対的な要件ではない。さら
に、上記実施例では図２に示されるようにＰＮ接合付き
の電源配線を、電源電圧Ｖｃｃ，Ｖｓｓの双方共にＰ型
半導体基板内部に形成したが、Ｖｓｓ用の当該電源配線
のためのＰＮ接合部を、Ｐ型半導体基板内部のＮ型ウェ
ル領域にＰ型半導体領域とＰ型ウェル領域を形成して構
成してもよい。また、電源パッドが結合されるリード端
子はＶｃｃ，Ｖｓｓにつき各１個に限定されない。
【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、スタティックＲＡ
Ｍなどのその他の半導体メモリ、マイクロコンピュータ
にオンチップされた半導体メモリ、更にはメモリ以外の
データ処理ＬＳＩなどの半導体集積回路に広く適用する
ことができる。
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、スタティックＲＡ
Ｍなどのその他の半導体メモリ、マイクロコンピュータ
にオンチップされた半導体メモリ、更にはメモリ以外の
データ処理ＬＳＩなどの半導体集積回路に広く適用する
ことができる。
【００３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３７】（１）静電耐圧保護回路などを介して半導
体基板に不所望な電流が流れてその電位を変動させよう
とすると、上記第１の電源配線下のＰＮ接合部は第１の
電源配線との間で電流を流し、基板電位の大きな変動を
抑制する。上記第１の電源配線は、電極パッド形成領域
の隣接して敷設され、上記ＰＮ接合は第１の電源配線に
沿って設けられている。これらのことによって、回路領
域の基板電位が大きく変動することがないため、回路領
域内の回路素子の破壊を防止できる。 （２）第１の電源配線に沿ってその下に形成したＰＮ接
合部はその接合容量によって第１の電源配線の負荷容量
成分を構成し、該負荷容量成分が、出力バッファやセン
スアンプのようなノイズ源回路で発生した電源電流によ
る電圧ノイズを減少させる。これによって、入力回路に
おける入力回路の電圧マージンの劣化を防止することが
できる。入力回路の動作電源供給用の第２の電源配線を
別の電源配線と独立させることは、上記電圧マージンの
劣化防止を更に完全化する。 （３）上記電源ノイズ対策により、そのようなノイズ源
回路とその他の回路の動作電源供給用経路（電源ピンか
ら末端回路迄の経路）を半導体集積回路の内部で完全独
立にしなくても済む。すなわち、前記第１の電源配線
と、前記第２の電源配線と、第１及び第２の電源配線と
は異なる経路を介して上記回路領域に動作用電源を供給
するための第３の電源配線とに各別に結合される電極パ
ッドを、同一極性とされるべきもの同士で相互に同一の
リード端子に共通接続することができる。これによっ
て、これによって、電源ピンのような外部電源端子から
の静電耐圧を向上させることができる。 （４）第１の電源配線のＰＮ接合部をウェル領域にまた
がって形成することにより、基板などの深い位置からサ
ージ電流を吸収できるようになる。また、基板などとの
不純物ノード勾配を下げることによって当該第１の電源
配線をＰＮ接合部に結合するためのコンタクトホールな
どの接続部直下にサージ電流が集中して当が接続部が破
壊される虞を未然に防止することができる。
体基板に不所望な電流が流れてその電位を変動させよう
とすると、上記第１の電源配線下のＰＮ接合部は第１の
電源配線との間で電流を流し、基板電位の大きな変動を
抑制する。上記第１の電源配線は、電極パッド形成領域
の隣接して敷設され、上記ＰＮ接合は第１の電源配線に
沿って設けられている。これらのことによって、回路領
域の基板電位が大きく変動することがないため、回路領
域内の回路素子の破壊を防止できる。 （２）第１の電源配線に沿ってその下に形成したＰＮ接
合部はその接合容量によって第１の電源配線の負荷容量
成分を構成し、該負荷容量成分が、出力バッファやセン
スアンプのようなノイズ源回路で発生した電源電流によ
る電圧ノイズを減少させる。これによって、入力回路に
おける入力回路の電圧マージンの劣化を防止することが
できる。入力回路の動作電源供給用の第２の電源配線を
別の電源配線と独立させることは、上記電圧マージンの
劣化防止を更に完全化する。 （３）上記電源ノイズ対策により、そのようなノイズ源
回路とその他の回路の動作電源供給用経路（電源ピンか
ら末端回路迄の経路）を半導体集積回路の内部で完全独
立にしなくても済む。すなわち、前記第１の電源配線
と、前記第２の電源配線と、第１及び第２の電源配線と
は異なる経路を介して上記回路領域に動作用電源を供給
するための第３の電源配線とに各別に結合される電極パ
ッドを、同一極性とされるべきもの同士で相互に同一の
リード端子に共通接続することができる。これによっ
て、これによって、電源ピンのような外部電源端子から
の静電耐圧を向上させることができる。 （４）第１の電源配線のＰＮ接合部をウェル領域にまた
がって形成することにより、基板などの深い位置からサ
ージ電流を吸収できるようになる。また、基板などとの
不純物ノード勾配を下げることによって当該第１の電源
配線をＰＮ接合部に結合するためのコンタクトホールな
どの接続部直下にサージ電流が集中して当が接続部が破
壊される虞を未然に防止することができる。
【図１】本発明の一実施例に係るダイナミックＲＡＭに
おけるボンディングパッド領域と電源幹線領域の部分的
な詳細平面図である。
おけるボンディングパッド領域と電源幹線領域の部分的
な詳細平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】本実施例に係るダイナミックＲＡＭにおける電
源幹線のレイアウト構成図である。
源幹線のレイアウト構成図である。
【図４】本発明の一実施例に係るダイナミックＲＡＭの
全体的な概略レイアウト図である。
全体的な概略レイアウト図である。
【図５】本実施例のダイナミックＲＡＭにおける一つの
メモリアレイと周辺回路の一例ブロック図である。
メモリアレイと周辺回路の一例ブロック図である。
【図６】本実施例のダイナミックＲＡＭに含まれるセン
スアンプブロックとカラムスイッチ回路の一例回路であ
る。
スアンプブロックとカラムスイッチ回路の一例回路であ
る。
ＭＡＲＹ０〜ＭＡＲＹ３ メモリアレー ＰＥＲＩ 周辺回路 ＥＰＡＤ ボンディングパッド領域 ＰＡＤ ボンディングパッド ＰＥＶＳ，ＰＧＶＳ１，ＰＧＶＳ２，ＰＧＶＳ３ Ｖ
ｓｓ用電源パッド ＰＥＶＣ，ＰＧＶＣ１，ＰＧＶＣ２，ＰＧＶＣ３ Ｖ
ｃｃ用電源パッド ＥＳＤ 入力保護回路 ＧＬＶＣＣ１ ＰＮ接合付きＶｃｃ用電源幹線 ＧＬＶＳＳ１ ＰＮ接合付きＶｓｓ用電源幹線 ＧＬＶＣＣ２，ＧＬＶＣＣ３ Ｖｃｃ用電源幹線 ＧＬＶＳＳ２，ＧＬＶＳＳ３ Ｖｓｓ用電源幹線 ＮＷＥＬ Ｎ型ウェル領域 Ｌ Ｎ型半導体領域 Ｍ１ 第１層目アルミニウム配線 Ｍ２ 第２層目アルミニウム配線 ＣＯＮＴ コンタクトホール ＴＣ スルーホール ＰＳＵＢ Ｐ型半導体基板 ＪＵＮＣ ＰＮ接合部 ＭＭＡＴ０〜ＭＭＡＴ７ メモリマット ＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７ センスア
ンプブロック ＣＳＷ０１，ＣＳＷ２３，ＣＳＷ４５，ＣＳＷ６７
カラムスイッチ回路 ＤＩＯ データ入出力制御回路 ＣＡＢ カラムアドレスバッファ ＲＡＢ ロウアドレスバッファ ＬＥＡＤ１，ＬＥＡＤ２ リード端子
ｓｓ用電源パッド ＰＥＶＣ，ＰＧＶＣ１，ＰＧＶＣ２，ＰＧＶＣ３ Ｖ
ｃｃ用電源パッド ＥＳＤ 入力保護回路 ＧＬＶＣＣ１ ＰＮ接合付きＶｃｃ用電源幹線 ＧＬＶＳＳ１ ＰＮ接合付きＶｓｓ用電源幹線 ＧＬＶＣＣ２，ＧＬＶＣＣ３ Ｖｃｃ用電源幹線 ＧＬＶＳＳ２，ＧＬＶＳＳ３ Ｖｓｓ用電源幹線 ＮＷＥＬ Ｎ型ウェル領域 Ｌ Ｎ型半導体領域 Ｍ１ 第１層目アルミニウム配線 Ｍ２ 第２層目アルミニウム配線 ＣＯＮＴ コンタクトホール ＴＣ スルーホール ＰＳＵＢ Ｐ型半導体基板 ＪＵＮＣ ＰＮ接合部 ＭＭＡＴ０〜ＭＭＡＴ７ メモリマット ＳＡ０１，ＳＡ２３，ＳＡ４５，ＳＡ６７ センスア
ンプブロック ＣＳＷ０１，ＣＳＷ２３，ＣＳＷ４５，ＣＳＷ６７
カラムスイッチ回路 ＤＩＯ データ入出力制御回路 ＣＡＢ カラムアドレスバッファ ＲＡＢ ロウアドレスバッファ ＬＥＡＤ１，ＬＥＡＤ２ リード端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ３１１ 7210−4Ｍ 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｅ (72)発明者 川村 昌靖 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (8)
- 【請求項１】 所定の回路が形成される回路領域と、 該回路領域に接続されると共に外部と接続される複数個
の電極パッドを備えた電極パッド領域と、 該電極パッド領域に隣接した位置に敷設された第１の電
源配線と、 当該第１の電源配線に沿ってこれに接続されて設けられ
たＰＮ接合部と、 が半導体基板に形成されて成るものであることを特徴と
する半導体集積回路。 - 【請求項２】 前記第１の電源配線は電極パッド領域を
左右から挟むように配置されて成るものであることを特
徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記ＰＮ接合部はウェル領域にまたがっ
て形成されて成るものであることを特徴とする請求項１
又は２記載の半導体集積回路。 - 【請求項４】 前記第１の電源配線は、前記回路領域に
形成された出力バッファの動作電源供給用に専用化さ
れ、且つそれ固有の電極パッドに接続されて成るもので
あることを特徴とする請求項１乃至３の何れか１項記載
の半導体集積回路。 - 【請求項５】 前記第１の電源配線は、前記回路領域に
形成されたダイナミック型メモリセルアレイのビット線
に設けられた複数個のセンスアンプの動作電源供給に利
用され、前記回路領域に含まれる出力バッファの動作電
源供給用電極パッドとは別の電極パッドに結合されて成
るものであることを特徴とする請求項１乃至３の何れか
１項記載の半導体集積回路。 - 【請求項６】 前記第１の電源配線は、前記回路領域に
形成された出力バッファの動作電源供給用と、前記回路
領域に形成されたダイナミック型メモリセルアレイのビ
ット線に設けられた複数個のセンスアンプの動作電源供
給用との双方に専用化されるものであることを特徴とす
る請求項１乃至３の何れか１項記載の半導体集積回路。 - 【請求項７】 ダイナミックＲＡＭであることを特徴と
する請求項５又は６記載の半導体集積回路。 - 【請求項８】 前記回路領域に含まれる入力バッファに
動作電源を供給するための第２の電源配線と、第１及び
第２の電源配線とは異なる経路を介して上記回路領域に
動作用電源を供給するための第３の電源配線とを更に設
け、第１乃至第３の電源配線に各別に結合される電極パ
ッドが、同一極性とされるべきもの同士で相互に同一の
リード端子に共通接続されて成るものであることを特徴
とする請求項４乃至７の何れか１項記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268448A JPH07106522A (ja) | 1993-09-30 | 1993-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268448A JPH07106522A (ja) | 1993-09-30 | 1993-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106522A true JPH07106522A (ja) | 1995-04-21 |
Family
ID=17458655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5268448A Withdrawn JPH07106522A (ja) | 1993-09-30 | 1993-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106522A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1111680A2 (en) * | 1999-12-21 | 2001-06-27 | Nokia Mobile Phones Ltd. | Esd protection of integrated circuit |
| US6329694B1 (en) | 1998-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Semiconductor device with ESD protective circuit |
| JP2006041480A (ja) * | 2004-07-23 | 2006-02-09 | Hynix Semiconductor Inc | 半導体装置におけるパッド部の配線構造 |
| WO2009061091A1 (en) * | 2007-11-06 | 2009-05-14 | Silicon Works Co., Ltd | Semiconductor chip having power supply line with minimized voltage drop |
| US8861159B2 (en) | 2010-11-03 | 2014-10-14 | Samsung Electronics Co., Ltd. | Semiconductor device and systems including the same |
-
1993
- 1993-09-30 JP JP5268448A patent/JPH07106522A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329694B1 (en) | 1998-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Semiconductor device with ESD protective circuit |
| EP1111680A2 (en) * | 1999-12-21 | 2001-06-27 | Nokia Mobile Phones Ltd. | Esd protection of integrated circuit |
| EP1111680A3 (en) * | 1999-12-21 | 2003-01-08 | Nokia Corporation | Esd protection of integrated circuit |
| US6646841B2 (en) | 1999-12-21 | 2003-11-11 | Nokia Mobile Phones Limited | ESD-protection of integrated circuit |
| JP2006041480A (ja) * | 2004-07-23 | 2006-02-09 | Hynix Semiconductor Inc | 半導体装置におけるパッド部の配線構造 |
| WO2009061091A1 (en) * | 2007-11-06 | 2009-05-14 | Silicon Works Co., Ltd | Semiconductor chip having power supply line with minimized voltage drop |
| US8531037B2 (en) | 2007-11-06 | 2013-09-10 | Silicon Works Co., Ltd. | Semiconductor chip having power supply line with minimized voltage drop |
| US8861159B2 (en) | 2010-11-03 | 2014-10-14 | Samsung Electronics Co., Ltd. | Semiconductor device and systems including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |