JPH0745095A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリアレイを構成する通常のワード線及び
ビット線の異常発生率を低くし、欠陥救済に供される冗
長ワード線及び冗長ビット線の異常発生率を低くする。
これにより、複数の冗長ワード線及び冗長ビット線を備
え特にＳＴＣ構造のメモリセルを採用するダイナミック
型ＲＡＭ等の製品歩留まりを高め、その低コスト化を推
進する。 【構成】 冗長ワード線ＷＲＬ０〜ＷＲＬ１及びＷＲＲ
０〜ＷＲＲ１を各メモリアレイのセンスアンプＳＡ等の
Ｙ系周辺回路に最も近接する位置に配置し、相補冗長ビ
ット線ＢＲＬ０＊〜ＢＲＬ１＊及びＢＲＲ０＊〜ＢＲＲ
１＊をＸアドレスデコーダＸＤＬ及びＸＤＲ等のＸ系周
辺回路に最も近接する位置に配置する。また、これらの
冗長ワード線及び冗長ビット線を、Ｙ系周辺回路又はＸ
系周辺回路に離れた位置つまり各メモリアレイの内側に
配置されたものから順に欠陥救済に使用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、複数の冗長ワード線及び冗長ビット線を備
えるダイナミック型ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ：ランダムアクセスメモリ）等に利用
して特に有効な技術に関する。

【０００２】

【従来の技術】直交して配置されるワード線及びビット
線ならびにこれらのワード線及びビット線の交点に格子
状に配置されるダイナミック型メモリセルを含むメモリ
アレイと、ワード線に結合されるＸアドレスデコーダ等
のＸ系周辺回路と、ビット線に結合されるセンスアンプ
等のＹ系周辺回路とを備えるダイナミック型ＲＡＭがあ
る。また、ダイナミック型ＲＡＭ等のメモリアレイに複
数の冗長ワード線及び冗長ビット線を設け、これらの冗
長ワード線及び冗長ビット線を異常が検出されたワード
線又はビット線に選択的に置き換えいわゆる欠陥救済を
行うことでダイナミック型ＲＡＭ等の製品歩留まりを高
める方法が知られている。

【０００３】複数の冗長ワード線及び冗長ビット線を備
えるダイナミック型ＲＡＭについては、例えば、特開平
３−２１４６６９号公報等に記載されている。

【０００４】

【発明が解決しようとする課題】複数の冗長ワード線及
び冗長ビット線を備える従来のダイナミック型ＲＡＭ等
において、メモリアレイ内における冗長ワード線及び冗
長ビット線の配置位置は設計者の嗜好に委ねて任意に設
定され、複数の冗長ワード線及び冗長ビット線の使用順
序すなわちこれらの冗長ワード線及び冗長ビット線をど
のような順序で欠陥救済に供するかも特に規定はされな
い。このため、ダイナミック型ＲＡＭ等のさらなる高集
積化・大容量化を図ろうとした場合、次のようが問題点
が生じることが本願発明者等によって明らかとなった。

【０００５】すなわち、複数の冗長ワード線及び冗長ビ
ット線を備える従来のダイナミック型ＲＡＭ等では、多
数のワード線及びビット線が交差して配置されしかも微
細化されたダイナミック型メモリセルが密集して配置さ
れるメモリアレイ部と、Ｐチャンネル及びＮチャンネル
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ：金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）の組み合わせ回路
として実現されるセンスアンプ等の周辺回路部とでは、
図５に例示されるように、比較的大きな層間膜差が生じ
る。この層間膜差は、例えばダイナミック型ＲＡＭ等の
高集積化・大容量化を図ろうとしていわゆるＳＴＣ（Ｓ
ｔａｃｋｅｄ ＣａｐａｃｉｔｏｒＣｅｌｌ）構造のメ
モリセルを使用する場合等において特に顕著となり、メ
モリアレイの周辺回路に近接して配置されるワード線及
びビット線に異常が発生する確率を高める原因になって
いる。

【０００６】一方、ダイナミック型ＲＡＭ等に設けられ
る複数の冗長ワード線及び冗長ビット線は、そのすべて
が欠陥救済に供される訳ではなく、例えば製品出荷時に
おいてその一部は未使用状態とされる。ところが、冗長
ワード線及び冗長ワード線の配置位置が規定されない従
来のダイナミック型ＲＡＭ等では、使用されない可能性
のある冗長ワード線及び冗長ビット線が異常発生率の低
い位置に配置され、逆に必然的に使用される通常のワー
ド線及びビット線が異常発生率の高い位置つまりメモリ
アレイの周辺回路に近接する位置に配置されることが多
い。また、複数の冗長ワード線及び冗長ビット線が周辺
回路側に配置される場合でも、冗長ワード線及び冗長ビ
ット線の使用順序が規定されていないため、より異常発
生率の高い周辺回路側の冗長ワード線又は冗長ビット線
が先に使用されるケースが多くなる。これらの結果、通
常のワード線及びビット線の異常発生率が高くなり、欠
陥救済に供される冗長ワード線及び冗長ビット線自体の
異常発生率も高くなって、ダイナミック型ＲＡＭ等の製
品歩留まりが思うように改善されない。

【０００７】この発明の目的は、メモリアレイを構成す
る通常のワード線及びビット線の異常発生率を低くし、
欠陥救済に供される冗長ワード線及び冗長ビット線の異
常発生率を低くすることにある。この発明の他の目的
は、複数の冗長ワード線及び冗長ビット線を備え特にＳ
ＴＣ構造のメモリセルを採用するダイナミック型ＲＡＭ
等の製品歩留まりを高め、その低コスト化を推進するこ
とにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、複数の冗長ワード線及び冗長
ビット線を備え特にＳＴＣ構造のメモリセルを採用する
ダイナミック型ＲＡＭ等において、複数の冗長ワード線
をセンスアンプ等のＹ系周辺回路側に配置し、複数の冗
長ビット線をＸアドレスデコーダ等のＸ系周辺回路側に
配置するとともに、これらの冗長ワード線及び冗長ビッ
ト線を、Ｙ系周辺回路又はＸ系周辺回路に離れた位置つ
まりメモリアレイの内側に配置されたものから順に欠陥
救済に使用する。

【００１０】

【作用】上記手段によれば、通常のワード線及びビット
線をメモリアレイの異常発生率の低い位置に配置して、
その異常発生率を低くすることができるとともに、冗長
ワード線及び冗長ビット線を異常発生率の低い位置に配
置されたものから順に使用し、欠陥救済に供される冗長
ワード線及び冗長ビット線の異常発生率を低くすること
ができる。この結果、複数の冗長ワード線及び冗長ビッ
ト線を備え特にＳＴＣ構造のメモリセルを採用するダイ
ナミック型ＲＡＭ等の製品歩留まりを高めて、その低コ
スト化を推進することができる。

【００１１】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のダイナミック型ＲＡＭに含まれる
冗長アドレスデコーダＸＤの一実施例のブロック図が示
され、図３には、図１のダイナミック型ＲＡＭに含まれ
るメモリアレイＭＡＲＹＬ及びＭＡＲＹＲならびにセン
スアンプＳＡの一実施例の回路図が示されている。さら
に、図４及び図５には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図及び部分的な断面構造図がそれぞ
れ示され、図６には、図１のダイナミック型ＲＡＭの冗
長ビット線によるコンタクト形状試験の一実施例の概念
図が示されている。これらの図をもとに、この実施例の
ダイナミック型ＲＡＭの構成，動作，基板レイアウト及
びコンタクト形状試験の概要とその特徴について説明す
る。

【００１２】なお、図３において、そのチャンネル（バ
ックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャ
ンネル型であり、矢印の付されないＮチャンネルＭＯＳ
ＦＥＴと区別して示される。また、この実施例のダイナ
ミック型ＲＡＭは、後述するように、８個のセンスアン
プＳＡ０〜ＳＡ７と、これらのセンスアンプに対応して
設けられる８対のメモリアレイＭＡＲＹＬ０〜ＭＡＲＹ
Ｌ７，ＭＡＲＹＲ０〜ＭＡＲＹＲ７ならびにＸアドレス
デコーダＸＤＬ０〜ＸＤＬ７，ＸＤＲ０〜ＸＤＲ７と、
センスアンプ２個に対応して設けられる４個のＹアドレ
スデコーダＹＤ０〜ＹＤ３とを備えるが、図１ないし図
３では、これらがセンスアンプＳＡ，メモリアレイＭＡ
ＲＹＬ及びＭＡＲＹＲ，ＸアドレスデコーダＸＤＬ及び
ＸＤＲならびにＹアドレスデコーダＹＤによってそれぞ
れ代表して示される。

【００１３】図１において、この実施例のダイナミック
型ＲＡＭは、いわゆるシェアドセンス方式を採り、セン
スアンプＳＡをはさんで配置される一対のメモリアレイ
ＭＡＲＹＬ及びＭＡＲＹＲをその基本構成要素とする。

【００１４】メモリアレイＭＡＲＹＬ及びＭＡＲＹＲ
は、図３のメモリアレイＭＡＲＹＲに代表して示される
ように、図の垂直方向に平行して配置されるｍ＋１本の
ワード線ＷＬ０〜ＷＬｍ又はＷＲ０〜ＷＲｍならびに２
本の冗長ワード線ＷＲＬ０〜ＷＲＬ１又はＷＲＲ０〜Ｗ
ＲＲ１と、水平方向に平行して配置されるｎ＋１組の相
補ビット線ＢＬ０＊〜ＢＬｎ＊又はＢＲ０＊〜ＢＲｎ＊
（ここで、例えば非反転ビット線ＢＬ０Ｔと反転ビット
線ＢＬ０Ｂとを合わせて相補ビット線ＢＬ０＊のように
＊を付して表す。また、それが有効とされるとき選択的
にハイレベルとされるいわゆる非反転信号等については
その名称の末尾にＴを付して表し、それが有効とされる
とき選択的にロウレベルとされるいわゆる反転信号等に
ついてはその名称の末尾にＢを付して表す。以下同様）
ならびに２組の相補冗長ビット線ＢＲＬ０＊〜ＢＲＬ１
＊又はＢＲＲ０＊〜ＢＲＲ１＊とを含む。これらのワー
ド線及び冗長ワード線ならびに相補ビット線及び相補冗
長ビット線の交点には、情報蓄積キャパシタＣｓ及びア
ドレス選択ＭＯＳＦＥＴＱａからなる（ｍ＋３）×（ｎ
＋３）個のダイナミック型メモリセルが格子状に配置さ
れる。

【００１５】メモリアレイＭＡＲＹＬの同一の行に配置
されるｎ＋３個のメモリセルのアドレス選択ＭＯＳＦＥ
ＴＱａのゲートは、対応するワード線ＷＬ０〜ＷＬｍあ
るいは冗長ワード線ＷＲＬ０〜ＷＲＬ１に共通結合され
る。また、メモリアレイＭＡＲＹＬの同一の列に配置さ
れるｍ＋３個のメモリセルのアドレス選択ＭＯＳＦＥＴ
Ｑａのドレインは、対応する相補ビット線ＢＬ０＊〜Ｂ
Ｌｎ＊あるいは相補冗長ビット線ＢＲＬ０＊〜ＢＲＬｎ
＊の非反転又は反転信号線に所定の規則性をもって交互
に結合される。同様に、メモリアレイＭＡＲＹＲの同一
の行に配置されるｎ＋３個のメモリセルのアドレス選択
ＭＯＳＦＥＴＱａのゲートは、対応するワード線ＷＲ０
〜ＷＲｍあるいは冗長ワード線ＷＲＲ０〜ＷＲＲ１に共
通結合される。また、メモリアレイＭＡＲＹＲの同一の
列に配置されるｍ＋３個のメモリセルのアドレス選択Ｍ
ＯＳＦＥＴＱａのドレインは、対応する相補ビット線Ｂ
Ｒ０＊〜ＢＲｎ＊あるいは相補冗長ビット線ＢＲＲ０＊
〜ＢＲＲｎ＊の非反転又は反転信号線に所定の規則性を
もって交互に結合される。メモリアレイＭＡＲＹＬ及び
ＭＡＲＹＲを構成するすべてのメモリセルの情報蓄積キ
ャパシタＣｓの他方の電極には、所定のプレート電圧Ｖ
Ｐが共通に供給される。

【００１６】この実施例において、メモリアレイＭＡＲ
ＹＬ及びＭＡＲＹＲを構成するダイナミック型メモリセ
ルはＳＴＣ構造とされ、そのアドレス選択ＭＯＳＦＥＴ
Ｑａは、図５に例示されるように、Ｐ型半導体基板ＰＳ
ＵＢに形成された一対のＮ型拡散層ＮＤ３及びＮＤ４を
そのソース及びドレインとする。これらの拡散層の間つ
まりチャンネルの上層には、所定の絶縁膜をはさんで、
アドレス選択ＭＯＳＦＥＴＱａのゲートとなりかつ対応
する冗長ワード線ＷＲＲ１等の分割ワード線となるポリ
シリコン等のゲート層ＦＧ３が設けられる。アドレス選
択ＭＯＳＦＥＴＱａのソースとなるＮ型拡散層ＮＤ３
は、その上部に形成された情報蓄積キャパシタＣｓに結
合される。また、そのドレインとなるＮ型拡散層ＮＤ４
は、隣接するメモリセルのアドレス選択ＭＯＳＦＥＴＱ
ａのドレインとして共有され、コンタクトＣＯＮ３を介
して反転冗長ビット線ＢＲＲ１Ｂ等に結合される。

【００１７】反転冗長ビット線ＢＲＲ１Ｂ等は、対応す
るコンタクトＣＯＮ５を介して第１層のアルミニウム配
線層ＡＬ１１に結合され、さらに後述するセンスアンプ
ＳＡの対応するＭＯＳＦＥＴＮ６のソースとなるＮ型拡
散層ＮＤ２に結合される。また、反転冗長ビット線ＢＲ
Ｒ１Ｂ等の上層には、冗長ビット線選択信号ＹＳＲ１等
となる第１層のアルミニウム配線層ＡＬ１２が形成さ
れ、その上層には、メインワード線つまり冗長ワード線
ＷＲＲ０及びＷＲＲ１等となる第２層のアルミニウム配
線層ＡＬ２１及びＡＬ２２が形成される。

【００１８】次に、メモリアレイＭＡＲＹＬを構成する
ワード線ＷＬ０〜ＷＬｍならびに冗長ワード線ＷＲＬ０
〜ＷＲＬ１は、対応するＸ系周辺回路つまりＸアドレス
デコーダＸＤＬに結合され、択一的に選択状態とされ
る。また、メモリアレイＭＡＲＹＲを構成するワード線
ＷＲ０〜ＷＲｍならびに冗長ワード線ＷＲＲ０〜ＷＲＲ
１は、対応するＸ系周辺回路つまりＸアドレスデコーダ
ＸＤＲに結合され、択一的に選択状態とされる。Ｘアド
レスデコーダＸＤＬ及びＸＤＲには、Ｘアドレスバッフ
ァＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉ
が供給され、タイミング発生回路ＴＧから内部制御信号
ＸＧが供給される。ＸアドレスデコーダＸＤＬには、さ
らに冗長アドレスデコーダＲＤから冗長ワード線駆動信
号ＸＲＬ０〜ＸＲＬ１ならびに冗長切り換え信号ＸＲＬ
が供給され、ＸアドレスデコーダＸＤＲには、冗長ワー
ド線駆動信号ＸＲＲ０〜ＸＲＲ１ならびに冗長切り換え
信号ＸＲＲが供給される。ＸアドレスバッファＸＢに
は、アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信
号ＡＸ０〜ＡＸｉが時分割的に供給され、タイミング発
生回路ＴＧから図示されない内部制御信号ＸＬが供給さ
れる。

【００１９】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコーダ
ＸＤに供給する。なお、特に制限されないが、メモリア
レイＭＡＲＹＬ及びＭＡＲＹＲを選択的に指定するため
の内部アドレス信号Ｘｉ等は、タイミング発生回路ＴＧ
にも供給される。

【００２０】ＸアドレスデコーダＸＤＬは、内部制御信
号ＸＧがハイレベルとされかつ例えば最上位ビットの内
部アドレス信号Ｘｉがロウレベルとされることで選択的
に動作状態とされる。この動作状態において、Ｘアドレ
スデコーダＸＤＬは、冗長切り換え信号ＸＲＬがロウレ
ベルであると、内部アドレス信号Ｘ０〜Ｘｉ−１をデコ
ードしてメモリアレイＭＡＲＹＬの対応するワード線Ｗ
Ｌ０〜ＷＬｍを択一的に選択レベルとし、冗長切り換え
信号ＸＲＬがハイレベルである場合には、冗長ワード線
駆動信号ＸＲＬ０〜ＸＲＬ１に従って対応する冗長ワー
ド線ＷＲＬ０〜ＷＲＬ１を選択的に選択レベルとする。
同様に、ＸアドレスデコーダＸＤＲは、内部制御信号Ｘ
Ｇがハイレベルとされかつ内部アドレス信号Ｘｉがハイ
レベルとされることで選択的に動作状態とされる。この
動作状態において、ＸアドレスデコーダＸＤＲは、冗長
切り換え信号ＸＲＲがロウレベルであると、内部アドレ
ス信号Ｘ０〜Ｘｉ−１をデコードしてメモリアレイＭＡ
ＲＹＲの対応するワード線ＷＲ０〜ＷＲｍを択一的に選
択レベルとし、冗長切り換え信号ＸＲＲがハイレベルで
ある場合には、冗長ワード線駆動信号ＸＲＲ０〜ＸＲＲ
１に従って対応する冗長ワード線ＷＲＲ０〜ＷＲＲ１を
選択的に選択レベルとする。

【００２１】一方、メモリアレイＭＡＲＹＬを構成する
相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびに相補冗長ビッ
ト線ＢＲＬ０＊〜ＢＲＬ１＊は、その右側において、セ
ンスアンプＳＡの対応する単位回路に結合される。ま
た、メモリアレイＭＡＲＹＲを構成する相補ビット線Ｂ
Ｒ０＊〜ＢＲｎ＊ならびに相補冗長ビット線ＢＲＲ０＊
〜ＢＲＲ１＊は、その左側において、上記センスアンプ
ＳＡの対応する単位回路に結合される。センスアンプＳ
Ａには、タイミング発生回路ＴＧから内部制御信号ＳＨ
Ｌ及びＳＨＲが供給され、図示されないコモンソース線
ＳＰ及びＳＮを介して回路の電源電圧及び接地電位が選
択的に供給される。

【００２２】センスアンプＳＡは、メモリアレイＭＡＲ
ＹＬ及びＭＡＲＹＲの相補ビット線及び相補冗長ビット
線に対応して設けられるｎ＋３個の単位回路を含み、こ
れらの単位回路のそれぞれは、図３に例示されるよう
に、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭ
ＯＳＦＥＴＮ１ならびにＰチャンネルＭＯＳＦＥＴＰ２
及びＮチャンネルＭＯＳＦＥＴＮ２からなる一対のＣＭ
ＯＳインバータが交差接続されてなる単位増幅回路を含
む。これらの単位増幅回路の非反転及び反転入出力ノー
ドは、その左側において、対応するＮチャンネル型のス
イッチＭＯＳＦＥＴＮ７及びＮ８を介してメモリアレイ
ＭＡＲＹＬの対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊
あるいは相補冗長ビット線ＢＲＬ０＊〜ＢＲＬ１＊に結
合され、その右側において、対応するＮチャンネル型の
スイッチＭＯＳＦＥＴＮ５及びＮ６を介してメモリアレ
イＭＡＲＹＲの対応する相補ビット線ＢＲ０＊〜ＢＲｎ
＊あるいは相補冗長ビット線ＢＲＲ０＊〜ＢＲＲ１＊に
結合される。

【００２３】センスアンプＳＡの各単位回路を構成する
スイッチＭＯＳＦＥＴＮ７及びＮ８のゲートには、内部
制御信号ＳＨＬが共通に供給され、スイッチＭＯＳＦＥ
ＴＮ５及びＮ６のゲートには、内部制御信号ＳＨＲが共
通に供給される。また、各単位増幅回路を構成するＭＯ
ＳＦＥＴＰ１及びＰ２のソースは、コモンソース線ＳＰ
に共通結合され、ＭＯＳＦＥＴＮ１及びＮ２のソース
は、コモンソース線ＳＮに共通結合される。これによ
り、センスアンプＳＡの各単位増幅回路は、内部制御信
号ＳＨＬがハイレベルとされることでメモリアレイＭＡ
ＲＹＬの対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊ある
いは相補冗長ビット線ＢＲＬ０＊〜ＢＲＬ１＊に接続さ
れ、内部制御信号ＳＨＲがハイレベルとされることでメ
モリアレイＭＡＲＹＲの対応する相補ビット線ＢＲ０＊
〜ＢＲｎ＊あるいは相補冗長ビット線ＢＲＲ０＊〜ＢＲ
Ｒ１＊に接続される。このとき、各単位増幅回路は、コ
モンソース線ＳＰ及びＳＮを介して回路の電源電圧及び
接地電位が供給されることで選択的にかつ一斉に動作状
態とされ、メモリアレイＭＡＲＹＬ又はＭＡＲＹＲの選
択されたワード線に結合されるｎ＋３個のメモリセルか
ら対応する相補ビット線又は相補冗長ビット線を介して
出力される微小読み出し信号増幅して、ハイレベル又は
ロウレベルの２値読み出し信号とする。

【００２４】センスアンプＳＡの各単位回路は、さら
に、単位増幅回路の非反転及び反転入出力ノードと相補
共通データ線ＣＤ＊との間に設けられるＮチャンネル型
の一対のスイッチＭＯＳＦＥＴＮ３及びＮ４をそれぞれ
含む。これらのスイッチＭＯＳＦＥＴ対のゲートはそれ
ぞれ共通結合され、ＹアドレスデコーダＹＤから対応す
るビット線選択信号ＹＳ０〜ＹＳｎならびに冗長ビット
線選択信号ＹＳＲ０〜ＹＳＲ１がそれぞれ供給される。
これにより、各単位回路のスイッチＭＯＳＦＥＴＮ３及
びＮ４は、対応するビット線選択信号ＹＳ０〜ＹＳｎあ
るいは冗長ビット線選択信号ＹＳＲ０〜ＹＳＲ１がハイ
レベルとされることで選択的にオン状態とされ、センス
アンプＳＡの対応する単位増幅回路つまりはメモリアレ
イＭＡＲＹＬ又はＭＡＲＹＲの対応する１組の相補ビッ
ト線又は相補冗長ビット線と相補共通データ線ＣＤ＊と
を選択的に接続状態とする。

【００２５】この実施例において、センスアンプＳＡの
各単位回路を構成するスイッチＭＯＳＦＥＴＮ６等は、
図５に例示されるように、Ｐ型半導体基板ＰＳＵＢに形
成された一対のＮ型拡散層ＮＤ１及びＮＤ２をそのドレ
イン及びソースとする。このうち、ＭＯＳＦＥＴＮ６等
のドレインとなるＮ型拡散層ＮＤ１は、コンタクトＣＯ
Ｎ１を介して対応する単位増幅回路の非反転又は反転入
出力ノードに結合される。また、そのソースとなるＮ型
拡散層ＮＤ２は、コンタクトＣＯＮ２及びＣＯＮ４を介
して対応する第１層のアルミニウム配線層ＡＬ１１に結
合され、さらに対応する反転冗長ビット線ＢＲＲ１Ｂ等
に結合される。このように、センスアンプＳＡがＰチャ
ンネル及びＮチャンネルＭＯＳＦＥＴの組み合わせ回路
として構成されその層間膜の全高が比較的低くなるのに
比較して、メモリアレイＭＡＲＹＬ及びＭＡＲＹＲで
は、特にＳＴＣ構造のメモリセルが採用されることによ
ってその層間膜の全高が高くなり、メモリアレイとセン
スアンプＳＡつまりＹ系周辺回路との間には比較的大き
な層間膜差が生じるものとなる。

【００２６】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給されるとともに、タイミング発生回路ＴＧ
から内部制御信号ＹＧが供給され、冗長アドレスデコー
ダＲＤから冗長ビット線駆動信号ＹＲ０〜ＹＲ１ならび
に冗長切り換え信号ＹＲが供給される。また、Ｙアドレ
スバッファＹＢには、アドレス入力端子Ａ０〜Ａｉを介
してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給さ
れ、タイミング発生回路ＴＧから図示されない内部制御
信号ＹＬが供給される。

【００２７】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。

【００２８】ＹアドレスデコーダＹＤは、内部制御信号
ＹＧがハイレベルとされることを条件に、選択的に動作
状態とされる。この動作状態において、Ｙアドレスデコ
ーダＹＤは、冗長切り換え信号ＹＲがロウレベルである
と、内部アドレス信号Ｙ０〜Ｙｉをデコードして対応す
るビット線選択信号ＹＳ０〜ＹＳｎを択一的にハイレベ
ルとし、冗長切り換え信号ＹＲがハイレベルである場合
には、冗長ビット線駆動信号ＹＲ０〜ＹＲ１に従って対
応する冗長ビット線選択信号ＹＳＲ０〜ＹＳＲ１を択一
的にハイレベルとする。これらのビット選択信号及び冗
長ビット線選択信号は、前述のように、センスアンプＳ
Ａの対応する単位回路のスイッチＭＯＳＦＥＴＮ３及び
Ｎ４のゲートに供給される。

【００２９】ここで、冗長アドレスデコーダＲＤは、特
に制限されないが、図２に示されるように、メモリアレ
イＭＡＲＹＬの冗長ワード線ＷＲＬ０〜ＷＲＬ１つまり
は冗長ワード線駆動信号ＸＲＬ０〜ＸＲＬ１に対応して
設けられる２個の冗長アドレス比較回路ＸＣＬ０及びＸ
ＣＬ１と、メモリアレイＭＡＲＹＲの冗長ワード線ＷＲ
Ｒ０〜ＷＲＲ１つまりは冗長ワード線駆動信号ＸＲＲ０
〜ＸＲＲ１に対応して設けられる２個の冗長アドレス比
較回路ＸＣＲ０及びＸＣＲ１とを備え、さらにメモリア
レイＭＡＲＹＬの相補冗長ビット線ＢＲＬ０＊〜ＢＲＬ
１＊ならびにメモリアレイＭＡＲＹＲの相補冗長ビット
線ＢＲＲ０＊〜ＢＲＲ１＊つまりは冗長ビット線駆動信
号ＹＲ０及びＹＲ１に対応して設けられ設けられる２個
の冗長アドレス比較回路ＹＣ０及びＹＣ１を備える。

【００３０】このうち、冗長アドレス比較回路ＸＣＬ０
〜ＸＣＬ１ならびにＸＣＲ０〜ＸＣＲ１の一方の入力端
子には、内部アドレス信号Ｘ０〜Ｘｉが共通に供給さ
れ、その他方の入力端子には、対応する冗長アドレスメ
モリＸＭＬ０〜ＸＭＬ１ならびにＸＭＲ０〜ＸＭＲ１の
出力信号つまりこれらの冗長アドレスメモリによって保
持される欠陥ワード線の不良アドレスが供給される。ま
た、冗長アドレス比較回路ＹＣ０〜ＹＣ１の一方の入力
端子には、内部アドレス信号Ｙ０〜Ｙｉが共通に供給さ
れ、その他方の入力端子には、対応する冗長アドレスメ
モリＹＭ０〜ＹＭ１の出力信号つまりこれらの冗長アド
レスメモリによって保持される欠陥ビット線の不良アド
レスが供給される。冗長アドレス比較回路ＸＣＬ０〜Ｘ
ＣＬ１，ＸＣＲ０〜ＸＣＲ１ならびにＹＣ０〜ＹＣ１に
は、さらにタイミング発生回路ＴＧから内部制御信号Ｃ
Ｓが共通に供給される。

【００３１】冗長アドレスデコーダＲＤを構成する冗長
アドレスメモリＸＭＬ０〜ＸＭＬ１ならびにＸＭＲ０〜
ＸＭＲ１は、所定数のヒューズ等の記憶手段を含み、メ
モリアレイＭＡＲＹＬ又はＭＡＲＹＲの対応する冗長ワ
ード線ＷＲＬ０〜ＷＲＬ１あるいはＷＲＲ０〜ＷＲＲ１
に割り当てられた欠陥ワード線の不良アドレスを保持し
て、対応する冗長アドレス比較回路ＸＣＬ０〜ＸＣＬ１
あるいはＸＣＲ０〜ＸＣＲ１の一方の入力端子に供給す
る。同様に、冗長アドレスメモリＹＭ０〜ＹＭ１は、所
定個のヒューズ手段を含み、メモリアレイＭＡＲＹＬ及
びＭＡＲＹＲの対応する相補冗長ビット線ＢＲＬ０＊〜
ＢＲＬ１＊ならびにＢＲＲ０＊〜ＢＲＲ１＊に割り当て
られた欠陥ビット線の不良アドレスを保持して、対応す
る冗長アドレス比較回路ＹＲ０〜ＹＣ１の一方の入力端
子に供給する。

【００３２】一方、冗長アドレス比較回路ＸＣＬ０〜Ｘ
ＣＬ１ならびにＸＣＲ０〜ＸＣＲ１は、ダイナミック型
ＲＡＭが選択状態とされ内部制御信号ＣＳがハイレベル
とされることで、選択的に動作状態とされる。この動作
状態において、冗長アドレス比較回路ＸＣＬ０〜ＸＣＬ
１ならびにＸＣＲ０〜ＸＣＲ１は、内部アドレス信号Ｘ
０〜Ｘｉと対応する冗長アドレスメモリＸＭＬ０〜ＸＭ
Ｌ１あるいはＸＭＲ０〜ＸＭＲ１から出力される不良ア
ドレスとをビットごとに比較照合し、両アドレスが全ビ
ット一致したことを条件にその出力信号つまり冗長ワー
ド線駆動信号ＸＲＬ０〜ＸＲＬ１あるいはＸＲＲ０〜Ｘ
ＲＲ１を選択的にハイレベルとする。同様に、冗長アド
レス比較回路ＹＣ０〜ＹＣ１は、内部制御信号ＣＳがハ
イレベルとされることで、選択的に動作状態とされる。
この動作状態において、冗長アドレス比較回路ＹＣ０〜
ＹＣ１は、内部アドレス信号Ｙ０〜Ｙｉと対応する冗長
アドレスメモリＹＭ０〜ＹＭ１から出力される不良アド
レスとをビットごとに比較照合し、両アドレスが全ビッ
ト一致したことを条件にその出力信号つまり冗長ビット
線駆動信号ＹＲ０〜ＹＲ１を選択的にハイレベルとす
る。

【００３３】冗長アドレス比較回路ＸＣＬ０〜ＸＣＬ１
の出力信号つまり冗長ワード線駆動信号ＸＲＬ０〜ＸＲ
Ｌ１は、前述のように、ＸアドレスデコーダＸＤＬに供
給されるとともに、オア（ＯＲ）ゲートＯＧ２の第１及
び第２の入力端子に供給される。また、冗長アドレス比
較回路ＸＣＲ０〜ＸＣＲ１の出力信号つまり冗長ワード
線駆動信号ＸＲＲ０〜ＸＲＲ１は、Ｘアドレスデコーダ
ＸＤＲに供給されるとともに、オアゲートＯＧ３の二つ
の入力端子に供給される。さらに、冗長アドレス比較回
路ＹＣ０〜ＹＣ１の出力信号つまり冗長ワード線駆動信
号ＹＲ０〜ＹＲ１は、ＹアドレスデコーダＹＤに供給さ
れるとともに、オアゲートＯＧ１の二つの入力端子に供
給される。オアゲートＯＧ２及びＯＧ３の出力信号は、
それぞれ冗長切り換え信号ＸＲＬ及びＸＲＲとされ、オ
アゲートＯＧ１の出力信号は、冗長切り換え信号ＹＲと
される。これにより、冗長切り換え信号ＸＲＬ及びＸＲ
Ｒは、対応する冗長ワード線駆動信号ＸＲＬ０〜ＸＲＬ
１あるいはＸＲＲ０〜ＸＲＲ１の少なくとも一方がハイ
レベルとされるとき選択的にハイレベルとされ、冗長切
り換え信号ＹＲは、冗長ビット線駆動信号ＹＲ０〜ＹＲ
１の少なくとも一方がハイレベルとされるとき選択的に
ハイレベルとされる。

【００３４】以上のことから、内部アドレス信号Ｘ０〜
Ｘｉにより欠陥ワード線のいずれかが指定されるとき、
冗長アドレスデコーダＲＤでは、対応する冗長ワード線
駆動信号ＸＲＬ０〜ＸＲＬ１あるいはＸＲＲ０〜ＸＲＲ
１が択一的にハイレベルとされ、同時に冗長切り換え信
号ＸＲＬ又はＸＲＲがハイレベルとされる。これによ
り、ＸアドレスデコーダＸＤＬ又はＸＤＲによる内部ア
ドレス信号Ｘ０〜Ｘｉ−１のデコード動作が禁止され、
代わって冗長ワード線駆動信号ＸＲＬ０〜ＸＲＬ１ある
いはＸＲＲ０〜ＸＲＲ１によって指定されるメモリアレ
イＭＡＲＹＬの冗長ワード線ＷＲＬ０〜ＷＲＬ１あるい
はメモリアレイＭＡＲＹＲの冗長ワード線ＷＲＲ０〜Ｗ
ＲＲ１が選択状態とされる。同様に、内部アドレス信号
Ｙ０〜Ｙｉによって欠陥ビット線のいずれかが指定され
るとき、冗長アドレスデコーダＲＤでは、対応する冗長
ビット線駆動信号ＹＲ０〜ＹＲ１が択一的にハイレベル
とされ、同時に冗長切り換え信号ＹＲがハイレベルとさ
れる。これにより、ＹアドレスデコーダＹＤによる内部
アドレス信号Ｙ０〜Ｙｉのデコード動作が禁止され、代
わって冗長ビット線駆動信号ＹＲ０〜ＹＲ１によって指
定されるメモリアレイＭＡＲＹＬ又はＭＡＲＹＲの相補
冗長ビット線ＢＲＬ０＊〜ＢＲＬ１＊あるいはＢＲＲ０
＊〜ＢＲＲ１＊が択一的に選択状態とされる。

【００３５】メモリアレイＭＡＲＹの指定された相補ビ
ット線又は相補冗長ビット線が択一的に接続状態とされ
る相補共通データ線ＣＤ＊は、データ入出力回路ＩＯに
結合される。データ入出力回路ＩＯは、図示されないラ
イトアンプ及びメインアンプとデータ入力バッファ及び
データ出力バッファを含む。このうち、ライトアンプの
出力端子及びメインアンプの入力端子は、相補共通デー
タ線ＣＤ＊に共通結合される。ライトアンプの入力端子
はデータ入力バッファの出力端子に結合され、データ入
力バッファの入力端子はデータ入力端子Ｄｉｎに結合さ
れる。また、メインアンプの出力端子はデータ出力バッ
ファの入力端子に結合され、データ出力バッファの出力
端子はデータ出力端子Ｄｏｕｔに結合される。

【００３６】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭが書き込みモードで選択状
態とされるとき、データ入力端子Ｄｉｎを介して供給さ
れる書き込みデータを取り込み、ライトアンプに伝達す
る。この書き込みデータは、ライトアンプによって所定
の相補書き込み信号とされた後、相補共通データ線ＣＤ
＊を介してメモリアレイＭＡＲＹの選択された１個のメ
モリセルに書き込まれる。一方、データ入出力回路ＩＯ
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択されたメモリセルから相補共通データ線ＣＤ＊を介
して出力される２値読み出し信号をさらに増幅して、デ
ータ出力バッファに伝達する。この読み出しデータは、
データ出力バッファからデータ出力端子Ｄｏｕｔを介し
て外部送出される。

【００３７】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ及び
ライトイネーブル信号ＷＥＢと内部アドレス信号Ｘｉ等
とをもとに上記各種の内部制御信号を選択的に形成し、
ダイナミック型ＲＡＭの各部に供給する。

【００３８】ところで、この実施例のダイナミック型Ｒ
ＡＭでは、図４に示されるように、実際にはセンスアン
プＳＡが８個のセンスアンプＳＡ０〜ＳＡ７に分割して
配置され、メモリアレイＭＡＲＹＬ及びＭＡＲＹＲも、
これらのセンスアンプをはさむべく８対のメモリアレイ
ＭＡＲＹＬ０及びＭＡＲＹＲ０ないしＭＡＲＹＬ７及び
ＭＡＲＹＲ７に分割配置される。そして、Ｘアドレスデ
コーダＸＤが、各メモリアレイに対応して８対のＸアド
レスデコーダＸＤＬ０及びＸＤＲ０ないしＸＤＬ７及び
ＸＤＲ７に分割配置され、ＹアドレスデコーダＹＤは、
２個のセンスアンプつまりは４個のメモリアレイに対応
すべく４個のＹアドレスデコーダＹＤ０〜ＹＤ３に分割
配置される。Ｐ型半導体基板ＰＳＵＢの縦及び横の中心
線に近接する部分には、ＸアドレスバッファＸＢ，Ｙア
ドレスバッファＹＢ，データ入出力回路ＩＯ，タイミン
グ発生回路ＴＧならびに冗長アドレスデコーダＲＤを含
む間接周辺回路ＰＣが配置される。なお、この実施例の
ダイナミック型ＲＡＭは、いわゆるＬＯＣ（Ｌｅａｄ
Ｏｎ Ｃｈｉｐ：リードオンチップ）パッケージ形態を
採り、上記間接周辺回路ＰＣには、半導体基板ＰＳＵＢ
の縦の中心線に沿って直線状に配置された多数のボンデ
ィングパッドが含まれる。

【００３９】この実施例において、メモリアレイＭＡＲ
ＹＬ及びＭＡＲＹＲすなわちメモリアレイＭＡＲＹＬ０
及びＭＡＲＹＲ０ないしＭＡＲＹＬ７及びＭＡＲＹＲ７
は、前述のように、２本の冗長ワード線ＷＲＬ０〜ＷＲ
Ｌ１あるいはＷＲＲ０〜ＷＲＲ１と、２組の相補冗長ビ
ット線ＢＲＬ０＊〜ＢＲＬ１＊あるいはＢＲＲ０＊〜Ｂ
ＲＲ１＊とをそれぞれ備える。このうち、冗長ワード線
ＷＲＬ０〜ＷＲＬ１ならびにＷＲＲ０〜ＷＲＲ１は、図
１及び図４に点線で示されるように、各メモリアレイの
対応するＹ系周辺回路つまりセンスアンプＳＡ０〜ＳＡ
７に最も近接する位置に配置され、相補冗長ビット線Ｂ
ＲＬ０＊〜ＢＲＬ１＊ならびにＢＲＲ０＊〜ＢＲＲ１＊
は、各メモリアレイの対応するＸ系周辺回路つまりＸア
ドレスデコーダＸＤＬ０及びＸＤＲ０ないしＸＤＬ７及
びＸＤＲ７に最も近接する位置に配置される。また、こ
れらの冗長ワード線及び相補冗長ビット線は、その使用
順序が予め規定され、番号順言い換えるならば対応する
メモリアレイの内側に配置されたものから順につまりは
対応するＹ系周辺回路又はＸ系周辺回路に離れた位置に
配置されたものから順に欠陥救済に供される。

【００４０】前述のように、特にＳＴＣ構造のメモリセ
ルを採用したこのダイナミック型ＲＡＭでは、メモリア
レイ部とＸアドレスデコーダ等のＸ系周辺回路部あるい
はセンスアンプ等のＹ系周辺回路部との間に比較的大き
な層間膜差が生じ、この層間膜差が生じる部分に近接し
て配置される冗長ワード線及び相補冗長ビット線は、内
側に配置される通常のワード線及び相補ビット線に比較
してその異常発生率が高くなる。したがって、上記のよ
うに冗長ワード線及び相補冗長ビット線を層間膜差が生
じる部分つまりは対応するＹ系周辺回路又はＸ系周辺回
路に最も近接する位置に配置することで、通常のワード
線及び相補ビット線の異常発生率を低くすることができ
るとともに、これらの冗長ワード線及び相補冗長ビット
線を対応するＹ系周辺回路又はＸ系周辺回路に離れた位
置に配置されるものから順に使用することで、欠陥救済
に供給される冗長ワード線及び相補冗長ビット線自体の
異常発生率を低くすることができる。この結果、ダイナ
ミック型ＲＡＭの製品歩留まりを高め、その低コスト化
を推進することができるものとなる。

【００４１】一方、この実施例のダイナミック型ＲＡＭ
は、図３に示されるように、対応するＸ系周辺回路つま
りＸアドレスデコーダＸＤＬ又はＸＤＲに最も近接配置
された反転冗長ビット線ＢＲＬ１Ｂ及びＢＲＲ１Ｂに結
合される２個のテストパッドＴＰ１及びＴＰ２（第１の
テストパッド）と、Ｐ半導体基板ＰＳＵＢに結合される
もう１個のテストパッドＴＰ３（第２のテストパッド）
とを含む。これらのテストパッドは、ダイナミック型Ｒ
ＡＭのウエハ試験等において使用され、例えば図５の反
転冗長ビット線ＢＲＲ１Ｂ等に対するコンタクトＣＯＮ
５等が正常に形成されたかどうかを確認するためのコン
タクト形状試験に供される。

【００４２】すなわち、各メモリアレイの反転冗長ビッ
ト線ＢＲＲ１Ｂ等が形成される位置は、図６に示される
ように、Ｘアドレスデコーダ等のＹ系周辺回路部に対し
て比較的大きな層間膜差を生じる位置であり、これらの
冗長ビット線の上層に形成される絶縁膜の厚みは、Ｙ系
周辺回路に近づくほど薄くなる。このため、層間膜差が
異常に大きくなりあるいはコンタクト形成のためのドラ
イエッチング処理が異常に長い期間にわたって行われた
場合等には、その上層の絶縁膜が最も薄い反転冗長ビッ
ト線ＢＲＲ１Ｂ等の外側が不本意にエッチングされ、Ｐ
型半導体基板ＰＳＵＢにまで達する。そして、エッチン
グ処理後に形成されるアルミニウム配線層を介して、こ
のアルミニウム配線層つまりは反転冗長ビット線ＢＲＲ
１Ｂ等とＰ型半導体基板ＰＳＵＢとの間が導通状態とな
り、ダイナミック型ＲＡＭの正常性が損なわれる。これ
らのことから、この実施例のダイナミック型ＲＡＭで
は、ウエハ試験時等においてテストパッドＴＰ１又はＴ
Ｐ２とテストパッドＴＰ３との間の絶縁抵抗を測定する
ことにより、反転冗長ビット線ＢＲＲ１Ｂ等とＰ型半導
体基板ＰＳＵＢとの間が導通状態にないか、言い換える
ならばコンタクト形成のためのエッチング処理が正常に
行われたかどうかを効率的にかつ的確に確認することが
できる。この結果、その試験工数を増大させることな
く、ダイナミック型ＲＡＭの信頼性を高めることができ
るものである。

【００４３】以上の本実施例に示されるように、この発
明を複数の冗長ワード線及び冗長ビット線を備え特にＳ
ＴＣ構造のメモリセルを採用するダイナミック型ＲＡＭ
等の半導体記憶装置に適用することで、次のような作用
効果が得られる。すなわち、 （１）複数の冗長ワード線及び冗長ビット線を備え特に
ＳＴＣ構造のメモリセルを採用するダイナミック型ＲＡ
Ｍ等において、複数の冗長ワード線をセンスアンプ等の
Ｙ系周辺回路に最も近接する位置に配置し、複数の冗長
ビット線をＸアドレスデコーダ等のＸ系周辺回路に最も
近接する位置に配置することで、通常のワード線及びビ
ット線をメモリアレイの異常発生率の低い位置に配置し
て、その異常発生率を低くすることができるという効果
が得られる。 （２）上記（１）項において、複数の冗長ワード線及び
冗長ビット線を、Ｙ系周辺回路又はＸ系周辺回路に離れ
た位置つまりメモリアレイの内側に配置されたものから
順に使用することで、冗長ワード線及び冗長ビット線を
異常発生率の低い位置に配置されたものから順に使用
し、欠陥救済に供される冗長ワード線及び冗長ビット線
の異常発生率を低くすることができるという効果が得ら
れる。 （３）上記（１）項〜（２）項により、複数の冗長ワー
ド線及び冗長ビット線を備え特にＳＴＣ構造のメモリセ
ルを採用するダイナミック型ＲＡＭ等の製品歩留まりを
高め、その低コスト化を推進できるという効果が得られ
る。

【００４４】（４）上記（１）項〜（３）項において、
ダイナミック型ＲＡＭ等に、Ｘ系周辺回路又はＹ系周辺
回路に最も近接配置された冗長ワード線又は冗長ビット
線に結合される第１のテストパッドと、半導体基板に結
合される第２のテストパッドとを設けることで、これら
の冗長ワード線又は冗長ビット線を利用したコンタクト
形状試験を行うことができるという効果が得られる。 （５）上記（４）項により、冗長ワード線又は冗長ビッ
ト線に対するコンタクト形成のためのエッチング処理が
正常に行われたかどうかを効率的にかつ的確に確認する
ことができるという効果が得られる。 （６）上記（５）項により、その試験工数を増大させる
ことなく、ダイナミック型ＲＡＭ等の信頼性を高めるこ
とができるという効果が得られる。

【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、複数ビッ
トの記憶データを同時に入力又は出力するいわゆる多ビ
ット構成を採ることができる。この場合、冗長ビット線
は、ダイナミック型ＲＡＭのビット構成に応じた所定数
組を単位として選択的に欠陥救済に供すればよい。ダイ
ナミック型ＲＡＭは、シェアドセンス方式及びアドレス
マルチプレックス方式を採ることを必須条件としない
し、そのブロック構成や起動制御信号及びアドレス信号
の組み合わせ等は種々の実施形態を採りうる。

【００４６】図２において、冗長アドレスデコーダＲＤ
の冗長アドレス比較回路及び冗長アドレスメモリ等は、
すべてのメモリアレイの冗長ワード線又は冗長ビット線
に共通に設けてもよいし、分割配置されたメモリアレイ
の冗長ワード線又は冗長ビット線ごとに個別に設けても
よい。冗長アドレスデコーダＲＤのブロック構成は、こ
の実施例による制約を受けないし、冗長ワード線駆動信
号及び冗長ビット線駆動信号ならびに冗長切り換え信号
の論理レベルも同様である。

【００４７】図３において、メモリアレイＭＡＲＹＬ及
びＭＡＲＹＲに設けられる冗長ワード線及び冗長ビット
線の数は、任意に設定することができる。また、テスト
パッドＴＰ１及びＴＰ２ならびにＴＰ３は、コンタクト
形状試験が行われるとき選択的に対応する反転冗長ビッ
ト線又はＰ型半導体基板ＰＳＵＢに結合されるものとし
てもよい。センスアンプＳＡの各単位回路が、対応する
相補ビット線を所定のハーフプリチャージレベルとする
ためのプリチャージ回路を含むものであることは言うま
でもない。さらに、メモリアレイＭＡＲＹＬ及びＭＡＲ
ＹＲならびにセンスアンプＳＡの具体的な回路構成や電
源電圧の極性及び絶対値ならびにＭＯＳＦＥＴの導電型
等は、種々の実施形態を採りうる。

【００４８】図４において、冗長アドレスデコーダＲＤ
は、間接周辺回路ＰＣ内の任意の位置に配置することが
できる。また、ダイナミック型ＲＡＭは、ワード線を図
の縦方向に配置するいわゆる縦積みレイアウトを採るこ
とができるし、ＬＯＣバックゲート形態を採ることを必
須条件ともしない。メモリアレイ及び周辺回路は、任意
の数に分割配置できるし、ダイナミック型ＲＡＭの基板
配置ならびにＰ型半導体基板ＰＳＵＢの形状等は、この
実施例による制約を受けない。

【００４９】図５及び図６において、ダイナミック型Ｒ
ＡＭは、３層以上の金属配線層を備えることができる
し、その材料もアルミニウムに限定されない。また、ダ
イナミック型ＲＡＭは、必ずしもＳＴＣ構造のメモリセ
ルを採用するものである必要はないし、その具体的なデ
バイス構造は種々の実施形態を採りうる。

【００５０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様な複数の
冗長ワード線及び冗長ビット線を備えるスタティック型
ＲＡＭ等の各種メモリ集積回路装置やこのようなメモリ
集積回路装置を内蔵する論理集積回路装置等にも適用で
きる。この発明は、少なくとも冗長ワード線及び冗長ビ
ット線を備える半導体記憶装置ならびにこのような半導
体記憶装置を内蔵する半導体装置に広く適用できる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数の冗長ワード線及び冗
長ビット線を備え特にＳＴＣ構造のメモリセルを採用す
るダイナミック型ＲＡＭ等において、複数の冗長ワード
線をセンスアンプ等のＹ系周辺回路側に配置し、複数の
冗長ビット線をＸアドレスデコーダ等のＸ系周辺回路側
に配置するとともに、これらの冗長ワード線及び冗長ビ
ット線を、Ｙ系周辺回路又はＸ系周辺回路に離れた位置
つまりメモリアレイの内側に配置されたものから順に欠
陥救済に使用することで、通常のワード線及びビット線
をメモリアレイの異常発生率の低い位置に配置して、そ
の異常発生率を低くすることができるとともに、冗長ワ
ード線及び冗長ビット線を異常発生率の低い位置に配置
されたものから順に使用し、欠陥救済に供される冗長ワ
ード線及び冗長ビット線の異常発生率を低くすることが
できる。この結果、複数の冗長ワード線及び冗長ビット
線を備え特にＳＴＣ構造のメモリセルを採用するダイナ
ミック型ＲＡＭ等の製品歩留まりを高め、その低コスト
化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれる冗長ア
ドレスデコーダの一実施例を示すブロック図である。

【図３】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す回路図であ
る。

【図４】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図５】図１のダイナミック型ＲＡＭの一実施例を示す
部分的な断面構造図である。

【図６】図１のダイナミック型ＲＡＭの冗長ビット線に
よるコンタクト形状試験の一実施例を示す概念図であ
る。

【符号の説明】

ＭＡＲＹＬ，ＭＡＲＹＲ，ＭＡＲＹＬ０〜ＭＡＲＹＬ
７，ＭＡＲＹＲ０〜ＭＡＲＹＲ７・・・メモリアレイ、
ＸＤＬ，ＸＤＲ，ＸＤＬ０〜ＸＤＬ７，ＸＤＲ０〜ＸＤ
Ｒ７・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘアドレス
バッファ、ＳＡ，ＳＡ０〜ＳＡ７・・・センスアンプ、
ＹＤ，ＹＤ０〜ＹＤ３・・・Ｙアドレスデコーダ、ＹＢ
・・・Ｙアドレスバッファ、ＲＤ・・・冗長アドレスデ
コーダ、ＩＯ・・・データ入出力回路、ＴＧ・・・タイ
ミング発生回路。 ＸＭＬ０〜ＸＭＬ１，ＸＭＲ０〜ＸＭＲ１，ＹＭ０〜Ｙ
Ｍ１・・・冗長アドレスメモリ、ＸＣＬ０〜ＸＣＬ１，
ＸＣＲ０〜ＸＣＲ１，ＹＣ０〜ＹＣ１・・・冗長アドレ
ス比較回路、ＯＧ１〜ＯＧ３・・・オア（ＯＲ）ゲー
ト。 Ｃｓ・・・情報蓄積キャパシタ、Ｑａ・・・アドレス選
択ＭＯＳＦＥＴ、Ｐ１〜Ｐ２・・・ＰチャンネルＭＯＳ
ＦＥＴ、Ｎ１〜Ｎ８・・・ＮチャンネルＭＯＳＦＥＴ、
ＴＰ１〜ＴＰ３・・・テストパッド。 ＰＳＵＢ・・・Ｐ型半導体基板、ＰＣ・・・間接周辺回
路、ＮＤ１〜ＮＤ４・・・Ｎ型拡散層、ＦＧ１〜ＦＧ４
・・・ゲート層、ＬＯＣＯＳ・・・ロコス、ＣＯＮ１〜
ＣＯＮ５・・・コンタクト、ＡＬ１１〜ＡＬ１２・・・
第１層アルミニウム配線層、ＡＬ２１〜ＡＬ２２・・・
第２層アルミニウム配線層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｚ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ワード線及び冗長ワード線ならびにこれ
   らのワード線及び冗長ワード線に直交して配置されるビ
   ット線及び冗長ビット線を含むメモリアレイと、上記ワ
   ード線及び冗長ワード線に結合されるＸ系周辺回路と、
   上記ビット線及び冗長ビット線に結合されるＹ系周辺回
   路とを具備し、かつ上記冗長ワード線が上記メモリアレ
   イの上記Ｙ系周辺回路に最も近接する位置に配置され、
   上記冗長ビット線が上記メモリアレイの上記Ｘ系選択回
   路に最も近接する位置に配置されることを特徴とする半
   導体記憶装置。
2. 【請求項２】 上記冗長ワード線及び冗長ビット線は、
   複数設けられ、かつ上記Ｙ系選択回路又はＸ系選択回路
   に離れた位置に配置されたものから順に使用されるもの
   であることを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記冗長ワード線又は冗長ビット線は、
   コンタクト形状試験に供されるものであって、上記半導
   体記憶装置は、実質的に上記冗長ワード線又は冗長ビッ
   ト線に結合される第１のテストパッドと、実質的にその
   半導体基板に結合される第２のテストパッドとを具備す
   るものであることを特徴とする請求項１又は請求項２の
   半導体記憶装置。
4. 【請求項４】 上記半導体記憶装置は、ダイナミック型
   ＲＡＭであり、上記ワード線及び冗長ワード線とビット
   線及び冗長ビット線の交点には、ＳＴＣ構造のメモリセ
   ルが格子状に配置されるものであって、上記Ｘ系周辺回
   路は、Ｘアドレスデコーダであり、上記Ｙ系周辺回路
   は、センスアンプであることを特徴とする請求項１，請
   求項２又は請求項３の半導体記憶装置。