KR100346452B1 - 리던던트 워드라인 디스터번스 테스트 장치 및 그 방법 - Google Patents

리던던트 워드라인 디스터번스 테스트 장치 및 그 방법 Download PDF

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Abstract

본 발명의 리던던트 워드라인 디스터번스 테스트 장치는 짝수/홀수 리던던트 워드라인 디스터번스(disturbance) 모드에 의해 짝수 또는 홀수 리던던트 워드라인을 인에이블시켜 워드라인 사이의 커플링 캐패시턴스에 의한 리던던트 셀 데이터의 누설 전류로 인해 리프레시 시간을 유지하지 못하는 셀을 체크하여 정상 워드라인을 리페어할 때 디스터번스 결함이 발생한 워드라인을 배제하고 리페어함으로써 리페어 효율을 높일 수 있다.

Description

리던던트 워드라인 디스터번스 테스트 장치 및 그 방법{Redundant word line disturbance test device and method thereof}
본 발명은 반도체 메모리 장치의 리던던트 워드라인 디스터번스 테스트 장치에 관한 것으로, 보다 상세하게는 짝수/홀수 리던던트 워드라인 디스터번스(disturbance) 모드에 의해 짝수 또는 홀수 리던던트 워드라인을 인에이블시켜 워드라인 사이의 커플링 캐패시턴스에 의한 리던던트 셀 데이터의 누설 전류로 인해 리프레시 시간을 유지하지 못하는 셀을 체크하여 정상 워드라인을 리페어할 때 디스터번스 결함이 발생한 워드라인을 배제하고 리페어함으로써 리페어 효율을 높일 수 있는 리던던트 워드라인 디스터번스 테스트 장치에 관한 것이다.
일반적으로 리던던시 회로는 수많은 셀 중 한 개라도 결함이 있으면 DRAM으로써 불량품으로 처리된다. 하지만 DRAM의 집적도가 증가함에 따라 불량품으로 처리되는 경우가 늘어나게 된다. 따라서, 미리 DRAM 내에 설치해둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 효율을 높이는 방식이 사용된다.
웨이퍼 공정이 완료되면 테스트를 통해 불량 메모리 셀에 해당하는 어드레스를 상기 예비 메모리 셀의 어드레스로 바꾸어 실제 DRAM을 사용할 때 불량 메모리 셀에 해당하는 어드레스가 입력되면 예비 메모리 셀을 선택하도록 프로그램한다.
이와 같이 예비 메모리 셀로 대체한 후에 스페셜 테스트를 통해 예비 메모리셀, 즉 리던던트 셀을 테스트하는 테스트 모드인 리던던트 셀 검증 테스트 모드를 실행하여 리던던트 셀을 검증(verify)하게 된다.
이와 같이, 종래 기술은 리던던트 셀에 대해서는 리던던트 셀 검증 테스트만 수행하여 리페어한 후, 디스터번스 테스트를 하면 리던던트 셀에 의해 디스터번스 결함이 나올 수 있기 때문에 리페어 효율이 감소되는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 로오 어드레스 셀 검증 검출 모드의 진입시 짝수/홀수 리던던트 워드라인 디스터번스(disturbance) 모드에 의해 짝수 또는 홀수 리던던트 워드라인을 인에이블시켜 디스터번스 테스트를 수행함으로써 리던던트 워드라인에 의해 리페어한 후 발생하는 디스터번스 결함을 방지할 수 있도록 하는데 있다.
도 1 은 본 발명의 실시예에 따른 리던던트 워드라인 디스터번스 테스트 방법을 보인 순서도.
도 2 는 본 발명의 실시예에 따른 리던던트 워드라인 디스터번스 테스트 장치를 보인 블록도.
도 3 은 도 2 의 블록도에서, 상기 로오 어드레스 셀 확증 검출부의 회로도.
도 4 는 도 2 의 블록도에서, 상기 메인 워드라인 프리차지부의 회로도.
도 5 는 도 2 의 블록도에서, 상기 리던던트 워드라인 인에이블부의 회로도.
도 6 은 도 2 의 블록도에서, 상기 리던던트 워드라인 드라이버의 회로도.
도 7 은 도 2 의 블록도에서, 상기 로오 어드레스 프리디코딩부의 회로도.
<도면의 주요부분에 대한 부호설명>
1 : 스페셜 테스트 모드 디코딩부
2 : 로오 어드레스 셀 검증 검출부
3 : 리던던트 워드라인 인에이블부
4 : 리던던트 워드라인 드라이버
5 : 로오 어드레스 프리디코딩부
6 : 퓨즈 디코딩부
7 : 메인 워드라인 프리차지부
8 : 메인 로오 디코더
ND1, ND2, ND11-ND13, ND21-ND23 : 낸드게이트
NOR1, NOR2, NOR11 : 노아게이트
INV1-INV6, INV11-INV13, INV21-INV30, INV31-INV36, INV41-INV43 : 인버터
PM1-PM3, PM11, PM12, PM21-PM24, PM31-PM35 : 피모스 트랜지스터
NM1-NM4, NM11-NM13, NM21-NM24, NM31-NM34 : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명의 리던던트 워드라인 디스터번스 테스트 장치는, 로오 어드레스 셀 검증 모드로 진입시 외부 제어신호 및 어드레스 신호의 입력에 따라 로오 어드레스 셀 검증 모드를 인에이블 시키기 위한 제 1제어신호를 출력한 후 일정시간 이후에 워드라인 디스터번스 모드를 인에이블 시키기 위한 제 2제어신호를 발생시키는 스페셜 테스트 모드 디코더와, 제 1제어신호 및 제 2제어신호에 의해 리던던트 워드라인을 인에이블 시키기 위한 복수개의 검출신호를 발생하는 로오 어드레스 셀 검증 검출부와, 제2 제어신호에 의해 리던던트 워드라인을 인에이블 시키기 위한 제어신호를 출력하는 리던던트 워드라인 인에이블부와, 제2 제어신호에 의해 짝수 또는 홀수 리던던트 워드라인을 순차적으로 선택하도록 하는 제어신호를 출력하는 로오 어드레스 프리 디코딩부와, 퓨즈 블록으로 구성되어 정상적인 리페어 동작시 리던던트 워드라인 드라이버를 구동시키는 디코딩 신호를 출력하는 퓨즈 디코딩부와, 제 1제어신호 및 블럭 정보 신호에 따라 메인 워드라인을 프리차지하기 위한 제어신호를 출력하는 메인 워드라인 프리차지부 및 메인 워드라인 프리차지부로부터 인가되는 제어신호에 따라 메인 워드라인을 구동하거나 프리차지하는 메인 로오 디코더를 포함하여 구성된 것을 특징으로 한다.또한, 상기 목적을 달성하기 위한 본 발명의 리던던트 워드라인 디스터번스 테스트 방법은, 로오 어드레스 셀 검증 검출 모드로 진입하는 제1 단계와, 로오 어드레스 셀 검증 모드로 진입한 후 모든 짝수 리던던트 워드라인에 대해 백그라운드 라이트를 수행하는 제2 단계와, 리던던트 워드라인 디스터번스 테스트 모드로 진입하는 제3 단계와, 리던던트 워드라인 디스터번스 테스트 모드에서 리던던트 워드라인을 디스에이블 시킬 때 모든 뱅크를 프리차지한 상태로 하여 로오 어드레스 셀 검증 검출 모드를 종료하는 제4 단계와, 로오 어드레스 셀 검증 검출 모드로 다시 진입하는 제5 단계와, 짝수 리던던트 워드라인에 대해서 리드하는 제6 단계와, 홀수 리던던트 워드라인에 대해 제1 단계 내지 제6 단계의 테스트를 수행하는 제7 단계와, 모든 뱅크를 프리차지하는 상태를 만들어 로오 어드레스 셀 검증 검출 모드를 종료하는 제8 단계를 포함하여 이루어진 것을 특징으로 한다.상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.도 1 은 본 발명에 따른 리던던트 워드라인 디스터번스 테스트 방법을 보인 순서도로써, 이에 도시된 바와 같이, 로오 어드레스 셀 검증(XRCV) 모드로 진입하면(S1), 리던던트 워드라인에 대해 셀 테스트가 가능하다.
상기 로오 어드레스 셀 검증(XRCV) 모드로 진입한 후 모든 짝수 리던던트 워드라인에 대해 백그라운드 라이트(background write)를 수행한다(S2).
이어서, 본 발명의 테스트 모드인 리던던트 워드라인 디스터번스 테스트 모드로 진입한다(S3).
상기 리던던트 워드라인 디스터번스 테스트 모드로 진입하면서 로오 어드레스 중에서 제1, 제2 로오 어드레스(AX0, AX1)에 대해 제어해 주면 짝수/홀수 워드라인을 구분해서 디스터번스 테스트가 가능한데, 상기 백그라운드 라이트를 짝수 워드라인에 하였으면, 디스터번스 모드 진입시 상기 제1, 제2 로오 어드레스(AX0, AX1)로 홀수 워드라인을 선택해서 인에이블 및 디스에이블시키면서 디스터번스 테스트를 수행한다. 워드라인 디스터번스에서 워드라인을 디스에이블 시킬 때 모든 뱅크를 프리차지한 상태로 하는데(S4) 이렇게 하면 로오 어드레스 셀 검증(XRCV) 모드 에서 빠져나오게 된다. 그러므로 디스터번스 테스트한 워드라인을 다시 테스트 하려면 로오 어드레스 셀 검증(XRCV) 모드로 다시 진입해서(S5) 짝수 워드라인에 대해서 리드를 해본다(S6). 이러한 일련의 과정, 즉, 짝수 워드라인에 백그라운드 라이트(S2)를 하고 디스터번스 테스트를 수행한 후(S3, S4) 짝수 워드라인에 대해 리드하는(S5, S6) 시간은 리프레시 시간(tREF)보다 작아야 한다.
이어서, 다시 홀수 리던던트 워드라인에 대해 상기에서 설명한 과정(S2-S6)과 같이 테스트를 수행한다(S7-S11).
상기와 같은 일련의 과정을 마치면 최종적으로 로오 어드레스 셀 검증(XRCV) 모드를 중단하고(S12), 모든 뱅크를 프리차지하는 상태를 만든다.
도 2 는 짝수/홀수 리던던트 워드라인 디스터번스 테스트를 수행하기 위한 장치의 블록도로써, 이에 도시된 바와 같이, 스페셜 테스트 모드 디코더(1)는 스페셜 모드 레지스터 세트 모드로 진입하면서, 외부 제어신호/어드레스신호 입력으로 로오 어드레스 셀 검증(XRCV) 모드와 워드라인 디스터번스 모드를 인에이블시키기 위한 제1, 제2 제어신호(CON1, CON2)를 발생시킨다.
로오 어드레스 셀 검증(XRCV) 검출부(2)는 상기 제1 제어신호에 의해 리던던트 워드라인을 인에이블 시키는 복수개의 검출신호(DETi)를 발생시킨다.
리던던트 워드라인 인에이블부(3)는 상기 제2 제어신호(CON2)에 의해 리던던트 워드라인 드라이버(4)를 인에이블시킨다.
로오 어드레스 프리 디코딩부(5)는 상기 제2 제어신호(CON2)에 의해 짝수 또는 홀수 워드라인을 선택할 수 있도록 제어한다.
퓨즈 디코딩부(6)는 레이저 리페어하는 퓨즈 블록이며, 정상적으로 리페어를 하면 디코딩된 출력으로 리던던트 워드라인 드라이버(4)를 구동시킨다.
메인 워드라인 프리차지부(7)는 상기 제2 제어신호(CON2) 및 블록 정보 신호(BSB)를 입력받아 로오 레벨일 때 워드라인을 프리차지하는 워드라인 프리차지 신호(WLC-XDEC)를 출력한다.
메인 로오 디코더(8)는 상기 워드라인 프리차지 신호(WLC-XDEC)에 의해 메인 워드라인(MWL)을 구동하거나 프리차지 한다.
도 3 은 도 2 에 도시된 로오 어드레스 셀 검증(XRCV) 검출부(2)의 상세 회로도로써, 이에 도시된 바와 같이, 일반적으로 사용하는 검출 회로에 상기 제2 제어신호를 추가로 입력받아 로오 어드레스 셀 검증(XRCV) 뿐만아니라 워드라인 디스터번스 테스트도 가능하도록, 소오스가 공통 접속되어 전원전압(VDD)이 인가되고, 게이트에 각각 스페셜 테스트 프리차지 신호(STPCG) 및 라스 프리차지 신호(RASPCG)가 인가되어 제어되고, 벌크에 전원전압(VDD)이 인가되는 제1, 제2 피모스 트랜지스터(PM1, PM2)와, 상기 제1 제어신호(CON1)를 순차 반전시키는 제1, 제2 인버터(INV1, INV2)와, 상기 제1, 제2 피모스 트랜지스터(PM1, PM2)의 공통 연결된 드레인과 접지전압(VSS) 사이에 직렬 접속되고, 게이트가 공통 연결되어 상기 제1 인버터(INV1)에 의해 반전된 상기 제1 제어신호(/CON1)가 인가되고, 벌크에 전원전압(VDD)이 인가되는 제3 피모스 트랜지스터(PM3) 및 제1 엔모스 트랜지스터(NM1)와, 제1 노드(N1)와 접지전압(VSS) 사이에 직렬 접속되고, 게이트에 각각 제3 외부 어드레스(ADD2), 제4 외부 어드레스(ADD3) 및 라스 액티브 신호(RASATV)가 인가되는 제2-제4 엔모스 트랜지스터(NM2-NM4)와, 상기 제1 노드(N1)의 전압 및 상기 제2 인버터(INV2)의 출력신호를 부정 논리곱하는 제1 낸드게이트(NM1)와, 상기 제1 낸드게이트(ND1)의 출력신호를 반전시켜 상기 제1 노드(N1)로 궤환시키는 제3 인버터(INV3)와, 제2 제어신호(CON2)를 반전시키는 제4 인버터(INV4)와, 상기 제1 낸드게이트(ND1)의 출력신호 및 상기 제4 인버터(INV4)에 의해 반전된 제2 제어신호(/CON2)를 부정 논리곱하는 제2 낸드게이트(ND2)와, 상기 제2 낸드게이트(ND2)의 출력신호를 순차 반전시켜 복수개의 검출신호(DETi)를 출력하는 제5, 제6 인버터(INV5, INV6)를 포함하여 구성되어, 제2 제어신호(CON2)가 인에이블되면 제1 제어신호(CON1)에 상관없이 검출신호(DETi)가 하이 레벨이 되어 리던던트 메인 워드라인을 인에이블 시킬 수 있다.
도 4 는 메인 워드라인 프리차지부(7)의 상세 회로도로써, 이에 도시된 바와 같이, 제2 제어신호(CON2)를 반전시키는 제1 인버터(INV11)와, 블록 어드레스 정보 신호(BSB)를 반전시키는 제2 인버터(INV12)와, 소오스가 공통 접속되어 구동전압(VPP)이 인가되고, 벌크에 구동전압(VPP)이 인가되고, 게이트가 서로의 드레인에 크로스 커플드 연결된 제1, 제2 피모스 트랜지스터(PM11, PM12)와, 드레인이 상기 제1 피모스 트랜지스터(PM11)의 드레인에 접속되고, 소오스가 상기 제2 인버터(INV12)의 출력에 접속되고, 게이트에 상기 제1 인버터(INV11)의 출력신호가 인가되는 제1 엔모스 트랜지스터(NM11)와, 드레인이 상기 제2 피모스 트랜지스터(PM12)의 드레인에 접속되고, 소오스가 접지전압(VSS)에 접속되고, 게이트에 상기 제2 인버터(INV12)의 출력신호가 인가되는 제2 엔모스 트랜지스터(NM12)와, 상기 제2 피모스 트랜지스터(PM12) 및 제2 엔모스 트랜지스터(NM12)의 공통 접속된 드레인의 전압을 구동전압(VPP)에 의해 구동되어 반전시켜 워드라인 프리차지 신호(WLCXDEC)를 출력하는 제3 인버터(INV13)와, 상기 제2 피모스 트랜지스터(PM12) 및 제2 엔모스 트랜지스터(NM12)의 공통 접속된 드레인의 전압을 상기 제2 제어신호(CON2)에 의해 제어되어 접지전압(VSS)으로 만들기 위한 제3 엔모스 트랜지스터(NM13)를 포함하여 구성된다.
도 5 는 리던던트 워드라인 인에이블부(3)의 상세 회로도로써, 이에 도시된 바와 같이, 반전된 제1 제어신호(/CON1) 및 블록 어드레스 정보 신호(BSB)를 부정 논리곱하는 제1 낸드게이트(ND11)와, 상기 제1 낸드게이트(ND11)의 출력신호를 반전시키는 제1 인버터(INV21)와, 상기 제1 인버터(INV21)의 출력신호 및 로오 액티브 지시 신호(BSENB)를 부정 논리합하는 제1 노아게이트(NOR11)와, 상기 제1 노아게이트(NOR11)의 출력신호를 순차반전시키는 제2, 제3 인버터(INV22, INV23)와, 반전된 제1 제어신호(CON1), 퓨즈 디코딩부(6)의 출력신호(NRDB<0:1>)를 부정논리곱하는 제2 낸드게이트(ND12)와, 상기 제2 낸드게이트(ND12)의 출력신호를 반전시키는 제4 인버터(INV24)와, 상기 제4 인버터(INV24)의 출력신호 및 상기 제3 인버터(INV23)의 출력신호를 부정 논리곱하는 제3 낸드게이트(ND13)와, 상기 제3 낸드게이트(ND13)의 출력신호를 반전시켜 디스에이블 신호(BS)를 출력하는 제5 인버터(INV25)와, 상기 제3 인버터(INV23)의 출력신호 및 상기 제2 제어신호(CON2)를 부정 논리합하는 제2 노아게이트(NOR12)와, 상기 제2 노아게이트(NOR12)의 출력신호를 반전시키는 제6 인버터(INV26)와, 상기 제6 인버터(INV26)의 출력신호를 선택적으로 전송하기 위한 제1 스위치(SW1)와, 상기 제6 인버터(INV26)의 출력신호를 순차 반전시키는 제7, 제8 인버터(INV27, INV28)와, 상기 제8 인버터(INV28)의 출력신호를 선택적으로 전송하기 위한 제2 스위치(SW2)와, 상기 제6 인버터(INV26)의 출력신호 또는 상기 제8 인버터(INV28)의 출력신호를 순차 반전시켜 리던던트 워드라인 드라이버 인에이블신호(RMWLEN)를 출력하는 제9, 제10 인버터(INV29, INV30)를 포함하여 구성된다.
여기서, 상기 반전된 제2 제어신호(/CON2)가 인에이블되면 상기 디스에이블 신호(BS)가 로오 레벨이 되어 노멀 메인 로오 디코더가 디스에이블된다. 따라서, 리던던트 워드라인에 대한 셀 검증을 하게 된다.
상기 퓨즈 디코딩부(6)의 출력신호(NRDB<0:1>)는 퓨즈 디코딩된 출력신호로써 퓨즈 디코딩되면 로오 레벨이 되어 메인 워드라인이 디스에이블된다.
상기 로오 액티브 지시신호(BSENB)는 로오 액티브되어 외부 로오 어드레스를 디코더에서 받아들이는 시점을 알려주는 신호로써 상기 로오 액티브 지시 신호(BSENB)가 로우 레벨이 되고, 상기 블록 어드레스 정보 신호(BSB)가 로우 레벨이 된다면, 디스에이블 신호(BS)가 하이 레벨이 되어 로오 디코더에 어드레스를 받아들인다.
상기 제2 제어신호(CON2)는 블록 정보와 상관없이 하이레벨이면 리던던트 메인 워드라인 드라이버 인에이블신호(RMWLEN)를 하이레벨로 만들어서 리던던트 워드라인 드라이버(4)를 인에이블시킨다.
도 6 은 상기 리던던트 워드라인 드라이버(4)의 상세 회로도로써, 이에 도시된 바와 같이, 소오스와 벌크에 구동전압(VPP)이 인가되고, 게이트에 메인 워드라인 프리차지부(7)의 출력신호(WLCXDEC)가 인가되는 제1 피모스 트랜지스터(PM21)와, 퓨즈 디코딩부(6)의 출력신호(NRDB<0:1>)를 각각 반전시키는 제1, 제2 인버터(INV31, INV32)와, 상기 제1 피모스 트랜지스터(PM21)의 드레인에 드레인이 공통 접속되고, 게이트에 각각 상기 제1 인버터(INV31)의 출력신호 및 상기 로오 어드레스 셀 검증(XRCV) 검출부(2)의 제1 출력신호(DETi)가 인가되는 제1, 제2 엔모스 트랜지스터(NM31, NM32)와, 제1 노드(N11)의 전압을 구동전압(VPP)에 의해 구동되어 반전시키는 제3 인버터(INV33)와, 소오스와 벌크에 구동전압(VPP)이 인가되고, 드레인이 상기 제1 노드(N11)에 접속되고, 게이트에 상기 제3 인버터(INV33)의 출력신호가 인가되어 래치 동작하는 제2 피모스 트랜지스터(PM32)와, 상기 제3 인버터(INV33)의 출력신호를 반전시켜 제1 리던던트 메인 워드라인 인에이블신호(RMWLB<0>)를 출력하는 제4 인버터(INV34)와, 소오스와 벌크에 구동전압(VPP)이 인가되고, 게이트에 상기 메인워드라인 프리차지부(7)의 출력신호(WLCXDEC)가 인가되는 제3 피모스 트랜지스터(PM23)와, 상기 제3 피모스 트랜지스터(PM23)의 드레인에 드레인이 공통 접속되고, 게이트에 각각 상기 제2 인버터(INV32)의 출력신호 및 상기 로오 어드레스 셀 검증(XRCV) 검출부(2)의 제2 출력신호(DETj)가 인가되는 제3, 제4 엔모스 트랜지스터(NM23, NM24)와, 제2 노드(N12)의 전압을 구동전압(VPP)에 의해 구동되어 반전시키는 제5 인버터(INV35)와, 소오스와 벌크에 구동전압(VPP)이 인가되고, 드레인이 상기 제2 노드(N12)에 접속되고, 게이트에 상기 제5 인버터(INV35)의 출력신호가 인가되어 래치 동작하는 제4 피모스 트랜지스터(PM24)와, 상기 제5 인버터(INV35)의 출력신호를 반전시켜 제2 리던던트 메인 워드라인 인에이블신호(RMWLB<1>)를 출력하는 제6 인버터(INV36)와, 소오스가 상기 제1, 제2 엔모스 트랜지스터(NM21, NM22)의 공통 접속된 소오스 및 제3, 제4 엔모스 트랜지스터(NM23, NM24)의 공통 접속된 소오스에 공통 접속되고, 드레인이 접지전압(VSS)에 인가되고, 게이트에 리던던트 메인 워드라인 인에이블신호(RMWLEN)가 인가되어 리던던트 워드라인 드라이버를 인에이블 시키는 제5 엔모스 트랜지스터(NM25)를 포함하여 구성된다.
상기 메인 워드라인 프리차지부(7)의 출력신호(WLCXDEC)는 디스터번스 테스트 모드일 때 하이레벨이 되어 프리 차지 피모스 트랜지스터인 제1, 제3 피모스 트랜지스터(PM21, PM23)를 턴오프시키며, 리던던트 메인 워드라인 인에이블신호(RMWLEN)는 하이레벨이 되고, 제1, 제2 검출신호(DETi, DETj)는 하이레벨이 되어 제 2리던던트 워드라인 구동신호(RMWLB<0:1>)가 로우 레벨이되므로 리던던트 워드라인을 인에이블시킨다.
상기 퓨즈 디코딩부(6)의 출력신호(NRDB<0:1>)는 퓨즈 디코딩 되었을 때 로우레벨이 되어 리던던트 워드라인 드라이버(4)를 동작시킨다.
도 7 은 로오 어드레스 프리 디코딩부(5)의 상세 회로도로써, 이에 도시된 바와 같이, 상기 퓨즈 디코딩부(6)의 제, 제2 출력신호(NRDB<0:1>)를 부정 논리곱하는 제1 낸드게이트(ND31)와, 상기 제1 낸드게이트(ND31)의 출력신호 및 로오 어드레스(XADD<0:1>)가 프리 디코딩된 신호(BAXi)를 부정 논리합하는 제1 노아게이트(NOR31)와, 상기 제1 노아게이트(NOR31)의 출력신호를 반전시키는 제1 인버터(INV41)와, 제2 제어신호(CON2) 및 상기 프리 디코딩신호(BAXi)를 부정논리곱하는 제2 낸드게이트(ND32)와, 제1 노드(N21)와 접지전압(VSS) 사이에 직렬 접속되고, 게이트에 각각 상기 제1 인버터(INV41)의 출력신호 및 프리디코딩 선택신호(PXSEL)가 인가되는 제1, 제2 엔모스 트랜지스터(NM31, NM32)와, 상기 제1 노드(N21)의 전위와 상기 제2 낸드게이트(ND32)의 출력신호를 부정 논리곱하는 제3 낸드게이트(ND33)와, 전원전압(VDD)과 상기 제1 노드(N21) 사이에 병렬 접속되고, 벌크에 전원전압(VDD)이 인가되고, 게이트에 각각 상기 프리 디코딩 선택신호(PXSEL), 상기 제1 인버터(INV41)의 출력신호 및 상기 제3 낸드게이트(ND33)의 출력신호가 인가되는 제1-제3 피모스 트랜지스터(PM31-PM33)와, 상기 제3 낸드게이트(ND33)의 출력신호를 반전시키는 제2 인버터(INV42)와, 소오스가 공통 접속되어 구동전압(VPP)이 인가되고, 벌크에 구동전압(VPP)이 인가되고, 게이트가 서로의 드레인에 크로스 커플드 연결된 제4, 제5 피모스 트랜지스터(PM34, PM35)와, 드레인이 각각 상기 제4, 제5 피모스 트랜지스터(PM34, PM35)의 드레인에 접속되고, 소오스에 각각 상기 제3 낸드게이트(ND33)의 출력신호 및 상기 제2 인버터(INV42)의 출력신호가 인가되고, 게이트에 전원전압(VDD)이 인가되는 제3, 제4 엔모스 트랜지스터(NM33, NM34)와, 상기 제5 피모스 트랜지스터(PM35) 및 제4 엔모스 트랜지스터(NM34)의 공통 접속된 드레인의 전위를 구동전압(VPP)에 의해 구동되어 반전시켜 프리디코딩 신호(PXi)를 출력하는 제3 인버터(INV43)를 포함하여 구성된다.
상기 로오 어드레스 프리 디코딩부(5)는 제1, 제2 로오 어드레스(XADD<0:1>)를 디코딩하여 프리디코딩신호(PX<0:3>)를 만든다. 여기서, 상기 로오 어드레스 디코딩부(5)는 일반적인 로오 어드레스 프리 디코더에 제2 제어신호(CON2)를 추가로 입력하여 제1, 제2 로오 어드레스(XADD<0:1>)의 프리 디코딩된 신호(BAXi)와 함께 낸드게이트(ND32, ND33)에 의해 프리 디코딩 신호(PXi)를 인에이블 시킨다.
이상에서 살펴본 바와 같이, 본 발명은 리던던트 워드라인 디스터번스 테스트를 짝수/홀수로 나누어서 테스트함으로써, 리페어한 후에 리던던트 워드라인에 의한 디스터번스 결함을 미리 방지하여 리페어 효율을 높일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 로오 어드레스 셀 검증 검출 모드로 진입하는 제1 단계와,
    상기 로오 어드레스 셀 검증 모드로 진입한 후 모든 짝수 리던던트 워드라인에 대해 백그라운드 라이트를 수행하는 제2 단계와,
    리던던트 워드라인 디스터번스 테스트 모드로 진입하는 제3 단계와,
    상기 리던던트 워드라인 디스터번스 테스트 모드에서 리던던트 워드라인을 디스에이블 시킬 때 모든 뱅크를 프리차지한 상태로 하여 로오 어드레스 셀 검증 검출 모드를 종료하는 제4 단계와,
    상기 로오 어드레스 셀 검증 검출 모드로 다시 진입하는 제5 단계와,
    짝수 리던던트 워드라인에 대해서 리드하는 제6 단계와,
    홀수 리던던트 워드라인에 대해 상기 제1 단계 내지 제6 단계의 테스트를 수행하는 제7 단계와,
    모든 뱅크를 프리차지하는 상태를 만들어 상기 로오 어드레스 셀 검증 검출 모드를 종료하는 제8 단계를 포함하여 이루어진 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 방법.
  2. 제 1항에 있어서,
    상기 리던던트 워드라인 디스터번스 테스트 모드로 진입하면서 로오 어드레스 중에서 소정의 로오 어드레스에 대해 제어해 주면 짝수/홀수 워드라인을 구분해서 디스터번스 테스트를 수행할 때, 상기 백그라운드 라이트를 짝수 워드라인에 하였으면, 디스터번스 모드 진입시 상기 소정의 로오 어드레스로 홀수 워드라인을 선택해서 인에이블 및 디스에이블시키면서 디스터번스 테스트를 수행하는 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 방법.
  3. 제 1 항에 있어서,
    상기 짝수 워드라인에 백그라운드 라이트하는 제2 단계, 디스터번스 테스트를 수행하는 제3, 제4 단계 및 짝수 워드라인에 대해 리드하는 제5, 제6 단계의 시간은 리프레시 시간보다 작은 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 방법.
  4. 로오 어드레스 셀 검증 모드로 진입시 외부 제어신호 및 어드레스 신호의 입력에 따라 로오 어드레스 셀 검증 모드를 인에이블 시키기 위한 제 1제어신호를 출력한 후 일정시간 이후에 워드라인 디스터번스 모드를 인에이블 시키기 위한 제 2제어신호를 발생시키는 스페셜 테스트 모드 디코더;
    상기 제 1제어신호 및 제 2제어신호에 의해 리던던트 워드라인을 인에이블 시키기 위한 복수개의 검출신호를 발생하는 로오 어드레스 셀 검증 검출부;
    상기 제2 제어신호에 의해 상기 리던던트 워드라인을 인에이블 시키기 위한 제어신호를 출력하는 리던던트 워드라인 인에이블부;
    상기 제2 제어신호에 의해 짝수 또는 홀수 리던던트 워드라인을 순차적으로 선택하도록 하는 제어신호를 출력하는 로오 어드레스 프리 디코딩부;
    퓨즈 블록으로 구성되어 정상적인 리페어 동작시 리던던트 워드라인 드라이버를 구동시키는 디코딩 신호를 출력하는 퓨즈 디코딩부;
    상기 제 2제어신호 및 블럭 정보 신호에 따라 메인 워드라인을 프리차지하기 위한 제어신호를 출력하는 메인 워드라인 프리차지부; 및
    상기 메인 워드라인 프리차지부로부터 인가되는 제어신호에 따라 메인 워드라인을 구동하거나 프리차지하는 메인 로오 디코더를 포함하여 구성된 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
  5. 제 4 항에 있어서, 상기 로오 어드레스 셀 검증 검출부는,
    소오스가 공통 접속되어 전원전압이 인가되고, 게이트에 각각 스페셜 테스트 프리차지 신호 및 라스 프리차지 신호가 인가되어 제어되고, 벌크에 전원전압이 인가되는 제1, 제2 피모스 트랜지스터와, 상기 제1 제어신호를 순차 반전시키는 제1, 제2 인버터와, 상기 제1, 제2 피모스 트랜지스터의 공통 연결된 드레인과 접지전압 사이에 직렬 접속되고, 게이트가 공통 연결되어 상기 제1 인버터에 의해 반전된 상기 제1 제어신호가 인가되고, 벌크에 전원전압이 인가되는 제3 피모스 트랜지스터 및 제1 엔모스 트랜지스터와, 상기 제3 피모스 트랜지스터 및 제1 엔모스 트랜지스터의 공통 접속된 드레인과 접지전압 사이에 직렬 접속되고, 게이트에 각각 제3 외부 어드레스, 제4 외부 어드레스 및 라스 액티브 신호가 인가되는 제2-제4 엔모스 트랜지스터와, 상기 제3 피모스 트랜지스터 및 제1 엔모스 트랜지스터의 공통 접속된 드레인의 전압 및 상기 제2 인버터의 출력신호를 부정 논리곱하는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 반전시켜 상기 제3 피모스 트랜지스터 및 제1 엔모스 트랜지스터의 공통 접속된 드레인으로 궤환시키는 제3 인버터와, 상기 제2 제어신호를 반전시키는 제4 인버터와, 상기 제1 낸드게이트의 출력신호 및 상기 제4 인버터에 의해 반전된 제2 제어신호를 부정 논리곱하는 제2 낸드게이트와, 상기 제2 낸드게이트의 출력신호를 순차 반전시켜 복수개의 검출신호를 출력하는 제5, 제6 인버터를 포함하여 구성된 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
  6. 제 4 항에 있어서, 상기 메인 워드라인 프리차지부는,
    제2 제어신호를 반전시키는 제1 인버터와, 블록 어드레스 정보 신호를 반전시키는 제2 인버터와, 소오스가 공통 접속되어 구동전압이 인가되고, 벌크에 구동전압이 인가되고, 게이트가 서로의 드레인에 크로스 커플드 연결된 제1, 제2 피모스 트랜지스터와, 드레인이 상기 제1 피모스 트랜지스터의 드레인에 접속되고, 소오스가 상기 제2 인버터의 출력에 접속되고, 게이트에 상기 제1 인버터의 출력신호가 인가되는 제1 엔모스 트랜지스터와, 드레인이 상기 제2 피모스 트랜지스터의 드레인에 접속되고, 소오스가 접지전압에 접속되고, 게이트에 상기 제2 인버터의 출력신호가 인가되는 제2 엔모스 트랜지스터와, 상기 제2 피모스 트랜지스터 및 제2 엔모스 트랜지스터의 공통 접속된 드레인의 전압을 구동전압에 의해 구동되어 반전시켜 워드라인 프리차지 신호를 출력하는 제3 인버터와, 상기 제2 피모스 트랜지스터 및 제2 엔모스 트랜지스터의 공통 접속된 드레인의 전압을 상기 제2 제어신호에 의해 제어되어 접지전압으로 만들기 위한 제3 피모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
  7. 제 4 항에 있어서, 상기 리던던트 워드라인 인에이블부는,
    반전된 제1 제어신호 및 블록 어드레스 정보 신호를 부정 논리곱하는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 반전시키는 제1 인버터와, 상기 제1 인버터의 출력신호 및 로오 액티브 지시 신호를 부정 논리합하는 제1 노아게이트와, 상기 제1 노아게이트의 출력신호를 순차반전시키는 제2, 제3 인버터와, 반전된 제1 제어신호, 상기 퓨즈 디코딩부의 출력신호를 부정논리곱하는 제2 낸드게이트와, 상기 제2 낸드게이트의 출력신호를 반전시키는 제4 인버터와, 상기 제4 인버터의 출력신호 및 상기 제3 인버터의 출력신호를 부정 논리곱하는 제3 낸드게이트와, 상기 제3 낸드게이트의 출력신호를 반전시켜 디스에이블 신호를 출력하는 제5 인버터와, 상기 제3 인버터의 출력신호 및 상기 제2 제어신호를 부정 논리합하는 제2 노아게이트와, 상기 제2 노아게이트의 출력신호를 반전시키는 제6 인버터와, 상기 제6 인버터의 출력신호를 선택적으로 전송하기 위한 제1 스위치와, 상기 제6 인버터의 출력신호를 순차 반전시키는 제7, 제8 인버터와, 상기 제8 인버터의 출력신호를 선택적으로 전송하기 위한 제2 스위치와, 상기 제6 인버터의 출력신호 또는 상기 제8 인버터의 출력신호를 순차 반전시켜 리던던트 워드라인 드라이버 인에이블신호를 출력하는 제9, 제10 인버터를 포함하여 구성된 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
  8. 제 7 항에 있어서,
    상기 디스에이블 신호는 노멀 메인 로오 디코더를 디스에이블시켜 리던던트 워드라인에 대한 셀 검증을 하게 하는 제어신호인 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
  9. 제 7항에 있어서,
    상기 로오 액티브 지시신호는 로오 액티브되어 외부 로오 어드레스를 디코더에서 받아들이는 시점을 알려주는 신호인 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
  10. 제 4항에 있어서, 상기 리던던트 워드라인 드라이버는,
    소오스와 벌크에 구동전압이 인가되고, 게이트에 상기 메인워드라인 프리차지수단의 출력신호가 인가되는 제1 피모스 트랜지스터와, 상기 퓨즈 디코딩부의 출력신호를 각각 반전시키는 제1, 제2 인버터와, 상기 제1 피모스 트랜지스터의 드레인에 드레인이 공통 접속되고, 게이트에 각각 상기 제1 인버터의 출력신호 및 상기 로오 어드레스 셀 검증 검출부의 제1 출력신호가 인가되는 제1, 제2 엔모스 트랜지스터와, 상기 제1 피모스 트랜지스터 및 공통 접속된 제1, 제2 엔모스 트랜지스터의 공통 접속된 드레인의 전압을 구동전압에 의해 구동되어 반전시키는 제3 인버터와, 소오스와 벌크에 구동전압이 인가되고, 드레인이 상기 제1 피모스 트랜지스터 및 공통 접속된 제1, 제2 엔모스 트랜지스터의 공통 접속된 드레인에 접속되고, 게이트에 상기 제3 인버터의 출력신호가 인가되어 래치 동작하는 제2 피모스 트랜지스터와, 상기 제3 인버터의 출력신호를 반전시켜 제1 리던던트 메인 워드라인 인에이블신호를 출력하는 제4 인버터와, 소오스와 벌크에 구동전압이 인가되고, 게이트에 상기 메인 워드라인 프리차지 수단의 출력신호가 인가되는 제3 피모스 트랜지스터와, 상기 제3 피모스 트랜지스터의 드레인에 드레인이 공통 접속되고, 게이트에 각각 상기 제2 인버터의 출력신호 및 상기 로오 어드레스 셀 검증 검출부의 제2 출력신호가 인가되는 제3, 제4 엔모스 트랜지스터와, 상기 제3 피모스 트랜지스터 및 공통 접속된 제3, 제4 엔모스 트랜지스터의 공통 접속된 드레인의 전압을 구동전압에 의해 구동되어 반전시키는 제5 인버터와, 소오스와 벌크에 구동전압이 인가되고, 드레인이 상기 제3 피모스 트랜지스터 및 공통 접속된 제3, 제4 엔모스 트랜지스터의 공통 접속된 드레인에 접속되고, 게이트에 상기 제5 인버터의 출력신호가 인가되어 래치 동작하는 제4 피모스 트랜지스터와, 상기 제5 인버터의 출력신호를 반전시켜 제2 리던던트 메인 워드라인 인에이블신호를 출력하는 제6 인버터와, 소오스가 상기 제1, 제2 엔모스 트랜지스터의 공통 접속된 소오스 및 제3, 제4 엔모스 트랜지스터의 공통 접속된 소오스에 공통 접속되고, 드레인이 접지전압에 인가되고, 게이트에 리던던트 메인 워드라인 인에이블신호가 인가되어 리던던트 워드라인 드라이버를 인에이블 시키는 제5 엔모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
  11. 제 4 항에 있어서, 상기 로오 어드레스 프리 디코딩부는,
    상기 퓨즈 디코딩부의 제, 제2 출력신호를 부정 논리곱하는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호 및 소정의 로오 어드레스가 프리 디코딩된 신호를 부정 논리합하는 제1 노아게이트와, 상기 제1 노아게이트의 출력신호를 반전시키는 제1 인버터와, 제2 제어신호 및 상기 프리 디코딩신호를 부정논리곱하는 제2 낸드게이트와, 직렬 접속되고, 게이트에 각각 상기 제1 인버터의 출력신호 및 프리디코딩 선택신호가 인가되는 제1 엔모스 트랜지스터 및 소오스가 접지전압에 접속된 제2 엔모스 트랜지스터와, 상기 제1 엔모스 트랜지스터의 드레인의 전위와 상기 제2 낸드게이트의 출력신호를 부정 논리곱하는 제3 낸드게이트와, 전원전압과 상기 제1 엔모스 트랜지스터의 드레인 사이에 병렬 접속되고, 벌크에 전원전압이 인가되고, 게이트에 각각 상기 프리 디코딩 선태신호, 상기 제1 인버터의 출력신호 및 상기 제3 낸드게이트의 출력신호가 인가되는 제1-제3 피모스 트랜지스터와, 상기 제3 낸드게이트의 출력신호를 반전시키는 제2 인버터와, 소오스가 공통 접속되어 구동전압이 인가되고, 벌크에 구동전압이 인가되고, 게이트가 서로의 드레인에 크로스 커플드 연결된 제4, 제5 피모스 트랜지스터와, 드레인이 각각 상기 제4, 제5 피모스 트랜지스터의 드레인에 접속되고, 소오스에 각각 상기 제3 낸드게이트의 출력신호 및 상기 제2 인버터의 출력신호가 인가되고, 게이트에 전원전압이 인가되는 제3, 제4 엔모스 트랜지스터와, 상기 제5 피모스 트랜지스터 및 제4 엔모스 트랜지스터의 공통 접속된 드레인의 전위를 구동전압에 의해 구동되어 반전시켜 프리디코딩 신호를 출력하는 제3 인버터를 포함하여 구성된 것을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
  12. 제 4항에 있어서, 상기 로우 어드레스 셀 검증 검출부는
    상기 로오 어드레스 셀 검증 모드로 진입시 스페셜 테스트 프리차지 신호 및 라스 프리차지 신호에 따라 프리차지 동작을 제어하는 프리차지부;
    입력되는 외부 어드레스 신호 및 라스 엑티브 신호에 따라 상기 제 1제어신호의 출력을 제어하는 제 1제어부; 및
    상기 제 1제어부의 출력과 상기 제 2제어신호를 논리연산하여 상기 검출신호를 출력하는 제 1논리부로 구성되어,
    상기 제 2제어신호의 인에이블시 상기 검출신호가 하이레벨이 되어 상기 리던던트 워드라인을 인에이블 시키도록 함을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
  13. 제 4항에 있어서, 상기 리던던트 워드라인 인에이블부는,
    상기 퓨즈 디코딩부의 디코딩 신호를 논리연산하여 출력하는 제 2논리부;
    상기 제 1제어신호 및 로오 엑티브 지시신호를 입력받아 논리연산하는 제 3논리부를 구비하고, 상기 제 3논리부의 출력신호를 상기 제 2논리부의 출력신호와 논리연산하여 상기 리던던트 워드라인 드라이버 디스에이블 신호를 출력하는 제 4논리부; 및
    상기 제 3논리부의 출력과 상기 제 2제어신호를 논리연산하여 상기 리던던트 워드라인 드라이버 인에이블 신호를 출력하는 제 5논리부로 구성되어,
    상기 제 2제어신호의 인에이블시 상기 메인 워드라인 디스에이블 시키고, 상기 리던던트 워드라인 드라이버 인에이블 시키기 위한 제어신호를 출력함을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
  14. 제 4항에 있어서, 로오 어드레스 프리 디코딩부는
    상기 퓨즈 디코딩부로부터 인가되는 디코딩 신호와 상기 제 2제어신호를 논리연산하여 출력하는 제 6논리부; 및
    상기 제 6논리부의 출력신호를 증폭하여 상기 리던던트 워드라인을 선택하기 위한 프리디코딩 신호를 출력하는 증폭부로 구성됨을 특징으로 하는 리던던트 워드라인 디스터번스 테스트 장치.
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