KR100380346B1

KR100380346B1 - 리던던시 로직셀을 갖는 반도체 메모리 장치 및 리페어 방법

Info

Publication number: KR100380346B1
Application number: KR10-2000-0060763A
Authority: KR
Inventors: 김재훈
Original assignee: 삼성전자주식회사
Priority date: 2000-10-16
Filing date: 2000-10-16
Publication date: 2003-04-11
Also published as: US6462994B2; US20020044489A1; KR20020030183A

Abstract

본 발명은 리던던시 로직셀을 갖는 반도체 메모리 장치 및 그 방법에 관한 것으로서, 특히 본 발명의 장치는 외부 어드레스 신호를 입력하기 위한 어드레스 버퍼와, 어드레스 버퍼로부터 제공된 로우 어드레스를 디코딩하여 워드라인 선택신호를 발생하는 로우 디코더와, 어드레스 버퍼로부터 제공된 컬럼 어드레스를 디코딩하여 비트라인 선택신호를 발생하는 컬럼 디코더와, 선택된 워드라인과 비트라인에 연결된 메모리 셀이 액티브되는 메모리 셀 어레이와, 메모리 셀 어레이 중 불량 셀을 대치하기 위한 리던던시 로직셀과, 테스트 모드에서 발견된 상기 메모리 셀어레이 중 불량 셀의 어드레스를 각 비트 별로 저장하기 위한 복수의 불량 셀 어드레스 래치들과, 복수의 불량 셀 어드레스 래치에 저장된 어드레스와 상기 어드레스 버퍼에 입력된 어드레스를 각 비트별로 비교하여 일치한 경우에는 리페어 신호를 출력하기 위한 복수의 비교기들과, 노말모드에서 상기 리페어 신호에 응답하여 상기 로우 디코더 및 컬럼 디코더의 불량 셀 어드레스 신호의 패스를 차단시키기 위한 제어신호를 발생하고, 리던던시 로직셀의 리드 /라이트 동작을 인에이블시키는 제어신호를 발생하는 리던던시 제어부를 포함한다. 따라서, 본 발명에서는 패키지 상태에서 자유로이 메모리 셀 어레이의 불량 셀을 리던던시 로직셀로 리페어 가능하다.

Description

리던던시 로직셀을 갖는 반도체 메모리 장치 및 리페어 방법{SEMICONDUCTOR MEMORY DEVICE WITH REDUNDANCY LOGIC CELL AND REPAIRABLE METHOD}

본 발명은 리던던시 로직셀을 갖는 반도체 메모리 장치에 관한 것으로서, 특히 리던던시 로직셀, 즉 패키지 프로그램어블 셀프 콘테인드 리페어블 셀(PSCRC : PROGRAMMABLE SELF-CONTAINED REPAIRABLE CELL)을 사용하여 패키지 상태에서 불량셀을 자유로이 리페어할 수 있는 반도체 메모리 장치 및 그 리페어 방법에 관한 것이다.

디램(DRAM)과 같은 반도체 메모리장치에 있어서 메모리 셀은 제품에서 가장 큰 역할을 차지한다. 따라서, 수많은 미세 셀 중 한 개라도 결함이 있으면 DRAM으로서 제구실을 하지 못하므로 불량품으로 처리된다. 디램의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은 데도 이를 불량품으로 폐기한다는 것은 수율이 감소되는 비효율적인 방식이다.

따라서, 미리 디램 내에 리던던시 셀을 설치하고 불량셀 발생시 리던던시 셀로 대치함으로써 불량제품을 정상 제품으로 구제하는 DRAM에서는 상용기술로 채용되고 있다.

리던던시 셀을 이용한 리페어 기술은 불량 컬럼 또는 로우 라인을 스페어 라인으로 대체하기 위하여 레이저를 이용하여 퓨즈를 물리적 또는 로직적으로 프로그램한다.

그러나, 퓨즈를 프로그램하는 레이저 방식은 소자를 패키지 하기 전 단계인 웨이퍼 단계에서 주로 사용되는 기술이다.

따라서, 패키지 후에 불량셀이 발생한 경우에는 리페어할 수 없었다.

미국특허 6,011,734 및 5,764,577 호에서는 패키지 단계에서 리페어가 가능한 기술을 개시하고 있다.

이들 특허에서는 미리 DRAM 소자 내에 스페어 로우를 설치하고 불량셀에 대한 어드레스를 래치에 저장하고 동작 중에 외부에서 억세스되는 어드레스와 래치된 어드레스를 비교하여 일치한 경우 불량셀 어레이를 비활성화시키고, 리던던시 회로를 활성화시키는 방법을 개시한다.

그러나, 상기 특허에서는 메모리 셀 어레이와 동일한 물리적 구조를 가진 리던던시 셀을 메모리 셀 영역에 동일한 제조과정으로 제조하게 되므로 메모리 셀과 유사한 불량이 리던던시 셀에도 발생할 확률이 높다. 그러므로, 리던던시 셀의 불량 발생시에는 그 이상의 치유가 사실상 불가능하다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 리던던시 로직셀을 주변 회로부에 미리 설치하고 불량셀 발견시 이를 리던던시 로직셀로 대체함으로써 리페어가 가능한 반도체 메모리 소자 및 그 리페어 방법을 제공하는 데 있다.

도 1은 본 발명에 의한 리던던시 로직셀을 갖는 반도체 메모리 장치의 구성도.

도 2는 도 1의 불량셀 어드레스 래치 및 비교부의 바람직한 일 실시예의 회로도.

도 3은 도 1의 리던던시 제어부 및 리던던시 로직셀의 바람직한 일 실시예의회로도.

도 4는 본 발명에 의한 복수의 리던던시 로직셀들을 포함하는 다른 실시예의 구성을 나타낸 도면.

도 5는 본 발명에 의한 재리페어가 가능한 도 다른 실시예의 구성을 나타낸 도면.

도 6은 본 발명에 의한 반도체 메모리 장치의 리페어 과정을 나타낸 도면.

<도면의 주요부분에 대한 부호의 설명>

10 : 어드레스 버퍼 12 : 로우 디코더

14 : 컬럼 디코더 16 : 메모리 셀 어레이

18 : 리던던시 디코더 20 : 리던던시 메모리 셀

22 : 불량셀 어드레스 래치부 24 : 비교부

26 : 리던던시 제어부 28 : 리던던시 로직셀

상기한 본 발명의 목적을 달성하기 위하여 본 발명의 제 1 장치는 외부 어드레스 신호를 입력하기 위한 어드레스 버퍼와, 상기 어드레스 버퍼로부터 제공된 로우 어드레스를 디코딩하여 워드라인 선택신호를 발생하는 로우 디코더와, 상기 어드레스 버퍼로부터 제공된 컬럼 어드레스를 디코딩하여 비트라인 선택신호를 발생하는 컬럼 디코더와, 상기 선택된 워드라인과 비트라인에 연결된 메모리 셀이 액티브되는 메모리 셀 어레이와, 상기 메모리 셀 어레이 중 불량 셀을 대치하기 위한 리던던시 로직셀과, 테스트 모드에서 발견된 상기 메모리 셀어레이 중 불량 셀의 어드레스를 각 비트 별로 저장하기 위한 복수의 불량 셀 어드레스 래치들과, 상기 복수의 불량 셀 어드레스 래치에 저장된 어드레스와 상기 어드레스 버퍼에 입력된 어드레스를 각 비트별로 비교하여 일치한 경우에는 리페어 신호를 출력하기 위한 복수의 비교기들과, 노말모드에서 상기 리페어 신호에 응답하여 상기 로우 디코더 및 컬럼 디코더의 불량 셀 어드레스 신호의 패스를 차단시키기 위한 제어신호를 발생하고, 상기 리던던시 로직셀의 리드 /라이트 동작을 인에이블시키는 제어신호를 발생하는 리던던시 제어부를 구비한 것을 특징으로 한다.

본 발명의 제 2 장치는 외부 로우 어드레스 신호를 입력하기 위한 로우 어드레스 버퍼와, 외부 컬럼 어드레스 신호를 입력하기 위한 컬럼 어드레스 버퍼와, 상기 로우 어드레스를 디코딩하여 워드라인 선택신호를 발생하는 로우 디코더와, 상기 컬럼 어드레스를 디코딩하여 비트라인 선택신호를 발생하는 컬럼 디코더와, 상기 선택된 워드라인과 비트라인에 연결된 메모리 셀이 액티브되는 메모리 셀 어레이와, 상기 메모리 셀 어레이 중 불량 셀을 대치하기 위한 리던던시 로직셀과, 테스트 모드에서, 발견된 상기 메모리 셀 어레이 중 불량 셀의 로우 어드레스를 비트 별로 저장하기 위한 복수의 불량 셀 로우 어드레스 래치들과, 테스트 모드에서, 발견된 상기 메모리 셀 어레이 중 불량 셀의 컬럼 어드레스를 비트 별로 저장하기 위한 복수의 불량 셀 컬럼 어드레스 래치와, 노말모드에서, 상기 불량 셀 로우 어드레스 래치에 저장된 로우 어드레스와 상기 로우 어드레스 버퍼에 입력된 로우 어드레스를 비교하여 일치한 경우에는 로우 리페어 신호를 출력하기 위한 복수의 제 1 비교기와, 노말모드에서, 상기 불량 셀 컬럼 어드레스 래치에 저장된 컬럼 어드레스와 상기 컬럼 어드레스 버퍼에 입력된 컬럼 어드레스를 비교하여 일치한 경우에는 컬럼 리페어 신호를 출력하기 위한 복수의 제 2 비교기와, 상기 로우 및 컬럼 리페어 신호에 응답하여 상기 로우 디코더 및 컬럼 디코더의 불량 셀 어드레스 신호의 패스를 차단시키기 위한 제어신호를 발생하고, 상기 리던던시 로직셀의 리드 /라이트 동작을 인에이블시키는 제어신호를 발생하는 리던던시 제어부를 구비한 것을 특징으로 한다.

본 발명의 제 3 장치는 외부 어드레스 신호를 입력하기 위한 어드레스 버퍼와, 상기 어드레스 버퍼로부터 제공된 로우 어드레스를 디코딩하여 워드라인 선택신호를 발생하는 로우 디코더와, 상기 어드레스 버퍼로부터 제공된 컬럼 어드레스를 디코딩하여 비트라인 선택신호를 발생하는 컬럼 디코더와, 상기 선택된 워드라인과 비트라인에 연결된 메모리 셀이 액티브되는 메모리 셀 어레이와, 상기 메모리 셀 어레이 중 복수의 불량 셀들을 대치하기 위한 복수의 리던던시 로직셀들과, 테스트 모드에서 발견된 상기 메모리 셀어레이 중 복수의 불량 셀들의 각 어드레스를 저장하기 위한 복수의 불량 셀 어드레스 저장수단들과, 상기 각 불량 셀 어드레스 저장수단에 저장된 어드레스와 상기 어드레스 버퍼에 입력된 어드레스를 비교하여 일치한 경우에는 각각 리페어 신호를 출력하기 위한 복수의 비교수단들과, 노말모드에서 대응하는 상기 리페어 신호에 응답하여 상기 로우 디코더 및 컬럼 디코더의 불량 셀 어드레스 신호의 패스를 차단시키기 위한 제어신호를 발생하고, 대응되는 리던던시 로직셀의 리드 /라이트 동작을 인에이블시키는 제어신호를 발생하는 복수의 리던던시 제어수단들을 구비한 것을 특징으로 한다.

본 발명의 제 4 장치는 외부 어드레스 신호를 입력하기 위한 어드레스 버퍼와, 상기 어드레스 버퍼로부터 제공된 로우 어드레스를 디코딩하여 워드라인 선택신호를 발생하는 로우 디코더와, 상기 어드레스 버퍼로부터 제공된 컬럼 어드레스를 디코딩하여 비트라인 선택신호를 발생하는 컬럼 디코더와, 상기 선택된 워드라인과 비트라인에 연결된 메모리 셀이 액티브되는 메모리 셀 어레이와, 상기 메모리 셀 어레이 중 복수의 불량 셀들을 대치하기 위한 제 1 및 제 2 리던던시 로직셀들과, 테스트 모드에서 발견된 상기 메모리 셀어레이 중 불량 셀의 어드레스를 각 비트별로 저장하기 위한 복수의 불량 셀 어드레스 래치들과, 상기 각 불량 셀 어드레스 래치들에 저장된 어드레스와 상기 어드레스 버퍼에 입력된 어드레스를 각 비트별로 비교하여 일치한 경우에는 각각 리페어 신호를 출력하기 위한 복수의 비교기들과, 노말모드에서 상기 리페어 신호에 응답하여 상기 로우 디코더 및 컬럼 디코더의 불량 셀 어드레스 신호의 패스를 차단시키기 위한 제어신호를 발생하고, 상기제 1 리던던시 로직셀의 리드 /라이트 동작을 인에이블시키는 제 1 제어신호를 발생하고, 제 1 리던던시 로직셀의 불량시에는 상기 제 2 리던던시 로직셀의 리드/라이트 동작을 인에이블시키는 제 2 제어신호를 발생하는 리던던시 제어수단들을 구비한 것을 특징으로 한다.

본 발명의 방법은 패키지 상태에서 반도체 메모리 소자를 테스트하는 단계와, 상기 테스트 결과 불량 셀의 발견시 불량 셀의 어드레스를 불량 셀 어드레스 래치에 래치하는 단계와, 노말 동작시, 입력된 어드레스와 상기 래치된 어드레스를 비교하는 단계와, 상기 비교결과, 상기 입력된 어드레스와 상기 래치된 어드레스가 일치한 경우에는 노말 어드레스 패스를 디스에이블시키고, 리던던시 로직셀을 활성화시키는 단계를 구비한 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명에 의한 리던던시 로직셀을 갖는 반도체 메모리 장치의 구성을 나타낸다. 본 발명의 장치는 어드레스 버퍼(10), 로우 디코더(12), 컬럼 디코더(14), 메모리 셀 어레이(16), 리던던시 디코더(18), 리던던시 메모리 셀(20), 불량셀 어드레스 래치부(22), 비교부(14), 리던던시 제어부(26), 리던던시 로직셀(28)을 포함한다.

어드레스 버퍼(10)는 외부 어드레스신호를 버퍼링하고 로우 어드레스는 로우 디코더에 제공하고 컬럼 어드레스는 컬럼 디코더(14)에 제공한다. 또한, 어드레스 버퍼(10)의 출력단은 불량셀 어드레스 래치부(22)와 비교부(24)에 연결된다.

로우 디코더(12)에서는 입력된 로우 어드레스를 디코딩하여 메모리 셀 어레이(16)의 대응하는 워드라인을 선택한다.

컬럼 디코더(14)는 입력된 컬럼 어드레스를 디코딩하여 메모리 셀 어레이(16)의 대응하는 비트라인을 선택한다.

따라서, 워드라인과 비트라인이 선택된 셀이 액티브되어 데이터 버스로 기억된 데이터를 리드하거나, 데이터 버스로부터 제공된 데이터를 셀에 라이트하게 된다.

리던던시 메모리 셀(20)은 메모리 셀 어레이(16)와 동일한 공정으로 제조되는 스페어 셀로 메모리 셀 어레이(16)의 불량 셀 발생시 이를 대체하기 위한 것이다. 즉, 웨이퍼 단계에서 리던던시 디코더(18)에 설치된 퓨즈를 레이저 빔으로 용단시킴으로써 메모리 셀 어레이의 불량을 리페어하기 위한 것이다.

본 발명에서는 패키지 후 메모리 셀 어레이나 리던던시 메모리 셀에서 불량이 발생하더라도 이를 리페어할 수 있도록 주변회로부에 리던던시 로직셀(28)을 더 구비한 것이다.

리던던시 로직셀(28)은 불량셀 어드레스 래치부(22), 비교부(24), 리던던시 제어부(26)에 의해 액티브된다.

불량셀 어드레스 래치부(22)는 복수의 래치들로 구성되고, 칩이 패키지된 후 테스트 모드에서 메모리 셀 어레이 및 리페어된 셀의 불량이 발견될 경우 발견된 셀 어드레스를 래치한다.

비교부(24)는 복수의 비교기들로 구성되고, 외부 어드레스를 래치된 어드레스와 비교하고 일치한 경우에는 리페어 신호를 발생한다.

리던던시 제어부(26)는 노말모드에서 상기 리페어신호에 응답하여 로우 디코더(12) 및 컬럼 디코더(14)의 노말 셀 어드레스 패스를 차단시키는 제어신호를 발생하고, 리던던시 로직셀(28)의 인에이블신호를 발생한다.

리던던시 로직셀(28)은 인에이블신호에 응답하여 활성화되어 리드 또는 라이트 제어신호에 의해 저장된 데이터를 데이터 버스에 리드하거나 데이터 버스로부터 데이터를 리던던시 로직셀(28)에 라이트한다.

도 2는 도 1의 불량셀 어드레스 래치 및 비교부의 바람직한 일 실시예의 회로도를 나타낸다.

불량 셀 어드레스 래치부(22)의 각 래치(LTi)는 인버터(INV1, INV2), 스위칭 트랜지스터들(NM1, NM2)를 포함한다. 인버터(INV1)는 노드(N1)에 출력단이 연결되고, 노드(N2)에 입력단이 연결된다. 인버터(INV2)는 노드(N1)에 입력단이 연결되고, 노드(N2)에 출력단이 연결된다. 스위칭 트랜지스터(NM1)는 노드(N2)와 노드(N3) 사이에 연결되고, 액티브신호(AC) 또는 리드/라이트 제어신호(R/W)에 응답하여 스위칭된다. 스위칭 트랜지스터(NM2)는 어드레스 버퍼(10)의 출력단과 노드(N3) 사이에 연결되고, 테스트모드 제어신호(RLC1)에 응답하여 스위칭된다.

따라서, 래치(LTi)는 테스트 모드에서 액티브신호 또는 리드/라이트신호에 응답하여 대응하는 어드레스 비트신호를 래치한다.

비교부(24)의 각 비교기는 4개의 PMOS 트랜지스터들(PM1~PM4)과 4개의 NMOS 트랜지스터(NM3~NM6), 인버터(INV3, INV4)를 포함한다.

트랜지스터(PM1)는 노드(N2)에 게이트가 연결되고, 전원전압(VCC)에 소오스가 연결되고, 노드(N4)에 드레인이 연결된다. 트랜지스터(PM2)는 노드(N1)에 게이트가 연결되고, 노드(N4)에 소오스가 연결되고, 노드(N5)에 드레인이 연결된다. 트랜지스터(NM3)는 노드(N1)에 게이트가 연결되고, 노드(N5)에 드레인이 연결되고, 노드(N6)에 소오스가 연결된다. 트랜지스터(NM4)는 노드(N2)에 게이트가 연결되고, 노드(N6)에 소오스가 연결되고, 접지전압(VSS)에 드레인이 연결된다. 트랜지스터(PM3)는 어드레스 버퍼(10)의 출력단에 게이트가 연결되고, 전원전압(VCC)에 소오스가 연결되고, 노드(N4)에 드레인이 연결된다. 트랜지스터(PM4)는 인버터(INV3)를 통하여 어드레스 버퍼(10)의 출력단에 게이트가 연결되고, 노드(N4)에 소오스가 연결되고, 노드(N5)에 드레인이 연결된다. 트랜지스터(NM5)는 인버터(INV3)를 통하여 어드레스 버퍼(10)의 출력단에 게이트가 연결되고, 노드(N5)에 드레인이 연결되고, 노드(N6)에 소오스가 연결된다. 트랜지스터(NM6)는 어드레스 버퍼(10)의 출력단에 게이트가 연결되고, 노드(N6)에 소오스가 연결되고, 접지전압(VSS)에 드레인이 연결된다. 인버터(INV4)는 노드(N5)에 입력단이 연결되어 노드(N5)의 신호를 반전시켜서 비교기의 출력신호로 발생한다.

도 3은 도 1의 리던던시 제어부 및 리던던시 로직셀의 바람직한 일 실시예의회로도를 나타낸다. 도 3의 일 실시예는 어드레스 버퍼(10)가 로우 어드레스 버퍼(10A)와 컬럼 어드레스 버퍼(10B)를 각각 구비한 경우이다.

로우 어드레스 버퍼(10A)는 각 어드레스 비트 버퍼들(RAB0~RABi)로 구성되고, 각 어드레스 비트 버퍼들의 출력은 로우 불량셀 어드레스 래치들(RLT0~RLTi) 및 로우 비교기들(RCOM0~RCOMi)에 제공된다. 로우 비교기들의 출력은 로우 디코더(12)에 로우 리페어신호로 제공된다.

컬럼 어드레스 버퍼(10B)는 각 어드레스 비트 버퍼들(CAB0~CABi)로 구성되고, 각 어드레스 비트 버퍼들의 출력은 컬럼 불량셀 어드레스 래치들(CLT0~CLTi) 및 컬럼 비교기들(CCOM0~CCOMi)에 제공된다. 컬럼 비교기들의 출력은 컬럼 디코더(14)의 컬럼 리페어신호로 제공된다.

리던던시 제어부(26)는 리던던시 로우 디코더(RRD), 리던던시 컬럼 디코더(RCD), 인에이블신호 발생부(ENG)를 포함한다.

리던던시 로우 디코더(RRD)는 각 로우 비교기들의 출력을 입력하기 위한 복수의 입력 트랜지스터들(RT0~RTi)과 복수의 낸드 게이트들 및 하나의 노아 게이트를 포함한다. 각 입력 트랜지스터들은 리던던시 제어신호(RLC2)에 응답하여 턴온된다. 리던던시 제어신호(RLC2)는 노말모드에서 리던던시 로직셀 사용시 액티브된다.

리던던시 로우 디코더(RRD)는 각 로우 비교기들의 출력이 모두 "0"일 때, 로우차단신호(WLDEN)를 "0"으로 활성화시킨다.

리던던시 컬럼 디코더(CRD)는 각 컬럼 비교기들의 출력을 입력하기 위한 복수의 입력 트랜지스터들(CT0~CTi)과 복수의 낸드 게이트들 및 하나의 노아 게이트를 포함한다. 각 입력 트랜지스터들은 리던던시 제어신호(RLC2)에 응답하여 턴온된다. 리던던시 제어신호(RLC2)는 노말모드에서 리던던시 로직셀 사용시 "하이"로 액티브된다.

리던던시 컬럼 디코더(CRD)는 각 컬럼 비교기들의 출력이 모두 "0"일 때, 컬럼차단신호(CSLDEN)를 "0"으로 활성화시킨다.

인에이블신호 발생부(ENG)는 제 1 래치회로(LTA), 제 2 래치회로(LTB) 및 논리회로(G)를 포함한다. 제 1 래치회로(LTA)는 로우차단신호(WLDEN)를 래치한다. 제 2 래치회로(LTB)는 컬럼차단신호(CSLDEN)를 래치한다. 논리회로(G)는 제 1 및 제 2 래치회로에 래치된 데이터를 조합하여 리던던시 로직셀의 인에이블 제어신호(EN)를 발생한다.

리던던시 로직셀(28)은 인버터(INV5, INV6), NMOS 트랜지스터(NM7, NM8). 낸드 게이트(G1, G2)를 포함한다. 인버터(INV5)는 노드(N7)에 출력단이 연결되고, 노드(N8)에 입력단이 연결되고, 인버터(INV6)은 노드(N7)에 입력단이 연결되고, 노드(N8)에 출력단이 연결된다. 트랜지스터(NM7)는 노드(N7)와 라이트 패스 사이에 연결되고, 트랜지스터(NM8)는 노드(N8)와 리드 패스 사이에 연결된다. 낸드 게이트(G1)는 인에이블 제어신호(EN)와 라이트 제어신호(W)를 조합하여 트랜지스터(NM7)를 스위칭하고, 낸드 게이트(G2)는 인에이블 제어신호(EN)와 라이트 제어신호(W)를 조합하여 트랜지스터(NM8)를 스위칭한다.

따라서, 인에이블 제어신호가 활성화되어야 리던던시 로직셀(28)에 데이터의 리드 및 라이트가 가능하게 된다.

도 4는 본 발명에 의한 복수의 리던던시 로직셀들을 포함하는 다른 실시예의 구성을 나타낸다. 도 4의 다른 실시예는 복수의 리던던시 로직셀들(28A, 28B)을 포함하고, 리던던시 로직셀(28A)에 대하여 불량셀 어드레스 래치부(22A),비교부(24A), 리던던시 제어부(26A)를 구비하고, 리던던시 로직셀(28A)에 대하여 불량셀 어드레스 래치부(22A), 비교부(24A), 리던던시 제어부(26A)를 구비하고, 리던던시 로직셀(28B)에 대하여 불량셀 어드레스 래치부(22B), 비교부(24B), 리던던시 제어부(26B)를 구비한다. 그리고, 불량셀 어드레스 래치부(22A)에는 테스트 모드 제어신호(RLC11)가 인가되고, 불량셀 어드레스 래치부(22B)에는 테스트 모드 제어신호(RLC12)가 인가된다.

그러므로, 어드레스 버퍼(10)로부터 제 1 어드레스신호는 RLC11 액티브상태에서 래치부(22A)에 래치되고, 제 2 어드레스신호는 RLC12 액티브 상태에서 래치부(22B)에 래치된다.

제 1 리던던시 로직셀(28A)는 제 1 인에이블 제어신호(EN1)에 응답하여 활성화되고, 제 2 리던던시 로직셀(28B)는 제 2 인에이블 제어신호(두2)에 응답하여 활성화된다.

도 5는 본 발명에 의한 재리페어가 가능한 또 다른 실시예의 구성을 나타낸다. 또 다른 실시예는 한 쌍의 리던던시 로직셀들(28A, 28B)을 포함하고, 한 쌍의 리던던시 로직셀들(28A, 28B)에 대하여 하나의 불량셀 어드레스 래치부(22), 비교부(24), 리던던시 제어부(26C)를 구비한다.

리던던시 제어부(26C)는 리던던시 로우 디코더(RRD), 리던던시 컬럼 디코더(RCD), 인에이블신호 발생부(ENG) 및 재리페어부(RRP)를 포함한다.

재리페어부(RRP)는 트랜지스터(NM9, NM10)과 인버터(INV7)를 포함한다. 트랜지스터(NM9)는 인에이블 제어신호 발생부(ENG)의 출력단과 제 1 리던던시로직셀(28A)의 인에이블 제어신호 입력단 사이에 연결되고, 트랜지스터(NM10)는 인에이블 제어신호 발생부(ENG)의 출력단과 제 2 리던던시 로직셀(28B)의 인에이블 제어신호 입력단 사이에 연결된다. 제 3 리던던시 제어신호(RLC3)는 트랜지스터(NM10)의 게이트에 인가되고, 또한, 인버터(INV)를 거쳐서 트랜지스터(NM9)의 게이트에 인가된다. 제 3 리던던시 제어신호(RLC3)가 로우 상태일 경우에는 인에이블 제어신호(EN)는 제 1 리던던시 로직셀(28A)에만 인가되고, 하이상태일 경우에는 제 2 리던던시 로직셀(28B)에만 인가되게 된다.

그러므로, 제 1 리던던시 로직셀(28A)이 불량 셀로 발견되면, 제 3 리던던시 제어신호(RLC3)를 하이신호로 활성화시킴으로써 제 1 리던던시 로직셀(28A)을 제 2 리던던시 로직셀(28B)로 대체시킬 수 있다.

도 6은 본 발명에 의한 반도체 메모리장치의 리페어 과정을 나타낸다.

먼저, 웨이퍼를 가공하여 웨이퍼 상에 복수의 반도체 메모리 칩을 제조한다(100). 웨이퍼 단계에서 반도체 메모리 칩을 테스트하고(102), 이상이 없으면 패키지과정을 거쳐서 패키징하여 제품을 출하한다(104).

102단계에서 테스트 결과 불량칩으로 마킹되면, 마킹된 불량칩에 대하여 레이저 리페어장비를 사용하여 리던던시 메모리 셀을 사용하여 리페어한다(106).

리페어된 칩은 양산품으로 패키징하고, 패키지된 상태에서 패키지 테스트를 거친다(108). 패키지 테스트에서 불량이 발견되지 않으면 양품으로 제품출하된다(104).

108단계에서 불량이 발견되면, 메모리셀 불량인지를 테스트하고(112), 메모리셀 불량인 경우에는 본 발명의 리던던시 로직셀로 리페어하기 위하여 불량셀의 어드레스를 불량 셀 어드레스 래치부에 래치시킨다(114).

리던던시 로직셀로 리페어된 반도체 메모리 장치는 정상적인 제품으로 사용이 가능하다.

제품 사용 중에 불량이 발견된 경우에도 112 단계 및 114 단계를 거쳐서 리페어가 가능하다. 또한, 리던던시 로직셀이 불량인 경우에도 본 발명의 또 다른 실시예를 통하여 재리페어가 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

이상, 설명한 바와 같이 본 발명에서는 패키지 상태에서 테스트를 수행하여 불량셀이 검출되면 불량셀의 어드레스를 래치에 저장하고 동작 중에 억세스된 외부 어드레스가 래치된 어드레스와 일치하면 불량셀을 리던던시 로직셀로 대체함으로써 자유로운 리페어가 가능하다. 또한, 리던던시 로직셀은 주변 회로부의 로직회로로 구현되므로 메모리 셀과는 다른 물리적 구조를 가지므로 불량 발생의 확률이 기존의 리던던시 셀에 비하여 현저히 감소된다.

Claims

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외부 어드레스 신호를 입력하기 위한 어드레스 버퍼;

상기 어드레스 버퍼로부터 제공된 로우 어드레스를 디코딩하여 워드라인 선택신호를 발생하는 로우 디코더;

상기 어드레스 버퍼로부터 제공된 컬럼 어드레스를 디코딩하여 비트라인 선택신호를 발생하는 컬럼 디코더;

상기 선택된 워드라인과 비트라인에 연결된 메모리 셀이 액티브되는 메모리 셀 어레이;

테스트 모드에서 발견된 상기 메모리 셀어레이 중 불량 셀의 어드레스를 각 비트 별로 저장하기 위한 복수의 불량 셀 어드레스 래치들;

상기 복수의 불량 셀 어드레스 래치에 저장된 어드레스와 상기 어드레스 버퍼에 입력된 어드레스를 각 비트별로 비교하여 일치한 경우에는 리페어 신호를 출력하기 위한 복수의 비교기들;

노말모드에서 상기 리페어 신호에 응답하여 상기 로우 디코더 및 컬럼 디코더의 불량 셀 어드레스 신호의 패스를 차단시키기 위한 제어신호를 발생하고, 상기 리던던시 로직셀의 리드 /라이트 동작을 인에이블시키는 제어신호를 발생하는 리던던시 제어부; 및

제 1 노드에 출력단이 연결되고, 제 2 노드에 입력단이 연결된 제 1 인버터, 상기 제 1 노드에 입력단이 연결되고 상기 제 2 노드에 출력단이 연결된 제 2 인버터, 상기 제 1 노드와 라이트 패스 사이에 연결된 제 1 스위칭 트랜지스터, 상기 제 2 노드와 리드 패스 사이에 연결된 제 2 스위칭 트랜지스터, 상기 리던던시 제어부로부터 제공된 인에이블 제어신호와 라이트 제어신호를 조합하여 상기 제 1 스위칭 트랜지스터를 스위칭하는 제 1 논리회로, 및 상기 인에이블 제어신호와 리드제어신호를 조합하여 상기 제 2 스위칭 트랜지스터를 스위칭하는 제 2 논리회로를 구비하고 상기 메모리 셀 어레이 중 불량 셀을 대치하기 위한 리던던시 로직셀을 구비하는 것을 특징으로 하는 리던던시 로직셀을 가진 반도체 메모리 장치.
제 3 항에 있어서, 상기 각 불량 셀 어드레스 래치는

제 1 노드에 출력단이 연결되고 제 2 노드에 입력단이 연결된 제 1 인버터; 상기 제 1 노드에 입력단이 연결되고 상기 제 2 노드에 출력단이 연결된 제 2 인버터;

상기 제 2 노드와 제 3 노드 사이에 연결되고, 액티브신호 또는 리드/라이트 제어신호에 응답하여 스위칭되는 제 1 스위칭 트랜지스터; 및

상기 어드레스 버퍼의 출력단과 상기 제 3 노드 사이에 연결되고, 테스트모드 제어신호에 응답하여 스위칭되는 제 2 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 리던던시 로직셀을 가진 반도체 메모리 장치.
제 3 항에 있어서, 상기 각 비교기는

상기 제 2 노드에 게이트가 연결되고, 전원전압에 소오스가 연결되고, 제 4 노드에 드레인이 연결된 제 1 트랜지스터;

상기 제 1 노드에 게이트가 연결되고, 상기 제 4 노드에 소오스가 연결되고, 제 5 노드에 드레인이 연결된 제 2 트랜지스터;

상기 제 1 노드에 게이트가 연결되고, 상기 제 5 노드에 드레인이 연결되고, 제 6 노드에 소오스가 연결된 제 3 트랜지스터;

상기 제 2 노드에 게이트가 연결되고, 상기 제 6 노드에 소오스가 연결되고, 접지전압에 드레인이 연결된 제 4 트랜지스터;

상기 어드레스 버퍼의 출력단에 게이트가 연결되고, 상기 전원전압에 소오스가 연결되고, 상기 제 4 노드에 드레인이 연결된 제 5 트랜지스터;

제 3 인버터를 통하여 상기 어드레스 버퍼의 출력단에 게이트가 연결되고, 상기 제 4 노드에 소오스가 연결되고, 상기 제 5 노드에 드레인이 연결된 제 6 트랜지스터;

상기 제 3 인버터를 통하여 상기 어드레스 버퍼의 출력단에 게이트가 연결되고, 상기 제 5 노드에 드레인이 연결되고, 제 6 노드에 소오스가 연결된 제 7 트랜지스터;

상기 어드레스 버퍼의 출력단에 게이트가 연결되고, 상기 제 6 노드에 소오스가 연결되고, 접지전압에 드레인이 연결된 제 8 트랜지스터; 및

상기 제 5 노드의 신호를 반전하여 비교 출력신호로 발생하는 제 4 인버터를 구비하는 것을 특징으로 하는 리던던시 로직셀을 가진 반도체 메모리 장치.
제 3 항에 있어서, 상기 리던던시 제어부는

리던던시 제어신호에 응답하여 상기 복수의 비교기들의 각 출력을 각각 스위칭하기 위한 복수의 입력 스위칭 트랜지스터들;

상기 입력 스위칭 트랜지스터들을 통하여 입력되고, 로우 어드레스에 대응하는 비교기들의 출력을 디코딩하여 상기 불량 셀의 로우 어드레스 패스를 차단시키는 로우차단신호를 발생하는 리던던시 로우 디코더;

상기 입력 스위칭 트랜지스터들을 통하여 입력되고, 컬럼 어드레스에 대응하는 비교기들의 출력을 디코딩하여 상기 불량 셀의 컬럼 어드레스 패스를 차단시키는 컬럼차단신호를 발생하는 리던던시 컬럼 디코더;

상기 로우차단신호를 래치하기 위한 제 1 래치회로;

상기 컬럼차단신호를 래치하기 위한 제 2 래치회로; 및

상기 제 1 및 제 2 래치회로의 출력을 조합하여 상기 리던던시 로직셀의 인에이블 제어신호를 발생하는 논리회로를 구비한 것을 특징으로 하는 리던던시 로직셀을 가진 반도체 메모리 장치.
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