KR100558050B1 - 데이터 출력 모드를 변경할 수 있는 메모리 장치 - Google Patents

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Abstract

본 발명은 데이터 출력 모드를 변경할 수 있는 메모리 장치에 관한 것으로, 8비트 출력 모드로 설계된 회로로 입력되는 어드레스를 내부에서 변형시켜 16비트 출력 모드로 동작하게 하고, 테스트 동작 시에는 8비트 출력 모드에서 테스트 동작이 이루어지도록 함으로써, 하나의 테스트 장비에서 두 가지 출력 모드 회로를 모두 테스트 할 수 있어 테스트 효율을 증가시키고 비용을 절감할 수 있다.
메모리, 테스트, 출력모드

Description

데이터 출력 모드를 변경할 수 있는 메모리 장치{Memory apparatus capable of changing data output mode}
도 1은 리던던시 셀 어레이를 구비한 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 불량비트 검출부의 회로도이다.
도 3은 도 1에 도시된 입출력 멀티플렉서의 회로도이다.
도 4는 본 발명의 실시예에 따른 불량비트 신호 생성부의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 셀 어레이 120 : 리던던시 어레이
130 : 센스 앰프 140 : 어드레스 버퍼
150 : 불량비트 검출부 151, 252 : 어드레스 비교부
152, 253 : 불량비트 신호 생성부 160 : 입출력 멀티플렉서
161 내지 168 : 선택부 251 : 어드레스 신호 제어부
254 : 불량비트 신호 제어부
본 발명은 데이터 출력 모드를 변경할 수 있는 메모리 장치에 관한 것으로, 특히 16비트 출력 모드로 설계된 플래시 메모리를 8비트 출력 모드에서 테스트할 수 있는 데이터 출력 모드를 변경할 수 있는 메모리 장치에 관한 것이다.
일반적으로, 메모리 장치는 셀 어레이와 리던던시 어레이를 구비하며, 불량 컬럼이 발생할 경우 불량 컬럼을 리던던시 어레이에 포함된 정상 컬럼으로 교체한다.
도 1은 리던던시 셀 어레이를 구비한 메모리 장치의 블록도이다.
도 1을 참조하면, 메모리 장치는 셀 어레이(110), 리던던시 어레이(120), 센스 앰프(130), 어드레스 버퍼(140), 불량비트 검출부(150) 및 입출력 멀티플렉서(160)를 포함한다.
셀 어레이(110)는 다수의 메모리 셀들을 포함하며, 입력되는 어드레스 신호에 따라 해당 워드라인과 비트라인에 연결된 메모리 셀이 선택된다. 여기서, 셀 어레이(110)는 일반적으로 16개의 블록으로 나누어지며, 어드레스 신호에 따라 16개의 블록에서 각각 선택된 셀들로부터 16개의 데이터가 출력된다. 이는, 16비트에 해당하는 경우로써, 32비트의 경우 셀 어레이(110)가 32개의 블록으로 나누어져 32개의 데이터가 출력된다. 이하, 16개의 데이터가 출력되는 경우를 예로써 설명하기로 한다.
리던던시 어레이(120)는 다수의 리페어 셀을 포함하며, 셀 어레이(110)에 포함된 불량 셀로부터 출력되는 데이터를 대체할 리페어 데이터(RDL)를 어드레스 신호에 따라 출력한다.
즉, 어드레스 신호가 입력되면, 셀 어레이(110)에서 16개의 데이터(DL0 내지 DL15)가 출력되고 리던던시 어레이(120)에서도 리페어 데이터(RDL)가 출력된다.
데이터들(DL0 내지 DL15, RDL)은 입출력 멀티플렉서(160)로 입력되며, 입출력 멀티플렉서(160)는 데이터들(DL0 내지 DL15, RDL)을 입출력 라인(IO[15:0])을 통해 패드(PAD)로 전달한다. 이때, 입출력 멀티플렉서(160)는 불량비트 검출부(150)의 불량비트 신호(RIO[3:0])에 따라, 입력된 어드레스에서 데이터(DL0 내지 DL15) 중에서 몇 번째 데이터가 불량인지를 판단하고 불량 데이터 대신 리페어 데이터(RDL)를 해당 라인으로 출력한다.
이러한 불량비트 검출부(150)는 어드레스 버퍼(140)로부터 어드레스 신호(A[n:0])가 입력되면, 해당 어드레스에서 불량 셀이 선택되는지를 판단하고 불량 셀이 데이터들(DL0 내지 DL15) 중 몇 번째 데이터인지에 대한 불량비트 신호(RIO[3:0])를 입출력 멀티플렉서(160)로 출력한다.
여기서, 불량비트 검출부(150)에 대한 동작을 보다 상세하게 설명하기로 한다.
도 2는 도 1에 도시된 불량비트 검출부의 회로도이다.
도 2를 참조하면, 불량비트 검출부는 어드레스 비교부(151)와 불량비트 신호 생성부(152)를 포함하며, 어드레스 비교부(151)와 불량비트 신호 생성부(152)는 도 1의 리던던시 어레이(120)에 포함된 컬럼(비트라인) 수만큼씩 구비된다.
상기에서, 어드레스 비교부(151)는 트랜지스터와 퓨즈가 직렬 접속된 스위칭 수단들을 포함한다. 여기서, 스위칭 수단들은 2개씩 병렬로 접속되어 한 쌍의 스위칭부를 이루고, 전원 전압 단자와 접지 전압 단자 사이에 다수의 스위칭부들이 직렬로 접속된다.
구체적으로 설명하면, 출력 노드인 제1 노드(N0)와 제2 노드(N1) 사이에는 트랜지스터와 퓨즈가 직렬 접속된 제1 스위칭 수단(Ta1 및 Fa1) 및 제2 스위칭 수단(Tb1 및 Fb1)이 병렬로 접속되어 하나의 스위칭부를 이룬다. 제2 노드(N1)와 제3 노드(도시되지 않음) 사이에는 트랜지스터와 퓨즈가 직렬 접속된 제3 스위칭 수단(도시되지 않음) 및 제4 스위칭 수단(도시되지 않음)이 병렬로 접속되어 하나의 스위칭부를 이룬다. 반복해서 스위칭 수단들이 각 노드 사이에 2개씩 병렬로 접속되며, 마지막 제n-1 노드(Nn-1)와 제n+1 노드(Nn+1) 사이에는 제2n-1 스위칭 수단(Tan 및 Fan) 및 제2n 스위칭 수단(Tbn 및 Fbn)이 병렬로 접속되어 마지막 스위칭부를 이룬다. 여기서, 스위칭부들은 어드레스 신호의 비트 수만큼 구비된다.
한편, 어드레스 비교부(151)가 인에이블 신호(RENb 및 REN)에 따라 동작되도록 하기 위하여, 전원 전압 단자와 제1 노드(N0) 사이에 인에이블 신호(RENb)에 따라 동작하는 스위칭 소자(PT1)를 설치하고, 접지 전압 단자와 제n+1 노드(Nn+1) 사이에 인에이블 신호(REN)에 따라 동작하는 스위칭 소자(NT1)를 설치할 수 있다.
어드레스 비교부(151)에 포함된 다수의 퓨즈(Fa1 내지 Fan, Fb1 내지 Fbn)는 불량 셀이 선택되는 어드레스 정보에 따라 선택적으로 컷팅(퓨즈의 컷팅 상태는 도 시되지 않음)되며, 이에 따라 불량 셀을 선택하는 어드레스가 저장된다. 이때, 각각의 스위칭부에 포함된 2개의 퓨즈 중 하나만 컷팅되며, 2개가 동시에 컷팅되거나 모두 연결되지는 않는다.
그리고, 어드레스 비교부(151)로 어드레스 신호(A[n:0])와 반전 어드레스 신호(Ab[n:0])가 입력되는데, 어드레스 신호(A[n:0])는 각각의 비트로 나누어져 각각 제1, 제3, 제5,..., 제2n-3 및 제2n-1 스위칭 수단에 포함된 트랜지스터(Ta1 내지 Tan)의 게이트로 각각 입력된다. 그리고, 반전 어드레스 신호(Ab[n:0])는 각각의 비트로 나누어져 각각 제2, 제4, 제6,..., 제2n-2 및 제2n 스위칭 수단에 포함된 트랜지스터(Tb1 내지 Tbn)의 게이트로 각각 입력된다.
상기의 구조로 이루어진 어드레스 비교부(151)는 입력되는 어드레스 신호(A[n:0])가 저장된 어드레스와 일치하면 리페어 인에이블 신호(RIOEN 및 RIOENb)를 출력한다. 예를 들어, 어드레스 신호(A[n:0])가 '11...110'로 입력될 때 불량 셀이 선택된다면, 로우 비트의 어드레스 신호가 입력되는 스위칭 소자들에 포함된 퓨즈들(Fa1, Fb2 내지 Fbn)만 미리 컷팅한다. 이러한 동작이 불량 어드레스를 저장하는 동작이다. 불량 어드레스가 저장된 후 어드레스 신호(A[n:0])가 '11...110'로 입력되면, 하이 비트의 어드레스 신호가 입력되는 스위칭 소자들에 포함된 퓨즈들(Fb1, Fa2 내지 Fan)이 연결된 상태에서 이들 퓨즈들(Fb1, Fa2 내지 Fan)과 직렬 접속된 트랜지스터들(Tb1, Ta2 내지 Tan)이 모두 턴온된다. 이로 인해, 출력 단자인 제1 노드(N0)가 접지 전압 단자와 전기적으로 연결되고, 제1 노드(N0)를 통해 제1 및 제2 리페어 인에이블 신호(RIOEN 및 RIOENb)가 각각 하이레벨과 로우레벨로 출력된 다.
제1 및 제2 리페어 인에이블 신호(RIOEN 및 RIOENb)가 생성되면, 불량비트 신호 생성부(152)는 불량 셀이 몇 번째 비트에 해당하는지에 대한 불량비트 신호(RIO[3:0])를 출력한다.
이러한 불량비트 신호 생성부(152)는, 전원전압 단자에 접속되며 제2 리페어 인에이블 신호(RIOENb)에 따라 동작하는 스위칭 트랜지스터(PT2)와, 스위칭 트랜지스터(P1) 및 제1 출력 단자 사이에 접속된 제1 스위칭 수단(Tc1 및 Fc1)과, 접지 전압 단자 및 제1 출력 단자 사이에 접속된 제2 스위칭 수단(Td1 및 Fd1)과, 스위칭 트랜지스터(P1) 및 제2 출력 단자 사이에 접속된 제3 스위칭 수단(Tc2 및 Fc2)과, 접지 전압 단자 및 제2 출력 단자 사이에 접속된 제4 스위칭 수단(Td2 및 Fd2)과, 스위칭 트랜지스터(P1) 및 제3 출력 단자 사이에 접속된 제5 스위칭 수단(Tc3 및 Fc3)과, 접지 전압 단자 및 제3 출력 단자 사이에 접속된 제6 스위칭 수단(Td3 및 Fd3)과, 스위칭 트랜지스터(P1) 및 제4 출력 단자 사이에 접속된 제7 스위칭 수단(Tc4 및 Fc4)과, 접지 전압 단자 및 제4 출력 단자 사이에 접속된 제8 스위칭 수단(Td4 및 Fd4)을 포함한다.
상기에서는 출력 데이터가 16비트로 출력되는 경우를 고려하여 4개의 출력 단자가 구비되었으나, 출력 데이터가 32비트로 출력되는 경우 출력 단자가 하나 더 구비되고 스위칭 수단도 2개 더 구비된다.
한편, 스위칭 수단은 트랜지스터와 퓨즈가 직렬 접속된 구조로 이루어질 수 있다. 그리고, 스위칭 수단들에 포함된 트랜지스터들(Tc1 내지 Tc4, Td1 내지 Td4) 은 제1 리페어 인에이블 신호(RIOEN)에 따라 동작한다.
불량비트 신호 생성부(152)에 포함된 다수의 퓨즈(Fc1 내지 Fc4, Fd1 내지 Fd4)는 불량 셀이 몇 번째 비트에 해당되는지에 따라 선택적으로 컷팅(퓨즈의 컷팅 상태는 도시되지 않음)되며, 이에 따라 몇 번째 비트가 불량인지에 대한 정보가 저장된다.
상기의 구조로 불량비트 신호 생성부(152)는 리페어 인에이블 신호(RIOEN 및 RIOENb)가 입력되면, 몇 번째 비트가 불량인지 알려주는 불량비트 신호(RIO[3:0])를 출력한다. 예를 들어, 첫 번째 비트가 불량인 경우, 불량비트 신호(RIO[3:0])가 '0001'로 출력되도록 퓨즈들(Fd1, Fc2, Fc3 및 Fc4)을 컷팅한다. 이러한 동작이 불량 비트에 대한 정보를 저장하는 동작이다.
불량 비트에 대한 정보가 저장된 후 리페어 인에이블 신호(RIOEN 및 RIOENb)가 입력되면, 모든 트랜지스터들(Tc1 내지 Tc4, Td1 내지 Td4)이 턴온되고, 컷팅되지 않은 퓨즈들을 통해 전원 전압 또는 접지 전압이 각각 출력 단자로 전달되어 불량비트 신호(RIO[3:0])가 '0001'로 출력된다.
불량비트 신호(RIO[3:0])에 따라 도 1의 입출력 멀티플렉서(160)는 첫 번째 비트에 해당하는 셀로부터 출력된 데이터 대신에 리던던시 어레이(120)로부터 출력된 리페어 데이터(RDL)를 패드(PAD)로 출력한다.
도 3은 도 1에 도시된 입출력 멀티플렉서의 회로도이다.
도 3을 참조하면, 일반적으로, 입출력 멀티플렉서(160) 내부에는 8개의 선택부(161 내지 168)가 구비되며, 16개의 데이터(DL0 내지 DL15)는 2개씩 선택부(161 내지 168)로 각각 입력된다.
상기에서, 회로가 8비트 출력 모드로 동작하는 경우 셀 어레이(110)로부터 출력되는 16개의 데이터(DL0 내지 DL15) 중 8개만 출력되여야 한다. 선택부들(161 내지 168)은 어드레스 신호(A[n:0]) 중 8비트 출력 모드에서만 사용되는 어드레스 신호(예를 들어, '어드레스 비트(An)'이라 하기로 함)에 따라 동작하며, 8비트 출력 모드의 경우 어드레스 비트(An)에 따라 각각의 선택부들(161 내지 168)들은 입력되는 두개의 데이터 중 하나의 데이터만을 입출력 라인(예를 들면, IO0 내지 IO7)으로 각각 출력한다.
이렇게, 8비트 출력 모드에서는 어드레스 신호(A[n:0]) 중 어드레스 비트(An)도 사용되기 때문에, 도 2의 어드레스 비교부(151)에서 어드레스 비트(An)와 관련된 퓨즈(예를 들면, Fan 및 Fbn)도 적절하게 컷팅이 되어야 한다.
그러나, 16비트 출력 모드에서는 16개의 데이터(DL0 내지 DL15)가 모두 출력되므로 어드레스 비트(An)가 사용되지 않으며, 어드레스 비트(An)가 무시되도록 어드레스 비트(An)와 관련된 퓨즈들(예를 들면, Fan 및 Fbn)도 모두 연결되어 있어야 한다. 하지만, 16비트 출력 모드로 설계되면 16비트 출력 모드와 관련된 퓨즈들(Fan 및 Fbn)이 모두 연결되기 때문에, 8비트 출력 모드에서 동작할 수 없다. 따라서, 8비트 출력 모드 환경에서는 정상적으로 테스트를 할 수 없게 된다.
이로 인해, 16비트 출력 모드에서 테스트를 할 수 있는 장비를 추가로 구비해야 한다.
이에 대하여, 본 발명이 제시하는 데이터 출력 모드를 변경할 수 있는 메모리 장치는 8비트 출력 모드로 설계된 회로로 입력되는 어드레스를 내부에서 변형시켜 16비트 출력 모드로 동작하게 하고, 테스트 동작 시에는 8비트 출력 모드에서 테스트 동작이 이루어지도록 함으로써, 하나의 테스트 장비에서 두 가지 출력 모드 회로를 모두 테스트 할 수 있어 테스트 효율을 증가시키고 비용을 절감할 수 있다.
본 발명의 실시예에 따른 데이터 출력 모드를 변경할 수 있는 메모리 장치는 불량 셀을 선택하는 불량 어드레스가 8비트 출력 모드를 기준으로 저장되고, 어드레스 신호와 불량 어드레스를 비교하여 일치하면 리페어 인에이블 신호를 생성하는 어드레스 비교부와, 출력모드 결정신호 및 8비트 강제 결정신호에 따라 8비트 출력 모드에서는 어드레스 신호를 어드레스 비교부로 그대로 전달하고, 16비트 출력모드에서는 어드레스 신호 중 8비트 출력 모드에서만 사용되는 어드레스 비트가 비교되지 않도록 어드레스 비트를 하이 레벨로 전달하는 어드레스 신호 제어부, 및 리페어 인에이블 신호에 따라 불량 셀의 불량 데이터가 출력 데이터의 몇 번째 비트인지를 불량비트 신호로 출력하는 불량비트 신호 생성부를 포함하며, 불량 어드레스에 대한 정보가 8비트 출력 모드를 기준으로 저장되더라도 출력모드 결정신호 및 8비트 강제 결정신호에 따라 8비트 출력 모드 또는 16비트 출력 모드로 동작하는 데이터 출력 모드를 변경할 수 있다.
상기에서, 어드레스 비교부는 다수의 퓨즈를 포함하며, 퓨즈들이 선택적으로 커팅되어 불량 어드레스가 저장된다. 이러한 어드레스 비교부는, 전원전압 단자와 출력 노드인 제1 노드 사이에 접속되며 제1 인에이블 신호에 따라 동작하는 제1 스위칭 소자와, 접지 전압 단자에 접속되며 제2 인에이블 신호에 따라 동작하는 제2 스위칭 소자와, 트랜지스터와 퓨즈가 직렬로 접속된 제1 노드 및 제2 스위칭 수단이 병렬로 접속된 구조로 이루어지며, 제1 스위칭 소자 및 제2 스위칭 소자 사이에 직렬로 접속되는 다수의 스위칭부들을 포함하며, 불량 어드레스에 따라 퓨즈가 선택적으로 컷팅되고 어드레스 신호의 각 비트가 스위칭부들에 포함된 트랜지스터들로 각각 입력된다. 이때, 트랜지스터가 NMOS 트랜지스터이고, 제1 스위칭 소자는 PMOS 트랜지스터로 이고, 제2 스위칭 소자는 NMOS 트랜지스터로 이다.
어드레스 신호 제어부는, 출력모드 결정신호 및 반전된 8비트 강제 결정신호를 논리조합하는 제1 낸드 게이트와, 제1 낸드 게이트의 출력 신호와 어드레스 비트를 논리 조합하여 8비트 출력 모드에서는 어드레스 비트를 반전시켜 출력하고 16비트 출력 모드에서는 어드레스 비트를 하이 레벨로 출력하는 제2 낸드 게이트와, 제1 낸드 게이트의 출력 신호를 반전시키는 인버터, 및 제2 낸드 게이트의 출력 신호 및 인버터의 출력 신호를 조합하여 8비트 출력 모드에서는 어드레스 비트를 그대로 출력하고 16비트 출력 모드에서는 어드레스 비트를 하이 레벨로 출력하는 논리합 소자를 포함한다.
불량비트 신호 생성부는, 전원 전압 단자와 제1 노드 사이에 접속되며 리페어 인에이블 신호에 따라 동작하는 스위칭 소자와, 제1 노드와 제1 내지 제4 출력 단자 사이에 각각 접속된 제1 내지 제4 스위칭 수단과, 접지 전압 단자 및 제1 내지 제4 출력 단자 사이에 각각 접속된 제5 내지 제8 스위칭 수단을 포함하며, 각각의 스위칭 수단들은 불량 데이터가 출력 데이터의 몇 번째 비트인지에 따라 선택적으로 컷팅된 퓨즈와 리페어 인에이블 신호의 반전 신호가 입력되는 트랜지스터가 직렬 접속된 구조로 이루어진다. 여기서, 스위칭 소자는 PMOS 트랜지스터이고, 트랜지스터는 NMOS 트랜지스터이다.
한편, 8비트 강제 결정 신호에 따라 출력 모드가 8비트 출력 모드이면 불량비트 신호 중 16비트 출력 모드와 관련된 최상위 비트를 로우 레벨로 출력하는 불량비트 신호 제어부를 더 포함할 수 있다. 이러한 불량비트 신호 제어부는, 8비트 강제 결정신호에 따라 최상위 비트를 전송하는 전송 수단, 및 전송 수단의 출력 단자와 접지 전압 단자 사이에 접속되며 8비트 강제 결정 신호에 따라 8비트 출력 모드 시 최상위 비트를 로우 레벨로 출력하기 위한 스위칭 소자를 포함한다. 이때, 스위칭 소자는 NMOS 트랜지스터이다.
또한, 상기의 구성에서, 어드레스 신호 제어부에서 생성된 어드레스 비트에 따라 출력 데이터를 16비트 또는 8비트로 출력하며, 불량비트 신호에 따라 불량 데이터 대신에 리던던시 어레이의 리페어 데이터를 출력하는 입출력 멀티플렉서를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 데이터 출력 모드를 변경할 수 있는 메모리 장치는 다수의 셀을 포함하며 어드레스 신호에 따라 데이터를 출력하는 셀 어레이 와, 다수의 리페어 셀을 포함하며, 어드레스 신호에 따라 셀 어레이의 불량 셀로부터 출력되는 불량 데이터를 대체할 리페어 데이터를 출력하는 리던던시 어레이와, 불량 셀을 선택하는 불량 어드레스가 8비트 출력 모드를 기준으로 저장되며, 출력모드 결정신호 및 8비트 강제 결정신호에 따라 8비트 출력 모드에서는 어드레스 신호를 불량 어드레스와 비교하고, 16비트 출력 모드에서는 어드레스 신호 중 16비트 출력 모드에서만 사용되는 어드레스 신호와 불량 어드레스를 비교하여 일치하면 불량 데이터가 몇 번째 비트에 해당하는지를 불량비트 신호로 출력하는 불량비트 검출부, 및 불량비트 신호에 따라 불량 데이터 대신 리페어 데이터를 출력하며 8비트 출력 모드에서는 8개의 데이터를 출력하고 16비트 출력 모드에서는 16개의 데이터를 출력하는 입출력 멀티플렉서를 포함하며, 불량 어드레스에 대한 정보가 8비트 출력 모드를 기준으로 저장되더라도 출력모드 결정신호 및 8비트 강제 결정신호에 따라 8비트 출력 모드 또는 16비트 출력 모드로 동작한다.
상기에서, 불량비트 검출부는, 8비트 출력 모드를 기준으로 불량 어드레스가 저장되고, 어드레스 신호와 불량 어드레스를 비교하여 일치하면 리페어 인에이블 신호를 생성하는 어드레스 비교부와, 출력모드 결정신호 및 8비트 강제 결정신호에 따라 8비트 출력 모드에서는 어드레스 신호를 어드레스 비교부로 그대로 전달하고, 16비트 출력모드에서는 어드레스 신호 중 8비트 출력 모드에서만 사용되는 어드레스 비트가 비교되지 않도록 어드레스 비트를 하이 레벨로 전달하는 어드레스 신호 제어부, 및 리페어 인에이블 신호에 따라 불량 셀의 불량 데이터가 출력 데이터의 몇 번째 비트에 해당하는지를 불량비트 신호로 출력하는 불량비트 신호 생성부를 포함한다.
어드레스 비교부는 다수의 퓨즈를 포함하며, 퓨즈들이 선택적으로 커팅되어 불량 어드레스가 저장된다. 이러한 어드레스 비교부는, 전원전압 단자와 출력 노드인 제1 노드 사이에 접속되며 제1 인에이블 신호에 따라 동작하는 제1 스위칭 소자와, 접지 단자에 접속되며 제2 인에이블 신호에 따라 동작하는 제2 스위칭 소자와, 트랜지스터와 퓨즈가 직렬로 접속된 제1 스위칭 수단 및 제2 스위칭 수단이 병렬로 접속된 구조로 이루어지며 제1 노드 및 제2 스위칭 소자 사이에 직렬로 접속되는 다수의 스위칭부들을 포함하며, 불량 어드레스에 따라 퓨즈가 선택적으로 컷팅되고 어드레스 신호의 각 비트가 스위칭부들에 포함된 트랜지스터들로 각각 입력된다. 이때, 트랜지스터는 NMOS 트랜지스터이고, 제1 스위칭 소자는 PMOS 트랜지스터로 이며, 제2 스위칭 소자는 NMOS 트랜지스터로 이다.
어드레스 신호 제어부는, 출력모드 결정신호 및 반전된 8비트 강제 결정신호를 논리조합하는 제1 낸드 게이트와, 제1 낸드 게이트의 출력 신호와 어드레스 비트를 논리 조합하여 8비트 출력 모드에서는 어드레스 비트를 반전시켜 출력하고 16비트 출력 모드에서는 어드레스 비트를 하이 레벨로 출력하는 제2 낸드 게이트와, 제1 낸드 게이트의 출력 신호를 반전시키는 인버터, 및 제2 낸드 게이트의 출력 신호 및 인버터의 출력 신호를 조합하여 8비트 출력 모드에서는 어드레스 비트를 그대로 출력하고 16비트 출력 모드에서는 어드레스 비트를 하이 레벨로 출력하는 논리합 소자를 포함한다.
불량비트 신호 생성부는, 전원 전압 단자와 제1 노드 사이에 접속되며 리페 어 인에이블 신호에 따라 동작하는 스위칭 소자와, 제1 노드와 제1 내지 제4 출력 단자 사이에 각각 접속된 제1 내지 제4 스위칭 수단와, 접지 전압 단자 및 제1 내지 제4 출력 단자 사이에 각각 접속된 제5 내지 제8 스위칭 수단을 포함하며, 각각의 스위칭 수단들은 불량 데이터가 몇 번째 비트인지에 따라 선택적으로 컷팅된 퓨즈와 리페어 인에이블 신호의 반전 신호가 입력되는 트랜지스터가 직렬 접속된 구조로 이루어진다. 여기서, 스위칭 소자는 PMOS 트랜지스터이고, 트랜지스터는 NMOS 트랜지스터이다.
한편, 8비트 강제 결정 신호에 따라 출력 모드가 8비트 출력 모드이면 불량비트 신호 중 16비트 출력 모드와 관련된 최상위 비트를 로우 레벨로 출력하는 불량비트 신호 제어부를 더 포함할 수 있다. 이러한 불량비트 신호 제어부는, 8비트 강제 결정신호에 따라 최상위 비트를 전송하는 전송 수단, 및 전송 수단의 출력 단자와 접지 전압 단자 사이에 접속되며 8비트 강제 결정 신호에 따라 8비트 출력 모드 시 최상위 비트를 로우 레벨로 출력하기 위한 스위칭 소자를 포함한다. 이때, 스위칭 소자는 NMOS 트랜지스터이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명의 실시예에 따른 데이터 출력 모드를 변경할 수 있는 메모리 장치는, 도 1에서와 같이, 셀 어레이(110), 리던던시 어레이(120), 센스 앰프(130), 어드레스 버퍼(140), 불량비트 검출부(150) 및 입출력 멀티플렉서(160)를 포함한다. 여기서, 불량비트 검출부(150)의 구성 및 동작이 상이하다.
도 4는 본 발명의 실시예에 따른 불량비트 검출부를 설명하기 위한 회로도이다.
도 4를 참조하면, 불량비트 검출부는 어드레스 신호 제어부(251), 어드레스 비교부(252), 불량비트 신호 생성부(253) 및 불량비트 신호 제어부(254)를 포함하며, 이들은 리던던시 어레이(120)에 포함된 컬럼 수만큼씩 구비된다.
어드레스 신호 제어부(251)는 출력모드 결정신호(BYTE) 및 반전된 8비트 강제 결정신호(/FORCEx8)를 논리조합하는 제1 낸드 게이트(NAND1), 제1 낸드 게이트(NAND1)의 출력 신호와 어드레스 비트(An)를 논리 조합하여 새로운 어드레스 비트의 반전 신호(AAnb)를 출력하는 제2 낸드 게이트(NAND2), 제1 낸드 게이트(NAND1)의 출력 신호를 반전시키는 인버터(I3), 및 제2 낸드 게이트(NAND2)의 출력 신호 및 인버터(I3)의 출력 신호를 조합하여 새로운 어드레스 비트(AAn)를 출력하는 논리합 소자(NOR1 및 I4)를 포함한다.
이러한 어드레스 신호 제어부(251)는 출력모드 결정신호(BYTE) 및 8비트 강제 결정신호(FORCEx8)에 따라 16비트 출력 모드에서는 사용되지 않고 8비트 출력 모드에서만 사용되는 어드레스 비트(An)를 논리조합하여 새로운 어드레스 비트(AAn 및 AAnb)를 출력한다. 즉, 8비트 출력 모드에서는 어드레스 비트(An)에 따라 어드레스 비트(AAn)와 반전 어드레스 비트(AAnb)를 어드레스 비트(An)에 대응하는 레벨을 출력하고, 16비트 출력 모드에서는 어드레스 비트(AAn)와 반전 어드레스 비트(AAnb)를 모두 하이 레벨로 출력한다.
어드레스 신호(A0 내지 An-1, AAn, A0b 내지 An-1b, AAnb)는 어드레스 비교부(252)로 입력된다. 어드레스 비교부(252)는 퓨즈들(Fa1 내지 Fan, Fb1 내지 Fbn)의 컷팅 상태에 따라 어드레스 신호(A0 내지 An-1, AAn, A0b 내지 An-1b, AAnb)가 불량 어드레스와 일치하면 리페어 인에이블 신호(RIOEN 및 RIOENb)를 생성한다. 여기서, 퓨즈들(Fa1 내지 Fan, Fb1 내지 Fbn)은 출력 모드에 상관없이 무조건 8비트 출력 모드를 기준으로 컷팅된다.
어드레스 비교부(251)의 구성 및 동작은 도 2에 도시된 어드레스 비교부(151)와 동일하므로 구체적인 설명은 생략하기로 한다.
불량비트 신호 생성부(253)는 리페어 인에이블 신호(RIOEN 및 RIOENb)에 따라 불량 셀이 몇 번째 비트에 해당하는지에 대한 불량비트 신호(RIO[3:0])를 출력한다. 불량비트 신호 생성부(253)는 도 2의 불량비트 신호 생성부(152)의 구성 및 동작과 동일하므로 상세한 설명은 생략하기로 한다.
불량비트 신호 제어부(254)는 8비트 강제 결정신호(FORCEx8)에 따라 불량비트 신호(RIO[3:0]) 중 16비트 출력 모드와 관련된 최상위 비트(RIO[3])를 전송하는 전송 수단(T1 및 I5), 및 전송 수단(T1 및 I5)의 출력 단자와 접지 전압 단자 사이에 접속되며 8비트 강제 결정신호(FORCEx8)에 따라 8비트 출력 모드 시 최상위 비 트(RIO[3])를 로우 레벨로 만들기 위한 스위칭 소자(NT2)를 포함한다. 여기서, 스위칭 소자(N2)는 NMOS 트랜지스터로 구현할 수 있다.
상기의 구성으로 이루어진 불량비트 신호 제어부(254)는 16비트 출력 모드 시 최상위 비트(RIO[3])를 그대로 최상위 비트(RRIO[3])로 출력하고, 8비트 출력 모드 시 최상위 비트(RIO[3])를 로우 레벨의 최상위 비트(RRIO[3])로 출력한다.
입출력 멀티플렉서(도 1의 160)는 불량비트 신호(RIO[2:0] 및 RRIO[3])에 따라 셀 어레이에서 출력된 데이터 중 불량 데이터 대신에 리던던시 어레이의 리페어 데이터(RDL)를 출력하며, 셀 어레이에서 출력된 데이터를 어드레스 비트(An)에 따라 8비트 또는 16비트로 출력한다.
상기의 구성으로 이루어진 본 발명의 실시예에 따른 메모리 장치의 동작을 출력 모드에 따라 나누어 설명하면 다음과 같다.
8비트 출력 모드 시
먼저, 어드레스 비교부(252)에 포함된 퓨즈들(Fa1 내지 Fan, Fb1 내지 Fbn)은 출력 모드에 상관없이 8비트 출력 모드를 기준으로 불량 어드레스에 따라 선택적으로 컷팅되며, 이를 통해 불량 어드레스가 저장된다.
한편, 어드레스 신호(A[n:0]) 중 일부 어드레스 신호(A[n-1:0])는 바로 어드레스 비교부(252)로 입력되고, 8비트 출력 모드에서만 사용되는 어드레스 비트(An)는 어드레스 신호 제어부(251)로 입력된다.
어드레스 신호 제어부(251)는 출력모드 결정신호(BYTE)와 8비트 강제 결정신 호(FORCEx8)에 따라 동작하는데, 8비트 출력 모드에서는 출력모드 결정신호(BYTE)가 로우 레벨로 입력된다. 여기서, 출력모드 결정신호(BYTE)는 옵션 퓨즈(도시되지 않음)의 컷팅 상태로 고정되는 신호이다. 따라서, 출력모드 결정신호(BYTE)는 패키지가 완료된 후에는 변경될 수 없다. 출력모드 결정신호(BYTE)가 로우 레벨로 입력되면, 8비트 강제 결정신호(FORCEx8)에 상관없이 회로는 8비트 출력 모드로 동작한다. 따라서, 어드레스 신호 제어부(251)는 어드레스 비트(An)에 따라, 어드레스 비트(An)가 하이 레벨이면 어드레스 비트(AAn)를 하이 레벨로 출력하고 어드레스 비트(AAnb)를 로우 레벨로 출력한다. 반대로, 어드레스 비트(An)가 로우 레벨이면 어드레스 비트(AAn)를 로우 레벨로 출력하고 어드레스 비트(AAnb)를 하이 레벨로 출력한다.
논리 조합된 어드레스 비트(AAn 및 AAnb)는 어드레스 비트(An 및 Anb) 대신에 어드레스 비교부(252)의 스위칭부에 포함된 트랜지스터(Tan 및 Tbn)로 각각 입력된다. 여기서, 어드레스 비트(An 및 Anb) 대신에 어드레스 비트(AAn 및 AAnb)가 입력되지만, 어드레스 비트(An 및 Anb)가 그대로 입력되는 것과 동일하다.
어드레스 비교부(252)는 어드레스 신호(A0 내지 An-1, AAn)와 불량 어드레스를 비교한다. 어드레스 신호와 불량 어드레스가 일치하면, 어드레스 신호(A0 내지 An-1, AAn, A0b 내지 An-1b, AAnb)에 의해 선택적으로 턴온된 트랜지스터들과 컷팅되지 않은 퓨즈들을 통해 출력 단자인 제1 노드(N0)와 접지 전압 단자가 전기적으로 연결되어 리페어 인에이블 신호(RIOEN 및 RIOENb)가 각각 소정의 레벨로 생성된다.
리페어 인에이블 신호(RIOEN 및 RIOENb)에 따라 불량비트 신호 생성부(253)는 불량비트 신호(RIO[3:0])를 출력하여 불량 데이터가 출력 데이터에서 몇 번째 비트에 해당하는지를 알려준다.
여기서, 불량비트 신호(RIO[3:0])의 최상위 비트(RIO[3])는 불량비트 신호 제어부(254)에 의해 제어된다. 불량비트 신호 제어부(254)는 8비트 출력 모드에서 하이 레벨로 입력되는 8비트 강제 결정신호(FORCEx8)에 따라 최상위 비트(RIO[3])를 로우 레벨의 최상위 비트(RRIO[3])로 출력한다. 여기서, 최상위 비트(RRIO[3])를 로우 레벨로 만드는 것은 데이터가 8비트로 출력되기 때문이다.
입출력 멀티플렉서(도 1의 160)는 불량비트 신호(RIO[2:0] 및 RRIO[3])에 따라 셀 어레이에서 출력된 데이터 중 불량 데이터 대신에 리던던시 어레이의 리페어 데이터(RDL)를 출력한다. 한편, 어드레스 신호 제어부(251)에서 생성된 어드레스 비트(AAn)에 따라 입출력 멀티플렉서(도 1의 160)는 셀 어레이에서 출력된 16개의 데이터(DL0 내지 DL15) 중 8개의 데이터(예를 들면, DL0 내지 DL7)만 출력한다.
16비트 출력 모드
16비트 출력 모드는 8비트 출력 모드를 기준으로 설계(퓨즈 컷팅)된 회로를 16비트 출력 모드로 동작시키는 것이다.
따라서, 어드레스 비교부(252)에 포함된 퓨즈들(Fa1 내지 Fan, Fb1 내지 Fbn)은 출력 모드에 상관없이 8비트 출력 모드를 기준으로 불량 어드레스에 따라 선택적으로 컷팅되며, 이를 통해 불량 어드레스가 저장된다.
한편, 어드레스 신호(A[n:0]) 중 일부 어드레스 신호(A[n-1:0])는 바로 어드레스 비교부(252)로 입력되고, 8비트 출력 모드에서만 사용되는 어드레스 비트(An)는 어드레스 신호 제어부(251)로 입력된다.
어드레스 신호 제어부(251)는 출력모드 결정신호(BYTE)와 8비트 강제 결정신호(FORCEx8)에 따라 동작하는데, 16비트 출력 모드에서는 출력모드 결정신호(BYTE)가 하이 레벨로 입력된다. 출력모드 결정신호(BYTE)가 하이 레벨로 입력되면, 8비트 강제 결정신호(FORCEx8)에 따라 회로는 강제 8비트 출력 모드 또는 16비트 출력 모드로 동작한다. 여기서, 8비트 강제 결정신호(FORCEx8)는 로우 레벨로 입력되며 회로는 16비트 출력 모드로 동작된다. 따라서, 어드레스 신호 제어부(251)는 어드레스 비트(An)의 레벨에 상관없이 어드레스 비트(AAn)와 어드레스 비트(AAnb)를 모두 하이 레벨로 출력한다.
논리 조합된 어드레스 비트(AAn 및 AAnb)는 어드레스 비트(An 및 Anb) 대신에 어드레스 비교부(252)의 스위칭부에 포함된 트랜지스터(Tan 및 Tbn)로 각각 입력된다. 여기서, 어드레스 비트(AAn 및 AAnb)가 모두 하이 레벨로 입력되기 때문에, 제n+1 노드(Nn)와 제n 노드(Nn-1)는 무조건 전기적으로 연결된다. 즉, 어드레스 비트(An)에 상관없이 하이 레벨로 입력되는 어드레스 비트(AAn 및 AAnb)에 의해, 퓨즈들(Fan 및 Fbn)의 컷팅 상태는 무시되고 16비트 출력 모드를 기준으로 어드레스 신호(A0 내지 An-1)와 불량 어드레스가 비교된다.
어드레스 비교부(252)는 어드레스 신호(A0 내지 An-1)와 불량 어드레스를 비교한다. 어드레스 신호(A0 내지 An-1)와 불량 어드레스가 일치하면, 어드레스 신호 (A0 내지 An-1, AAn, A0b 내지 An-1b, AAnb)에 의해 선택적으로 턴온된 트랜지스터들과 컷팅되지 않은 퓨즈들을 통해 출력 단자인 제1 노드(N0)와 접지 전압 단자가 전기적으로 연결되어 리페어 인에이블 신호(RIOEN 및 RIOENb)가 각각 소정의 레벨로 생성된다.
리페어 인에이블 신호(RIOEN 및 RIOENb)에 따라 불량비트 신호 생성부(253)는 불량비트 신호(RIO[3:0])를 출력하여 불량 데이터가 출력 데이터에서 몇 번째 비트에 해당하는지를 알려준다.
여기서, 불량비트 신호(RIO[3:0])의 최상위 비트(RIO[3])는 불량비트 신호 제어부(254)에 의해 제어된다. 불량비트 신호 제어부(254)는 로우 레벨로 입력되는 8비트 강제 결정신호(FORCEx8)에 따라 최상위 비트(RIO[3])를 그대로 최상위 비트(RRIO[3])로 출력한다.
입출력 멀티플렉서(도 1의 160)는 불량비트 신호(RIO[2:0] 및 RRIO[3])에 따라 셀 어레이에서 출력된 데이터 중 불량 데이터 대신에 리던던시 어레이의 리페어 데이터(RDL)를 출력한다. 한편, 어드레스 신호 제어부(251)에서 생성된 어드레스 비트(AAn)에 따라 입출력 멀티플렉서(도 1의 160)는 셀 어레이에서 출력된 16개의 데이터(DL0 내지 DL15)를 모두 출력한다.
강제 8비트 출력 모드 시
강제 8비트 출력 모드는 16비트 출력 모드로 동작하는 회로를 8비트 출력 모드에서 테스트하기 위한 모드이다.
이 경우, 출력모드 결정신호(BYTE)는 16비트 출력 모드를 나타내는 하이 레벨로 입력되지만, 8비트 강제 결정신호(FORCEx8)가 하이 레벨로 입력되어 8비트 출력 모드로 동작된다. 여기서, 출력모드 결정신호(BYTE)는 옵션 퓨즈를 통해 정해지는 것이므로 패키지가 완료된 후에는 변경할 수 없는 신호이다. 따라서, 8비트 강제 결정신호(FORCEx8)를 이용하여 출력 모드를 변경한다.
어드레스 비교부(252)에 포함된 퓨즈들(Fa1 내지 Fan, Fb1 내지 Fbn)은 출력 모드에 상관없이 8비트 출력 모드를 기준으로 불량 어드레스에 따라 선택적으로 컷팅되어 불량 어드레스가 저장된다.
한편, 어드레스 신호(A[n:0]) 중 일부 어드레스 신호(A[n-1:0])는 바로 어드레스 비교부(252)로 입력되고, 8비트 출력 모드에서만 사용되는 어드레스 비트(An)는 어드레스 신호 제어부(251)로 입력된다.
어드레스 신호 제어부(251)는 출력모드 결정신호(BYTE)와 8비트 강제 결정신호(FORCEx8)에 따라 동작하는데, 16비트 출력 모드에서는 출력모드 결정신호(BYTE)가 하이 레벨로 입력된다. 하지만, 8비트 강제 결정신호(FORCEx8)에 따라 회로는 8비트 출력 모드로 동작한다. 따라서, 어드레스 신호 제어부(251)는 어드레스 비트(An)에 따라, 어드레스 비트(An)가 하이 레벨이면 어드레스 비트(AAn)를 하이 레벨로 출력하고 어드레스 비트(AAnb)를 로우 레벨로 출력한다. 반대로, 어드레스 비트(An)가 로우 레벨이면 어드레스 비트(AAn)를 로우 레벨로 출력하고 어드레스 비트(AAnb)를 하이 레벨로 출력한다.
논리 조합된 어드레스 비트(AAn 및 AAnb)는 어드레스 비트(An 및 Anb) 대신 에 어드레스 비교부(252)의 스위칭부에 포함된 트랜지스터(Tan 및 Tbn)로 각각 입력된다. 즉, 출력 모드가 16비트 출력 모드이지만 8비트 출력 모드의 경우와 마찬가지로 어드레스 비트(An 및 Anb)와 동일한 레벨의 어드레스 비트(AAn 및 AAnb)가 그대로 입력된다.
어드레스 비교부(252)는 어드레스 신호(A0 내지 An-1, AAn)와 불량 어드레스를 비교한다, 어드레스 신호(A0 내지 An-1, AAn)와 불량 어드레스가 일치하면 어드레스 신호(A0 내지 An-1, AAn, A0b 내지 An-1b, AAnb)에 의해 선택적으로 턴온된 트랜지스터들과 컷팅되지 않은 퓨즈들을 통해 출력 단자인 제1 노드(N0)와 접지 전압 단자가 전기적으로 연결되어 리페어 인에이블 신호(RIOEN 및 RIOENb)가 각각 소정의 레벨로 생성된다.
리페어 인에이블 신호(RIOEN 및 RIOENb)에 따라 불량비트 신호 생성부(253)는 불량비트 신호(RIO[3:0])를 출력하여 불량 데이터가 출력 데이터에서 몇 번째 비트에 해당하는지를 알려준다.
여기서, 불량비트 신호(RIO[3:0])의 최상위 비트(RIO[3])는 불량비트 신호 제어부(254)에 의해 제어된다. 불량비트 신호 제어부(254)는 8비트 출력 모드에서 하이 레벨로 입력되는 8비트 강제 결정신호(FORCEx8)에 따라 최상위 비트(RIO[3])를 로우 레벨의 최상위 비트(RRIO[3])로 출력한다. 여기서, 최상위 비트(RRIO[3])를 로우 레벨로 만드는 것은 데이터가 8비트로 출력되기 때문이다.
입출력 멀티플렉서(도 1의 160)는 불량비트 신호(RIO[2:0] 및 RRIO[3])에 따라 셀 어레이에서 출력된 데이터 중 불량 데이터 대신에 리던던시 어레이의 리페어 데이터(RDL)를 출력한다. 한편, 어드레스 신호 제어부(251)에서 생성된 어드레스 비트(AAn)에 따라 입출력 멀티플렉서(도 1의 160)는 셀 어레이에서 출력된 16개의 데이터(DL0 내지 DL15) 중 8개의 데이터(예를 들면, DL0 내지 DL7)만 출력한다.
이렇듯, 16비트 출력 모드에서 동작하는 회로를 8비트 강제 결정신호(FORCEx8)를 이용하여 8비트 출력 모드로 동작시킬 수 있다.
상술한 바와 같이, 본 발명은 8비트 출력 모드로 설계된 회로로 입력되는 어드레스를 내부에서 변형시켜 16비트 출력 모드로 동작하게 하고, 테스트 동작 시에는 8비트 출력 모드에서 테스트 동작이 이루어지도록 함으로써, 하나의 테스트 장비에서 두 가지 출력 모드 회로를 모두 테스트 할 수 있어 테스트 효율을 증가시키고 비용을 절감할 수 있다.

Claims (25)

  1. 불량 셀을 선택하는 불량 어드레스가 8비트 출력 모드를 기준으로 저장되고, 어드레스 신호와 상기 불량 어드레스를 비교하여 일치하면 리페어 인에이블 신호를 생성하는 어드레스 비교부;
    출력모드 결정신호 및 8비트 강제 결정신호에 따라 상기 8비트 출력 모드에서는 상기 어드레스 신호를 상기 어드레스 비교부로 그대로 전달하고, 16비트 출력모드에서는 상기 어드레스 신호 중 상기 8비트 출력 모드에서만 사용되는 어드레스 비트가 비교되지 않도록 상기 어드레스 비트를 하이 레벨로 전달하는 어드레스 신호 제어부; 및
    상기 리페어 인에이블 신호에 따라 상기 불량 셀의 불량 데이터가 출력 데이터의 몇 번째 비트인지를 불량비트 신호로 출력하는 불량비트 신호 생성부를 포함하며,
    상기 불량 어드레스에 대한 정보가 상기 8비트 출력 모드를 기준으로 저장되더라도 상기 출력모드 결정신호 및 상기 8비트 강제 결정신호에 따라 상기 8비트 출력 모드 또는 상기 16비트 출력 모드로 동작하는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 비교부는 다수의 퓨즈를 포함하며, 상기 퓨즈들이 선택적으로 커팅되어 상기 불량 어드레스가 저장되는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  3. 제 1 항에 있어서, 상기 어드레스 비교부는,
    전원전압 단자와 출력 노드인 제1 노드 사이에 접속되며 제1 인에이블 신호에 따라 동작하는 제1 스위칭 소자;
    접지 전압 단자에 접속되며 제2 인에이블 신호에 따라 동작하는 제2 스위칭 소자;
    트랜지스터와 퓨즈가 직렬로 접속된 제1 노드 및 제2 스위칭 수단이 병렬로 접속된 구조로 이루어지며, 상기 제1 스위칭 소자 및 상기 제2 스위칭 소자 사이에 직렬로 접속되는 다수의 스위칭부들을 포함하며,
    상기 불량 어드레스에 따라 상기 퓨즈가 선택적으로 컷팅되고 상기 어드레스 신호의 각 비트가 상기 스위칭부들에 포함된 상기 트랜지스터들로 각각 입력되는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 트랜지스터가 NMOS 트랜지스터인 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제1 스위칭 소자는 PMOS 트랜지스터로 이루어지고, 상기 제2 스위칭 소자는 NMOS 트랜지스터로 이루어진 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  6. 제 1 항에 있어서, 상기 어드레스 신호 제어부는,
    상기 출력모드 결정신호 및 반전된 상기 8비트 강제 결정신호를 논리조합하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력 신호와 상기 어드레스 비트를 논리 조합하여 상기 8비트 출력 모드에서는 상기 어드레스 비트를 반전시켜 출력하고 상기 16비트 출력 모드에서는 상기 어드레스 비트를 하이 레벨로 출력하는 제2 낸드 게이트;
    상기 제1 낸드 게이트의 출력 신호를 반전시키는 인버터; 및
    상기 제2 낸드 게이트의 출력 신호 및 상기 인버터의 출력 신호를 조합하여 상기 8비트 출력 모드에서는 상기 어드레스 비트를 그대로 출력하고 상기 16비트 출력 모드에서는 상기 어드레스 비트를 하이 레벨로 출력하는 논리합 소자를 포함하는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  7. 제 1 항에 있어서, 상기 불량비트 신호 생성부는,
    전원 전압 단자와 제1 노드 사이에 접속되며 상기 리페어 인에이블 신호에 따라 동작하는 스위칭 소자;
    상기 제1 노드와 제1 내지 제4 출력 단자 사이에 각각 접속된 제1 내지 제4 스위칭 수단;
    접지 전압 단자 및 제1 내지 제4 출력 단자 사이에 각각 접속된 제5 내지 제8 스위칭 수단을 포함하며,
    상기 각각의 스위칭 수단들은 상기 불량 데이터가 상기 출력 데이터의 몇 번째 비트인지에 따라 선택적으로 컷팅된 퓨즈와 상기 리페어 인에이블 신호의 반전 신호가 입력되는 트랜지스터가 직렬 접속된 구조로 이루어진 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 스위칭 소자는 PMOS 트랜지스터이고, 상기 트랜지스터는 NMOS 트랜지스터인 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  9. 제 1 항에 있어서,
    상기 8비트 강제 결정 신호에 따라 상기 출력 모드가 상기 8비트 출력 모드이면 상기 불량비트 신호 중 상기 16비트 출력 모드와 관련된 최상위 비트를 로우 레벨로 출력하는 불량비트 신호 제어부를 더 포함하는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  10. 제 9 항에 있어서, 상기 불량비트 신호 제어부는,
    상기 8비트 강제 결정신호에 따라 상기 최상위 비트를 전송하는 전송 수단; 및
    상기 전송 수단의 출력 단자와 접지 전압 단자 사이에 접속되며 상기 8비트 강제 결정 신호에 따라 상기 8비트 출력 모드 시 상기 최상위 비트를 로우 레벨로 출력하기 위한 스위칭 소자를 포함하는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 스위칭 소자가 NMOS 트랜지스터인 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  12. 제 1 항에 있어서,
    상기 어드레스 신호 제어부에서 생성된 상기 어드레스 비트에 따라 상기 출력 데이터를 16비트 또는 8비트로 출력하며, 상기 불량비트 신호에 따라 상기 불량 데이터 대신에 리던던시 어레이의 리페어 데이터를 출력하는 입출력 멀티플렉서를 더 포함하는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  13. 다수의 셀을 포함하며 어드레스 신호에 따라 데이터를 출력하는 셀 어레이;
    다수의 리페어 셀을 포함하며, 상기 어드레스 신호에 따라 상기 셀 어레이의 불량 셀로부터 출력되는 불량 데이터를 대체할 리페어 데이터를 출력하는 리던던시 어레이;
    상기 불량 셀을 선택하는 불량 어드레스가 8비트 출력 모드를 기준으로 저장되며, 출력모드 결정신호 및 8비트 강제 결정신호에 따라 상기 8비트 출력 모드에서는 상기 어드레스 신호를 상기 불량 어드레스와 비교하고, 16비트 출력 모드에서는 상기 어드레스 신호 중 상기 16비트 출력 모드에서만 사용되는 어드레스 신호와 상기 불량 어드레스를 비교하여 일치하면 상기 불량 데이터가 몇 번째 비트에 해당하는지를 불량비트 신호로 출력하는 불량비트 검출부; 및
    상기 불량비트 신호에 따라 상기 불량 데이터 대신 상기 리페어 데이터를 출력하며 상기 8비트 출력 모드에서는 8개의 데이터를 출력하고 상기 16비트 출력 모 드에서는 16개의 데이터를 출력하는 입출력 멀티플렉서를 포함하며,
    상기 불량 어드레스에 대한 정보가 상기 8비트 출력 모드를 기준으로 저장되더라도 상기 출력모드 결정신호 및 상기 8비트 강제 결정신호에 따라 상기 8비트 출력 모드 또는 상기 16비트 출력 모드로 동작하는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  14. 제 13 항에 있어서, 상기 불량비트 검출부는,
    상기 8비트 출력 모드를 기준으로 상기 불량 어드레스가 저장되고, 어드레스 신호와 상기 불량 어드레스를 비교하여 일치하면 리페어 인에이블 신호를 생성하는 어드레스 비교부;
    상기 출력모드 결정신호 및 상기 8비트 강제 결정신호에 따라 상기 8비트 출력 모드에서는 상기 어드레스 신호를 상기 어드레스 비교부로 그대로 전달하고, 상기 16비트 출력모드에서는 상기 어드레스 신호 중 상기 8비트 출력 모드에서만 사용되는 어드레스 비트가 비교되지 않도록 상기 어드레스 비트를 하이 레벨로 전달하는 어드레스 신호 제어부; 및
    상기 리페어 인에이블 신호에 따라 상기 불량 셀의 상기 불량 데이터가 상기 출력 데이터의 몇 번째 비트에 해당하는지를 상기 불량비트 신호로 출력하는 불량비트 신호 생성부를 포함하는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 어드레스 비교부, 상기 어드레스 신호 제어부 및 상기 불량 비트 신호 생성부는 상기 리던던시 어레이의 컬럼 수만큼 구비되는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  16. 제 14 항에 있어서,
    상기 어드레스 비교부는 다수의 퓨즈를 포함하며, 상기 퓨즈들이 선택적으로 커팅되어 상기 불량 어드레스가 저장되는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  17. 제 14 항에 있어서, 상기 어드레스 비교부는,
    전원전압 단자와 출력 노드인 제1 노드 사이에 접속되며 제1 인에이블 신호에 따라 동작하는 제1 스위칭 소자;
    접지 단자에 접속되며 제2 인에이블 신호에 따라 동작하는 제2 스위칭 소자;
    트랜지스터와 퓨즈가 직렬로 접속된 제1 스위칭 수단 및 제2 스위칭 수단이 병렬로 접속된 구조로 이루어지며 상기 제1 노드 및 상기 제2 스위칭 소자 사이에 직렬로 접속되는 다수의 스위칭부들을 포함하며,
    상기 불량 어드레스에 따라 상기 퓨즈가 선택적으로 컷팅되고 상기 어드레스 신호의 각 비트가 상기 스위칭부들에 포함된 상기 트랜지스터들로 각각 입력되는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  18. 제 17 항에 있어서,
    상기 트랜지스터가 NMOS 트랜지스터인 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  19. 제 17 항에 있어서,
    상기 제1 스위칭 소자는 PMOS 트랜지스터로 이루어지고, 상기 제2 스위칭 소자는 NMOS 트랜지스터로 이루어진 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  20. 제 14 항에 있어서, 상기 어드레스 신호 제어부는,
    상기 출력모드 결정신호 및 반전된 상기 8비트 강제 결정신호를 논리조합하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력 신호와 상기 어드레스 비트를 논리 조합하여 상기 8비트 출력 모드에서는 상기 어드레스 비트를 반전시켜 출력하고 상기 16비트 출력 모드에서는 상기 어드레스 비트를 하이 레벨로 출력하는 제2 낸드 게이트;
    상기 제1 낸드 게이트의 출력 신호를 반전시키는 인버터; 및
    상기 제2 낸드 게이트의 출력 신호 및 상기 인버터의 출력 신호를 조합하여 상기 8비트 출력 모드에서는 상기 어드레스 비트를 그대로 출력하고 상기 16비트 출력 모드에서는 상기 어드레스 비트를 하이 레벨로 출력하는 논리합 소자를 포함하는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  21. 제 14 항에 있어서, 상기 불량비트 신호 생성부는,
    전원 전압 단자와 제1 노드 사이에 접속되며 상기 리페어 인에이블 신호에 따라 동작하는 스위칭 소자;
    상기 제1 노드와 제1 내지 제4 출력 단자 사이에 각각 접속된 제1 내지 제4 스위칭 수단;
    접지 전압 단자 및 제1 내지 제4 출력 단자 사이에 각각 접속된 제5 내지 제8 스위칭 수단을 포함하며,
    상기 각각의 스위칭 수단들은 상기 불량 데이터가 몇 번째 비트인지에 따라 선택적으로 컷팅된 퓨즈와 상기 리페어 인에이블 신호의 반전 신호가 입력되는 트랜지스터가 직렬 접속된 구조로 이루어진 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  22. 제 21 항에 있어서,
    상기 스위칭 소자는 PMOS 트랜지스터이고, 상기 트랜지스터는 NMOS 트랜지스터인 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  23. 제 14 항에 있어서,
    상기 8비트 강제 결정 신호에 따라 상기 출력 모드가 상기 8비트 출력 모드이면 상기 불량비트 신호 중 상기 16비트 출력 모드와 관련된 최상위 비트를 로우 레벨로 출력하는 불량비트 신호 제어부를 더 포함하는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  24. 제 23 항에 있어서, 상기 불량비트 신호 제어부는,
    상기 8비트 강제 결정신호에 따라 상기 최상위 비트를 전송하는 전송 수단; 및
    상기 전송 수단의 출력 단자와 접지 전압 단자 사이에 접속되며 상기 8비트 강제 결정 신호에 따라 상기 8비트 출력 모드 시 상기 최상위 비트를 로우 레벨로 출력하기 위한 스위칭 소자를 포함하는 데이터 출력 모드를 변경할 수 있는 메모리 장치.
  25. 제 24 항에 있어서,
    상기 스위칭 소자가 NMOS 트랜지스터인 데이터 출력 모드를 변경할 수 있는 메모리 장치.
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