KR100813627B1 - 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치를제어하는 메모리 제어기와 그것을 포함한 메모리 시스템 - Google Patents

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Abstract

여기에는 각각이 복수의 물리적인 페이지들로 구성된 메모리 블록들을 포함하고 (2N+1)-비트 데이터(N은 1 또는 그 보다 큰 정수)를 저장하는 플래시 메모리 장치의 어드레스 스크램블 방법이 제공되며, 이 방법은 외부 어드레스를 상기 플래시 메모리 장치에 공급될 행 및 열 어드레스들로 변환하는 단계와; 그리고 상기 각 메모리 블록의 물리적인 페이지들이 상기 행 어드레스에 의해서 선택되지 않도록 상기 행 어드레스 중 일부를 스크램블하는 단계를 포함한다.

Description

멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치를 제어하는 메모리 제어기와 그것을 포함한 메모리 시스템{MEMORY CONTROLLER FOR CONTROLLING FLASH MEMORY DEVICE CAPABLE OF STORING Multi-BIT DATA AND MEMORY SYSTEM INCLUDING THE SAME}
도 1은 일반적인 낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 블록의 일부 및 대응하는 데이터 레지스터 & 감지 증폭 회로를 보여주는 블록도이다.
도 3a는 셀 당 2-비트 데이터를 저장하는 플래시 메모리 장치의 블록 및 페이지 어드레스들을 보여주는 도면이다.
도 3b는 셀 당 3-비트 데이터를 저장하는 플래시 메모리 장치의 블록 및 페이지 어드레스들을 보여주는 도면이다.
도 4는 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 5는 본 발명에 따른 어드레스 스크램블 방식을 설명하기 위한 도면이다.
도 6은 도 4에 도시된 플래시 제어기와 플래시 메모리 장치 사이의 어드레스 전송 방식을 설명하기 위한 도면이다.
도 7은 도 4에 도시된 플래시 메모리 장치를 개략적으로 보여주는 블록도이 다.
* 도면의 주요 부분에 대한 부호 설명 *
1000 : 플래시 메모리 장치 1100 : 메모리 셀 어레이
1200 : 행 디코더 회로 1300 : 열 디코더 회로
1400 : 데이터 레지스터 & 감지 증폭 회로
1500 : 열 게이트 회로 1600 : 입출력 인터페이스
1700 : 커맨드 레지스터 & 제어 로직
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티-비트 데이터를 저장하는 플래시 메모리 장치를 제어하는 메모리 제어기와 그것을 포함한 메모리 시스템에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, NOR 플래시 메모리 장치와 NAND 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
도 1은 일반적인 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 일반적인 플래시 메모리 장치는 메모리 셀 어레이(10), 행 선택 회로(20), 그리고 데이터 레지스터 & 감지 증폭 회로(30)를 포함할 것이다. 메모리 셀 어레이(10)는 복수의 메모리 블록들(MB0∼MB(m-1))을 포함한다. 메모리 블록들(MB0∼MB(m-1)) 각각은 행들(또는 워드 라인들)과 열들(또는 비트 라인들)로 배열된 메모리 셀들로 구성될 것이다. 각 메모리 셀은 멀티-비트 데이터, 예를 들면, 2N-비트 데이터(N은 1 또는 그 보다 큰 정수)를 저장할 것이다. 행 선택 회 로(20)는 행 어드레스에 응답하여 메모리 블록들(MB0∼MB(m-1) 중 하나를 그리고 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 것이다. 데이터 레지스터 & 감지 증폭 회로(30)는 비트 라인들을 통해 선택된 메모리 블록에 연결되며, 프로그램 동작시 기입 드라이버로서 그리고 읽기 동작시 감지 증폭기로서 동작할 것이다.
도 2는 도 1에 도시된 메모리 블록의 일부 및 대응하는 데이터 레지스터 & 감지 증폭 회로를 보여주는 블록도이다.
도 2를 참조하면, 메모리 블록(MB0)은 복수의 비트 라인들(BLe0, BLo0, BLe1, BLo1, ...)에 각각 연결된 스트링들(11)로 구성된다. 각 스트링(11)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(MC31∼MC0)로 구성된다. 스트링들(11)에 속하는 스트링 선택 트랜지스터들(SST)은 행 선택 회로(20)에 의해서 제어되는 스트링 선택 라인(SSL)에 공통으로 연결되며, 스트링들(11)에 속하는 접지 선택 트랜지스터들(GST)은 행 선택 회로(20)에 의해서 제어되는 접지 선택 라인(GSL)에 공통으로 연결된다. 각 스트링(11)에 속하는 메모리 셀들(MC31∼MC0)은 행 선택 회로(20)에 의해서 제어되는 대응하는 워드 라인들(WL31∼WL0)에 각각 연결되어 있다. 설명의 편의상, 도 2에는 한 쌍의 비트 라인들(BLe0, BLo0)이 도시되어 있다. 나머지 메모리 블록들(MB0∼MB(m-1))은 도 2에 도시된 것과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략될 것이다.
데이터 레지스터 및 감지 증폭 회로(30)는 한 쌍의 비트 라인들(BLe0, BLo0)에 연결된 비트 라인 선택기(31)와 레지스터(32)로 구성된다. 비트 라인 선택 기(31)는 한 쌍의 비트 라인들(BLe0, BLo0) 중 하나를 선택하고, 선택된 비트 라인을 레지스터(32)와 전기적으로 연결한다. 레지스터(32)는 프로그램 동작시 프로그램 데이터에 따라 선택된 비트 라인을 프로그램 전압(예를 들면, 접지 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동한다. 레지스터(32)는 읽기 동작시 선택된 비트 라인을 통해 선택된 메모리 셀로부터 데이터를 감지한다. 비록 도면에는 도시되지 않았지만, 나머지 비트 라인 쌍들은 도 2에 도시된 것과 동일한 방식으로 비트 라인 선택기들을 통해 대응하는 레지스터들에 각각 연결될 것이다.
도 2에서 알 수 있듯이, 하나의 워드 라인이 2개의 페이지들(짝수 페이지 및 홀수 페이지)로 구성되고, 각 메모리 셀이 2-비트 데이터를 저장하며, 하나의 메모리 블록이 32개의 워드 라인들로 구성된다고 가정할 때, 하나의 메모리 블록은 128개의 페이지들(32WL*2P*2B)로 구성될 것이다. 여기서, "WL"은 워드 라인을 나타내고, "P"는 페이지를 나타내며, "B"는 비트를 나타낸다.
행 어드레스는 메모리 블록들을 선택하기 위한 블록 어드레스 및 선택된 메모리 블록의 페이지들을 선택하기 위한 페이지 어드레스를 포함할 것이다. 128개의 페이지들을 선택하기 위해서 7-비트 어드레스(이하, "제 1 행 어드레스"라 칭함)가 사용되며, 복수의, 예를 들면, 1024개의 메모리 블록들을 선택하기 위해서 10-비트 어드레스(이하, "제 2 행 어드레스"라 칭함)가 사용될 것이다. 하나의 메모리 블록에 속한 페이지들이 모두 선택되고 다음의 메모리 블록이 선택되도록 어드레스 코딩이 이루어져야 한다. 예를 들면, 도 3a에 도시된 바와 같이, 각 메모리 블록에 속하는 128개의 페이지들을 선택하기 위해서 7-비트 어드레스(A12-A18)가 사용되 며, 메모리 블록들을 선택하기 위해서 복수의 어드레스 비트들(A19-Ai)이 사용된다. 메모리 블록들을 선택하기 위한 어드레스 비트들의 수는 메모리 블록들의 수에 따라 결정될 것이다. 7-비트 어드레스가 "0000000"일 때, 선택된 메모리 블록의 첫 번째 페이지(0P)가 선택될 것이다. 7-비트 어드레스가 "1111111"일 때, 선택된 메모리 블록의 마지막 페이지(127P)가 선택될 것이다. 이는 외부에서 제공되는 어드레스를 플래시 메모리 장치의 물리적인 어드레스와 맵핑하는 것이 용이함을 의미한다. 다시 말해서, 외부에서 제공되는 어드레스를 행 어드레스를 구성하는 블록 어드레스와 페이지 어드레스로 변환하는 것이 용이하다.
이에 반해서, 셀 당 2-비트(2N-비트) 데이터(N은 1 또는 그 보다 큰 정수)를 저장하는 대신에 셀 당 3-비트(2N+1) 데이터를 저장할 때 다음과 같은 문제점이 생길 수 있다.
셀 당 3-비트 데이터를 저장하는 경우, 32개의 워드 라인들 및 홀수번째 및 짝수번째 비트 라인들이 제공되기 때문에, 하나의 메모리 블록은 192개의 페이지들(32WL*2P*3B)로 구성될 것이다. 여기서, "WL"은 워드 라인을 나타내고, "P"는 페이지를 나타내며, "B"는 비트를 나타낸다.
셀 당 3-비트 데이터를 저장하는 경우, 도 3b에 도시된 바와 같이, 하나의 메모리 블록이 192개의 페이지들로 구성되기 때문에, 페이지 어드레스와 블록 어드레스를 구분하는 것이 불가능하다. 192개의 페이지들을 선택하기 위해서는 8-비트 어드레스가 필요하다. 하지만, 8-비트 어드레스에 의해서 실질적으로 256개의 페이 지들이 선택될 수 있다. 그러한 까닭에, 8-비트 어드레스에 의해서 선택되는 반면에 실질적으로 각 메모리 블록에 할당될 수 없는 페이지들이 존재하게 된다. 예를 들면, 셀 당 2-비트 데이터를 저장하는 플래시 메모리 장치의 경우, 도 3a에 도시된 바와 같이, 첫 번째 메모리 블록(BLK0)의 첫 번째/마지막 페이지를 선택하기 위한 페이지 어드레스가 두 번째 또는 다른 메모리 블록의 첫 번째/마지막 페이지를 선택하기 위한 페이지 어드레스와 동일하다. 이에 반해서, 셀 당 3-비트 데이터를 저장하는 플래시 메모리 장치의 경우, 도 3b에 도시된 바와 같이, 첫 번째 메모리 블록(BLK0)의 첫 번째/마지막 페이지를 선택하기 위한 페이지 어드레스는 두 번째 또는 다른 메모리 블록의 첫 번째/마지막 페이지를 선택하기 위한 페이지 어드레스와 다르다. 이는 외부로부터 제공되는 어드레스를 플래시 메모리 장치의 페이지 어드레스와 블록 어드레스로 변환하는 것이 불가능함을 의미한다. 다시 말해서, 셀 당 3-비트 데이터를 저장하는 경우, 메모리 블록들에 맵핑되는 어드레스와 페이지들에 맵핑되는 어드레스를 구별하는 것이 불가능하다. 그러한 까닭에, 플래시 메모리 장치를 제어하기 위한 메모리 제어기는 외부로부터 제공되는 어드레스를 플래시 메모리 장치의 어드레스로 변환하기 위한 도 3b에 도시된 바와 같은 어드레스 변환 테이블을 필요로 할 것이다.
본 발명의 목적은 3-비트 플래시 메모리 장치에 대한 어드레스 스크램블 기능을 갖는 메모리 제어기 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 3-비트 플래시 메모리 장치를 위한 어드레스 변환 테 이블을 필요로 하지 않는 메모리 제어기 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
본 발명의 예시적인 실시예들은 각각이 복수의 물리적인 페이지들로 구성된 메모리 블록들을 포함하고 (2N+1)-비트 데이터(N은 1 또는 그 보다 큰 정수)를 저장하는 플래시 메모리 장치의 어드레스 스크램블 방법을 제공하며, 이 방법은 외부 어드레스를 상기 플래시 메모리 장치에 공급될 행 및 열 어드레스들로 변환하는 단계와; 그리고 상기 각 메모리 블록의 물리적인 페이지들이 상기 행 어드레스에 의해서 선택되지 않도록 상기 행 어드레스 중 일부를 스크램블하는 단계를 포함한다.
예시적인 실시예들에 있어서, 상기 행 어드레스는 상기 각 메모리 블록의 물리적인 페이지들 중 하나를 선택하기 위한 페이지 어드레스와 상기 메모리 블록들 중 하나를 선택하기 위한 블록 어드레스를 포함한다.
예시적인 실시예들에 있어서, 상기 행 어드레스는 2M-비트 어드레스(M은 1 또는 그 보다 큰 정수)이다.
예시적인 실시예들에 있어서, 상기 페이지 어드레스의 일부는 상기 각 메모리 블록의 물리적인 페이지들이 상기 페이지 어드레스에 의해서 선택되지 않도록 스크램블된다.
예시적인 실시예들에 있어서, 상기 페이지 어드레스는 상기 (2N+1)-비트 데이터 중 하나를 선택하기 위한 제 1 어드레스와 상기 각 메모리 블록의 물리적인 워드 라인들 중 하나를 선택하기 위한 제 2 어드레스를 포함한다.
예시적인 실시예들에 있어서, 상기 제 1 어드레스는 상기 제 2 어드레스보다 상위에 위치하도록 배치된다.
예시적인 실시예들에 있어서, 상기 제 1 어드레스는 상기 블록 어드레스보다 하위에 위치하도록 배치된다.
예시적인 실시예들에 있어서, 상기 제 1 어드레스는 상기 블록 어드레스와 상기 제 2 어드레스보다 하위에 위치하도록 배치된다.
예시적인 실시예들에 있어서, 상기 제 1 어드레스, 상기 블록 어드레스, 그리고 상기 제 2 어드레스가 이 순서로 상기 플래시 메모리 장치에 제공된다.
본 발명의 다른 예시적인 실시예들은 (2N+1)-비트 데이터(N은 1 또는 그 보다 큰 정수)를 저장하도록 구성되며, 각각이 복수의 물리적인 페이지들로 구성된 메모리 블록들을 포함하는 플래시 메모리 장치와; 그리고 외부 어드레스를 상기 플래시 메모리 장치에 공급될 행 및 열 어드레스들로 변환하는 플래시 제어기를 포함하는 메모리 시스템을 제공하며, 상기 플래시 제어기는 상기 각 메모리 블록의 물리적인 페이지들이 상기 행 어드레스에 의해서 선택되지 않도록 상기 행 어드레스 중 일부를 스크램블한다.
예시적인 실시예들에 있어서, 상기 행 어드레스는 상기 각 메모리 블록의 물리적인 페이지들 중 하나를 선택하기 위한 페이지 어드레스와 상기 메모리 블록들 중 하나를 선택하기 위한 블록 어드레스를 포함한다.
예시적인 실시예들에 있어서, 상기 행 어드레스는 2M-비트 어드레스(M은 1 또는 그 보다 큰 정수)이다.
예시적인 실시예들에 있어서, 상기 플래시 제어기는 상기 각 메모리 블록의 물리적인 페이지들이 상기 페이지 어드레스에 의해서 선택되지 않도록 상기 페이지 어드레스의 일부를 스크램블한다.
예시적인 실시예들에 있어서, 상기 페이지 어드레스는 상기 (2N+1)-비트 데이터 중 하나를 선택하기 위한 제 1 어드레스와 상기 각 메모리 블록의 물리적인 워드 라인들 중 하나를 선택하기 위한 제 2 어드레스를 포함한다.
예시적인 실시예들에 있어서, 상기 제 1 어드레스는 상기 제 2 어드레스보다 상위에 위치하도록 배치된다.
예시적인 실시예들에 있어서, 상기 제 1 어드레스는 상기 블록 어드레스보다 하위에 위치하도록 배치된다.
예시적인 실시예들에 있어서, 상기 제 1 어드레스는 상기 블록 어드레스와 상기 제 2 어드레스보다 하위에 위치하도록 배치된다.
예시적인 실시예들에 있어서, 상기 제 1 어드레스, 상기 블록 어드레스, 그리고 상기 제 2 어드레스가 이 순서로 상기 플래시 메모리 장치에 제공된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그 것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 메모리 장치로서 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 4는 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다. 도 4를 참조하면, 본 발명에 따른 메모리 시스템은 3-비트 플래시 메모리 장치(1000)와 메모리 제어기 또는 플래시 제어기(2000)를 포함할 것이다. 본 발명에 따른 메모리 시스템은, 예를 들면, 메모리 카드, HDD의 버퍼 메모리, 컴퓨팅 시스템의 대용량 메모리, 등에 적용될 것이다.
본 발명에 따른 플래시 메모리 장치(1000)는 플래시 제어기(2000)에 의해서 제어되며, 셀 당 (2N+1)-비트 데이터(N은 1 또는 그 보다 큰 정수)를 저장할 것이다. 플래시 제어기(2000)는 외부(예를 들면, 호스트)로부터 제공되는 어드레스를 입력받고, 입력된 어드레스를 3-비트 플래시 메모리 장치(1000)의 어드레스로 변환할 것이다. 도 3b를 참조하여 설명된 바와 같이, 메모리 셀에 3-비트 데이터를 저장하는 경우, 일반적인 플래시 제어기는 어드레스 변환 테이블(도 3b 참조)을 필요 로 한다. 이에 반해서, 본 발명에 따른 플래시 제어기(2000)는 별도의 어드레스 변환 테이블 없이 외부로부터 제공되는 어드레스를 3-비트 플래시 메모리 장치(1000)의 페이지 어드레스 및 블록 어드레스로 변환하도록 구성될 것이다. 예를 들면, 플래시 제어기(2000)는 외부로부터 제공되는 어드레스가 특정 스크램블 값을 가질 때 외부로부터 제공되는 어드레스를 무시하도록 구성될 것이다. 즉, 외부로부터 제공되는 어드레스가 특정 스크램블 값을 가질 때, 외부로부터 제공되는 어드레스에 대한 플래시 메모리 장치(1000)의 액세스는 무시될 것이다. 그러한 까닭에, 플래시 제어기(2000)와 외부 호스트 사이에는 특정 스크램블 값이 정의되어야 한다.
예를 들면, 플래시 메모리 장치(1000)가 셀 당 3-비트 데이터를 저장하는 경우, 32개의 워드 라인들 및 홀수번째 및 짝수번째 비트 라인들이 각 메모리 블록에 제공되기 때문에, 하나의 메모리 블록은 192개의 페이지들(32WL*2P*3B)로 구성될 것이다. 여기서, "WL"은 워드 라인을 나타내고, "P"는 페이지를 나타내며, "B"는 비트를 나타낸다. 192개의 페이지들을 선택하기 위해서 8-비트 어드레스가 사용되며, 8-비트 어드레스 중 일부의 어드레스 비트들은 스크램블될 것이다. 몇몇 실시예들에 있어서, 8-비트 어드레스를 사용하여 192개의 페이지들을 선택하기 위해서 2개의 어드레스 비트들이 스크램블될 것이다.
도 5에 도시된 바와 같이, 예를 들면, 각 메모리 블록에 속하는 192개의 페이지들을 선택하기 위해서 8-비트 어드레스(A12-A19)가 사용될 것이다. 특히, 2개의 어드레스 비트들(A13A14)이 "11"일 때, 플래시 메모리 장치(1000)에 대한 액세스는 무시될 것이다. 다시 말해서, 2개의 어드레스 비트들(A13A14)가 특정 스크램 블 값으로서 "11"일 때, 그러한 특정 스크램블 값을 갖는 어드레스는 메모리 블록의 어떠한 페이지에도 할당/맵핑되지 않는다. 이러한 스크램블 방식에 따르면, 메모리 블록 당 64개의 페이지들이 스크램블되며, 그 결과 8-비트 어드레스를 이용하여 192개의 페이지들을 선택하는 것이 가능하다. 셀 당 3-비트 데이터를 저장하는 플래시 메모리 장치의 경우, 도 5에 도시된 바와 같이, 첫 번째 메모리 블록(BLK0)의 첫 번째/마지막 페이지를 선택하기 위한 페이지 어드레스(A12-A19)는 두 번째 또는 다른 메모리 블록의 첫 번째/마지막 페이지를 선택하기 위한 페이지 어드레스(A12-A19)와 같다. 이는 별도의 어드레스 변환 테이블의 사용없이 외부로부터 제공되는 어드레스를 플래시 메모리 장치의 페이지 어드레스와 블록 어드레스에 맵핑하는 것이 가능함을 의미한다. 다시 말해서, 셀 당 3-비트 데이터를 저장하는 경우, 메모리 블록들에 맵핑되는 어드레스와 페이지들에 맵핑되는 어드레스를 구별하는 것이 가능하다. 그러한 까닭에, 본 발명에 따른 플래시 제어기(2000)는 외부로부터 제공되는 어드레스를 플래시 메모리 장치(1000)의 어드레스로 변환하기 위한 도 3b에 도시된 바와 같은 어드레스 변환 테이블을 필요로 하지 않는다.
본 발명의 몇몇 실시예에 있어서, 상술한 어드레스 스크램블 방식은 셀 당 3-비트 데이터를 저장하는 플래시 메모리 장치에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또한, 특정 스크램블 값이 특정 어드레스 비트들(예를 들면, A1314)에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 6은 도 4에 도시된 플래시 제어기와 플래시 메모리 장치 사이의 어드레스 전송 방식을 설명하기 위한 도면이다.
잘 알려진 바와 같이, 플래시 메모리 장치는 입출력 핀들(예를 들면, I/O0-I/O7)을 통해 어드레스, 명령, 그리고 데이터를 입력받는다. 한정된 입출력 핀들로 인해 행 및 열 어드레스들은 수회에 걸쳐 플래시 메모리 장치에 제공될 것이다. 도 6에 도시된 바와 같이, 첫 번째 및 두 번째 사이클들 동안 열 어드레스(A0-A11)가 플래시 메모리 장치에 제공되고 나머지 사이클들 동안 행 어드레스(A12-A31)가 플래시 메모리 장치에 제공된다. 행 어드레스(A12-A31)는 페이지들을 선택하기 위한 페이지 어드레스와 메모리 블록들을 선택하기 위한 블록 어드레스를 포함할 것이다. 블록 어드레스의 어드레스 비트들이 플래시 메모리 장치에 포함된 메모리 블록들의 수에 따라 결정됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
몇몇 실시예들에 있어서, 32개의 워드 라인들 및 홀수번째 및 짝수번째 비트 라인들이 각 메모리 블록에 제공되고 각 셀에 3-비트 데이터가 저장되기 때문에, 하나의 메모리 블록은 192개의 페이지들(32WL*2P*3B)로 구성될 것이다. 192개의 페이지들을 선택하기 위해서 페이지 어드레스는 8-비트 어드레스(예를 들면, A12-A19)가 될 것이다. 어드레스 비트(A12)는 홀수번째 비트 라인과 짝수번째 비트 라인 중 하나를 선택하기 위한 정보로서 사용되고, 어드레스 비트들(A13A14)은 각 셀에 저장된 3개의 데이터 비트들(또는, 제 1 내지 제 3 페이지 데이터 비트들이라 불림) 중 하나를 선택하기 위한 정보로서 사용되며, 어드레스 비트들(A15-A19)은 각 메모리 블록의 워드 라인들(예를 들면, 32개의 워드 라인들) 중 하나를 선택하기 위한 정보로서 사용될 것이다. 하지만, 이러한 어드레스 비트들의 위치는 여기 에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
예를 들면, 블록 어드레스와 함께 페이지 어드레스가 다양하게 재배열될 수 있을 것이다. 3개의 데이터 비트들 중 하나를 선택하기 위한 어드레스 비트들은 워드 라인들을 선택하기 위한 어드레스 비트들보다 상위에 위치하도록 배열될 수 있다. 또는, 3개의 데이터 비트들 중 하나를 선택하기 위한 어드레스 비트들은 메모리 블록들을 선택하기 위한 어드레스 비트들보다 하위에 위치하도록 배열될 수 있다. 또는, 3개의 데이터 비트들 중 하나를 선택하기 위한 어드레스 비트들은 메모리 블록들 및 워드 라인들을 선택하기 위한 어드레스 비트들보다 하위에 위치하도록 배열될 수 있다. 또는, 3개의 데이터 비트들 중 하나를 선택하기 위한 어드레스 비트들, 메모리 블록을 선택하기 위한 어드레스 비트들, 그리고 워드 라인들을 선택하기 위한 어드레스 비트들이 순차적으로 플래시 메모리 장치에 제공될 수 있다.
도 7은 도 4에 도시된 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 7을 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 메모리 셀 어레이(1100), 행 디코더 회로(1200), 열 디코더 회로(1300), 데이터 레지스터 & 감지 증폭 회로(1400), 열 게이트 회로(1500), 입출력 인터페이스(1600), 커맨드 레지스터 & 제어 로직(1700)을 포함할 것이다.
메모리 셀 어레이(1100)는 복수의 메모리 블록들로 구성되며, 각 메모리 블록은 워드 라인들 및 비트 라인들로 배열된 메모리 셀들을 포함할 것이다. 메모리 블록의 구조는 도 2에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 행 디코더 회로(1200)는 입출력 인터페이스(1600)를 통해 제공되는 행 어드레스(RA)에 응답하여 메모리 셀 어레이(1100)의 페이지들을 선택한다. 열 디코더 회로(1300)는 입출력 인터페이스(1600)를 통해 제공되는 열 어드레스(CA)를 디코딩하고, 열 선택 정보로서 디코딩 결과를 열 게이트 회로(1500)로 출력한다. 데이터 레지스터 & 감지 증폭 회로(1400)는 읽기 동작시 감지 증폭기로서 그리고 프로그램 동작시 기입 드라이버로서 동작하며, 도 2에 도시된 것과 실질적으로 동일하게 구성될 것이다.
본 발명에 따른 커맨드 레지스터 & 제어 로직(1700)은 제어 신호들에 응답하여 입출력 인터페이스(1600)를 통해 명령을 입력받고, 입력된 명령에 따라 플래시 메모리 장치(1000)의 구성 요소들을 제어할 것이다. 특히, 본 발명에 따른 커맨드 레지스터 & 제어 로직(1700)은 행 어드레스(RA) 중 일부 어드레스 비트들(예를 들면, A13 및 A14)을 제공받는다. 커맨드 레지스터 & 제어 로직(1700)은 입력된 어드레스 비트들(예를 들면, A13 및 A14)이 특정 스크램블 값(예를 들면, "11")을 가질 때 현재 요청된 액세스를 무시할 것이다. 즉, 현재 요청된 동작은 수행되지 않을 것이다. 입력된 어드레스 비트들(A13A14)은 제 1 내지 제 3 페이지 데이터 비트들 중 어느 하나에 대한 프로그램/읽기 동작을 선택하기 위해 사용될 것이다. 그러한 까닭에, 입력된 어드레스 비트들(A13A14)이 특정 스크램블 값(예를 들면, "11")을 갖는 경우, 현재 요청된 동작은 수행되지 않을 것이다. 이에 반해서, 입력된 어드레스 비트들(A13A14)이 특정 스크램블 값(예를 들면, "11")을 갖지 않는 경우, 제 1 내지 제 3 페이지 데이터 비트들 중 어느 하나에 대한 요청된 프로그램/읽기 동작이 커맨드 레지스터 & 제어 로직(1700)의 제어에 따라 수행될 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 셀 당 3-비트 데이터를 저장하는 경우, 메모리 블록들에 맵핑되는 어드레스와 페이지들에 맵핑되는 어드레스를 구별하는 것이 가능하다. 그러한 까닭에, 본 발명에 따른 플래시 제어기는 외부로부터 제공되는 어드레스를 플래시 메모리 장치의 어드레스로 변환하기 위한 도 3b에 도시된 바와 같은 어드레스 변환 테이블을 필요로 하지 않는다.

Claims (18)

  1. 각각이 복수의 물리적인 페이지들로 구성된 메모리 블록들을 포함하고 (2N+1)-비트 데이터(N은 1 또는 그 보다 큰 정수)를 저장하는 플래시 메모리 장치의 어드레스 스크램블 방법에 있어서:
    외부 어드레스를 상기 플래시 메모리 장치에 공급될 행 및 열 어드레스들로 변환하는 단계와; 그리고
    상기 각 메모리 블록의 물리적인 페이지들이 상기 행 어드레스에 의해서 선택되지 않도록 상기 행 어드레스 중 일부를 스크램블하는 단계를 포함하는 것을 특징으로 하는 어드레스 스크램블 방법.
  2. 제 1 항에 있어서,
    상기 행 어드레스는 상기 각 메모리 블록의 물리적인 페이지들 중 하나를 선택하기 위한 페이지 어드레스와 상기 메모리 블록들 중 하나를 선택하기 위한 블록 어드레스를 포함하는 것을 특징으로 하는 어드레스 스크램블 방법.
  3. 제 2 항에 있어서,
    상기 행 어드레스는 2M-비트 어드레스(M은 1 또는 그 보다 큰 정수)인 것을 특징으로 하는 어드레스 스크램블 방법.
  4. 제 2 항에 있어서,
    상기 페이지 어드레스의 일부는 상기 각 메모리 블록의 물리적인 페이지들이 상기 페이지 어드레스에 의해서 선택되지 않도록 스크램블되는 것을 특징으로 하는 어드레스 스크램블 방법.
  5. 제 2 항에 있어서,
    상기 페이지 어드레스는 상기 (2N+1)-비트 데이터 중 하나를 선택하기 위한 제 1 어드레스와 상기 각 메모리 블록의 물리적인 워드 라인들 중 하나를 선택하기 위한 제 2 어드레스를 포함하는 것을 특징으로 하는 어드레스 스크램블 방법.
  6. 제 5 항에 있어서,
    상기 제 1 어드레스는 상기 제 2 어드레스보다 상위에 위치하도록 배치되는 것을 특징으로 하는 어드레스 스크램블 방법.
  7. 제 5 항에 있어서,
    상기 제 1 어드레스는 상기 블록 어드레스보다 하위에 위치하도록 배치되는 것을 특징으로 하는 어드레스 스크램블 방법.
  8. 제 5 항에 있어서,
    상기 제 1 어드레스는 상기 블록 어드레스와 상기 제 2 어드레스보다 하위에 위치하도록 배치되는 것을 특징으로 하는 어드레스 스크램블 방법.
  9. 제 5 항에 있어서,
    상기 제 1 어드레스, 상기 블록 어드레스, 그리고 상기 제 2 어드레스가 이 순서로 상기 플래시 메모리 장치에 제공되는 것을 특징으로 하는 어드레스 스크램블 방법.
  10. (2N+1)-비트 데이터(N은 1 또는 그 보다 큰 정수)를 저장하도록 구성되며, 각각이 복수의 물리적인 페이지들로 구성된 메모리 블록들을 포함하는 플래시 메모리 장치와; 그리고
    외부 어드레스를 상기 플래시 메모리 장치에 공급될 행 및 열 어드레스들로 변환하는 플래시 제어기를 포함하며,
    상기 플래시 제어기는 상기 각 메모리 블록의 물리적인 페이지들이 상기 행 어드레스에 의해서 선택되지 않도록 상기 행 어드레스 중 일부를 스크램블하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 행 어드레스는 상기 각 메모리 블록의 물리적인 페이지들 중 하나를 선택하기 위한 페이지 어드레스와 상기 메모리 블록들 중 하나를 선택하기 위한 블록 어드레스를 포함하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 행 어드레스는 2M-비트 어드레스(M은 1 또는 그 보다 큰 정수)인 메모리 시스템.
  13. 제 11 항에 있어서,
    상기 플래시 제어기는 상기 각 메모리 블록의 물리적인 페이지들이 상기 페이지 어드레스에 의해서 선택되지 않도록 상기 페이지 어드레스의 일부를 스크램블하는 메모리 시스템.
  14. 제 11 항에 있어서,
    상기 페이지 어드레스는 상기 (2N+1)-비트 데이터 중 하나를 선택하기 위한 제 1 어드레스와 상기 각 메모리 블록의 물리적인 워드 라인들 중 하나를 선택하기 위한 제 2 어드레스를 포함하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 제 1 어드레스는 상기 제 2 어드레스보다 상위에 위치하도록 배치되는 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 제 1 어드레스는 상기 블록 어드레스보다 하위에 위치하도록 배치되는 메모리 시스템.
  17. 제 14 항에 있어서,
    상기 제 1 어드레스는 상기 블록 어드레스와 상기 제 2 어드레스보다 하위에 위치하도록 배치되는 메모리 시스템.
  18. 제 14 항에 있어서,
    상기 제 1 어드레스, 상기 블록 어드레스, 그리고 상기 제 2 어드레스가 이 순서로 상기 플래시 메모리 장치에 제공되는 메모리 시스템.
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US11/969,261 US20080168214A1 (en) 2007-01-04 2008-01-04 Memory system and method using scrambled address data
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100874441B1 (ko) 2007-01-09 2008-12-17 삼성전자주식회사 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치,그것을 제어하는 메모리 제어기, 그리고 그것을 포함한메모리 시스템
CN101661438B (zh) * 2008-08-29 2013-08-28 鸿富锦精密工业（深圳）有限公司 电子装置及中央处理器寻址空间扩展方法
US8686836B2 (en) * 2010-07-09 2014-04-01 Cypress Semiconductor Corporation Fast block write using an indirect memory pointer
CN102591804A (zh) * 2011-01-17 2012-07-18 上海华虹集成电路有限责任公司 一种flash数据加密保护的方法
KR102133573B1 (ko) 2013-02-26 2020-07-21 삼성전자주식회사 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템
JP5940704B1 (ja) * 2015-03-26 2016-06-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
GB2544546B (en) * 2015-11-20 2020-07-15 Advanced Risc Mach Ltd Dynamic memory scrambling
US10534554B2 (en) 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
TWI774183B (zh) * 2021-01-08 2022-08-11 瑞昱半導體股份有限公司 具有位址打亂機制的記憶體存取裝置及其記憶體存取方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08147219A (ja) * 1994-09-22 1996-06-07 Toshiba Microelectron Corp 不揮発性半導体記憶装置
WO2000070620A1 (de) * 1999-05-12 2000-11-23 Giesecke & Devrient Gmbh Speicheranordnung mit adressverwürfelung
US6532556B1 (en) 2000-01-27 2003-03-11 Multi Level Memory Technology Data management for multi-bit-per-cell memories
KR20060055271A (ko) * 2004-08-27 2006-05-23 가부시끼가이샤 르네사스 테크놀로지 불휘발성 반도체 기억 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2965830B2 (ja) * 1993-09-09 1999-10-18 シャープ株式会社 半導体記憶装置
US6000006A (en) * 1997-08-25 1999-12-07 Bit Microsystems, Inc. Unified re-map and cache-index table with dual write-counters for wear-leveling of non-volatile flash RAM mass storage
US6170043B1 (en) * 1999-01-22 2001-01-02 Media Tek Inc. Method for controlling an optic disk
JP3510828B2 (ja) * 1999-11-22 2004-03-29 シャープ株式会社 デジタルデータの伝送装置および伝送方法
TW515948B (en) * 1999-12-20 2003-01-01 Jian-Tsz Hou Content securing method of non-volatile storage device and architecture thereof
CN1131476C (zh) * 1999-12-28 2003-12-17 后健慈 非挥发性储存装置内容保密方法与架构
JP3932166B2 (ja) * 2001-08-07 2007-06-20 シャープ株式会社 同期型半導体記憶装置モジュールおよびその制御方法、情報機器
US6549468B2 (en) * 2001-08-30 2003-04-15 Micron Technology, Inc. Non-volatile memory with address descrambling
US6587383B1 (en) * 2002-03-19 2003-07-01 Micron Technology, Inc. Erase block architecture for non-volatile memory
JP2007516541A (ja) * 2003-06-23 2007-06-21 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 欠陥発生時の物理アドレスへの論理アドレスの再マッピングを伴う情報を記録するための装置及び方法
JP2005092923A (ja) * 2003-09-12 2005-04-07 Renesas Technology Corp 半導体記憶装置
JP2005258851A (ja) * 2004-03-12 2005-09-22 Renesas Technology Corp メモリカード
KR100558050B1 (ko) * 2004-11-19 2006-03-07 주식회사 하이닉스반도체 데이터 출력 모드를 변경할 수 있는 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08147219A (ja) * 1994-09-22 1996-06-07 Toshiba Microelectron Corp 不揮発性半導体記憶装置
WO2000070620A1 (de) * 1999-05-12 2000-11-23 Giesecke & Devrient Gmbh Speicheranordnung mit adressverwürfelung
KR20020001877A (ko) * 1999-05-12 2002-01-09 디 에테르 불레, 하조 뮈크 어드레스 스크램블링을 갖는 메모리 어레이
US6532556B1 (en) 2000-01-27 2003-03-11 Multi Level Memory Technology Data management for multi-bit-per-cell memories
KR20060055271A (ko) * 2004-08-27 2006-05-23 가부시끼가이샤 르네사스 테크놀로지 불휘발성 반도체 기억 장치

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CN101241758B (zh) 2013-01-30

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