CN101241758A - 使用搅乱地址数据的存储系统和方法 - Google Patents

使用搅乱地址数据的存储系统和方法 Download PDF

Info

Publication number
CN101241758A
CN101241758A CNA2008100856543A CN200810085654A CN101241758A CN 101241758 A CN101241758 A CN 101241758A CN A2008100856543 A CNA2008100856543 A CN A2008100856543A CN 200810085654 A CN200810085654 A CN 200810085654A CN 101241758 A CN101241758 A CN 101241758A
Authority
CN
China
Prior art keywords
address
data
bit
address data
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008100856543A
Other languages
English (en)
Other versions
CN101241758B (zh
Inventor
权五锡
李城秀
边大锡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101241758A publication Critical patent/CN101241758A/zh
Application granted granted Critical
Publication of CN101241758B publication Critical patent/CN101241758B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

提供一种使用搅乱地址数据的存储系统和方法。该方法包括：将外部地址数据转换为提供给闪存设备的行和列地址；以及指定外部地址数据内的特定搅乱地址数据值，并忽略与包括搅乱地址数据值的外部地址数据相关的当前数据访问操作，从而内部地址数据不选择每个存储块中的多个物理页。

Description

使用搅乱地址数据的存储系统和方法
技术领域
本发明总体上涉及半导体存储设备。更具体地说，本发明涉及使用搅乱(scramble)地址数据的方法操作的存储系统。
背景技术
闪存设备是一种电可擦除可编程只读存储器(EEPROM)，其中使用单个存储系统操作擦除或编程多个存储区域。其他类型的EEPROM仅仅允许由单一存储系统操作擦除或编程单个存储区域。因此，包含闪存的存储系统比起使用其他类型EEPROM的存储系统享有更高的操作性能。然而，如同其他类型的EEPROM，形成闪存的构成存储单元会由于与隔离电荷存储组件的电介质相关的磨损而经过特定次数的擦除/编程操作之后变得老化。
闪存在其操作特性上是非易失性的。因此，在不提供电源时能保持存储的数据。闪存同时提供对物理影响的良好免役性和较快的数据访问速度。由于这些属性，闪存广泛地应用于不使用电池的便携式电子设备。当前，闪存有两种类型：NOR闪存和NAND闪存——它们的区别在于关于存储单元使用的逻辑门的特性。
可以使用每个存储单元存储一位信息(SBC)的存储单元或每个存储单元存储多位信息(MBC)的存储单元的存储单元阵列实施闪存。
图1是常规NAND闪存设备的相关部分的框图。
参见图1，闪存设备的示例部分包括存储单元阵列10、行选择器(下文，“X-选择器”)20和数据寄存器以及读出放大器(S/A)30。使用标识为MB0至MB(m-1)的多个存储块实施存储单元阵列10。为了便于当前讨论，假设多个存储块MB0至MB(m-1)中的每一个在结构上基本类似。多个存储块MB0至MB(m-1)中的每个适用于存储2N位数据，其中N是大于或等于1的正整数。X-选择器20响应所接收的行地址，选择多个存储块MB0至MB(m-1)之一(例如，随后的讨论中选择MB0)和在所选存储块中的一条字线。S/A 30通过位线连接到所选存储块，并在编程操作期间用作写驱动以及在读操作期间用作读出放大器。
图2是进一步图解说明图1所示的所选存储块MB0部分以及S/A 30的对应部分的框图。
参见图2，所选存储块MB0包括分别连接到多条位线之一的多个串11。这里，只示出了单个奇/偶位线对(BLe0和Blo0)，本领域技术人员可以理解许多位线或奇/偶位线对能用于实施所选存储块MB0。多个串11中的每一串包括串选择晶体管SST、地线选择晶体管GST以及配置在串选择晶体管SST和地线选择晶体管GST之间的多个串接存储单元MC31至MC0。串11中的串选择晶体管SST一起连接至由X-选择器20控制的串选择行SSL。串11中的地线选择晶体管GST一起连接至由X-选择器20控制的地线选择线GSL。串11中的多个串接存储单元MC31-MC0分别连接至由X-选择器20控制的对应字线WL31至WL0。
S/A 30包括连接到位线对Ble0和Blo0的位线选择器31以及相关寄存器32。位线选择器31选择位线对Ble0和Blo0之一并电连接所选位线和寄存器32。寄存器32根据当前编程操作指定的编程数据向所选位线施加编程电压(例如，地线电压)或编程禁止电压(例如，电源电压)。寄存器32在当前读操作期间通过所选位线检测在多个存储单元中的一个或多个存储单元中存储的数据。虽然未在图2中所示，其他位线对使用类似结构分别连接至对应寄存器。
假设每条字线与两页(2P)(即，奇数页和偶数页)相关，以及每个串接的存储单元存储2位数据(2B)，以及多个存储块的每个存储块包括32条字线(32WL)，则每个存储块包括128页(32WL*2P*2B)。
进一步假设行地址包括选择期望的存储块的块地址和在所选存储块中选择一个或多个页的页地址，则必须用7位地址(下文，称为“第一行地址”)选择128页中的每一页。进一步假设存储单元阵列10中的1024个存储块，必须用10位地址(下文，称为“第二行地址”)选择1024个存储块之一。
因此，地址编码必须选择一个存储块中的所有页，并然后选择下个存储块中的页。例如，如图3A所示，使用7位第一地址A12至A18在每个存储块中的128页之间选择，以及使用多个第二地址位A19至Ai在存储块之间选择。当7位第一地址是0000000时，在所选存储块中选择第一页0P。当7位第一地址是1111111时，在所选存储块内选择最后一页127P。
根据这些工作假设，便于将外部提供的地址“映射”到闪存设备内的物理地址位置。即，外部提供的地址改变为块地址和包括行地址的页地址。然而，该处理有一些限制。例如，在使用上述假设之外时，当存储3-位数据而不是2-位数据时，每个存储块包括192页或(32WL*2P*3B)。
当每个存储单元存储3-位数据时，不可能以上述方式将对应地址数据划分为页地址和块地址。即，需要8-位地址在192页之间进行选择。然而，可以使用8-位地址在256页之间进行选择。为此，存在可以由每个存储块内没有分配或识别的8-位地址(例如，错误的8-位地址)选择的页。
例如，如图3A所示，闪存设备每个存储单元存储2-位数据，选择第一存储块BLK0的第一页/最后页的页地址等同于选择第二或另一存储块的第一页/最后页的页地址。相反，如图3B所示，闪存设备每个存储单元存储3-位数据，选择第一存储块BLK0的第一页/最后页的页地址不同于选择第二或另一存储块的第一页/最后页的页地址。该结果排除了将外部提供地址有效映射到对应闪存设备的页地址和块地址。即，当每个存储单元存储3-位数据时，从映射到页的地址中区别出映射到构成存储块的地址是不可能的。为此，控制闪存设备的存储控制器需要用于将外部提供的地址转换成应用于图3B所示的闪存设备的内部地址的地址转换表。
发明内容
在一个实施例中，本发明提供一种在闪存系统内搅乱地址数据的方法，该闪存系统包括闪存控制器和存储2N+1位数据的闪存设备，其中N是大于或等于1的正整数，其中存储在闪存设备中的数据被布置在多个存储块中，每个存储块包括多个物理页，该方法包括：将从闪存控制器接收的外部地址数据转换为可在闪存设备内操作的内部地址数据，并指定外部地址数据内的特定搅乱地址数据值，并忽略与包括搅乱地址数据值的外部地址数据相关的当前数据访问操作，从而内部地址数据不选择每个存储块中的多个物理页。
在另一实施例中，本发明提供一种存储系统，包括：闪存控制器和存储2N+1位数据的闪存设备，其中N是大于或等于1的正整数，其中存储在闪存设备中的数据被布置在多个存储块中，每个存储块包括多个物理页，其中闪存设备被配置有将从闪存控制器接收的外部地址数据转换为闪存设备内操作的内部地址数据的电路，其中外部地址数据中的特定搅乱地址数据值使得所述电路忽略与包括搅乱地址数据值的外部地址数据相关的当前数据访问操作，从而内部地址数据不选择每个存储块中的多个物理页。
附图说明
图1是常规NAND闪存设备的框图；
图2是图1的存储块部分和对应数据寄存器&检测放大器电路的框图；
图3A是示出每个存储单元存储2位数据的闪存设备的块和页地址的表格；
图3B是示出每个存储单元存储3位数据的闪存设备的块和页地址的表格；
图4是根据本发明实施例的存储系统的一般框图；
图5是示出根据本发明实施例的示例性地址搅乱方法的表格；
图6是进一步图解说明在图4的闪存控制器和闪存设备之间使用的地址搅乱方法的表格；和
图7是进一步图解说明图4的闪存设备的框图。
具体实施方式
闪存设备用作能应用于本发明实施例的非易失性存储设备的一个示例。然而，本发明的范围并不仅限于所述的闪存设备或这里作出的特定示例性假设。现在将参考附图在一些附加细节上描述本发明的实施例。然而，本发明能体现为不同形式并不应理解为仅限于示例性实施例。而是，本实施例仅作为教导性示例。
图4是根据本发明实施例的存储系统的一般框图。
参见图4，存储系统包括含有用于存储3位数据的存储单元阵列的闪存设备1000和相关闪存控制器2000。示例性存储系统例如涉及存储卡、用于硬盘驱动器(HDD)的缓冲存储器，用于各种计算平台的高容量存储器等。
存储设备1000受闪存控制器2000控制，并表示为每存储单元存储“奇数位数据”或2N+1位数据的存储设备的示例，其中N是大于或等于1的正整数。闪存控制器2000接收外部提供的地址数据(例如，从主设备CPU)，并将“外部地址数据”转换为适于在存储3位数据的存储设备1000内使用的“内部地址数据”。
如涉及图3B的上面讨论所建议的，常规存储系统在不求助查询表的情况下一般不能执行外部至内部地址数据转换。然而，使用查询表相对较慢，并且本发明实施例提供更高效的解决方案。因此，不象常规方案，闪存控制器2000将外部地址数据转换为内部地址数据(例如，页地址和块地址)用于存储奇数位数据的存储设备1000而不需要方便转换的地址查询表。
在本发明的一个实施例中，当外部地址数据具有指定的搅乱值时闪存控制器2000操作性地忽略特定外部地址数据。即，如果外部地址数据具有指定的搅乱值，则简单忽略(例如，认为没有操作或“No-op”)与“搅乱值地址数据”相关的对闪存设备1000的对应数据访问操作(例如，编程、读取或擦除操作)。对于该情形，必须仔细定义闪存控制器2000和表示对应数据访问操作的外部设备之间的搅乱值地址数据的范围。
例如，根据上述的一致性假设，闪存设备1000每个存储单元存储3位数据(3B)，并包括32字线(32WL)，每个存储块中提供奇数/偶数位线对(2P)，以及每个存储块包括192页(32WL*2P*3B)。因此，8位地址数据必须用于在192页之间选择。然而，根据本发明实施例，搅乱至少(例如，2位地址数据)部分8位地址数据。
如图5所示，例如，8位地址数据(例如，地址位A12至A19)用于在每个存储块的192页之间选择。这里，当外部地址数据同时包括“1”的位值以及“1”用于地址位A13和A14时，忽略指向闪存设备1000的对应数据访问操作。因此，在该示例中，包括用于地址位A13和A14的值“11”的外部地址数据被定义为“搅乱地址数据值”，以及不将这些搅乱地址数据值分配或映射到任何页。
作为该外部地址搅乱方法的结果，对于每个存储块搅乱64页。对于该情形，可能通过使用8位外部地址数据选择192页。如从图5看到的，尽管闪存设备2000每个存储单元存储3位数据的事实，可使用包括地址位A12至A19的页地址以类似于选择第二(或另一)存储块的第一页/最后页的形式选择第一存储块BLK0的第一页/最后页。这意味着外部地址数据已被合理地映射到用于闪存设备200的页地址和块地址而不需要地址查询表。因此，涉及存储块的映射地址数据可以区别于涉及页的映射地址数据。
对于本发明的其他实施例，本领域技术人员可以明白地址搅乱方法不限于每个存储单元存储3位数据的闪存设备。因此，特定的搅乱值不只限于所示的地址位(例如，A13和A14)。
图6是进一步图解说明地址搅乱方法和在图4的闪存控制器与闪存设备之间传送的相关地址数据的表格。
如本领域公知，闪存设备通过在图6的表格中编号为I/O 0至I/O 7的输入/输出(I/O)针脚集合接收地址数据、命令数据和负载数据。由于受限的I/O针脚的数量，行和列地址被划分为数据组并经过若干数据传送周期(例如，第一至第五)被传送到闪存设备。如图6所示，列地址数据(例如，地址位A0至A11)在第一周期和第二周期期间被提供给闪存设备。行地址数据(例如，地址位A12和A31)在第三周期至第五周期期间被提供给闪存设备。行地址位A12至A31包括页之间选择的页地址和在存储块之间选择的块地址。
在示例实施例中，由于在包括存储3位数据的存储单元的每个存储块中提供32字线和奇数/偶数位线对，每个存储块包括192页(32WL*2P*3B)。对应页地址是在192页之间选择的8位地址数据(例如，A12至A19)。地址位A12用作在奇数/偶数位线之间选择的信息。地址位A13和A14用作用于在每个存储器选择三个数据位之一(或，称为第一至第三页数据位)的信息。地址位A15至A19用作在每个存储块中的32字线之间的选择。然而，对本领域技术人员显而易见的是，这些地址位指定是随意的并随着存储系统设计而改变。
例如，不同的再配置除了块帝制之外的页地址。选择三个数据位之一的地址位高于选择字线的地址位。或者，选择三个数据位之一的地址位低于选择字线的地址位。或者，选择三个数据位之一的地址位、选择存储块的地址位以及选择字线的地址位被顺序提供给闪存设备。
图7是进一步图解说明图4的闪存系统的框图。
参见图7，闪存设备1000包括存储单元阵列1100、行解码电路1200、列解码电路1300、数据寄存器&读出放大器(S/A)1400、列门电路1500、I/O接口1600和命令寄存器&控制逻辑1700。
存储单元阵列1100包括多个存储块，并且每个存储块包括在通过交叉字线和位线而定义的阵列中布置的存储单元。假设每个存储块的结构类似于图2所示的结构。行解码电路1200响应通过I/O接口1600提供的行地址而在存储单元阵列1100的页之间选择。列解码电路1300解码通过I/O接口1600提供的列地址CA，并随后将解码结果作为列选择信息输出至列门电路1500。S/A 1400在读操作期间用作读出放大器并在编程操作期间用作写驱动器。假设S/A 1400具有关于图2所示的类似结构。
命令寄存器&控制逻辑1700响应控制信号从I/O接口1600接收命令，并根据外部提供的命令控制闪存设备1000的部件。命令寄存器&控制逻辑1700接收行地址RA中的特定地址位(例如，A13和A14)。当定义的地址位(这里，A13和A14)表示搅乱的地址数据值(例如，11)时，命令寄存器&控制逻辑1700忽略当前数据访问操作。地址位A13和A14也用于选择指向第一页数据位至第三页数据位之一的编程/读取操作。由此，当地址位A13和A14具有特定的搅乱值(例如，11)时，将不执行当前请求的操作。相反，当地址位A13和A14不具有特定的搅乱值(例如，11)时，由命令寄存器&控制逻辑1700对第一页数据位至第三页数据位之一执行当前数据访问操作。
如上所述，即使存储系统每个存储单元存储奇数位数据(例如，3位数据)，也可能以允许该映射数据区别于与页相关的映射地址数据的形式将外部地址数据有效地映射到存储块。由此，相关的闪存控制器不需要如该环境中常规的参考地址查询表。
上述主题仅是示例性的，并不是限制性的，以及所附的权利要求用于覆盖落在本发明范围内的所有修改、改进和其他实施例。因此，根据法律允许的最大范围，本发明的范围应由所附权利要求及其等同物的最大允许的解释确定。
相关申请的交叉引用
本美国非临时专利申请根据35U.S.C§119请求在2007年1月4日提交的韩国专利申请No.10-2007-0001055的优先权，在此引入其主题以供参考。

Claims (16)

1、一种在闪存系统内搅乱地址数据的方法，该闪存系统包括闪存控制器和存储2N+1位数据的闪存设备，其中N是大于或等于1的正整数，其中存储在闪存设备中的数据被布置在多个存储块中，每个存储块包括多个物理页，该方法包括：
将从闪存控制器接收的外部地址数据转换为闪存设备内操作的内部地址数据；以及
指定外部地址数据内的特定搅乱地址数据值，并忽略与包括搅乱地址数据值的外部地址数据相关的当前数据访问操作，从而内部地址数据不选择每个存储块中的多个物理页。
2、如权利要求1所述的方法，其中内部地址数据包括列地址数据和行地址数据，其中行地址数据包括表示捣乱地址数据值的至少一个地址位。
3、如权利要求2所述的方法，其中行地址数据包括页地址和块地址，块地址选择存储块，以及页地址在所选存储块中选择多个物理页之一。
4、如权利要求3所述的方法，其中行地址数据包括2M位地址数据，其中M是大于或等于1的正整数。
5、如权利要求3所述的方法，其中页地址包括表示捣乱地址数据值的至少一个地址位。
6、如权利要求5所述的方法，其中表示搅乱地址数据值的至少一个地址位包括第一地址位和第二地址位，其中第一地址位选择存储单元中存储的2N+1位数据之一，以及第二地址位选择所选存储块中多条字线之一。
7、如权利要求6所述的方法，其中第一地址位被配置成高于行地址中的第二地址位。
8、如权利要求6所述的方法，其中第一地址位被配置成低于块地址。
9、如权利要求6所述的方法，其中第一地址位被配置成低于块地址并低于行地址中的第二地址位。
10、如权利要求6所述的方法，其中第一地址位、块地址和第二地址位被顺序提供给闪存设备。
11、一种存储系统，包括：
闪存控制器和存储2N+1位数据的闪存设备，其中N是大于或等于1的正整数，其中存储在闪存设备中的数据被布置在多个存储块中，每个存储块包括多个物理页，
其中闪存设备被配置有将从闪存控制器接收的外部地址数据转换为闪存设备内操作的内部地址数据的电路，其中外部地址数据内的特定搅乱地址数据值使得所述电路忽略与包括搅乱地址数据值的外部地址数据相关的当前数据访问操作，从而内部地址数据不选择每个存储块中的多个物理页。
12、根据权利要求11所述的存储系统，其中内部地址数据包括列地址数据和行地址数据，其中行地址数据包括表示搅乱地址数据值的至少一个地址位。
13、如权利要求12所述的存储系统，其中行地址数据包括页地址和块地址，块地址选择存储块，以及页地址选择所选存储块中多个物理页之一。
14、如权利要求13所述的存储系统，其中行地址数据包括2M位地址数据，其中M是大于或等于1的正整数。
15、如权利要求13所述的存储系统，其中页地址包括表示搅乱地址数据值的至少一个地址位。
16、如权利要求15所述的存储系统，其中表示搅乱地址数据值的至少一个地址位包括第一地址位和第二地址位，其中第一地址位选择存储单元中存储的2N+1位数据之一，以及第二地址位选择所选存储块中多条字线之一。
CN2008100856543A 2007-01-04 2008-01-04 使用搅乱地址数据的存储系统和方法 Expired - Fee Related CN101241758B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1055/07 2007-01-04
KR1020070001055A KR100813627B1 (ko) 2007-01-04 2007-01-04 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치를제어하는 메모리 제어기와 그것을 포함한 메모리 시스템

Publications (2)

Publication Number Publication Date
CN101241758A true CN101241758A (zh) 2008-08-13
CN101241758B CN101241758B (zh) 2013-01-30

Family

ID=39398793

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100856543A Expired - Fee Related CN101241758B (zh) 2007-01-04 2008-01-04 使用搅乱地址数据的存储系统和方法

Country Status (5)

Country Link
US (1) US20080168214A1 (zh)
JP (1) JP2008165972A (zh)
KR (1) KR100813627B1 (zh)
CN (1) CN101241758B (zh)
DE (1) DE102008003938A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102393916A (zh) * 2010-07-09 2012-03-28 瑞创国际公司 使用非直接存储器指针的快速块写入命令及方法
CN102591804A (zh) * 2011-01-17 2012-07-18 上海华虹集成电路有限责任公司 一种flash数据加密保护的方法
TWI774183B (zh) * 2021-01-08 2022-08-11 瑞昱半導體股份有限公司 具有位址打亂機制的記憶體存取裝置及其記憶體存取方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100874441B1 (ko) * 2007-01-09 2008-12-17 삼성전자주식회사 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치,그것을 제어하는 메모리 제어기, 그리고 그것을 포함한메모리 시스템
CN101661438B (zh) * 2008-08-29 2013-08-28 鸿富锦精密工业（深圳）有限公司 电子装置及中央处理器寻址空间扩展方法
KR102133573B1 (ko) 2013-02-26 2020-07-21 삼성전자주식회사 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템
JP5940704B1 (ja) * 2015-03-26 2016-06-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
GB2544546B (en) * 2015-11-20 2020-07-15 Advanced Risc Mach Ltd Dynamic memory scrambling
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1565034A (zh) * 2001-08-07 2005-01-12 夏普株式会社 同步型半导体存储器设备模块及其控制方法与信息设备
CN1677571A (zh) * 2004-03-12 2005-10-05 株式会社瑞萨科技 非易失性存储设备
CN1776820A (zh) * 2004-11-19 2006-05-24 海力士半导体有限公司 可改变数据输出模式的存储装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2965830B2 (ja) * 1993-09-09 1999-10-18 シャープ株式会社 半導体記憶装置
JPH08147219A (ja) * 1994-09-22 1996-06-07 Toshiba Microelectron Corp 不揮発性半導体記憶装置
US6000006A (en) * 1997-08-25 1999-12-07 Bit Microsystems, Inc. Unified re-map and cache-index table with dual write-counters for wear-leveling of non-volatile flash RAM mass storage
US6170043B1 (en) * 1999-01-22 2001-01-02 Media Tek Inc. Method for controlling an optic disk
DE19922155A1 (de) * 1999-05-12 2000-11-23 Giesecke & Devrient Gmbh Speicheranordnung mit Adreßverwürfelung
JP3510828B2 (ja) * 1999-11-22 2004-03-29 シャープ株式会社 デジタルデータの伝送装置および伝送方法
TW515948B (en) * 1999-12-20 2003-01-01 Jian-Tsz Hou Content securing method of non-volatile storage device and architecture thereof
CN1131476C (zh) * 1999-12-28 2003-12-17 后健慈 非挥发性储存装置内容保密方法与架构
US6532556B1 (en) 2000-01-27 2003-03-11 Multi Level Memory Technology Data management for multi-bit-per-cell memories
US6549468B2 (en) * 2001-08-30 2003-04-15 Micron Technology, Inc. Non-volatile memory with address descrambling
US6587383B1 (en) * 2002-03-19 2003-07-01 Micron Technology, Inc. Erase block architecture for non-volatile memory
CA2530524A1 (en) * 2003-06-23 2004-12-29 Koninklijke Philips Electronics N.V. Device and method for recording information with remapping of logical addresses to physical addresses when defects occur
JP2005092923A (ja) * 2003-09-12 2005-04-07 Renesas Technology Corp 半導体記憶装置
KR20060055271A (ko) * 2004-08-27 2006-05-23 가부시끼가이샤 르네사스 테크놀로지 불휘발성 반도체 기억 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1565034A (zh) * 2001-08-07 2005-01-12 夏普株式会社 同步型半导体存储器设备模块及其控制方法与信息设备
CN1677571A (zh) * 2004-03-12 2005-10-05 株式会社瑞萨科技 非易失性存储设备
CN1776820A (zh) * 2004-11-19 2006-05-24 海力士半导体有限公司 可改变数据输出模式的存储装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102393916A (zh) * 2010-07-09 2012-03-28 瑞创国际公司 使用非直接存储器指针的快速块写入命令及方法
CN102393916B (zh) * 2010-07-09 2016-05-04 瑞创国际公司 使用非直接存储器指针的快速块写入命令及方法
CN102591804A (zh) * 2011-01-17 2012-07-18 上海华虹集成电路有限责任公司 一种flash数据加密保护的方法
TWI774183B (zh) * 2021-01-08 2022-08-11 瑞昱半導體股份有限公司 具有位址打亂機制的記憶體存取裝置及其記憶體存取方法

Also Published As

Publication number Publication date
JP2008165972A (ja) 2008-07-17
US20080168214A1 (en) 2008-07-10
KR100813627B1 (ko) 2008-03-14
DE102008003938A1 (de) 2008-07-24
CN101241758B (zh) 2013-01-30

Similar Documents

Publication Publication Date Title
CN101241758B (zh) 使用搅乱地址数据的存储系统和方法
CN1097268C (zh) 动态每单元一位到多位转换的存贮器
US7694066B2 (en) Nonvolatile memory with active and passive wear leveling
CN101681300B (zh) 存储器系统
CN101595528B (zh) 存储器装置架构和操作
CN103765392A (zh) 存储器装置的损耗均衡
CN101167140A (zh) 具有可在用于数据和用于纠错码之间进行切换的区间的存储器
JP2004234834A (ja) アドレススクランブル
CN114267392A (zh) 存储器控制器、存储装置及其操作方法
CN111444115B (zh) 存储装置及其操作方法
CN111338976A (zh) 存储器系统以及存储器系统的操作方法
CN110175133B (zh) 存储装置及其操作方法
CN110399091A (zh) 存储器控制器、存储器系统及其操作方法
KR20200091199A (ko) 저장 장치, 저장 장치를 포함하는 컴퓨팅 시스템 및 그 동작 방법
US20130205073A1 (en) Memory device, memory system, and programming method thereof
CN110162484B (zh) 存储器控制器及具有该存储器控制器的存储器系统
CN110045917B (zh) 存储器系统及其操作方法
KR102616813B1 (ko) 반도체 메모리 장치 및 그 동작 방법
CN111506515B (zh) 存储器控制器及其操作方法
CN114115708A (zh) 存储装置及其操作方法
US10846214B2 (en) Nonvolatile memory system and method of operating the same
CN110021330B (zh) 存储器系统及其操作方法
US20200125281A1 (en) Memory system and method of operating the same
US20140177339A1 (en) Nonvolatile semiconductor memory device and memory system having the same
KR20100133611A (ko) 불휘발성 메모리 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130130

Termination date: 20150104

EXPY Termination of patent right or utility model