KR102133573B1 - 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 메모리 시스템에 관한 것이다. 본 발명의 메모리 시스템은, 서로 동일한 구조를 갖고 각각 행들 및 열들에 따라 배치된 복수의 메모리 셀들을 포함하는 제 1 및 제 2 반도체 메모리들, 그리고 제 1 및 제 2 반도체 메모리들을 제어하는 메모리 컨트롤러로 구성된다. 제 1 및 제 2 반도체 메모리들은 메모리 컨트롤러로부터 공통으로 어드레스를 수신한다. 공통으로 수신되는 어드레스에 응답하여 제 1 반도체 메모리에서 선택되는 메모리 셀들의 행과 인접한 제 1 행들의 제 1 어드레스들은, 제 2 반도체 메모리에서 선택되는 메모리 셀들의 행과 인접한 제 2 행들의 제 2 어드레스들과 서로 다르다.

Description

반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY AND MEMORY SYSTEM INCLUDING SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터를 소실하는 메모리 장치이다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등을 포함한다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 공정이 발전되면서, 반도체 메모리의 소형화가 진행되고 있다. 특히, 반도체 메모리 셀들의 소형화가 진행되고 있다. 소형화된 반도체 메모리 셀들은 기존에 발생하지 않은 다양한 현상들을 경험하고 있다. 특히, 소형화된 반도체 메모리 셀들에서 발생하는 현상들 중 일부는 반도체 메모리 셀들에 저장된 데이터를 파괴하여, 반도체 메모리의 신뢰성을 저하시킬 수 있다. 따라서, 소형화된 반도체 메모리 셀들에서 발생하는 문제점을 해결하기 위한 연구가 요구되고 있다.
본 발명의 목적은, 향상된 신뢰성을 갖는 반도체 메모리 및 반도체 메모리를 포함하는 포메모리 시스템을 제공하는 데에 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 서로 동일한 구조를 갖고, 각각 행들 및 열들에 따라 배치된 복수의 메모리 셀들을 포함하는 제 1 및 제 2 반도체 메모리들; 그리고 상기 제 1 및 제 2 반도체 메모리들을 제어하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 제 1 및 제 2 반도체 메모리들은 상기 메모리 컨트롤러로부터 공통으로 어드레스를 수신하도록 구성되고, 상기 공통으로 수신되는 어드레스에 응답하여 상기 제 1 반도체 메모리에서 선택되는 메모리 셀들의 행과 인접한 제 1 행들의 제 1 어드레스들은, 상기 공통으로 수신되는 어드레스에 응답하여 상기 제 2 반도체 메모리에서 선택되는 메모리 셀들의 행과 인접한 제 2 행들의 제 2 어드레스들과 서로 다르다.
실시 예로서, 상기 제 1 어드레스들 및 상기 제 2 어드레스들은 상기 메모리 컨트롤러로부터 상기 제 1 및 제 2 반도체 메모리들로 전송되는 어드레스들이다.
실시 예로서, 상기 제 1 및 제 2 반도체 메모리들은, 상기 공통으로 수신된 어드레스를 서로 다른 변환 어드레스들로 변환하고, 상기 변환 어드레스들에 따라 메모리 셀들을 액세스하도록 구성된다.
실시 예로서, 상기 제 1 및 제 2 반도체 메모리들 각각은, 상기 공통으로 수신된 어드레스를 저장하도록 구성되는 어드레스 버퍼; 스크램블 정보를 저장하도록 구성되는 프로그램 회로; 그리고 상기 프로그램 회로에 저장된 상기 스크램블 정보에 따라, 상기 어드레스 버퍼에 저장된 어드레스를 변환 어드레스로 변환하도록 구성되는 어드레스 변환기를 포함한다.
실시 예로서, 상기 제 1 및 제 2 반도체 메모리들의 스크램블 변환 정보들은 서로 다른 값으로 설정된다.
실시 예로서, 상기 프로그램 회로는 퓨즈 회로 또는 모드 레지스터를 포함한다.
실시 예로서, 상기 메모리 컨트롤러는 파워 온 시에 상기 스크램블 정보들을 상기 제 1 및 제 2 반도체 메모리들에 기입하도록 구성된다.
실시 예로서, 서로 동일한 구조를 갖고, 각각 행들 및 열들에 따라 배치된 복수의 메모리 셀들을 포함하는 제 3 및 제 4 반도체 메모리들을 더 포함하고, 상기 제 3 및 제 4 반도체 메모리들은 상기 메모리 컨트롤러로부터 공통으로 어드레스를 수신하도록 구성되고, 상기 공통으로 수신되는 어드레스에 응답하여 상기 제 3 반도체 메모리에서 선택되는 메모리 셀들의 행과 인접한 제 3 행들의 제 3 어드레스들은, 상기 공통으로 수신되는 어드레스에 응답하여 상기 제 4 반도체 메모리에서 선택되는 메모리 셀들의 행과 인접한 제 4 행들의 제 4 어드레스들과 서로 다르다.
실시 예로서, 상기 제 1 내지 제 4 반도체 메모리들은 상기 메모리 컨트롤러로부터 공통으로 어드레스를 수신하도록 구성되고, 상기 제 1 내지 제 4 어드레스들은 서로 다르다.
실시 예로서, 상기 제 1 및 제 2 반도체 메모리들은 제 1 채널을 통해 상기 메모리 컨트롤러와 통신하는 제 1 메모리 모듈을 형성하고, 상기 제 3 및 제 4 반도체 메모리들은 제 2 채널을 통해 상기 메모리 컨트롤러와 통신하는 제 2 메모리 모듈을 형성한다.
실시 예로서, 상기 제 1 및 제 2 반도체 메모리들은 제 1 랭크를 형성하고, 상기 제 3 및 제 4 반도체 메모리들은 제 2 랭크를 형성하고, 상기 제 1 및 제 3 반도체 메모리들은 공통의 제 1 데이터 라인들을 통해 상기 메모리 컨트롤러와 통신하고, 상기 제 2 및 제 4 반도체 메모리들은 공통의 제 2 데이터 라인들을 통해 상기 메모리 컨트롤러와 통신한다.
실시 예로서, 상기 메모리 컨트롤러부터 상기 어드레스를 수신하고, 상기 수신된 어드레스를 상기 제 1 및 제 2 반도체 메모리들로 전송하도록 구성되는 레지스터 블록을 더 포함하고, 상기 레지스터 블록은 파워 온 시에 상기 스크램블 정보들을 상기 제 1 및 제 2 반도체 메모리들에 기입하도록 구성된다.
실시 예로서, 상기 메모리 컨트롤러의 제 1 어드레스 노드는 상기 제 1 및 제 2 반도체 메모리들의 서로 다른 제 1 및 제 2 어드레스 노드들에 각각 연결된다.
본 발명의 실시 예에 따른 반도체 메모리는, 행들 및 열들에 따라 배치된 복수의 메모리 셀들; 수신된 어드레스를 저장하도록 구성되는 어드레스 버퍼; 스크램블 정보를 저장하도록 구성되는 프로그램 회로; 그리고 상기 프로그램 회로에 저장된 상기 스크램블 정보에 따라, 상기 어드레스 버퍼에 저장된 어드레스를 변환 어드레스로 변환하도록 구성되는 어드레스 변환기; 그리고 상기 변환 어드레스에 기반하여 상기 복수의 메모리 셀들의 행들을 액세스하도록 구성되는 행 디코더를 포함한다.
실시 예로서, 상기 프로그램 회로는 모드 레지스터 또는 퓨즈 회로를 포함한다.
본 발명의 실시 예들에 따르면, 복수의 반도체 메모리들은 메모리 컨트롤러로부터 공통으로 수신되는 어드레스에 응답하여 서로 다른 위치의 메모리 셀들을 선택한다. 복수의 반도체 메모리들에서 활성화되는 행들이 서로 달라지고, 활성화되는 행에 의해 스트레스를 경험하는 인접 워드 라인들이 서로 달라진다. 복수의 반도체 메모리들에서, 활성화되는 행으로부터의 스트레스를 경험하는 행들이 서로 달라지므로, 버스트 에러가 발생하는 것이 방지된다. 따라서, 향상된 신뢰성을 갖는 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템이 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 칩을 보여주는 블록도이다.
도 3은 복수의 메모리 칩들의 워드 라인들에 할당된 어드레스들의 제 1 예를 보여주는 테이블이다.
도 4는 활성화되는 워드 라인 및 활성화되는 워드 라인으로부터 스트레스를 받는 워드 라인들의 예를 보여주는 테이블이다.
도 5는 본 발명의 실시 예에 따른 메모리 칩의 동작 방법을 보여주는 순서도이다.
도 6은 메모리 칩들 및 그들에 대응하는 스크램블 정보의 예를 보여주는 테이블이다.
도 7은 어드레스 및 복수의 메모리 칩들에서 변환된 어드레스들의 예를 보여주는 테이블이다.
도 8은 활성화되는 워드 라인 및 활성화되는 워드 라인으로부터 스트레스를 받는 워드 라인들의 다른 예를 보여주는 테이블이다.
도 9는 어드레스 변환 스킴 및 스크램블 정보의 예들을 보여주는 테이블이다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 11은 본 발명의 제 2 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 12는 메모리 칩들 및 그들에 대응하는 스크램블 정보(SI)의 예를 보여주는 테이블이다.
도 13은 본 발명의 제 3 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 14는 본 발명의 제 4 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 15는 메모리 칩들 및 그들에 대응하는 스크램블 정보의 예를 보여주는 테이블이다.
도 16은 본 발명의 제 5 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 17은 본 발명의 제 6 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 18은 본 발명의 제 7 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 19는 어드레스 라인들이 스크램블되는 예를 보여주는 테이블이다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 메모리 컨트롤러(1300)를 포함한다.
반도체 메모리 장치(1100)는 복수의 메모리 칩들(1101~110n)을 포함한다. 복수의 메모리 칩들(1101~110n)은 메모리 컨트롤러(1300)의 제어에 따라 동작할 수 있다. 복수의 메모리 칩들(1101~110n)은 서로 다른 데이터 라인들(DL)을 통해 메모리 컨트롤러(1300)와 데이터를 교환할 수 있다. 복수의 메모리 칩들(1101~110n)은 공통의 어드레스 라인(AL)을 통해 메모리 컨트롤러(1300)로부터 어드레스를 수신할 수 있다.
예시적으로, 복수의 메모리 칩들(1101~110n)은 DRAM (Dynamic Random Access Memory) 칩들일 수 있다. 이하에서, 복수의 메모리 칩들(1101~110n)은 DRAM 칩들인 것으로 가정하여 설명된다. 그러나, 본 발명의 기술적 사상은 DRAM 칩들에 한정되지 않는다. 본 발명의 기술적 사상은 SRAM (Static RAM), SDRAM (Synchronous DRAM), ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 메모리들에 적용될 수 있다.
반도체 메모리 장치(1100)는 메모리 모듈을 형성할 수 있다. 반도체 메모리 장치(1100)는 하나의 패키지로 집적되어 멀티-칩 패키지를 형성할 수 있다. 반도체 메모리 장치(1100) 및 메모리 컨트롤러(1300)는 하나의 패키지로 집적되어 칩-온-칩 패키지를 형성할 수 있다. 반도체 메모리 장치(1100) 및 메모리 컨트롤러(1300)는 각각 패키지들을 형성하고, 패키지-온-패키지를 형성할 수 있다.
메모리 컨트롤러(1300)는 반도체 메모리 장치(1100)를 제어하도록 구성된다. 메모리 컨트롤러(1300)는 반도체 메모리 장치(1100)의 읽기 및 쓰기를 제어할 수 있다. 메모리 컨트롤러(1300)는 불휘발성 메모리(1310)를 포함한다.
불휘발성 메모리(1310)는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 하나를 포함할 수 있다. 불휘발성 메모리(1310)는 반도체 메모리 장치(1100)의 동작에 요구되는 다양한 정보를 저장할 수 있다. 예를 들어, 불휘발성 메모리(1310)는 반도체 메모리 장치(1100)의 메모리 칩들(1101~110n)의 모드 레지스터들(Mode Registers)을 설정하기 위한 정보들을 저장할 수 있다. 예를 들어, 불휘발성 메모리(1310)는 CAS 레이턴시, RAS 레이턴시, 추가(additive) 레이턴시, 버스트 길이 등과 같은 정보를 저장할 수 있다.
파워-온 시에, 메모리 컨트롤러(1300)는 불휘발성 메모리(1310)에 저장된 정보를 메모리 칩들(1101~110n)로 전송하여 프로그램할 수 있다.
메모리 칩들(1101~110n)은 메모리 컨트롤러(1300)로부터 공통으로 어드레스를 수신한다. 공통으로 수신된 어드레스에 응답하여, 메모리 칩들(1101~110n)은 서로 다른 위치의 메모리 셀들을 액세스할 수 있다. 예를 들어, 공통으로 수신된 어드레스에 응답하여, 메모리 칩들(1101~110n)은 서로 다른 행의 메모리 셀들을 액세스할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 칩(110k)을 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 칩(110k)은 메모리 셀 어레이(110), 뱅크 선택기(120), 행 디코더(130), 열 디코더(140), 읽기 및 쓰기 회로(150), 어드레스 변환기(160), 어드레스 버퍼(170), 그리고 프로그램 회로(180)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 뱅크들을 포함한다. 복수의 메모리 뱅크들 각각은 행들 및 열들을 따라 배치된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들의 행들은 워드 라인들(WL)에 각각 연결된다. 메모리 셀들의 열들은 비트 라인들(BL)에 각각 연결된다. 메모리 셀 어레이(110)의 뱅크들의 수는 한정되지 않는다.
뱅크 선택기(120)는 메모리 셀 어레이(110)의 메모리 뱅크들 중 하나를 선택하도록 구성된다. 뱅크 선택기(120)는 어드레스 변환기(160)로부터 어드레스(ADDR2)를 수신하고, 수신된 어드레스에 따라 메모리 뱅크를 선택할 수 있다.
행 디코더(130)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더(130)는 어드레스 변환기(160)로부터 어드레스(ADDR2)를 수신하고, 수신된 어드레스(ADDR2)에 따라 워드 라인들(WL)을 선택하도록 구성된다. 즉, 행 디코더(130)는 수신된 어드레스(ADDR2)에 따라 메모리 셀들의 행들을 선택할 수 있다. 행 디코더(130)는 뱅크 선택기(120)에 의해 선택된 메모리 뱅크의 메모리 셀들의 행들을 선택할 수 있다.
열 디코더(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 열 디코더(140)는 어드레스 변환기(160)로부터 어드레스(ADDR2)를 수신하고, 수신된 어드레스(ADDR2)에 따라 비트 라인들(BL)을 선택하도록 구성된다. 즉, 열 디코더(140)는 수신된 어드레스(ADDR2)에 따라 메모리 셀들의 열들을 선택할 수 있다. 열 디코더(140)는 뱅크 선택기(120)에 의해 선택된 메모리 뱅크의 메모리 셀들의 행들을 선택할 수 있다.
읽기 및 쓰기 회로(150)는 열 디코더(140)와 연결된다. 읽기 및 쓰기 회로(150)는 열 디코더(140)에 의해 선택된 비트 라인들을 액세스할 수 있다. 읽기 및 쓰기 회로(150)는 열 디코더(140)에 의해 선택된 비트 라인들에 연결된 메모리 셀들에서 읽기 및 쓰기를 수행할 수 있다. 읽기 및 쓰기 회로(150)는 감지 증폭기 및 쓰기 드라이버를 포함할 수 있다.
어드레스 변환기(160)는 어드레스 버퍼(170)로부터 어드레스(ADDR1)를 수신하고, 프로그램 회로(180)로부터 스크램블 정보(SI)를 수신한다. 어드레스 변환기(160)는 스크램블 정보(SI)에 기반하여, 수신된 어드레스(ADDR1)를 어드레스(ADDR2)로 변환할 수 있다.
예시적으로, 어드레스 변환기(160)는 스크램블 정보(SI)에 기반하여 행 어드레스 또는 뱅크 어드레스를 변환할 수 있다. 어드레스 변환기(160)는 RAS 신호에 응답하여 변환을 수행할 수 있다. 어드레스 변환기(160)는 변환된 어드레스(ADDR2)를 뱅크 선택기(120) 또는 행 디코더(130)로 전송할 수 있다.
어드레스 변환기(160)는 열 어드레스에 대해 변환을 수행하지 않을 수 있다. 어드레스 변환기(160)는 CAS 신호에 응답하여, 어드레스 변환을 생략할 수 있다.
어드레스 버퍼(170)는 어드레스 라인(AL)을 통해 메모리 컨트롤러(1300)로부터 어드레스(ADDR1)를 수신할 수 있다. 어드레스 버퍼(170)는 수신된 어드레스(ADDR1)를 저장하고, 어드레스 변환기(160)로 출력할 수 있다.
프로그램 회로(180)는 스크램블 정보(SI)를 저장할 수 있다. 프로그램 회로(180)는 퓨즈 회로(예를 들어, 레이저 퓨즈 회로 또는 전기 퓨즈 회로) 또는 모드 레지스터일 수 있다. 프로그램 회로(180)가 모드 레지스터인 경우, 메모리 칩들(1101~110n)의 스크램블 정보(SI)는 메모리 컨트롤러(1300)의 불휘발성 메모리(1310)에 저장될 수 있다. 메모리 컨트롤러(1300)는 스크램블 정보(SI)를 메모리 칩들(1101~110n)의 프로그램 회로들에 각각 프로그램할 수 있다. 프로그램 회로(180)가 퓨즈 회로인 경우, 스크램블 정보(SI)는 테스트 장치 또는 메모리 컨트롤러(1300)에 의해 프로그램 회로(180)에 프로그램될 수 있다.
스크램블 정보(SI)는 메모리 컨트롤러(1300)로부터 수신되는 행 어드레스 및 메모리 칩(110k) 내부에서 사용되는 행 어드레스 사이의 관계에 대한 정보를 포함할 수 있다. 예를 들어, 스크램블 정보(SI)는 어드레스들 사이의 사상 정보를 포함하는 테이블일 수 있다. 스크램블 정보(SI)는 어드레스들 사이의 변환 규칙에 대한 정보를 포함할 수 있다.
도 3은 복수의 메모리 칩들(1101~110n)의 워드 라인들에 할당된 어드레스들의 제 1 예를 보여주는 테이블이다. 예시적으로, 통상적인 어드레스 할당의 예가 도 3에 도시된다.
도 1 내지 도 3을 참조하면, 메모리 칩(1101)의 제 1 내지 제 10 워드 라인들(WL1~WL10)에 각각 제 1 내지 제 10 행 어드레스들이 할당될 수 있다. 메모리 칩(1102)의 제 1 내지 제 10 워드 라인들(WL1~WL10)에 각각 제 1 내지 제 10 행 어드레스들이 할당될 수 있다. 메모리 칩(110n)의 제 1 내지 제 10 워드 라인들(WL1~WLi)에 각각 제 1 내지 제 10 행 어드레스들이 할당될 수 있다. 즉, 메모리 칩들(1101~110n)에서, 동일한 위치의 워드 라인들에 동일한 행 어드레스들이 할당될 수 있다.
간결한 설명을 위하여, 제 1 내지 제 10 워드 라인들(WL1~WL10) 및 제 1 내지 제 10 행 어드레스들이 도 3에 도시되어 있다. 그러나, 워드 라인들의 수 및 행 어드레스들의 수는 한정되지 않는다.
도 4는 활성화되는 워드 라인 및 활성화되는 워드 라인으로부터 스트레스를 받는 워드 라인들의 예를 보여주는 테이블이다. 도 3 및 도 4를 참조하면, 메모리 칩들(1101~110n)에 공통으로 '4'의 행 어드레스가 전송될 수 있다. 행 어드레스에 응답하여, 메모리 칩들(1101~110n)에서 공통으로 제 4 워드 라인(WL4)이 활성화될 수 있다.
제 4 워드 라인(WL4)이 활성화될 때, 제 4 워드 라인(WL4)에 인접한 제 3 및 제 5 워드 라인들(WL3, WL5)은 활성화되는 제 4 워드 라인(WL4)으로부터 스트레스를 경험할 수 있다. 예를 들어, 제 3 및 제 5 워드 라인들(WL3, WL5)은 행 해머(row hammer) 또는 필드 관통(field penetration)에 의해 스트레스를 경험할 수 있다. 활성화되는 제 4 워드 라인(WL4)은 공격자(aggressor) 워드 라인이고, 활성화되는 제 4 워드 라인(WL4)에 인접한 제 3 및 제 5 워드 라인들(WL3, WL5)은 피해자(victim) 워드 라인들일 수 있다. 제 4 워드 라인(WL_4)이 반복적으로 활성화되면, 제 3 및 제 5 워드 라인들(WL3, WL5)에 연결된 메모리 셀들은 누적된 스트레스로 인해 데이터를 소실할 수 있다.
복수의 메모리 칩들(1101~110n) 중 적어도 하나의 메모리 칩은 에러 정정을 수행하기 위한 패리티를 저장할 수 있다. 에러 정정이 수행되면, 복수의 메모리 칩들(1101~110n)에 저장된 데이터에서 발생하는 에러가 정정될 수 있다. 그러나, 에러 정정은 미리 정해진 한계를 갖는다. 예를 들어, 에러 정정을 통해 정정될 수 있는 에러 비트들의 수는 한정될 수 있다.
복수의 메모리 칩들(1101~110n)이 어드레스 라인(AL)을 통해 공통으로 어드레스를 수신한다. 제 4 워드 라인(WL4)이 반복적으로 액세스될 때, 복수의 메모리 칩들(1101~110n)의 제 3 및 제 5 워드 라인들(WL3, WL5)에 연결된 메모리 셀들은 공통으로 스트레스를 경험한다. 따라서, 복수의 메모리 칩들(1101~110n)의 제 3 및 제 5 워드 라인들(WL3, WL5)에 연결된 메모리 셀들에 저장된 데이터가 함께 소실될 수 있다. 이후에, 복수의 메모리 칩들(1101~110n)의 제 3 또는 제 5 워드 라인(WL3 또는 WL5)에 대해 읽기가 수행될 때, 복수의 메모리 칩들(1101~110n)로부터 출력되는 데이터 비트들 모두가 에러 비트들일 수 있다. 이 경우, 복수의 메모리 칩들(1101~110n)로부터 출력되는 데이터 비트들의 에러 비트들의 수는 에러 정정을 통해 정정 가능한 범위를 초과할 수 있다.
이와 같은 문제를 방지하기 위하여, 본 발명의 실시 예에 따른 메모리 칩들(1101~110n)은, 메모리 컨트롤러(1300)로부터 수신되는 어드레스(ADDR1)를 스크램블 정보(SI)를 이용하여 어드레스(ADDR2)로 변환한다. 메모리 칩들(1101~110n)은 변환된 어드레스(ADDR2)를 이용하여 메모리 셀들을 액세스한다. 스크램블 정보(SI)는 복수의 메모리 칩들(1101~110n)에서 서로 다르게 설정될 수 있다. 예시적으로, 스크램블 정보(SI)는, 동일한 어드레스(ADDR1)에 의해 메모리 칩들(1101~110n)의 메모리 셀들의 행들(또는 워드 라인들)이 선택될 때(또는 활성화될 때), 복수의 메모리 칩들(1101~110n)에서 피해자 워드 라인들의 어드레스들이 서로 달라지도록 설정될 수 있다. 따라서, 동일한 어드레스(ADDR1)가 메모리 칩들(1101~110n)에 반복적으로 전송될 때, 복수의 메모리 칩들(1101~110n)에서 동일한 어드레스(예를 들어, 행 어드레스)에 대응하는 메모리 셀들에 스트레스가 누적되는 것이 방지된다.
도 5는 본 발명의 실시 예에 따른 메모리 칩(110k)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 5를 참조하면, S110 단계에서, 프로그램 회로(180)로부터 스크램블 정보(SI)가 읽어진다.
S120 단계에서, 외부로부터 어드레스(ADDR1)가 수신된다.
S130 단계에서, 스크램블 정보(SI)에 따라, 수신된 어드레스(ADDR1)가 어드레스(ADDR2)로 변환된다. 예를 들어, 수신된 어드레스(ADDR1) 중 행 어드레스가 변환될 수 있다.
도 6은 메모리 칩들(1101~110n) 및 그들에 대응하는 스크램블 정보(SI)의 예를 보여주는 테이블이다. 도 1 및 도 6을 참조하면, 메모리 칩들(1101~110n)에 각각 스크램블 정보들(SI_1~SI_n)이 할당될 수 있다. 스크램블 정보들(SI_1~SI_n)은 서로 다를 수 있다. 스크램블 정보들(SI_1~SI_n)은 서로 다른 어드레스 변환 테이블 또는 서로 다른 어드레스 변환 규칙을 포함할 수 있다. 스크램블 정보들(SI_1~SI_n)은 동일한 어드레스(ADDR1)에 의해 메모리 칩들(1101~110n)의 메모리 셀들의 행들(또는 워드 라인들)이 선택될 때(또는 활성화될 때), 복수의 메모리 칩들(1101~110n)에서 피해자 워드 라인들의 어드레스들이 서로 달라지도록 설정될 수 있다.
도 7은 어드레스 및 복수의 메모리 칩들(1101~110n)에서 변환된 어드레스들의 예를 보여주는 테이블이다. 예시적으로, 메모리 컨트롤러(1300)로부터 전송되는 행 어드레스 및 복수의 메모리 칩들(1101~110n)에서 변환된 행 어드레스들이 도 7에 도시된다.
도 1, 도 2 및 도 7을 참조하면, 메모리 컨트롤러(1300)로부터 전송되는 행 어드레스는 메모리 칩(1101)에서 변환되지 않을 수 있다. 메모리 칩(1101)은 무변환을 수행할 수 있다. 메모리 칩(1101)의 스크램블 정보(SI)는 무변환에 대한 정보를 포함할 수 있다. 메모리 칩(1101)의 변환된 어드레스는 메모리 컨트롤러(1300)로부터 전송된 어드레스와 동일할 수 있다.
메모리 컨트롤러(1300)로부터 전송되는 행 어드레스는 메모리 칩들(1102~110n)에서 변환될 수 있다. 메모리 칩들(1102~110n)은 각각 스크램블 정보(SI)에 따라 어드레스 변환을 수행할 수 있다.
도 8 활성화되는 워드 라인 및 활성화되는 워드 라인으로부터 스트레스를 받는 워드 라인들의 다른 예를 보여주는 테이블이다. 예시적으로, 변환된 어드레스에 따라 활성화되는 워드 라인 및 스트레스를 받는 워드 라인들의 예가 도 8에 도시된다.
도 3, 도 7 및 도 8을 참조하면, 메모리 칩들(1101~110n)에 공통으로 '4'의 행 어드레스가 전송될 수 있다. 메모리 칩(1101)에서, '4'의 행 어드레스는 '4'의 행 어드레스로 변환될 수 있다. '4'의 변환된 행 어드레스에 따라, 메모리 칩(1101)에서 제 4 워드 라인(WL4)이 활성화될 수 있다. 제 4 워드 라인(WL4)이 활성화됨에 따라, 인접한 제 3 및 제 5 워드 라인들(WL3, WL5)이 스트레스를 경험할 수 있다.
메모리 칩(1101)에서, 어드레스 및 변환된 어드레스는 동일할 수 있다. 따라서, 워드 라인들(WL3, WL5)을 액세스하기 위해 요구되는 어드레스는 '3' 및 '5'일 수 있다.
메모리 칩(1102)에서, '4'의 행 어드레스는 '7'의 행 어드레스로 변환될 수 있다. '7'의 변환된 행 어드레스에 따라, 메모리 칩(1102)에서 제 7 워드 라인(WL7)이 활성화될 수 있다. 제 7 워드 라인(WL7)이 활성화됨에 따라, 인접한 제 6 및 제 8 워드 라인들(WL6, WL8)이 스트레스를 경험할 수 있다.
메모리 칩(1102)에서, 제 6 워드 라인(WL6)은 '6'의 변환된 행 어드레스에 따라 액세스될 수 있다. 메모리 칩(1102)에서, '8'의 어드레스가 '6'의 변환된 행 어드레스로 변환될 수 있다. 따라서, 제 6 워드 라인(WL6)을 액세스하기 위해 요구되는 어드레스는 '8'일 수 있다.
마찬가지로, 메모리 칩(1102)에서, 제 8 워드 라인(WL8)은 '8'의 변환된 행 어드레스에 따라 액세스될 수 있다. 메모리 칩(1102)에서, '9'의 어드레스가 '8'의 변환된 행 어드레스로 변환될 수 있다. 따라서, 제 8 워드 라인(WL8)을 액세스하기 위해 요구되는 어드레스는 '9'일 수 있다.
메모리 칩(110n)에서, '4'의 행 어드레스는 '10'의 행 어드레스로 변환될 수 있다. '10'의 변환된 행 어드레스에 따라, 메모리 칩(110n)에서 제 10 워드 라인(WL10)이 활성화될 수 있다. 제 10 워드 라인(WL10)이 활성화됨에 따라, 인접한 제 9 워드 라인(WL9)이 스트레스를 경험할 수 있다.
메모리 칩(110n)에서, 제 9 워드 라인(WL9)은 '9'의 변환된 행 어드레스에 따라 액세스될 수 있다. 메모리 칩(110n)에서, '10'의 어드레스가 '9'의 변환된 행 어드레스로 변환될 수 있다. 따라서, 제 9 워드 라인(WL9)을 액세스하기 위해 요구되는 어드레스는 '10'일 수 있다.
상술된 바와 같이, 메모리 칩(1101)에서 스트레스를 경험하는 행들(또는 워드 라인들)은 메모리 컨트롤러(1300)로부터 전송되는 '3' 및 '5'의 어드레스들에 대응한다. 메모리 칩(1102)에서 스트레스를 경험하는 행들(또는 워드 라인들)은 메모리 컨트롤러(1300)로부터 전송되는 '8' 및 '9'의 어드레스들에 대응한다. 메모리 칩(110n)에서 스트레스를 경험하는 행(또는 워드 라인)은 메모리 컨트롤러(1300)로부터 전송되는 '10'의 어드레스에 대응한다.
메모리 컨트롤러(1300)가 '4'의 행 어드레스를 메모리 칩들(1101~110n)에 전송할 때, 메모리 칩(1101)에서 '3' 및 '5'의 행 어드레스들에 대응하는 메모리 셀들의 행들에 스트레스가 인가되고, 메모리 칩(1102)에서 '8' 및 '9'의 행 어드레스들에 대응하는 메모리 셀들의 행들에 스트레스가 인가되고, 그리고 메모리 칩(110n)에서 '10'의 행 어드레스에 대응하는 메모리 셀들의 행에 스트레스가 인가된다. 메모리 컨트롤러(1300)가 메모리 칩들(1101~110n)의 특정한 어드레스를 액세스할 때, 메모리 칩들(1101~110n)에서 스트레스를 경험하는 메모리 셀들과 연관된 어드레스들이 달라진다. 따라서, 메모리 컨트롤러(1300)가 전송한 어드레스에 의해 메모리 칩들(1101~110n)로부터 출력되는 데이터 비트들 모두가 스트레스로 인한 에러 비트들이 되는 것이 방지된다.
도 9는 어드레스 변환 스킴 및 스크램블 정보(SI)의 예들을 보여주는 테이블이다. 도 9를 참조하면, 어드레스 변환 스킴은 순환 시프트, 플립, 랜더마이즈, 그리고 테이블 변환 등을 포함할 수 있다.
순환 시프트(circular shift)는 행 어드레스를 미리 정해진 비트 수 만큼 순환 시프트할 수 있다. 스크램블 정보(SI)는 행 어드레스가 순환 시프트되는 비트 수에 대한 정보를 포함할 수 있다.
플립(flip)은 행 어드레스의 미리 정해진 위치의 비트를 반전할 수 있다. 스크램블 정보(SI)는 반전되는 비트들의 수 및 위치에 대한 정보를 포함할 수 있다.
랜더마이즈(randomize)는 행 어드레스를 시드(seed)와 연산하여 새로운 어드레스를 생성할 수 있다. 스크램블 정보(SI)는 연산을 수행하기 위한 시드에 대한 정보를 포함할 수 있다.
테이블 변환(table conversion)은 미리 정해진 테이블(PDT, Pre-Determined Table)에 따라 어드레스를 변환할 수 있다. 스크램블 정보(SI)는 미리 정해진 테이블(PDT)을 포함할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러(1300)의 동작 방법을 보여주는 순서도이다. 예시적으로, 메모리 컨트롤러(1300)가 불휘발성 메모리(1310)에 저장된 스크램블 정보(SI)를 메모리 칩들(1101~110n)에 프로그램하는 예가 도 9에 도시된다.
도 1 및 도 10을 참조하면, S210 단계에서, 메모리 컨트롤러(1300)는 전원이 공급되는 것을 검출할 수 있다.
S220 단계에서, 메모리 컨트롤러(1300)는 불휘발성 메모리(1310)로부터 메모리 칩들(1101~110n)을 위한 스크램블 정보(SI)를 읽을 수 있다.
S230 단계에서, 메모리 컨트롤러(1300)는 스크램블 정보(SI)를 메모리 칩들(1101~110n)에 프로그램할 수 있다.
예시적으로, S210 단계 및 S230 단계는 메모리 시스템(1000)의 초기화 동작 시에 수행될 수 있다.
도 11은 본 발명의 제 2 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 11을 참조하면, 메모리 시스템(2000)은 제 1 및 제 2 반도체 메모리 장치들(2100, 2200) 및 메모리 컨트롤러(2300)를 포함한다.
제 1 반도체 메모리 장치(2100)는 제 1 메모리 칩들(2101~210n)을 포함한다. 제 1 메모리 칩들(2101~210n)은 각각 별도의 데이터 라인들(DL)을 통해 메모리 컨트롤러(2300)와 통신할 수 있다. 제 1 메모리 칩들(2101~210n)은 공통의 어드레스 라인(AL)을 통해 메모리 컨트롤러(2300)와 통신할 수 있다.
제 2 반도체 메모리 장치(2200)는 제 2 메모리 칩들(2201~220n)을 포함한다. 제 2 메모리 칩들(2201~220n)은 각각 별도의 데이터 라인들(DL)을 통해 메모리 컨트롤러(2300)와 통신할 수 있다. 제 2 메모리 칩들(2201~220n)은 공통의 어드레스 라인(AL)을 통해 메모리 컨트롤러(2300)와 통신할 수 있다.
제 1 메모리 칩들(2101~210n)이 메모리 컨트롤러(2300)와 통신하는 데이터 라인들(DL) 및 어드레스 라인(AL)은 제 1 채널(CH1)을 형성할 수 있다. 제 2 메모리 칩들(2201~220n)이 메모리 컨트롤러(2300)와 통신하는 데이터 라인들(DL) 및 어드레스 라인(AL)은 제 2 채널(CH2)을 형성할 수 있다. 메모리 시스템(2000)은 멀티 채널 메모리 시스템일 수 있다.
제 1 메모리 칩들(2101~210n) 및 제 2 메모리 칩들(2201~220n)은 메모리 컨트롤러(2300)로부터 공통으로 어드레스를 수신할 수 있다.
메모리 컨트롤러(2300)는 제 1 및 제 2 반도체 메모리 장치들(2100, 2200)을 제어하도록 구성된다. 메모리 컨트롤러(2300)는 불휘발성 메모리(2310)를 포함한다. 불휘발성 메모리(2310)는 제 1 및 제 2 반도체 메모리 장치들(2100, 2200)의 동작에 요구되는 다양한 정보를 저장할 수 있다.
제 1 메모리 칩들(2101~210n) 및 제 2 메모리 칩들(2201~220n) 각각은, 메모리 컨트롤러(2300)로부터 수신되는 어드레스를 변환하고, 변환된 어드레스에 따라 동작할 수 있다. 제 1 메모리 칩들(2101~210n) 및 제 2 메모리 칩들(2201~220n) 각각은, 메모리 컨트롤러(2300)로부터 공통으로 수신되는 어드레스에 따라 활성화되는 메모리 셀들의 행과 인접한 행들의 어드레스들이 서로 달라지도록, 어드레스 변환을 수행할 수 있다.
반도체 메모리 장치(2100)는 메모리 모듈을 형성할 수 있다. 반도체 메모리 장치(2100)는 하나의 패키지로 집적되어 멀티-칩 패키지를 형성할 수 있다. 반도체 메모리 장치(2200)는 메모리 모듈을 형성할 수 있다. 반도체 메모리 장치(2200)는 하나의 패키지로 집적되어 멀티-칩 패키지를 형성할 수 있다. 반도체 메모리 장치들(2100, 2200)은 하나의 패키지로 집적되어 멀티-칩 패키지를 형성할 수 있다.
반도체 메모리 장치들(2100, 2200) 및 메모리 컨트롤러(2300)는 하나의 패키지로 집적되어 칩-온-칩 패키지를 형성할 수 있다. 반도체 메모리 장치들(2100, 2200) 및 메모리 컨트롤러(2300)는 각각 패키지들을 형성하고, 패키지-온-패키지를 형성할 수 있다.
도 12는 메모리 칩들(2101~210n, 2201~220n) 및 그들에 대응하는 스크램블 정보(SI)의 예를 보여주는 테이블이다. 도 11 및 도 12를 참조하면, 메모리 칩들(2101~210n)에 제 1 스크램블 정보(SI_a)가 할당되고, 메모리 칩들(2201~220n)에 제 2 스크램블 정보(SI_b)가 할당될 수 있다. 즉, 메모리 칩들(2101~210n, 2201~220n)의 채널 별로 서로 다른 제 1 스크램블 정보들(SI_a, SI_b)이 할당될 수 있다. 제 1 스크램블 정보들(SI_a, SI_b)은 서로 다를 수 있다.
메모리 칩들(2101~210n)에 각각 제 2 스크램블 정보들(SI_1~SI_n)이 할당될 수 있다. 메모리 칩들(2201~220n)에 각각 제 2 스크램블 정보들(SI_1~SI_2)이 할당될 수 있다. 제 2 스크램블 정보들(SI_1~SI_n)은 서로 다를 수 있다. 메모리 칩들(2101~210n, 2201~220n) 각각은 자신에게 할당된 제 1 및 제 2 스크램블 정보들을 조합하여 어드레스 변환을 수행할 수 있다. 즉, 메모리 칩들(2101~210n, 2201~220n)은 서로 다른 스크램블 정보(SI)에 기반하여 어드레스 변환을 수행할 수 있다.
예를 들어, 메모리 칩들(2101~210n)은 제 1 스크램블 정보(SI_a) 및 제 2 스크램블 정보들(SI_1~SI_n)을 조합하여 스크램블 정보들(SI_a1~SI_an)을 생성할 수 있다. 메모리 칩들(2201~220n)은 제 1 스크램블 정보(SI_b) 및 제 2 스크램블 정보들(SI_1~SI_n)을 조합하여 스크램블 정보들(SI_b1~SI_bn)을 생성할 수 있다. 스크램블 정보들(SI_a1~SI_an, SI_b1~SI_bn)은 서로 다른 어드레스 변환 테이블 또는 서로 다른 어드레스 변환 규칙을 포함할 수 있다. 스크램블 정보들(SI_a1~SI_an, SI_b1~SI_bn)은 동일한 어드레스(ADDR1)에 의해 메모리 칩들(2101~210n, 2201~220n)의 메모리 셀들의 행들(또는 워드 라인들)이 선택될 때(또는 활성화될 때), 복수의 메모리 칩들(2101~210n, 2201~220n)에서 피해자 워드 라인들의 어드레스들이 서로 달라지도록 설정될 수 있다.
도 13은 본 발명의 제 3 실시 예에 따른 메모리 시스템(3000)을 보여주는 블록도이다. 도 13을 참조하면, 메모리 시스템(3000)은 반도체 메모리 장치(3100) 및 메모리 컨트롤러(3300)를 포함한다.
반도체 메모리 장치(3100)는 제 1 메모리 칩들(3101_a~310n_a) 및 제 2 메모리 칩들(3101_b~310n~b)을 포함한다.
제 1 메모리 칩들(3101_a~310n_a)은 각각 별도의 데이터 라인들(DL)을 통해 메모리 컨트롤러(3300)와 통신할 수 있다. 제 1 메모리 칩들(3101_a~310n_a)은 공통의 어드레스 라인(AL)을 통해 메모리 컨트롤러(3300)와 통신할 수 있다.
제 2 메모리 칩들(3101_b~310n_b)은 각각 별도의 데이터 라인들(DL)을 통해 메모리 컨트롤러(3300)와 통신할 수 있다. 제 1 메모리 칩들(3101_b~310n_b)은 공통의 어드레스 라인(AL)을 통해 메모리 컨트롤러(3300)와 통신할 수 있다.
제 1 메모리 칩들(3101_a~310n_a)은 제 1 랭크를 형성하고, 제 2 메모리 칩들(3101_b~310n_b)은 제 2 랭크를 형성할 수 있다. 제 1 메모리 칩(310k_a)은 대응하는 제 2 메모리 칩(310k_b)과 데이터 라인(DL) 및 어드레스 라인(AL)을 공유할 수 있다.
제 1 메모리 칩들(3101_a~310n_a) 및 제 2 메모리 칩들(3101_b~310n_b)은 메모리 컨트롤러(3300)로부터 공통으로 어드레스를 수신할 수 있다.
메모리 컨트롤러(3300)는 반도체 메모리 장치(3100)를 제어하도록 구성된다. 메모리 컨트롤러(3300)는 불휘발성 메모리(3310)를 포함한다. 불휘발성 메모리(3310)는 반도체 메모리 장치(3100)의 동작에 요구되는 다양한 정보를 저장할 수 있다.
제 1 메모리 칩들(3101_a~310n_a) 및 제 2 메모리 칩들(3101_b~310n_b) 각각은, 메모리 컨트롤러(3300)로부터 수신되는 어드레스를 변환하고, 변환된 어드레스에 따라 동작할 수 있다. 제 1 메모리 칩들(3101_a~310n_a) 및 제 2 메모리 칩들(3101_b~310n_b) 각각은, 메모리 컨트롤러(3300)로부터 공통으로 수신되는 어드레스에 따라 활성화되는 메모리 셀들의 행과 인접한 행들의 어드레스들이 서로 달라지도록, 어드레스 변환을 수행할 수 있다.
반도체 메모리 장치(3100)는 메모리 모듈을 형성할 수 있다. 반도체 메모리 장치(3100)는 하나의 패키지로 집적되어 멀티-칩 패키지를 형성할 수 있다. 반도체 메모리 장치(3100) 및 메모리 컨트롤러(3300)는 하나의 패키지로 집적되어 칩-온-칩 패키지를 형성할 수 있다. 반도체 메모리 장치(3100) 및 메모리 컨트롤러(3300)는 각각 패키지들을 형성하고, 패키지-온-패키지를 형성할 수 있다.
제 1 메모리 칩들(3101_a~310n_a) 및 제 2 메모리 칩들(3101_b~310n_b)은, 도 12에 도시된 바와 같이, 서로 다른 스크램블 정보(SI)를 할당받을 수 있다. 예를 들어, 메모리 칩들(3101_a~310n_a, 3101_b~310b_b)의 랭크 별로 제 1 스크램블 정보가 할당될 수 있다. 제 1 메모리 칩들(3101_a~310n_a)에 각각 제 2 스크램블 정보들이 할당되고, 제 2 메모리 칩들(3101_b~310n_b)에 각각 제 2 스크램블 정보들이 할당될 수 있다.
도 14는 본 발명의 제 4 실시 예에 따른 메모리 시스템(4000)을 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(4000)은 제 1 및 제 2 반도체 메모리 장치(4100, 4200) 및 메모리 컨트롤러(4300)를 포함한다.
제 1 반도체 메모리 장치(4100)는 제 1 메모리 칩들(4101_a~410n_a) 및 제 2 메모리 칩들(4101_b~410n~b)을 포함한다.
제 1 메모리 칩들(4101_a~410n_a)은 각각 별도의 데이터 라인들(DL)을 통해 메모리 컨트롤러(4300)와 통신할 수 있다. 제 1 메모리 칩들(4101_a~410n_a)은 공통의 어드레스 라인(AL)을 통해 메모리 컨트롤러(4300)와 통신할 수 있다.
제 2 메모리 칩들(4101_b~410n_b)은 각각 별도의 데이터 라인들(DL)을 통해 메모리 컨트롤러(4300)와 통신할 수 있다. 제 1 메모리 칩들(4101_b~410n_b)은 공통의 어드레스 라인(AL)을 통해 메모리 컨트롤러(4300)와 통신할 수 있다.
제 1 메모리 칩들(4101_a~410n_a)은 제 1 랭크를 형성하고, 제 2 메모리 칩들(4101_b~410n_b)은 제 2 랭크를 형성할 수 있다. 제 1 메모리 칩(410k_a)은 대응하는 제 2 메모리 칩(410k_b)과 데이터 라인(DL) 및 어드레스 라인(AL)을 공유할 수 있다.
제 2 반도체 메모리 장치(4400)는 제 1 메모리 칩들(4201_a~420n_a) 및 제 2 메모리 칩들(4201_b~420n~b)을 포함한다. 제 1 메모리 칩들(4201_a~420n_a) 및 제 2 메모리 칩들(4201_b~420n~b)은 각각 제 1 및 제 2 랭크들을 형성할 수 있다.
메모리 칩들(4101_a~410n_a, 4101_b~410n_b, 4201_a~420n_a, 4201_b~420n_b)은 메모리 컨트롤러(4300)로부터 공통으로 어드레스를 수신할 수 있다.
메모리 컨트롤러(4300)는 반도체 메모리 장치(4100)를 제어하도록 구성된다. 메모리 컨트롤러(4300)는 불휘발성 메모리(4310)를 포함한다. 불휘발성 메모리(4310)는 반도체 메모리 장치(4100)의 동작에 요구되는 다양한 정보를 저장할 수 있다.
메모리 칩들(4101_a~410n_a, 4101_b~410n_b, 4201_a~420n_a, 4201_b~420n_b) 각각은, 메모리 컨트롤러(4300)로부터 수신되는 어드레스를 변환하고, 변환된 어드레스에 따라 동작할 수 있다. 메모리 칩들(4101_a~410n_a, 4101_b~410n_b, 4201_a~420n_a, 4201_b~420n_b) 각각은, 메모리 컨트롤러(4300)로부터 공통으로 수신되는 어드레스에 따라 활성화되는 메모리 셀들의 행과 인접한 행들의 어드레스들이 서로 달라지도록, 어드레스 변환을 수행할 수 있다.
반도체 메모리 장치(4100)는 메모리 모듈을 형성할 수 있다. 반도체 메모리 장치(4100)는 하나의 패키지로 집적되어 멀티-칩 패키지를 형성할 수 있다. 반도체 메모리 장치(4200)는 메모리 모듈을 형성할 수 있다. 반도체 메모리 장치(4200)는 하나의 패키지로 집적되어 멀티-칩 패키지를 형성할 수 있다. 반도체 메모리 장치들(4100, 4200)은 하나의 패키지로 집적되어 멀티-칩 패키지를 형성할 수 있다.
반도체 메모리 장치들(4100, 4200) 및 메모리 컨트롤러(4300)는 하나의 패키지로 집적되어 칩-온-칩 패키지를 형성할 수 있다. 반도체 메모리 장치들(4100, 4200) 및 메모리 컨트롤러(4300)는 각각 패키지들을 형성하고, 패키지-온-패키지를 형성할 수 있다.
도 14의 메모리 시스템(4000)은 도 11의 메모리 시스템(2000) 및 도 13의 메모리 시스템(3000)이 조합된 형태일 수 있다. 메모리 시스템(4000)은 멀티 채널을 구비하고, 각 채널마다 멀티 랭크가 구비될 수 있다. 예시적으로, 메모리 시스템(4000)에서, 채널 별로 동일한 수의 랭크들이 제공되는 것으로 도시되어 있다. 그러나, 채널 별로 서로 다른 수의 랭크들이 제공될 수 있다.
도 15는 메모리 칩들(4101_a~410n_a, 4101_b~410n_b, 4201_a~420n_a, 4201_b~420n_b) 및 그들에 대응하는 스크램블 정보(SI)의 예를 보여주는 테이블이다. 도 14 및 도 15를 참조하면, 메모리 칩들(4101_a~410n_a, 4101_b~410n_b)에 제 1 스크램블 정보(SI_a)가 할당되고, 메모리 칩들(4201_a~420n_a, 4201_b~420n_b)에 제 2 스크램블 정보(SI_b)가 할당될 수 있다. 즉, 메모리 칩들(4101_a~410n_a, 4101_b~410n_b, 4201_a~420n_a, 4201_b~420n_b)의 채널 별로 서로 다른 제 1 스크램블 정보들(SI_a, SI_b)이 할당될 수 있다. 제 1 스크램블 정보들(SI_a, SI_b)은 서로 다를 수 있다.
제 1 채널에서, 메모리 칩들(4101_a~410n_a)에 제 2 스크램블 정보(SI_R1)가 할당되고, 메모리 칩들(4101_b~410n_b)에 제 2 스크램블 정보(SI_R2)가 할당될 수 있다. 제 2 채널에서, 메모리 칩들(4201_a~420n_a)에 제 2 스크램블 정보(SI_R1)가 할당되고, 메모리 칩들(4201_b~420n_b)에 제 2 스크램블 정보(SI_R2)가 할당될 수 있다. 즉, 메모리 칩들(4101_a~410n_a, 4101_b~410n_b, 4201_a~420n_a, 4201_b~420n_b)의 랭크 별로 서로 다른 제 2 스크램블 정보들(SI_R1, SI_R2)이 할당될 수 있다. 제 2 스크램블 정보들(SI_R1, SI_R2)은 서로 다를 수 있다.
제 1 채널(CH1)의 제 1 랭크(RANK1)에서, 메모리 칩들(4101_a~410n_a)에 각각 제 3 스크램블 정보들(SI_1~SI_n)이 할당될 수 있다. 제 1 채널(CH1)의 제 2 랭크(RANK2)에서, 메모리 칩들(4101_b~410n_b)에 각각 제 3 스크램블 정보들(SI_1~SI_2)이 할당될 수 있다. 제 2 채널(CH2)의 제 1 랭크(RANK1)에서, 메모리 칩들(4201_a~420n_a)에 각각 제 3 스크램블 정보들(SI_1~SI_n)이 할당될 수 있다. 제 2 채널(CH2)의 제 2 랭크(RANK2)에서, 메모리 칩들(4201_b~420n_b)에 각각 제 3 스크램블 정보들(SI_1~SI_2)이 할당될 수 있다.
제 3 스크램블 정보들(SI_1~SI_n)은 서로 다를 수 있다. 메모리 칩들(4101_a~410n_a, 4101_b~410n_b, 4201_a~420n_a, 4201_b~420n_b) 각각은 자신에게 할당된 제 1 내지 제 3 스크램블 정보들을 조합하여 어드레스 변환을 수행할 수 있다. 즉, 메모리 칩들(4101_a~410n_a, 4101_b~410n_b, 4201_a~420n_a, 4201_b~420n_b)은 서로 다른 스크램블 정보(SI)에 기반하여 어드레스 변환을 수행할 수 있다.
예를 들어, 메모리 칩들(4101_a~410n_a)은 제 1 내지 제 3 스크램블 정보들을 조합하여 스크램블 정보들(SI_aR11~SI_aR1n)을 생성할 수 있다. 메모리 칩들(4101_b~410n_b)은 제 1 내지 제 3 스크램블 정보들을 조합하여 스크램블 정보들(SI_aR21~SI_aR2n)을 생성할 수 있다. 메모리 칩들(4201_a~420n_a)은 제 1 내지 제 3 스크램블 정보들을 조합하여 스크램블 정보들(SI_bR11~SI_bR1n)을 생성할 수 있다. 메모리 칩들(4201_b~420n_b)은 제 1 내지 제 3 스크램블 정보들을 조합하여 스크램블 정보들(SI_bR21~SI_bR2n)을 생성할 수 있다.
스크램블 정보들(SI_aR11~SI_aR1n, SI_aR21~SI_aR2n, SI_bR11~SI_bR1n, SI_bR21~SI_bR2n)은 서로 다른 어드레스 변환 테이블 또는 서로 다른 어드레스 변환 규칙을 포함할 수 있다. 스크램블 정보들(SI_aR11~SI_aR1n, SI_aR21~SI_aR2n, SI_bR11~SI_bR1n, SI_bR21~SI_bR2n)은 동일한 어드레스(ADDR1)에 의해 메모리 칩들(4101_a~410n_a, 4101_b~410n_b, 4201_a~420n_a, 4201_b~420n_b)의 메모리 셀들의 행들(또는 워드 라인들)이 선택될 때(또는 활성화될 때), 복수의 메모리 칩들(4101_a~410n_a, 4101_b~410n_b, 4201_a~420n_a, 4201_b~420n_b)에서 피해자 워드 라인들의 어드레스들이 서로 달라지도록 설정될 수 있다.
도 16은 본 발명의 제 5 실시 예에 따른 메모리 시스템(5000)을 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(5000)은 반도체 메모리 장치(5100) 및 메모리 컨트롤러(5300)를 포함한다.
반도체 메모리 장치(5100)는 메모리 칩들(5101~510n) 및 레지스터 칩(5110)을 포함한다. 레지스터 칩(5110)은 메모리 컨트롤러(5300)로부터 어드레스 라인(AL)을 통해 어드레스를 수신한다. 레지스터 칩(5110)은 수신된 어드레스를 메모리 칩들(5101~510n)로 전송할 수 있다.
메모리 칩들(5101~510n)은 각각 별도의 데이터 라인들(DL)을 통해 메모리 컨트롤러(5300)와 통신할 수 있다. 메모리 칩들(5101~510n)은 공통의 어드레스 라인(AL)을 통해 레지스터 칩(5110)과 통신할 수 있다.
레지스터 칩(5110)이 제공되는 것을 제외하면, 메모리 시스템(5000)은 도 1을 참조하여 설명된 메모리 시스템(1000)과 동일한 구조를 갖고, 동일한 방식으로 동작할 수 있다. 메모리 칩들(5101~510n) 각각은 레지스터 칩(5110)으로부터 수신된 어드레스를 변환할 수 있다.
스크램블 정보(SI)는 메모리 컨트롤러(5300)로부터 레지스터 칩(5110)을 통해 메모리 칩들(5101~510n)로 전송될 수 있다. 레지스터 칩(5110)은 스크램블 정보(SI)를 내부의 불휘발성 메모리(5111)에 저장할 수 있다. 파워-온 시에, 레지스터 칩(5110)은 스크램블 정보(SI)를 메모리 칩들(5101~510n)로 전송할 수 있다.
메모리 시스템(5000)은 도 11 내지 도 15를 참조하여 설명된 바와 같이, 멀티 채널 또는 멀티 뱅크로 구현될 수 있다.
도 17은 본 발명의 제 6 실시 예에 따른 메모리 시스템(6000)을 보여주는 블록도이다. 도 17을 참조하면, 메모리 시스템(6000)은 반도체 메모리 장치(6100) 및 메모리 컨트롤러(6300)를 포함한다.
반도체 메모리 장치(6100)는 메모리 칩들(6101~610n) 및 레지스터 칩(6110)을 포함한다. 레지스터 칩(6110)은 메모리 컨트롤러(6300)로부터 어드레스 라인(AL)을 통해 어드레스를 수신한다. 레지스터 칩(6110)은 메모리 컨트롤러(6300)와 데이터 라인(DL)을 통해 데이터를 교환한다. 레지스터 칩(6110)은 수신된 어드레스를 메모리 칩들(6101~610n)로 전송할 수 있다. 레지스터 칩(6110)은 메모리 컨트롤러(6300)와 교환되는 데이터를 메모리 칩들(6101~610n)과 교환할 수 있다.
메모리 칩들(6101~610n)은 각각 별도의 데이터 라인들(DL)을 통해 레지스터 칩(6110)과 통신할 수 있다. 메모리 칩들(6101~610n)은 공통의 어드레스 라인(AL)을 통해 레지스터 칩(6110)과 통신할 수 있다.
레지스터 칩(6110)이 제공되는 것을 제외하면, 메모리 시스템(6000)은 도 1을 참조하여 설명된 메모리 시스템(1000)과 동일한 구조를 갖고, 동일한 방식으로 동작할 수 있다. 메모리 칩들(6101~610n) 각각은 레지스터 칩(6110)으로부터 수신된 어드레스를 변환할 수 있다.
스크램블 정보(SI)는 메모리 컨트롤러(6300)로부터 레지스터 칩(6110)을 통해 메모리 칩들(6101~610n)로 전송될 수 있다. 레지스터 칩(6110)은 스크램블 정보(SI)를 내부의 불휘발성 메모리(6111)에 저장할 수 있다. 파워-온 시에, 레지스터 칩(6110)은 스크램블 정보(SI)를 메모리 칩들(6101~610n)로 전송할 수 있다.
메모리 시스템(6000)은 도 11 내지 도 15를 참조하여 설명된 바와 같이, 멀티 채널 또는 멀티 뱅크로 구현될 수 있다.
도 18은 본 발명의 제 7 실시 예에 따른 메모리 시스템(7000)을 보여주는 블록도이다. 도 18을 참조하면, 메모리 시스템(7000)은 반도체 메모리 장치(7100) 및 메모리 컨트롤러(7300)를 포함한다.
반도체 메모리 장치(7100)는 제 1 및 제 2 메모리 칩들(7101, 7102)을 포함한다. 제 1 메모리 칩(7101)은 어드레스 노드들(A1~A4)을 포함한다. 제 2 메모리 칩(7102)은 어드레스 노드들(A1~A4)을 포함한다. 제 1 및 제 2 메모리 칩들(7101, 7102)은 어드레스 노드들(A1~A4)을 통해 메모리 컨트롤러(7300)로부터 각각 어드레스를 수신할 수 있다.
메모리 컨트롤러(7300)는 어드레스 노드들(A1~A4)을 포함한다. 메모리 컨트롤러(7300)는 어드레스 노드들(A1~A4)을 통해 어드레스를 출력한다.
도 18에서, 제 1 및 제 2 메모리 칩들(7101, 7102)과 메모리 컨트롤러(7300) 사이의 데이터 라인은 생략되어 있다.
메모리 컨트롤러(7300)의 특정한 어드레스 노드는 제 1 및 제 2 메모리 칩들(7101, 7102)의 서로 다른 어드레스 노드들에 각각 연결될 수 있다. 예시적으로, 메모리 컨트롤러(7300)의 어드레스 노드(A1)는 제 1 및 제 2 메모리 칩들(7101, 7102)의 어드레스 노드들(A1)에 연결되고, 메모리 컨트롤러(7300)의 어드레스 노드(A4)는 제 1 및 제 2 메모리 칩들(7101, 7102)의 어드레스 노드들(A4)에 연결된다. 반면, 메모리 컨트롤러(7300)의 어드레스 노드(A2)는 제 1 메모리 칩(7101)의 어드레스 노드(A2)에 연결되고, 제 2 메모리 칩(7102)의 어드레스 노드(A3)에 연결된다. 메모리 컨트롤러(7300)의 어드레스 노드(A3)는 제 1 메모리 칩(7101)의 어드레스 노드(A3)에 연결되고, 제 2 메모리 칩(7102)의 어드레스 노드(A2)에 연결된다.
즉, 메모리 컨트롤러(7300)와 제 1 및 제 2 메모리 칩들(7101, 7102) 사이를 연결하는 어드레스 라인들(AL)이 스크램블될 수 있다. 메모리 컨트롤러(7300)가 동일한 어드레스를 어드레스 노드들(A1~A4)을 통해 출력하더라도, 제 1 및 제 2 메모리 칩들(7101, 7102)의 어드레스 노드들(A1~A4)에 수신되는 어드레스는 서로 다를 수 있다. 예시적으로, 메모리 컨트롤러(7300)로부터 출력되는 동일한 어드레스에 의해 메모리 칩들(7101, 7102)의 메모리 셀들의 행들(또는 워드 라인들)이 선택될 때(또는 활성화될 때), 메모리 칩들(7101, 7102)에서 피해자 워드 라인들의 어드레스들이 서로 달라지도록 어드레스 라인들(AL)이 스크램블 될 수 있다.
도 19는 어드레스 라인들(AL)이 스크램블되는 예를 보여주는 테이블이다. 도 19를 참조하면, 메모리 컨트롤러에 제 1 내지 제 3 어드레스 노드들(A1~A3)이 제공될 수 있다.
메모리 컨트롤러의 어드레스 노드들(A1, A2, A3)은 제 1 메모리 칩(MC1)의 어드레스 노드들(A1, A2, A3)에 각각 연결될 수 있다. 메모리 컨트롤러의 어드레스 노드들(A1, A2, A3)은 제 2 메모리 칩(MC2)의 어드레스 노드들(A1, A3, A2)에 각각 연결될 수 있다. 메모리 컨트롤러의 어드레스 노드들(A1, A2, A3)은 제 3 메모리 칩(MC3)의 어드레스 노드들(A2, A1, A3)에 각각 연결될 수 있다. 메모리 컨트롤러의 어드레스 노드들(A1, A2, A3)은 제 4 메모리 칩(MC4)의 어드레스 노드들(A2, A3, A1)에 각각 연결될 수 있다. 메모리 컨트롤러의 어드레스 노드들(A1, A2, A3)은 제 5 메모리 칩(MC5)의 어드레스 노드들(A3, A1, A2)에 각각 연결될 수 있다. 메모리 컨트롤러의 어드레스 노드들(A1, A2, A3)은 제 6 메모리 칩(MC6)의 어드레스 노드들(A3, A2, A1)에 각각 연결될 수 있다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 장치(8000)를 보여주는 블록도이다. 도 20을 참조하면, 컴퓨팅 장치(8000)는 프로세서(8100), 메모리(8200), 스토리지(8300), 모뎀(8400), 그리고 사용자 인터페이스(8500)를 포함한다.
프로세서(8100)는 컴퓨팅 장치(8000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(8100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(8100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.
메모리(8200)는 프로세서(8100)와 통신할 수 있다. 메모리(8200)는 프로세서(8100) 또는 컴퓨팅 장치(8000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(8200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
메모리(8200)는 도 1 내지 도 19를 참조하여 설명된 반도체 메모리 칩들을 포함할 수 있다. 메모리(8200)는 적어도 하나의 반도체 메모리 칩을 포함할 수 있다. 적어도 하나의 반도체 메모리 칩 각각은 프로세서(8100)로부터 어드레스를 수신하고, 수신된 어드레스를 변환하여 동작할 수 있다.
메모리(8200)는 적어도 하나의 메모리 모듈 또는 적어도 하나의 메모리 패키지를 포함할 수 있다.
스토리지(8300)는 컴퓨팅 장치(8000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(8300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
예시적으로, 메모리(8200) 및 스토리지(8300)는 동일한 종류의 불휘발성 메모리로 구성될 수 있다. 이때, 메모리(8200) 및 스토리지(8300)는 하나의 반도체 집적 회로로 구성될 수 있다.
모뎀(8400)은 프로세서(8100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(8400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(8400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(8500)는 프로세서(8100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(8500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(8500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000~7000; 메모리 시스템
1100~7100; 반도체 메모리 장치 2200, 4200; 반도체 메모리 장치
1300~7300; 메모리 컨트롤러
110k; 반도체 메모리 칩
110; 메모리 셀 어레이 120; 뱅크 선택기
130; 행 디코더 140; 열 디코더
150; 읽기 및 쓰기 회로 160; 어드레스 변환기
170; 어드레스 버퍼 180; 프로그램 회로

Claims (12)

  1. 각각 행들 및 열들로 배치된 복수의 메모리 셀들을 포함하는 제1 및 제2 반도체 메모리들;
    상기 제1 및 제2 반도체 메모리들과 동일한 구조를 갖는 제3 및 제4 반도체 메모리들;
    상기 제1 및 제2 반도체 메모리들에 연결되고 그리고 상기 제1 및 제2 반도체 메모리들에 공통 어드레스, 제1_1 스크램블 정보, 제2_1 스크램블 정보, 그리고 제2_2 스크램블 정보를 제공하고, 상기 제3 및 제4 반도체 메모리들에 연결되고 그리고 상기 제3 및 제4 반도체 메모리들에 상기 공통 어드레스, 제1_2 스크램블 정보, 상기 제2_1 스크램블 정보, 그리고 상기 제2_2 스크램블 정보를 제공하는 메모리 컨트롤러를 포함하고,
    상기 제1 반도체 메모리의 복수의 제1 메모리 셀들의 각 행은 상기 제2 반도체 메모리의 복수의 제2 메모리 셀들 내의 동일한 위치의 행에 대응하고,
    상기 제1 반도체 메모리는 상기 공통 어드레스, 상기 제1_1 스크램블 정보, 그리고 상기 제2_1 스크램블 정보에 기반하여 상기 제1 반도체 메모리 내의 제1 행의 메모리 셀들을 액세스하고, 상기 제2 반도체 메모리는 상기 공통 어드레스, 상기 제1_1 스크램블 정보, 그리고 상기 제2_2 스크램블 정보에 기반하여 상기 제2 반도체 메모리 내의 제2 행의 메모리 셀들을 액세스하고
    상기 제1 반도체 메모리 내의 상기 제1 행의 제1 위치는 상기 제2 반도체 메모리 내의 상기 제2 행의 제2 위치와 다르고,
    상기 제1 반도체 메모리 내의 상기 제1 행의 메모리 셀들에 인접한 행 어드레스들은, 상기 제2 반도체 메모리의 상기 제2 행의 메모리 셀들에 인접한 행 어드레스들과 다르고,
    상기 제3 반도체 메모리는 상기 공통 어드레스, 상기 제1_2 스크램블 정보, 그리고 상기 제2_1 스크램블 정보에 기반하여 제3 행을 선택하고, 그리고 상기 제4 반도체 메모리는 상기 공통 어드레스, 상기 제1_2 스크램블 정보, 그리고 상기 제2_2 스크램블 정보에 기반하여 제4 행을 선택하고, 그리고
    상기 제3 행의 제3 위치는 상기 제1 위치와 다르고, 그리고 상기 제4 행의 제4 위치는 상기 제3 위치와 다른 메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 내지 제4 반도체 메모리들은 동일한 구조들을 갖는 메모리 시스템.
  3. 제1항에 있어서,
    상기 제1 반도체 메모리는 상기 공통 어드레스를 제1 어드레스로 변환하고, 그리고 상기 제2 반도체 메모리는 상기 공통 어드레스를 제2 어드레스로 변환하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 제1 및 제2 반도체 메모리들의 각각은:
    상기 공통 어드레스를 저장하는 어드레스 버퍼;
    상기 제1_1 스크램블 정보, 그리고 상기 제2_1 또는 제2_2 스크램블 정보 중 적어도 하나를 제공하는 프로그램 회로; 그리고
    상기 어드레스 버퍼에 저장된 상기 공통 어드레스를 상기 제1_1 스크램블 정보, 그리고 상기 제2_1 또는 제2_2 스크램블 정보에 따라 상기 제1 또는 제2 어드레스로 변환하는 어드레스 변환기를 더 포함하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 제2_1 스크램블 정보는 상기 제2_2 스크램블 정보와 다른 메모리 시스템.
  6. 제4항에 있어서,
    상기 프로그램 회로는 퓨즈 회로 또는 모드 레지스터를 포함하는 메모리 시스템.
  7. 제4항에 있어서,
    상기 메모리 컨트롤러는 파워 온 시에 상기 제1_1 스크램블 정보를 상기 제1 및 제2 반도체 메모리들에 전송하는 메모리 시스템.
  8. 제1항에 있어서,
    상기 메모리 컨트롤러로부터 상기 공통 어드레스를 수신하고, 상기 수신된 공통 어드레스를 상기 제1 및 제2 반도체 메모리들에 전송하고, 그리고 파워 온 시에 상기 제1_1 스크램블 정보를 상기 제1 및 제2 반도체 메모리들에 제공하고 그리고 상기 제1_2 스크램블 정보를 상기 제3 및 제4 반도체 메모리들에 제공하는 레지스터 블록을 더 포함하는 메모리 시스템.
  9. 제1항에 있어서,
    상기 메모리 컨트롤러의 제1 어드레스 노드는 상기 제1 반도체 메모리의 제1 어드레스 노드와 연결되고, 그리고 상기 제2 반도체 메모리의 제2 어드레스 노드와 연결되는 메모리 시스템.
  10. 제9항에 있어서,
    상기 제1 반도체 메모리에서 상기 제1 어드레스 노드의 위치는 상기 제2 반도체 메모리에서 상기 제2 어드레스 노드의 위치와 다른 메모리 시스템.
  11. 컴퓨팅 장치에 있어서:
    프로세서;
    상기 프로세서에 연결된 메모리 컨트롤러; 그리고
    상기 메모리 컨트롤러에 연결되어 공통 어드레스를 수신하는 제1 및 제2 반도체 메모리들; 그리고
    상기 메모리 컨트롤러에 연결되어 상기 공통 어드레스를 수신하는 제3 및 제4 반도체 메모리들을 포함하고,
    상기 제1 및 제2 반도체 메모리들의 각각은 행들 및 열들로 배치된 복수의 메모리 셀들을 포함하고, 상기 제1 반도체 메모리의 복수의 제1 메모리 셀들의 각 행은 상기 제2 반도체 메모리의 복수의 제2 메모리 셀들 내의 동일한 위치의 행에 대응하고,
    상기 컴퓨팅 장치는 제1_1 스크램블 정보 및 제2_1 스크램블 정보에 기반하여 상기 공통 어드레스를 상기 제1 반도체 메모리의 제1 행 어드레스로 변환하고, 상기 제1_1 스크램블 정보 및 제2_2 스크램블 정보에 기반하여 상기 공통 어드레스를 상기 제2 반도체 메모리의 제2 행 어드레스로 변환하고, 제1_2 스크램블 정보 및 상기 제2_1 스크램블 정보에 기반하여 상기 공통 어드레스를 상기 제3 반도체 메모리의 제3 행 어드레스로 변환하고, 그리고 상기 제1_2 스크램블 정보 및 상기 제2_2 스크램블 정보에 기반하여 상기 공통 어드레스를 상기 제4 반도체 메모리의 제4 행 어드레스로 변환하고,
    상기 제1 행 어드레스는 상기 제3 행 어드레스와 다르고, 상기 제3 행 어드레스는 상기 제1 행 어드레스와 다른 컴퓨팅 장치.
  12. 제1 내지 제4 반도체 메모리들을 액세스하는 방법에 있어서:
    제1_1 및 제1_2 스크램블 정보들을 수신하는 단계;
    제2_1 및 제2_2 스크램블 정보들을 수신하는 단계;
    공통 어드레스를 수신하는 단계;
    상기 제1_1 스크램블 정보 및 상기 제2_1 스크램블 정보를 이용하여 상기 공통 어드레스를 제1 어드레스로 변환하고, 상기 제1 어드레스를 상기 제1 반도체 메모리로 전송하는 단계;
    상기 제1_1 스크램블 정보 및 상기 제2_2 스크램블 정보를 이용하여 상기 공통 어드레스를 제2 어드레스로 변환하고, 상기 제2 어드레스를 상기 제2 반도체 메모리로 전송하는 단계;
    상기 제1_2 스크램블 정보 및 상기 제2_1 스크램블 정보를 이용하여 상기 공통 어드레스를 제3 어드레스로 변환하고, 상기 제3 어드레스를 상기 제3 반도체 메모리로 전송하는 단계; 그리고
    상기 제1_2 스크램블 정보 및 상기 제2_2 스크램블 정보를 이용하여 상기 공통 어드레스를 제4 어드레스로 변환하고, 상기 제4 어드레스를 상기 제4 반도체 메모리로 전송하는 단계를 포함하는 방법.
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