JP2013114644A - メモリモジュールおよび半導体記憶装置 - Google Patents
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Abstract
【解決手段】複数のメモリチップ1A〜1Dが積層されたメモリモジュール10であって、前記各メモリチップは、複数のブロックに分割されたメモリセル部block0〜block3と、入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路11A〜11Dと、を有する。
【選択図】図4
Description
(付記1)
複数のメモリチップが積層されたメモリモジュールであって、
前記各メモリチップは、
複数のブロックに分割されたメモリセル部と、
入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路と、を有する、
ことを特徴とするメモリモジュール。
前記各メモリチップは、さらに、
前記アドレススクランブル回路が選択するブロックを規定するためのモードを保持するモードレジスタを有する、
ことを特徴とする付記1に記載のメモリモジュール。
前記アドレススクランブル回路は、入力アドレス信号に対して異なるブロックを対応させる複数のモードパターンを有し、
前記モードレジスタは、前記複数のモードパターンのいずれかを選択するモードを保持する、
ことを特徴とする付記2に記載のメモリモジュール。
前記複数のメモリチップには、共通のアドレス信号が入力され、
前記各メモリチップの前記アドレススクランブル回路は、積層された前記複数のメモリチップのそれぞれで動作するブロックの位置が分散するように選択する、
ことを特徴とする付記1乃至付記3のいずれか1項に記載のメモリモジュール。
前記アドレススクランブル回路は、前記共通のアドレス信号に対応する、前記複数のメモリチップにおける第1メモリチップで選択される第1メモリセルと、前記複数のメモリチップにおける第2メモリチップで選択される第2メモリセルがエラーデータを出力する場合には、前記第2メモリチップにおける前記第2メモリセルを含むブロックを、前記第1メモリチップにおける前記第1メモリセルを含むブロックのアドレス信号とは異なるアドレス信号に対応させて選択する、
ことを特徴とする付記4に記載のメモリモジュール。
付記1乃至付記5のいずれか1項に記載のメモリモジュールと、
前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する、
ことを特徴とする半導体記憶装置。
付記5に記載のメモリモジュールと、前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する半導体記憶装置であって、
前記メモリコントローラは、前記複数のメモリチップの出力をまとめてnビット(nは1自然数)のエラー訂正を行うエラー訂正回路を有し、
前記メモリコントローラは、前記共通のアドレス信号に対応する前記第1メモリセルと前記第2メモリセルが前記エラー訂正回路によりエラー訂正を行う対象のnビットに含まれるかどうかを予め認識し、
前記アドレススクランブル回路は、前記共通のアドレス信号に対応する前記第1メモリセルと前記第2メモリセルが前記エラー訂正回路によりエラー訂正を行う対象のnビットに含まれる場合には、前記第2メモリチップにおける前記第2メモリセルを含むブロックを、前記第1メモリチップにおける前記第1メモリセルを含むブロックのアドレス信号とは異なるアドレス信号に対応させて選択する、
ことを特徴とする半導体記憶装置。
2,102 メモリコントローラ
3,103 アドレスバス
4,104 データバス
5,105 基板
10,100 メモリモジュール
11,11A〜11D,11x,11y,11z アドレススクランブル回路
12, モードレジスタ
21,121 アドレスマッピング部
22 エラー訂正回路(ECC回路)
31 制御ロジック部
32 アドレスレジスタ
33 リフレッシュカウンタ
34 ロウアドレスMUX
35 バンク制御ロジック部
36 コラムアドレスカウンタラッチ
37−0〜37−15 ロウアドレスラッチ&デコーダ
38−0〜38−15 メモリアレイ
39 I/OゲーティングDMロジック部
40−0〜40−15 コラムデコーダ
41 読み出しFIFO&データMUX
42 読み出しドライバ
43 DLL
44 データインターフェース
45 書き込みドライバ&入力ロジック部
310 コマンドデコード部
Claims (5)
- 複数のメモリチップが積層されたメモリモジュールであって、
前記各メモリチップは、
複数のブロックに分割されたメモリセル部と、
入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路と、を有する、
ことを特徴とするメモリモジュール。 - 前記各メモリチップは、さらに、
前記アドレススクランブル回路が選択するブロックを規定するためのモードを保持するモードレジスタを有する、
ことを特徴とする請求項1に記載のメモリモジュール。 - 前記アドレススクランブル回路は、入力アドレス信号に対して異なるブロックを対応させる複数のモードパターンを有し、
前記モードレジスタは、前記複数のモードパターンのいずれかを選択するモードを保持する、
ことを特徴とする請求項2に記載のメモリモジュール。 - 前記複数のメモリチップには、共通のアドレス信号が入力され、
前記各メモリチップの前記アドレススクランブル回路は、積層された前記複数のメモリチップのそれぞれで動作するブロックの位置が分散するように選択する、
ことを特徴とする請求項1乃至請求項3のいずれか1項に記載のメモリモジュール。 - 請求項1乃至請求項4のいずれか1項に記載のメモリモジュールと、
前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する、
ことを特徴とする半導体記憶装置。
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