JPS5966000A - メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明はメモリ・アドレスの自動的スギニーを行わしめ
ることに」こり、言Ｊｉ［−不能／、’（、−ｒ−チー
をイｊ−するメモリ・ワードを、エラー言１’　、ｉｌ
Ｅ才１案によ−）て言ＪｉＥ可能なエラーを有−Ｊろメ
モリ・ワードへ変更−することに係る。

多くのエラー訂正及び検出方式は、訂ｉ丁′可能／１エ
ラーの数」こりも多いエラーろ・検出可能であイ）こと
が知られている。たとえば、６／ｌデーク・ビットのメ
モリ・ワードは、該メモリ・ワードと１ｒｒＪ　［位置
に記憶された８検査ビットを使用すイ）ことにより、１
ビット・エラーを言Ｊ’　、＋Ｌ：’、　Ｌ目、つ２ヒ
゛ソト・エラーを検出することができる・かくて、チー
　り及び検査ビットを記憶−４る７２セルのうち任意σ
）１つの障害を／１−じたとしても、こＡ１をコＴ−ラ
ー訂正回路に、１：′″−）てｉｉｌ’　！Ｅすること
が可能と／Ｃイ）。このエラーＮｆｉｔ：回路は１メモ
リ・ワード（Ｃ存在する２ビツト・エラーを検出するた
めにも使用Ｉることができるが、一般にはかかる２ビツ
ト・エラーを訂ｉｌ″することばでき）ｆい。すｌ、Ｃ
わち、１ビツトの障害が生（−だ場合に＆Ｊ１、この特
定の障害ビットを識別してＲｒ　＋Ｅ’−Ｊるこ１１が
できるしＪ′才１ども、２ビットの障害が生じた場合Ｋ
　４Ｊ：　１−・般にその発生事実を検出ずろことがで
きるだけで、これＣ）の障害ビットを識別して削ＩＵ：
、することはできないのである。

前述の如く、２ビツト・エラーの泪ｉＥに関連し７（１
一般ｋｒＪど（・う用語が使用されたのにｔ、１エラー
脣↑Ｉ’　ｉＦ　ＩＱ号のＪνるものが特定の型の２ピ
ツ］・・エラー、たとえばｆＸＸ直置に隣接ずく）２ビ
ツト・エラーを訂ｉｔ−することがあるという理由によ
る。しかしながら、必ずしもずべての２ビット・エラー
がＵ正可能なパターンで生ずるわけではな（・。従って
、−膜化して説明すると、エラー訂正及び検出方式はそ
の訂正能力よりも多い数のエラーを検出する、と云うこ
とかで゛きイ）０ 訂正可能なエラーよりも多い数のエラーを検出しうると
℃・５、前述の如きエラー訂ＩＦ符号の能力を有効に利
用するために、米国特Ｗ１゛第’＞６４４９０２号は、
検出可能で、シ）イ）が、訂正不能なエラーを、検出可
能でしかも削正可能なエラーへ変更するだめの手段を開
示している・この特π１では、メモリ・ユニットは複数
のアレイから成り、該アレイの各々は当該メモリ・ユニ
ットにおけろ１ビツトｆ〜ｒｅのすべてのビットを保持
１イ）よ５にさねている。これらのアレイば、所与のメ
モリ・ワードがアドレスさ１Ｌるときその適市ノ、「ビ
ットが各アレイから選択さ才するように、デコーダ回路
をｊｒｉ　シてそわぞれアドレスされイ）。この特Ｗ「
゛？像１′、唆さＡじ（いるのは、デコーダへ供給さす
るアドレスを永久的に修正し、かくてアレイを物ｐ１！
的にスワップして諸ビットをメモリ・ワード１川て゛ス
ワラプ寸イ）ことにより、訂正可能／、Ｃエラーをイｊ
＃７−１メモリ・ワードを訂正可能なエラーを有するメ
モリ・１ノード八、変更する、と℃・５ことである。

仙の米国ｌｌ’ｌ’、ｉ／ｌ？Ａ３８１２３３６　’づ
及びＩＢＭＴｃｃｈ＋＋１ｒａｌ　　１）ｉｓｃｌｏｑ
ｏｒｅ　　１１ｕｌｌｅＬｉｎ。

Ｖｎ　　ｌ？、　１６．ｙｔ６４　、　Ｓｅｐｔｅｍｂ
ｃｒ　　　１９７　ろ、　ｐ　ａｇ”１２４５なろ文献
には、メモリ・ビットのスワップを行うためのアドレス
修１１Ｆ方式が記述されている。この方式では、特定ビ
ット・アレイのデコーダへ供給さｔ＋ろアドレスは、メ
モリ・ワードの！時定ビットｎ＞置に関連するシフト・
レジスタに記憶さ１１だデータの関数どして、論理回路
にこよって修１１−さＪｌる。この論理回路は、特定ビ
ット位ｉ釘のデコーダに加わる各入力ごとに１つの排他
的ＯＲゲ−ｌ−を含んでし・る。ＪＪｒ他的ＯＲゲート
の各々はその人力としてワード・アドレスの１デイジツ
ト及び或イ）ジット・レジスタ段の出力を受取り、そし
てその出力をデコーダの１人力へ供給ｉろ。前記文献の
ものでは、障害ビットのデコーダ入力アドレスは、この
障害ビットが要求されるときこλしに代ってビット位１
６０がアク士スされるように、シフト・レジスタに配置
される。一方、前記特許のものでは、ガロア休の異なる
数が各／フト・【／ジスタ段にそれぞれ記ｔＵさ才する
０１なわち、０が第１ビット位置のシフト・レジスタに
記憶され、以下同様の操作が行われて、最後に必要とさ
れろ最大数が最終ビット位置のシフト・レジスタに記ｔ
、ｔ：ｔされるのである。多重ビット・エラーが検出さ
れる場合、第１ビット位置のシフト・レジスタを除く各
シフト・レジスタｉ、ｌ−１ガロア数だけシフト、＼れ
る。このことは障害メモリ・１クードを構成才イ）諸ビ
ットを分ｉｉＱさ已ろことに、１、−）て、４６冒Ｉｆ
　ｔ”’　：！’ｌだ多重ビット・エラーが１１’＆除
かＡ１ろことを保、ｉｊｌ・１イ）。

この分散の結果、障害ビットの各々は異なるメモリ・ワ
ードに終結し、かくて山王不能な多重ビット・エラー状
態が訂正可能ノｒ多数の１ビット・エラー状態へ変更さ
１ろことに／、Ｃイ・０この方式の１つの利点は、検出
、さおだ各市ビット・エラー状態が１回の試行操作で除
去さ才１イ）という点にある。また、この操作で以前ｅ
こ自１［さＪｔた多重ビット・エラー状態が１１現し／
；（＋、・と（・う利点もある。しかしｌｆがも、この
方式は訂止中肉］モリ・ワード又は他のメモリ・ワード
に訂正不能な新し℃・エラー状態を牛ぜしめく）ことが
ある。この生起確率は、メモリが大容計となり１１つ障
害ビットの数が増えるにっ才１て、増大する傾向がある
。

従−）（、一層改良さ才またビット・スワツピングを４
ｊ％　４Ｊ９−４るこ七が望ましい。

ｆ）ｒｌ　ｉｆＬ文献は、障害ビットのｆ装置が既知で
ある場合にはその′アクーヒスを回避１７うることを示
している。また、米国特許＠３７８１８２６号及び第３
８９７６２６弓には、障害ビットの位置に関するデスト
結果を使用し、該位置に従って諸チップを複数のグルー
ブー＼分割−することか記述されている。

後者の’Ｉ′Ｉ’ｎ’ｌ’のものでは、同じセクション
に障害領域を有する各チップは各メモリ・カートドに同
じパターンで配置さ才Ｉる。そし７て、どのメモリ・ワ
ードも１　、Ｕ　））多い障害ビットを含まないように
、エラーをスギニーさせるためのアドレス配線が行わ］
Ｉる０もしエラー検出及び１Ｊ１１τ丁段にょっ′（所
らの障害が検出さ第１るならば、　Ｉｒ＠害メセメモリ
ードのアドレスの２士りションをＨ１゛仙的ＯＲするこ
とにより、障害ビットを識別することができイ）。

１９８２年５月２９１１に出願さ才（た米国肴Ｆｌ：　
１．１１願第３６２９２５号のメモリ・システムでは、
メモリ・ワード間のビット・スタッピングは、当Ｍｌｌ
メモリにおける障害ビットに１９−１するデータを使用
することによって行わオフる。ビット・アドレスの置換
（ｐｅｒｍｕｔａｔｉｏｎ　）＆’、ｌ、刊−仕置プロ
セス（−１［つて行わ才１１．１１亥）゛ロセスｃ’ｔ
、　（メモリのエラー□　！ｆｉ”ｌ［回路によっては
訂１１−不能八・）ビット障害の整列に帰着するよう７
．ｒアドレスの絹合田ち・識別−シーると２・も（（、
他の組合せに対−（る選４１マグａセスを制限−４る◎
その実施態様では、ｉｉＪ’　ｉｆ′−、不能ｌ「１節
害の組合せを決定するために、種々の１（Ｑ害は、チッ
プ障害、ワード線障害、ビット線障害又はビット障害の
如き型によって類別されろ。然る後、ビット・′ｆ″ｉ
・レスは、障害の数の減少ｔＶにＩＩ″１′換さＡＩる
。

〔発明の概要〕

本発明によれば、メモリ・ワー　ド間の障害ビットのス
ワツピングは新規ｌ工置換装置〜によ−〕−Ｃ行わわイ
）。前掲の米国’Ｆろ°ｄ′１゛出ｊ如第５６２．９２
　ｂ号のメ・］モリ・ンス′ア人では、メモリ・ワード
を記イ意１”る／、−＋Ｖ）に使用さ才するアドレス”
Ｊ’（ｊｉ：なすべてのアレイ・カード・＼、ＩＩＴｊ
−のアトｌ／スが送らゎる。従って／１、ｋ定のノルレ
イ・カードで選択されるアドレスを変更′４るように、
こＪｌらのアレイ・カードへ置換装置が設けられて℃・
る。こオＩに対し、本発明では、？１シー〇肖”換装置
をアドレス可能なアレイ・カードσ目−流に設け、置換
されろアレイ・カードへそれぞλｊ異なるアドレスを供
給するようにしでいる。

この結果、各アレイ・カードに必−要なハードウェアが
減少１．てこれらのアレイ・カードの信頼性が向上する
とともに、置換装置の冗長度も減少するのである。また
、本発明では置換装置がアレイ・力〜ドに設けら才ビｃ
し・ないので、−・層直裁的なアルゴリズノ・を使用す
ることができく）。

従って、本発明の目的は、削正不能／７「エラー状態を
訂ｉ、ｌＥ　ｒｉＪ能／ｆエラー状態へ変更するように
、メモリ・ワード中のビットをスワップす４）ための新
規な置換装置を提供することにする。

本発明の他の目的は、メモリ中の障害セルに関するデー
タを使用してメモリ・ワード中のビ′刈・をスワップす
ることにある。

本発明の（Ｉｌｌの目的は、エラーの型によって類別さ
れた既知のエラー状態に基いＣメモリ・ワード中のビッ
トをスワップ１−ることにする。

〔実施態様の説明〕

第１図を参照するに、図示さＪｌだワード編成式メモリ
の基本記憶モジュール（Ｂ　Ｓ　Ｍ　）は複数のメモし
アレイ拳グループ１ｏを含ろ１、その各りはエラー訂正
符号を包含するＮピッ）・のメモリ・ワードのうち１以
上のビット位置を含んで℃・る。

すべてのメモリ・アレイ・グループ１ｏば、共通の記憶
制御装置１２によってザービスさλ１イ）。１．「：憶
制御装置１２はメモリ・アレイ・グループ”１　［１と
ＩＪ２ＬＪ二の７′ロ七ツサ１４との１１１１に設けら
第１−Ｃオｄす、プロセラ？１４と１ン１示の々１１＜
ノー１；リパアレイ・グループ１ｏとの間でアドレス・
データ及び１１．す御情報を授受するように動作−する
。

メモリ・アレイ・グループ１ｏば、その各々パ、そＡ１
ぞれ異ノｆるアドレスるご供給１ろことができろ、１．
うに、一度に１つずつアドレスさねる。こりよ５Ｖメモ
リ・プレイ・グループ１０の各々をアクセスする／こめ
に、そ、！１ぞ１１異なるグル−フ゛〕卵択パルスが時
間的な間隔をおいて使用されイ）、（第１図の１部には
、各グループ７選択パルスのタイミング及びそのインタ
ーバルが示さ１１ている。）。ずなわら、各アドレスＧ
土すべＣのメモリーアレイ・グループ１０へ共通に転送
されるけ才１ども、ｍ個のグループ選択パルスの各々は
唯１つのメモリ・アレイ・グループ１０へ加わるにすぎ
ないので、これらの組合せによって唯１つのメモリ・ア
レイ・グループ１０をアクセスずろことができるのであ
る。メモリ・アレイ・グループ１０の各々はそれぞλＩ
Ｎ個のメモリ・アレイ・エレメントを含んでいろ。第２
図に示すように、メモリ・アレイ・エレメント１６の各
々は記憶制徊１装置１２がも共通のアドレス及びグルー
プ選択パルスを受取るととモＫ　、Ｎ　個の記１．ハア
ドレス・レジスタ（Ｓ　Ａ　［ｊ　）ロード・パルスの
５１）１つを・受取る。ｎｌりの時点では、このアドレ
ス１１、選ｊ７＜さＪｌ／こメモリ・°ノ゛し・イーグ
ループ１０におけるｎ（ｒ＋　ｉ　−、ｉのＳＡＲにロ
ードされるにすぎず、従−）てイ丁、柩のフ′ドレス・
ナーｒクル中には成るメモリ・アレイ・グループ１０に
おけろ１つのメモリ・アレイ・ニレノ／１・１６だけが
選択されるのに対し、他のメモリ・アレイ・グループ１
０におけるメモリ・アレイ・エレメント１６は全く選択
さねなし・のでル）る０囚に、第′？図の下部には、ｉ
Ｅ常動作モーｉ−におけるＳＡＲロード・パルス及びグ
ループ選択パルスのタイミングが示されている。

第６図に示すように、各メモリ・プレイ・エレメント１
６中のビットはＰ個のメモリ・アレイ２０に分割されて
いる。アドレス・バス１８１・の１・位アドレス・ビッ
トばＸ及びＹ　ｐＪ、標選択アドレスであって、特定ビ
ットを選択するためにメモリ・アレイ２０の各々へ送ら
れる。メモリ・アし／イ・エレメント１６へ送られる」
１位アドレス・ビット′は５つのフィールドへ分割すれ
、ぞのウレ）の１つであるメモリ・アレイ選択フィール
ドは適当なＳＡ　Ｉｔロード・パルスが受取られるとき
にＳ　Ａ　Ｒ２４へｌｆｆ−ドされイ）。５Ａｎ２４の
内界（」、メモリ・アレイ−Ａ沢デコーダ（１）ＩＵＣ
）２６−＼供給され、ｉなデゴーダはこれに尾ｄ二てメ
モリ・アレイ・」エレメント１６の各々における１つの
メモリーアレイ２（）を選択−１ろためのメモリ・アレ
イ＞ＭＮ　択パ／ｌ、　スな発生−４る。続℃・て、こ
の特定のメモリ・アレイ２〔］を含むメモリ・アレイ・
グループＩＯＫ対するグループ選択パルスが生ずると、
こＡ２を適正なメモリ・アレイ２０へ転送すること力笥
丁能どなる。

従−）て、グループ選択パルスの持続ｊ（１１間中に所
内のアドレスな受取るように、メモリ・アレイ・エレメ
ント１６の唯１つのメモリ・アレイ２ｏが選択される。

各メモリ・アレイ２ｏは共通のアドレス・バス１８で個
々にアドレスすることができるので、このアドレスの置
換が可能となる。本発明の実施態様では、各メモリ・ア
レイ・エレメント１６はメモリ・ワードの１ビツトの位
置を含むに−ｊ　キナいので、選択される特定のビット
目、７’　コーグ２６へ供給されるアドレスに依育して
Ｐ個のメモリ・アレイ２０のうち任意のメモリ・アレイ
２０に存在しうる。

従って、所有のメモリ・ワードを７トレス同ろには、基
本記憶モジュール（ＢＳＭ）中の−４べての５Ａｎ２４
へメモリ・アレイ選択アドレスを供給するとともに、す
べてのメモリ・アレイ・グ刀２−プ１０における各メモ
リ・アレイ・コ：レノント１６へＸ−Ｙ座標顆択アドレ
スを供給ずねばよい。

グループ選択パルス及びＳＡｌｊ　ｌ：Ｉ　−ト・パル
／＜　６’：ｌｌ、所−りの時点でＧ」、成るメモリ・
アレイ・グループ１０における唯１つのメモリ・アレイ
・ニレノー　１・１６だけが選択されることを保証−１
ろ。

第１図に示すように、基本記憶モジ−−−−ル（ＩＩＳ
Ｍ）からデータが言ゲ１１１１さＡ１ろＪ局舎、・二Ａ
Ｉはａ己１、こｆ制御装置１２のエラー検査及び市ＩＦ
（ＦＣＣ）回路５１へ送ら才１ろ。もしＥＣＣ回路３１
力連Ｊ’　１−イ、能プ瓜エラーの存在を指示１わば、
このエラーの原因を組成する障害ピッｉ・を非整列化（
ｍｉｓａｌｉｇｎ　）するために、成るメモリ・アレイ
・ニレノ／１・１乙の８Ａ　ｌｔ　２４・、記入さＪｌ
るメ・’ｔτす・アレイ顕択ノ゛１１−スか変り具え、
！１イ）。こθうノーｌリフ・アｌ−イズノリ択′ノ”
！・１／スの変更←、１、第４図の選択論理ｊ［］（第
１図参照）か（二１−）てイＩＪ１］仰さ才１イ）。第
４図しこ示−」、Ｌ５ｉｒ＋’、基本、１１：憶−１：
、；：　、：＋−−ル（１３Ｓ　Ｍ　）　＆＜、置か才
ｌｋメモリ・ワードの論理アドレスは人力’ノ’　ｌ−
レス・レジスタ５２へ供給さ才１、そこでノー１−１ド
アレイ・グループ選択フィールド、メモリ・アレイ・エ
レメント訳択フィールド、メモリ・ア１／イ選択フィー
ルド及びＸ　、　、　Ｙ　１！ｐ：標選択フィールド・
・、分割さλする。メモリ・“ノルレイ・グループ選択
フィールド、メモリ・′アレイ選択フィールド及びＸ−
Ｙ座標選択フィー　ルドは、共同して１−）のメモリ・
ワードを指定する。メモリ・′アレイ・−′１冒／メ；
／ト選択フィールドはとｃノ）メモリ・ワード中の１１
’ｊｉ＋　５．、’＝’のビットｒ＼ｌ、１７′（を１
ｔＦｉｕ別−４る。メモリ・アレイ・グルーゾ選択フィ
ールド、メモリΦアレイψニレメント選４Ｒノイールド
及びＸ・Ｙ座標選択フィールドは、出力アドレス・レジ
スタ５４へ直接にロー・ドされる。

メモリ・アレイ選択フィールドが出力゛アドレス・１−
・ジスタろ４・＼面接に；１１：入３Ｍ１イ）か占か（
土、神想ノモリろ６の内容に依イｆ−・１イ）。この沖
、想ノーＬりろ６ろ・フ′り士スー１イ）た１Ｊｉ二、
ノｑ、す・ｊ゛レイグＩｉ、　−フ゛ｄ計−沢フイー；
トド及ζトノ；−リ・ノ゛ｔ７．１　・　１−レメン′
１・Ｉ大抵フィールドが使用、＼λ！イｌ　＋＋　Ｉｉ
’想メ１：す３６かし゛）ば２ビットか１ｉダ１；１１
冒＼１ｌ１１．そ（ハ　゛Ｊハ、１（１で・（りり、他
力は１で、心）イ）。も１２第１ピッＩ−ｈ’；　＋＋
　ＣＩｆ　−）２Ａ　：’ビットが１で７ｉ’＞　才１
ば、第２ピッ日゛１ゲー・１ろｂを色画さ甲、かくて人
勾゛アドレス・レジスタ’、）　２ｔ’＋！ｔ１．＋　
Ｉ’、ｆ：？さねｌこメモリ・アレイ仇１尺ノイールト
が出力アドレス・し・ジスタ５４へ１白１妾にイｊ（給
さＡ１イ）０．−の場合、出力アドレス・Ｉ／レジスタ
４か１．）ｒ））！吻即゛アドレスと人カフドレス・レ
ジスタ６２か１′）の論叩ノ′トレス（，１、同一でλ
りる。この、’−’、　、Ｉ−ｌｌ−ｌｌ−１′イ）の
に１、ン；１１１不能／「エラー状態を取除＜／、−、
＼Ｉ・（７（゛アｉｌ／　、７．か変更さλ＋　１．ｃ
かった場合で；（Ｙ）イ）。イ、し、第１ビットか１で
ｒｌつ第２ビツトが〔］であλ１ば、ワード４（］が作
動する。この」場合、（入勾“アト１／ス・レジスタろ
２中のメモリパア１／イ選択フィールドの代わりシ　）
連想メモリ３６からアク−１び」ハ！、−代替アトし・
珂４が出力アトレス・レジスタ５ｊに置かＪｌるσ）−
Ｃ１物［）ルアド［／スは論理アドレスと（」、相違゛
ｌることになる。このことが牛するのは、ＭＪ正不能１
．ｒ＝ｃラー状態を取除くために所／ｉのメモリ・ワー
ドを構成“する或イ）ビットθ）（：’ｔ：　ｉｔｓが
変更さ１する場合である・前述の代替アドレスは、メモ
リ・アレイ・グル−プ選択フィールド、メモリ・エレメ
ント選択フィー・ルド及びメモリ・アレイ選択フイーフ
レドによってアクセスさＪｌるようブｆ連想メモリろ６
の位置に記憶さオビ（いる。かくて、δＪ正不能〕（：
ｒ−ラー状態の検出に応じＣ１戊るビットの位置が変更
さ、ｌｌる」場合、実際に）′クセスさ１１ろ物凱アド
レス＆」、第１図のプ［Ｊセッサ１４から記憶制御装置
１１０ｉ１２−＼供給さねる論理アト［・スは相５１ｊ
ｊ才ることにｌ、ｆる０こσ）結１４コ、障害ビットを
含むメモリ・アレイ２０が同じアレイ・エレメント１６
中の他σ入メモリ轡アレイ２（１とスワップさｉｔろの
であろ０ この、１．５１ｃメモリ・アレイ２０の丙酊１置を行う
ために＆−１１、多数の１４換アルゴリズノ・を使用す
ることができる。たとえば、１９８２年６月１日に出願
された米国特許出願第３８３６４０号に記載されている
置換アルゴリズムを、本発明に関連して使用することが
できる０しか（２ながら、この発明は他のメモリ・アレ
イ２０に影響を与えること〕、１″く２つのメモリーア
レイ２Ｕのスワツピングを行うよ５　Ｋ　しているので
、これＪ：りも一層面１１ｉ、　１．；、　ＩＦＪ換ア
ルゴリズムを使用することができろ０たとえば、第５図
に示されて℃・ろよ５　フ；＋−障害メモリ・アレイの
位置を指示する障害マツプを設け、こＪ’ｌを調べろこ
とにより所有のメモリ・アレイ２０を任意のメモリ・ワ
ードへ移動１′ろとき泪市不能ｌ、・エラー状態が生ず
るか否かを決定することができろ。

障害メモリ・ワードの移動先アドレスが補助記も（す５
２のデコーダ（Ｉ）ＥＣ）８０にイＪ１、給さＡすると
、補助記憶５２からＮビットのデータ・ワードが読出さ
れる。このデータ・ワードの各ビット（よ１′）のメモ
リ串アレイ・エレメント１６に対応してＪ・５つ、任意
のビット位置に１が記ｉ、Ｉ’３さねて（・イ）と、こ
れは対応するメモリ・アレイ・二０レメ／１・１６に障
害が存在することを表わ寸。一方、０がＬ　ｔ＝Ｊ＼４
１ていイ）と、・二Ｊｔは対応−４−ろメモ１，１・゛
アレイ・工し・ノント１６が１１゛常でル）イ）・−と
を表わ４−０従−）′Ｃ１各デー・夕・ワ・−ドな構成
するＮビットを調ベイ）、〕ノシｒ、Ｊ、す、第１図／
、己・し第５図のメ〔りに本（（・て障害アレイをメモ
リ・ワードへ追加−４るどき２ビット・エラー（１）　
Ｅ）父は旧市不能エラー（Ｕ　ＴＣ）が生す゛ろか否か
を決定することができる。

もしご−のようなエラーが牛するようであおば、１７−
ト・アドレスの適当なステータス缶装置に１カ補］」人
さ才する。こ引１らのアドレスは、障害アレ、イに対４
−る適切／、「°アドレスが見出さ１ｌｌｌるまて・、
１−“）ず−）８周べることかできる。次いで、２メモ
リ・アレイのアドレスを補助記憶５２中の適当なｆ☆間
にｈ１２１λ１し１１つ連想メモリ３６を更新すること
に、［つて、これらのメモリ・アレイがスワップさ才（
４）。

このことは、再整列プロセスな／ｉ：、す第７図を禦照
−４第１ば一層良く理解することができる０すなわち、
ステップ７０では第５図の障害マツプにおける第１行ア
ドレスがカウンタ■１に初期設定さねろ。障害マツプは
このアドレスで以てアクセスさデツプ７２で＆」、この
データ・ワードのステータス・ビットを調ベイ）ととｔ
こ、１−リ、障害７ノノ゛の当該行に」、つＣ＃３＃さ
第１るメモリ・ワー　ド線に２ピツ１゛０エラー（１）
　Ｉ＞　）又＆」、Ｍｌ’　＋Ｅ不能エラー（Ｕ　ｌｅ
　）が存在するか否かを決定′４る。も１．ステータス
・ビットが両者ともに〔］であわば、２ビット・コニ”
ノー又は訂正不能エラーのい一４゛Ａ１も存在１．ない
ｒハで、カウンタ１１は次の一アドレスへ歩進さＡ１、
Ｊシト同様に１啼害マツダの−４べての行が調べら、１
する１−でこ（７）プロセスが反復される。一方、こλ
口′）のステータス・ビットが２ビットエラ・−又は削
１１：不能エラーのいずねかを指示する１、’ｃ　＋’
）ば、次のステングーｃ″″は第２０カウンタ、１１が
障害マツプ中の第１ビツト・アドレスへ初期設定；＼Ｊ
ｌイ）。スーアッゾ７８では、カウンタ１１に」：勺で
ノ′ドレスさ才；た１９；：害マツズの行のうちカウン
タＪ１に、ｌ：′）−（−アドレスされた第１ビツト（
＋’ｆ、置の内容が調べｒ、れる。もしこのビット位置
に０が記憶されている１、’ｃ　Ｉ；＞ば、カウンタＪ
１は次のステップで歩進され、以−１・同様にこの行の
４べ゛（のヒ゛ットイ）’ｌ、’　ｌｉｄが８周べら才
する寸でこのプロセスが反復さ」ｌろ。カウンター１及
び＝Ｔ　１によつ゛（アクナスさＪｌる任意のビット位
置に１がＨ＋−：　Ｉ’、Ｌｔさ才１ている場合、枝路
８２を介１−てステップ８０に入り、そこでカウンター
２及び第２が障害マツプの第１行アドレス及び第１ビッ
ト・”アドレスへそλｊぞれ初Ｊ（ＪＪ段設定れる。カ
ウンター２及びＪ、は、枝路８２を有効ｒヒしたビット
に対−４°る可能１．ｃスワラプ位置のアドレスのトラ
ックをに１ｔ、　Ｍ　ス′Ｚ）。カウンター　及び、Ｊ
ｌによ−）て識別さ、ｌまた任、音のアレイに対する適
切なｆ＼［がステップ８４で見出さＪｌるまで、これら
のカウンター２　及び第２は図；Ｉ（の如く所定のステ
ップで歩、イｂさ第１る０スデツブ８４で適切な位置が
見出さＪｌた場合、ステップ８６では゛アレイのスワツ
ピングを行うために第４図の連想メモリ３６へ適１１：
、なエンｉ・りが行われる。才だ、２ビツトエラー又は
訂正不能エラーを取除（，１：　５　Ｋ、第５図の障害
−マツプが更新される。

第６図には、エラー創１１Ａ０号が２エラー訂正１５エ
ラー検出（１）　Ｅ　Ｃ／　Ｔ　Ｅ　＋）　）省号です
゛る」賜金に第５図の障害マツプを使用して行わ、ｌす
る障害マツピング・プロセスが示さＡ１ている。図示σ
）如くエラー訂正ね号を包含−Ｊる所りのメモリ・ワー
ドでエラーが検出されなければ、次のアドレスＩｔＣＬ
）るメモリ・ワードが調べｒ）Ｊｌる１、もし７９［、
ｌ−ｉのメモリ・ワードで１ビツト・エラー（Ｓｌり）
が検出さ第１たｌｆらば、その位置゛が決定された後、
当Ｆｉ亥コーラ−を含むアレイについて絹持さ第１たエ
ラー・カウントがステップ６０で１だけ少佐さλＩイ〕
。もしにのエラー・カウントがスレッショルドを＋ｈ’
４　＊−、ｔ　＋　ｌｌｉ、このアレイは障害アレイと
シ、なさＪｉ、　１　そしＣその事実が第５図の障害マ
ツプに記録さ才１イ）　ｏ　イ）１．、２ビツト・エラ
ー（Ｄ　Ｆ；　）が検出さノ１１５−７、（イ）目：、
これらのエラーを含むアレイに関連−するアレイ・カウ
ンタがステップ６４で歩進さｈ、そ１．て子−わＩＩの
スレッショルド・ｌ／ベルがステツン゛６６テｒｊＬ’
Ｊベラレル。モジ℃・ずれかのスレッショルド・レベル
を超えれば、第５図の障害マツプ１１ｒｌ適ｉ［１，ｃ
　−’：　；・１・りが行われる。もしＮＪ正不能エラ
ーが検出さλ（だならば、エラー回復が行われるととも
に、′アトしソ・ビットか出整列さＪｌ／、）ｎ ４図面内ＩＡ゛１中／′「説明 一′３１図は本発明を実施したメモリの概略ブロック図
、第２図は第１図のメモリ・′アＬ−イｆｌＹの１つを
一層詳細に；Ｊ′、同ブロック図、第３Ｎｄ、第２図の
メモリ・アレイ′〃素の１−）を一層詳細に示すブロッ
ク図、第４図は本発明の置換装置を示すブロック図、第
５図は本発明の障害マツプを示寸概略ブロック図、第６
図及び第７図・シよ本発明のテスト・データ生成アルゴ
リズノ、を示ず流ｆｉ１図であイ、。

１１ｔ　　ｈ：：Ｑ　　人イ：ｉターノショプソレ９ビ
ジネス・゛７ノーノズ・コゴＪυ÷ン代叩入　弁理ト。

　頓　　　宮　　　孝　　　−（外１名） ＦＩＧ・３，１６ ＦＩＧ、４ ＦＩＧ、６

Claims (1)

1. 【特許請求の範囲】 各メモリ・ワードを構成するビット位置の各々が同一の
   論理アドレス・ビットでアクセスされるように編成さ才
   またメモリにイーｊ随し゛Ｃ１障害ビットを複数のメモ
   リ・ワード間に分配するように所有のビット位置に対す
   る論理アドレス・ビットをそ第１とは異なる物理アドレ
   ス・ビットに変換するための置換手段を設けることによ
   り、前記メモリの内容を保護ずろエラー訂正手段によっ
   て訂正することができなし・メモリ・ワード中のエラー
   状態を除去−するようにしたメモリ・システノ、にお℃
   ・て；前記メモリにおけろ既知の障害をその物理アト１
   ／ス及び障害の型の紹合せで記憶するための配憶手段と
   ； 前記メモリのすべてのビットイ０置に対する物理アドレ
   ス・ビットを所力のビット位置における障害の物理アド
   レス及び他のビット位置における障害の既知の論理アド
   レスにノ１い、・て選択：（、Ｋ）ｊ、ニーめの単一４
   の置換手段と； 前記メモリのずべてのビット０’（ｉ　ｉＰ７υを二対
   スルデコード手段へ異なる物理アドレスを供給′ｉイ）
   だ・）の分配手段とを備えて成る、メモリ・システム。