JPS60173645A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS60173645A JPS60173645A JP59028433A JP2843384A JPS60173645A JP S60173645 A JPS60173645 A JP S60173645A JP 59028433 A JP59028433 A JP 59028433A JP 2843384 A JP2843384 A JP 2843384A JP S60173645 A JPS60173645 A JP S60173645A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit
- replaced
- storage
- replacement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、電子計算機等に用いられる記憶装置、特に該
記憶装置の記憶素子が故障した時にそれを、予め用意し
である予備の記憶素子に置き替える形式の記憶装置に関
する。
記憶装置の記憶素子が故障した時にそれを、予め用意し
である予備の記憶素子に置き替える形式の記憶装置に関
する。
従来技術と問題点
電子計算機等で用いる記憶装置には、予備の記憶素子（
メモリチップ又はメモリカード）を備えているものがあ
り、予備の記憶素子があると、常用記憶素子に固定的な
障害が発生した場合その障害記憶素子を予備記憶素子で
置き換えることにより当該記憶袋−の使用を続行するこ
とができる。この点を更に説明するに、周知のように記
憶装置は多数のアドレスを持ち、□そのアドレスの任意
１つでデータビット群（ワードとも呼ばれ、例えば７２
ビツトからなる）が読み出され又は該アドレスで指定さ
れた記憶領域へ該データビット群（データ部ともいう）
が書き込まれる。通常の記憶装置には１ビット誤り訂正
、２ビット誤り検出回路が付いていて、１つのアドレス
をアクセスした時に上記のデータ部が１ビツトのみの誤
りを起しているなら１ビット誤り訂正回路でこれを訂正
して処理を続行することができ１．また同時に２ビツト
以上の誤りを起しているなら２ビット誤り検出回路でこ
れを検出することができる。但し誤りが２ビツト以上の
場合は、検出はできても訂正はできないから、この場合
は処理を止めなくてはならない。
メモリチップ又はメモリカード）を備えているものがあ
り、予備の記憶素子があると、常用記憶素子に固定的な
障害が発生した場合その障害記憶素子を予備記憶素子で
置き換えることにより当該記憶袋−の使用を続行するこ
とができる。この点を更に説明するに、周知のように記
憶装置は多数のアドレスを持ち、□そのアドレスの任意
１つでデータビット群（ワードとも呼ばれ、例えば７２
ビツトからなる）が読み出され又は該アドレスで指定さ
れた記憶領域へ該データビット群（データ部ともいう）
が書き込まれる。通常の記憶装置には１ビット誤り訂正
、２ビット誤り検出回路が付いていて、１つのアドレス
をアクセスした時に上記のデータ部が１ビツトのみの誤
りを起しているなら１ビット誤り訂正回路でこれを訂正
して処理を続行することができ１．また同時に２ビツト
以上の誤りを起しているなら２ビット誤り検出回路でこ
れを検出することができる。但し誤りが２ビツト以上の
場合は、検出はできても訂正はできないから、この場合
は処理を止めなくてはならない。
なおここで言う誤りとは、使用している記憶素子の固定
的又は間欠的な故障のために起る誤り（ハードまたはソ
フトエラー）である。
的又は間欠的な故障のために起る誤り（ハードまたはソ
フトエラー）である。
アドレス的にもデータビット的にも１ビツトの故障は上
記の１ビット誤り訂正回路で救えるが、１つの記憶素子
がアドレスの全部もしくは一部分に固定的な故障（１ビ
ツトエラー）を起すと、定まったアドレスでしかも定ま
ったビットで必ず１ビツト故障となってしまい、１ビツ
ト訂正回路は常にこの部分を訂正しなければならない。
記の１ビット誤り訂正回路で救えるが、１つの記憶素子
がアドレスの全部もしくは一部分に固定的な故障（１ビ
ツトエラー）を起すと、定まったアドレスでしかも定ま
ったビットで必ず１ビツト故障となってしまい、１ビツ
ト訂正回路は常にこの部分を訂正しなければならない。
この訂正の最中に同じアドレス中のデータ部の他のビッ
トで間欠的な故障（ソフトエラー）が起ると計２ビット
の故障となり、その時点で処理が打ち切られてしまうと
いう問題が生ずる。
トで間欠的な故障（ソフトエラー）が起ると計２ビット
の故障となり、その時点で処理が打ち切られてしまうと
いう問題が生ずる。
この問題に対応するため、従来は交替メモリと呼ぶ予備
の記憶素子を用意し、固定的な障害部分を予備に切り替
えて処理を続行させ、訂正対象は常に間欠障害だけとす
るようにしておき、定期保守時にこの固定的障害部を取
り換える方式をとっていた。近年のように記憶素子の大
容量化が進み、かつ使用個数も多大になってくると、素
子当りの故障率も大きいために記憶装置全体の故障率も
大きくなり、交替メモリの必要性は益々高くなってきて
いる。
の記憶素子を用意し、固定的な障害部分を予備に切り替
えて処理を続行させ、訂正対象は常に間欠障害だけとす
るようにしておき、定期保守時にこの固定的障害部を取
り換える方式をとっていた。近年のように記憶素子の大
容量化が進み、かつ使用個数も多大になってくると、素
子当りの故障率も大きいために記憶装置全体の故障率も
大きくなり、交替メモリの必要性は益々高くなってきて
いる。
記憶素子の固定故障モードとしてはアドレス的に１ビツ
トのみという固定故障が最も多く、次いでコラム（ＣＯ
ＬＵＭＮ）方向、ロー（ＲＯＷ）方向の複数ビットエラ
ーとなっていき、素子がアドレス的に全部故障する（全
アドレスに複数ビットエラーがある）という例はごく少
ない。
トのみという固定故障が最も多く、次いでコラム（ＣＯ
ＬＵＭＮ）方向、ロー（ＲＯＷ）方向の複数ビットエラ
ーとなっていき、素子がアドレス的に全部故障する（全
アドレスに複数ビットエラーがある）という例はごく少
ない。
従来の交替は一般的に通常系（常用系）の記憶素子と同
じものを用いて通常系の記憶素子対交替の記憶素子とい
うように対を作っておき、通常系の一つの記憶素子の故
障がたとえ１ビツトであったとしても例えば６４にビッ
トの容量を持？素子全体を入れ替えるようにしている。
じものを用いて通常系の記憶素子対交替の記憶素子とい
うように対を作っておき、通常系の一つの記憶素子の故
障がたとえ１ビツトであったとしても例えば６４にビッ
トの容量を持？素子全体を入れ替えるようにしている。
これは、例えば６４にワード、■ワード７２ビット構成
の記憶装置なら６４ＫＸ１ビツトの記憶素子を７２個用
いて作るので、あるワードの第ｉビットが故障なら該第
ｉビットを含む記憶素子を予備の記憶素子と交替させる
ということであり、自然であるが、使用しているのは６
４にビットのうちの１ビツトであり、残りは不使用であ
るから使用効率が著しく悪く、第ｉビット以外の他のビ
ットで更に固定故障が発生しても交替できないという不
便がある。
の記憶装置なら６４ＫＸ１ビツトの記憶素子を７２個用
いて作るので、あるワードの第ｉビットが故障なら該第
ｉビットを含む記憶素子を予備の記憶素子と交替させる
ということであり、自然であるが、使用しているのは６
４にビットのうちの１ビツトであり、残りは不使用であ
るから使用効率が著しく悪く、第ｉビット以外の他のビ
ットで更に固定故障が発生しても交替できないという不
便がある。
発明の目的
本発明は、通常系の記憶部を構成する記憶素子をアドレ
ス的に複数のブロックに分割して扱い、且つ予め用意す
る交替メモリを同様にブロック化して、ブロック単位で
交替可能とし、上記の例で言えば第ｉビットの以外に第
ｊビット、第にビット・・・・・・の故障に対しても交
替可能として、交替メモリの使用効率を高めようとする
ものである。
ス的に複数のブロックに分割して扱い、且つ予め用意す
る交替メモリを同様にブロック化して、ブロック単位で
交替可能とし、上記の例で言えば第ｉビットの以外に第
ｊビット、第にビット・・・・・・の故障に対しても交
替可能として、交替メモリの使用効率を高めようとする
ものである。
発明の構成
本発明は、多数のアドレスを有する記憶単位をビット方
向に複数個並設して通常系メモリ群を構成し、該記憶単
位のそれぞれをアドレス的にＮ分割してＮ個のブロック
として扱い、そして該ブロックと等しいアドレス数を持
つ交替メモリを複数個用意し、通常系メモリ群の記憶単
位で固定的な故障が生じたとき、該記憶単位のうちの故
障の生じたブロックだけを該交替メモリのいずれかに交
替させる交替制御回路を設けてなることを特徴とするが
、以下図示の実施例を参照しながらこれを詳細に説明す
る。
向に複数個並設して通常系メモリ群を構成し、該記憶単
位のそれぞれをアドレス的にＮ分割してＮ個のブロック
として扱い、そして該ブロックと等しいアドレス数を持
つ交替メモリを複数個用意し、通常系メモリ群の記憶単
位で固定的な故障が生じたとき、該記憶単位のうちの故
障の生じたブロックだけを該交替メモリのいずれかに交
替させる交替制御回路を設けてなることを特徴とするが
、以下図示の実施例を参照しながらこれを詳細に説明す
る。
発明の実施例
第１図は本発明の概略説明図で、Ｍは通常系メモリ群を
構成する記憶単位である。この記憶単位とは物理的、電
気的に区分でき故障時に交換等ができる独立的な個体を
言い、具体的にはメモリチップ、メモリカード等である
。これをアドレス的に考慮した故障モード毎にＮ個のブ
ロック１．２゜・・・・・・に分割しておき、各ブロッ
ク相当のものを交替メモリの記憶単位Ａ、Ｂ、・・・・
・・とする。第１図の例では通常系の記憶単位Ｍをそれ
ぞれ４分割して扱うように、分割された各ブロック１〜
４（通常系の記憶単位の１／４の容量）と同じ容量の記
憶単位４個からなる交替メモリ群を用意しである。
構成する記憶単位である。この記憶単位とは物理的、電
気的に区分でき故障時に交換等ができる独立的な個体を
言い、具体的にはメモリチップ、メモリカード等である
。これをアドレス的に考慮した故障モード毎にＮ個のブ
ロック１．２゜・・・・・・に分割しておき、各ブロッ
ク相当のものを交替メモリの記憶単位Ａ、Ｂ、・・・・
・・とする。第１図の例では通常系の記憶単位Ｍをそれ
ぞれ４分割して扱うように、分割された各ブロック１〜
４（通常系の記憶単位の１／４の容量）と同じ容量の記
憶単位４個からなる交替メモリ群を用意しである。
この交替メモリ群の記憶単位（これは単に交替メモリと
もいう）Ａ−Ｄの各々は通常系の記憶単位Ｍにおけるブ
ロック１〜４のいずれへも割当てることができ、例えば
１つの記憶単位Ｍに交替メモＩＪＡ−Ｄ全てを割り付け
ることもでき、また異なる複数の記憶単位Ｍに分散して
割り付けることも可能である。従来方式で言えば１つで
しかない交替メモリＡ−Ｄを持つことによって通常系記
憶単位Ｍのアドレス中に起るいくつかの固定故障のそれ
ぞれに交替メモリを割り当てていくことで効率の良い交
替メモリを備えた記憶装置を提供することができる。交
替メモリの個数は、通常系の記憶単位１ケが完全に故障
した時のことを考えて分割した数分が最少となるように
する。
もいう）Ａ−Ｄの各々は通常系の記憶単位Ｍにおけるブ
ロック１〜４のいずれへも割当てることができ、例えば
１つの記憶単位Ｍに交替メモＩＪＡ−Ｄ全てを割り付け
ることもでき、また異なる複数の記憶単位Ｍに分散して
割り付けることも可能である。従来方式で言えば１つで
しかない交替メモリＡ−Ｄを持つことによって通常系記
憶単位Ｍのアドレス中に起るいくつかの固定故障のそれ
ぞれに交替メモリを割り当てていくことで効率の良い交
替メモリを備えた記憶装置を提供することができる。交
替メモリの個数は、通常系の記憶単位１ケが完全に故障
した時のことを考えて分割した数分が最少となるように
する。
第２図は交替要領を説明する図である。通常系の記憶単
位Ｍが６４ＫＸ１ビツトの記憶素子とすると、これをビ
ット方向（ワードを構成するビット群のビット配列方向
）に７２個配列することで、横方向（ビット方向）７２
ビツト、縦方向（ワード方向またはアドレス方向）６４
にワードの通常系メモリ群が構成される。この場合各記
憶単位Ｍのブロック１〜４はワード方向を４分割するよ
うに設定される。具体的にはワード方向の各ワード位置
を定める１６ビツトのアドレスの上位２ビツトでブロッ
ク１〜４を区別し、下位１４ビツトで各ブロック内のワ
ード位置を区別する。このアドレスで指示されたワード
のデータビットＯ〜７１は同時にアドレスされる。
位Ｍが６４ＫＸ１ビツトの記憶素子とすると、これをビ
ット方向（ワードを構成するビット群のビット配列方向
）に７２個配列することで、横方向（ビット方向）７２
ビツト、縦方向（ワード方向またはアドレス方向）６４
にワードの通常系メモリ群が構成される。この場合各記
憶単位Ｍのブロック１〜４はワード方向を４分割するよ
うに設定される。具体的にはワード方向の各ワード位置
を定める１６ビツトのアドレスの上位２ビツトでブロッ
ク１〜４を区別し、下位１４ビツトで各ブロック内のワ
ード位置を区別する。このアドレスで指示されたワード
のデータビットＯ〜７１は同時にアドレスされる。
、−通常系の記憶単位Ｍが上述のように４分割されてい
るので、交替メモリＡ−Ｄの各容量はそれぞれ記憶単位
Ｍの１ブロツクと等しくし、第２図の例では１交替メモ
リの容量を°１６にワード×１ビットとし、全体で１６
にワード×４ビット（または６４にワード×１ビット）
にしている。このようにして用意された交替メモリＡ−
Ｄは通常系メモリ群のどのブロックとも交換できる。例
えば１つのアドレス（ワード位置）に斜線部のビット故
障Ｅ■があればそれを含むブロック２を交替メモリＡと
交換する。このとき同じアドレス（但しビット位置は異
なる）に他のビット故障Ｅ２があればこれを（このブロ
ックを）交替メモリＢと交換する。更にＥ＋と同じビッ
ト位置（但しアドレスは異なる）に他のビット故障Ｅ３
があればこれを交替メモリＣと交替する、という様にで
ある。交替メモリＡ−Ｄを４組用意するのは、１つの通
常系基本単位Ｍの各ブロック１〜４に全て故障が発生す
ることを予想しているからである（１ビ・ノド方向は基
本単位Ｍが異なるので故障が多発する確率は低い）。
るので、交替メモリＡ−Ｄの各容量はそれぞれ記憶単位
Ｍの１ブロツクと等しくし、第２図の例では１交替メモ
リの容量を°１６にワード×１ビットとし、全体で１６
にワード×４ビット（または６４にワード×１ビット）
にしている。このようにして用意された交替メモリＡ−
Ｄは通常系メモリ群のどのブロックとも交換できる。例
えば１つのアドレス（ワード位置）に斜線部のビット故
障Ｅ■があればそれを含むブロック２を交替メモリＡと
交換する。このとき同じアドレス（但しビット位置は異
なる）に他のビット故障Ｅ２があればこれを（このブロ
ックを）交替メモリＢと交換する。更にＥ＋と同じビッ
ト位置（但しアドレスは異なる）に他のビット故障Ｅ３
があればこれを交替メモリＣと交替する、という様にで
ある。交替メモリＡ−Ｄを４組用意するのは、１つの通
常系基本単位Ｍの各ブロック１〜４に全て故障が発生す
ることを予想しているからである（１ビ・ノド方向は基
本単位Ｍが異なるので故障が多発する確率は低い）。
以下、第３図を参照しながら本発明の詳細な説明する。
通常系の記憶装置（通常系メモリ群）を使用する側例え
ば電子計算機が該記憶装置の固定故障を検出すると、そ
のアドレス位置とデータビット位置を記憶装置に通知し
てくる。第３図はこの通知内容を受ける交替制御回路を
示す。こ−では通知内容は交替情報としてコード化され
たものとする。第１回目の固定故障が検出されたらその
データビット位置が交替情報レジスタＲ’ＥＧ−ＡのＤ
Ｂ部に格納され、またアドレスＡＤＤの上位２ビツトが
該レジスタのＡＤ部に格納される。
ば電子計算機が該記憶装置の固定故障を検出すると、そ
のアドレス位置とデータビット位置を記憶装置に通知し
てくる。第３図はこの通知内容を受ける交替制御回路を
示す。こ−では通知内容は交替情報としてコード化され
たものとする。第１回目の固定故障が検出されたらその
データビット位置が交替情報レジスタＲ’ＥＧ−ＡのＤ
Ｂ部に格納され、またアドレスＡＤＤの上位２ビツトが
該レジスタのＡＤ部に格納される。
残りの下位１４ビツトは交替メモリＡ−Ｄの全てに同じ
ように寓時供給しておく。このレジスタＲＥＧ−Ａは交
替メモリＡに対する交替情報レジスタで、他のＲＥＧ−
Ｂ−ＲＥＧ−Ｄはそれぞれ交替メモリＢ−Ｄに対する交
替情報レジスタである。
ように寓時供給しておく。このレジスタＲＥＧ−Ａは交
替メモリＡに対する交替情報レジスタで、他のＲＥＧ−
Ｂ−ＲＥＧ−Ｄはそれぞれ交替メモリＢ−Ｄに対する交
替情報レジスタである。
第２回目、第３回目・・・・・・の固定故障が検出され
るとそのアドレスの上位２ビ・ノドおよびデータビ・ノ
ド位置がレジスタＲＥＧ−Ｂ、同Ｃ・・・・・・のＡＤ
部、ＤＢ部へ格納されるが、この格納先レジスタはＡ。
るとそのアドレスの上位２ビ・ノドおよびデータビ・ノ
ド位置がレジスタＲＥＧ−Ｂ、同Ｃ・・・・・・のＡＤ
部、ＤＢ部へ格納されるが、この格納先レジスタはＡ。
Ｂ、・・・・・・の順に限るものではない。レジスタＲ
ＥＧ−Ａ （他も同様）のＤＢ部に格納されたデータビ
ット位置はコード化されたものであるからこれをデコー
ダＤＥＣでデコードして全データビ・ント長のうちの交
替すべきビ・ノドを１つだけ選ぶ。つまり、ｌワードの
データビットが第２図のように７２ビツトであれば、各
デコーダ出力ａ −ｄ Ｌよそれぞれ７２本になり、そ
の１本が選択されて０になる。デコーダ出力ａを各ビ・
ノド毎に区別すると＊ＣＨＧＯＯＡ、＊ＣＨＧＯＩＡ、
・・・・・・、＊ＣＨＧ７１Ａのように表わすことがで
きる。＊は反転、ＣＨＧは切替信号、Ａは交替メモリＡ
に対応することを意味し、その前の２ビツトの数字００
〜７１は７２個のビット位置の１つを示す。他のデコー
ダ出力ｂ−ｄについても同様で、最後がＢ、Ｃ。
ＥＧ−Ａ （他も同様）のＤＢ部に格納されたデータビ
ット位置はコード化されたものであるからこれをデコー
ダＤＥＣでデコードして全データビ・ント長のうちの交
替すべきビ・ノドを１つだけ選ぶ。つまり、ｌワードの
データビットが第２図のように７２ビツトであれば、各
デコーダ出力ａ −ｄ Ｌよそれぞれ７２本になり、そ
の１本が選択されて０になる。デコーダ出力ａを各ビ・
ノド毎に区別すると＊ＣＨＧＯＯＡ、＊ＣＨＧＯＩＡ、
・・・・・・、＊ＣＨＧ７１Ａのように表わすことがで
きる。＊は反転、ＣＨＧは切替信号、Ａは交替メモリＡ
に対応することを意味し、その前の２ビツトの数字００
〜７１は７２個のビット位置の１つを示す。他のデコー
ダ出力ｂ−ｄについても同様で、最後がＢ、Ｃ。
Ｄと変るだけである。各デコーダＤＥＣの出力ａ（他も
同様）はデータセレクタＤＡＴＡ ＳＥＬに入力され、
これにより７２ビツトのライトデータＷＤＯＯ−７１の
中から故障ビット（第ｉビットとする）に対応する第ｉ
ビットのデータ１ピツトが選択される。
同様）はデータセレクタＤＡＴＡ ＳＥＬに入力され、
これにより７２ビツトのライトデータＷＤＯＯ−７１の
中から故障ビット（第ｉビットとする）に対応する第ｉ
ビットのデータ１ピツトが選択される。
通常系メモリ群にアクセスがかかる時、ライト（書込み
）動作であれば計算機等から１６ビツトのアドレスと７
２ビツトのライトデータＷＤＯＯ−７１が発行される。
）動作であれば計算機等から１６ビツトのアドレスと７
２ビツトのライトデータＷＤＯＯ−７１が発行される。
このとき第３図の交替制御回路では交替すべきデータビ
ットがあるならそれを上述したデータセレクタＤＡＴＡ
ＳＥＬ、によって１ビット絞り出し、交替用ライトデ
ータレジスタＷＤＲＥＧ−Ａに入力しておく。一方、ア
ドレスに関しては計算機等がアクセスしてきた１６ビツ
トアドレスＡＤＤの上位２ビツトと、交替情報レジスタ
ＲＥＧ−ＡのＡＤ部の内容（２ビツトアドレス）を比較
機ＣＭＰで比較し、両者が一致したら交替モードと判定
してその時のライトデータＷＤ （デコーダ出力ａが示
すデータビット）をレジスタＷＤＲＥＧ−Ａから交替メ
モリＡに書込む。この書込みのアドレスは上記１６ビツ
トのアドレスのうちの下位１４ビツトで定められ、書込
みに必要なタイミングはタイミング回路ＴｉＭＥ−Ａよ
り発生させ、こうして交替メモリＡのライト動作を終る
。
ットがあるならそれを上述したデータセレクタＤＡＴＡ
ＳＥＬ、によって１ビット絞り出し、交替用ライトデ
ータレジスタＷＤＲＥＧ−Ａに入力しておく。一方、ア
ドレスに関しては計算機等がアクセスしてきた１６ビツ
トアドレスＡＤＤの上位２ビツトと、交替情報レジスタ
ＲＥＧ−ＡのＡＤ部の内容（２ビツトアドレス）を比較
機ＣＭＰで比較し、両者が一致したら交替モードと判定
してその時のライトデータＷＤ （デコーダ出力ａが示
すデータビット）をレジスタＷＤＲＥＧ−Ａから交替メ
モリＡに書込む。この書込みのアドレスは上記１６ビツ
トのアドレスのうちの下位１４ビツトで定められ、書込
みに必要なタイミングはタイミング回路ＴｉＭＥ−Ａよ
り発生させ、こうして交替メモリＡのライト動作を終る
。
このとき通常系のメモリ群（図示せず）に対しても同じ
アドレスＡ’ＤＤとライトデータＷＤＯＯ−７１で同時
に書込み動作を行う。この中には故障したメモリも含ま
れるが、これに対しても正宙なメモリと同じ扱いで書込
みをする。しかし、実際に有効となるのは使用された交
替メモリＡへの書込みである（この区別は読出し時に行
う。）読出しくリート′）時にタイミング回路Ｔ ｉ
Ｍ Ｅ−Ａはライト動作のタイミングを出さない。代り
に、通當系メモリ群にリードのためのアドレスＡＤＤが
計算機等から送出され、その上位２ビツトが交替情報レ
ジスタＲＥＧ−ＡＯＡＤ部に格納されている２ビツトア
ドレスと一致すると交替が必要と判断し、タイミング回
路Ｔ ｉ Ｍ Ｅ−Ａはリードに必要なタイミングを交
替メモリＡに発行する。
アドレスＡ’ＤＤとライトデータＷＤＯＯ−７１で同時
に書込み動作を行う。この中には故障したメモリも含ま
れるが、これに対しても正宙なメモリと同じ扱いで書込
みをする。しかし、実際に有効となるのは使用された交
替メモリＡへの書込みである（この区別は読出し時に行
う。）読出しくリート′）時にタイミング回路Ｔ ｉ
Ｍ Ｅ−Ａはライト動作のタイミングを出さない。代り
に、通當系メモリ群にリードのためのアドレスＡＤＤが
計算機等から送出され、その上位２ビツトが交替情報レ
ジスタＲＥＧ−ＡＯＡＤ部に格納されている２ビツトア
ドレスと一致すると交替が必要と判断し、タイミング回
路Ｔ ｉ Ｍ Ｅ−Ａはリードに必要なタイミングを交
替メモリＡに発行する。
これにより交替メモリＡは上記リードアドレスの下位１
４ビツトでアクセスされてリードデータ＊ＡＬＴＲＤ−
Ａを出力し、交替用リードデータレジスタＲＤＲＥＧ−
Ａにこれを格納する。・リードデータレジスタＲＤＲＥ
Ｇ以降のノアゲートＮ０Ｒ１，Ｎ０Ｒ２等は図では各１
組しか示さないが実際はａ、ｂ、ｃ、ｄ群とも７２組を
備え、これらに＊ＣＨＧＯＯＡ〜＊ＣＨＧ７１Ａ、＊Ｃ
ＨＧ００Ｂ〜＊ＣＨ０７１Ｂ、・・・・・・が加えられ
、＊ＡＬＴＲＤ−Ａ、＊ＡＬＴＥＲ−Ａ等は当該７２組
に共通に加えられる。説明を簡単にするため交替用リー
ドデータ＊ＡＬＴＲＤ−Ａはデータビット００に対する
ものであるとすれば、これは通常系メモリ群からのリー
ドデータのうちデータビット００に対するもの＊ＭＲＤ
ＯＯと交替される必要がある。Ｎ０Ｒｏはこの＊ＭＲＤ
ＯＯを阻止（又は通過）させるノアゲートで、該ゲート
の出力ＲＤＯＯが最終出力（データビット００のリード
出力）となる。タイミング回路ＴｔＭＥＡは交替時にタ
イミング信号＊ＡＬＴＥＲ−ＡをＯ″にしてノアゲート
ＮＯＲ＋を開き（＊ＣＨＧ００Ａについては後述する）
、交替用リードデータ＊ＡＬＴＲＤ−Ａを通過させる。
４ビツトでアクセスされてリードデータ＊ＡＬＴＲＤ−
Ａを出力し、交替用リードデータレジスタＲＤＲＥＧ−
Ａにこれを格納する。・リードデータレジスタＲＤＲＥ
Ｇ以降のノアゲートＮ０Ｒ１，Ｎ０Ｒ２等は図では各１
組しか示さないが実際はａ、ｂ、ｃ、ｄ群とも７２組を
備え、これらに＊ＣＨＧＯＯＡ〜＊ＣＨＧ７１Ａ、＊Ｃ
ＨＧ００Ｂ〜＊ＣＨ０７１Ｂ、・・・・・・が加えられ
、＊ＡＬＴＲＤ−Ａ、＊ＡＬＴＥＲ−Ａ等は当該７２組
に共通に加えられる。説明を簡単にするため交替用リー
ドデータ＊ＡＬＴＲＤ−Ａはデータビット００に対する
ものであるとすれば、これは通常系メモリ群からのリー
ドデータのうちデータビット００に対するもの＊ＭＲＤ
ＯＯと交替される必要がある。Ｎ０Ｒｏはこの＊ＭＲＤ
ＯＯを阻止（又は通過）させるノアゲートで、該ゲート
の出力ＲＤＯＯが最終出力（データビット００のリード
出力）となる。タイミング回路ＴｔＭＥＡは交替時にタ
イミング信号＊ＡＬＴＥＲ−ＡをＯ″にしてノアゲート
ＮＯＲ＋を開き（＊ＣＨＧ００Ａについては後述する）
、交替用リードデータ＊ＡＬＴＲＤ−Ａを通過させる。
ＡＬＴＲＤＯＯは該ノアゲー）ＮＯＲ＋で反転されたデ
ータビット００の交替用リードデータで、これが出力Ｒ
ＤＯＯとなる。タイミング信号１ｋＡＬＴＥＲ−Ａはノ
アゲー）ＮＯＲ２にも入力され、これが”Ｏ”になると
禁止出力１ＮＨＲＤＯｏが“１″になり、通常系のリー
ドデータ＊ＭＲＤ００はノアゲートＮ０Ｒｏを通過でき
なくなる。上述した交替動作をデータビット００に限定
する機能は、前述したデコーダＤＥＣの出力ａのうちデ
ータビット００に関する切替信号＊ＣＨＧＯＯＡが有し
、これが交替を要する場合には“０″になっている。こ
のとき交替を要しない他のビットの切替信号！ｋｃＨＧ
０１Ａ〜＊ＣＨＧ７１Ａは全て１″であるから交替用リ
ードデータＡＬＴＲＤＯ１〜ＡＬＴＲＤ７１はＮＯＲ＋
相当のノアゲート通過を禁止され、＊ＭＲＤ０１〜＊Ｍ
ＲＤ７１に対するＮ０Ｒｏ相当のノアゲートを開いてい
る。交替時でない時はタイミング信号水ＡＬＴＥＲ−Ａ
が“１″となるからノアゲートＮＯＲ＋ 、ＮＯＲ２の
出力ＡＬＴＲＤＯＯ，１ＮＨＲＤＯｏは共に０″となっ
て通常系のリードデータ＊ＭＲＤｏｏをそのままＲＤＯ
Ｏ端子に出力する。
ータビット００の交替用リードデータで、これが出力Ｒ
ＤＯＯとなる。タイミング信号１ｋＡＬＴＥＲ−Ａはノ
アゲー）ＮＯＲ２にも入力され、これが”Ｏ”になると
禁止出力１ＮＨＲＤＯｏが“１″になり、通常系のリー
ドデータ＊ＭＲＤ００はノアゲートＮ０Ｒｏを通過でき
なくなる。上述した交替動作をデータビット００に限定
する機能は、前述したデコーダＤＥＣの出力ａのうちデ
ータビット００に関する切替信号＊ＣＨＧＯＯＡが有し
、これが交替を要する場合には“０″になっている。こ
のとき交替を要しない他のビットの切替信号！ｋｃＨＧ
０１Ａ〜＊ＣＨＧ７１Ａは全て１″であるから交替用リ
ードデータＡＬＴＲＤＯ１〜ＡＬＴＲＤ７１はＮＯＲ＋
相当のノアゲート通過を禁止され、＊ＭＲＤ０１〜＊Ｍ
ＲＤ７１に対するＮ０Ｒｏ相当のノアゲートを開いてい
る。交替時でない時はタイミング信号水ＡＬＴＥＲ−Ａ
が“１″となるからノアゲートＮＯＲ＋ 、ＮＯＲ２の
出力ＡＬＴＲＤＯＯ，１ＮＨＲＤＯｏは共に０″となっ
て通常系のリードデータ＊ＭＲＤｏｏをそのままＲＤＯ
Ｏ端子に出力する。
上記と同様にして交替レジスタＲＥＧ−Ｂ−ＲＥＧ−Ｄ
にも必要な交替情報を入れておけば、アドレスが一致し
たときに交替メモリＢ−Ｄによる２回目以降の交替動作
が行われる。この場合、交替情報レジスタＲＥＧ−Ａ−
ＲＥＧ−Ｄの各ＡＤ部には同じアドレスをセットするこ
とができ、また各ＤＢ部には同じビット位置をセントで
きるので、本例では１つのアドレスで第１図のＥｌ、Ｅ
２のように最大４つのビットまで交替でき、また１つの
ビット位置において第１図のＥｌ、Ｅ３のように最大４
つのアドレスまで交替できることになる。タイミング回
路ＴｉＭＥ−Ａの出力＊ＡＬＴＥＲ−Ａはタイミング信
号であり、これにより＊ＭＲＤＯＯなる通常系のり−ド
データが多重されてきてもこれに対処できる。交替メモ
リＢ−Ｄに関するタイミング信号＊ＡＬ’ＴＥＲ−Ｂ〜
＊ＡＬＴＥＲ−Ｄも同様で、それぞれのタイミング回路
Ｔ ＩＭＥ−Ｂ−Ｔ ｉ ＭＥ−Ｄから発生される。
にも必要な交替情報を入れておけば、アドレスが一致し
たときに交替メモリＢ−Ｄによる２回目以降の交替動作
が行われる。この場合、交替情報レジスタＲＥＧ−Ａ−
ＲＥＧ−Ｄの各ＡＤ部には同じアドレスをセットするこ
とができ、また各ＤＢ部には同じビット位置をセントで
きるので、本例では１つのアドレスで第１図のＥｌ、Ｅ
２のように最大４つのビットまで交替でき、また１つの
ビット位置において第１図のＥｌ、Ｅ３のように最大４
つのアドレスまで交替できることになる。タイミング回
路ＴｉＭＥ−Ａの出力＊ＡＬＴＥＲ−Ａはタイミング信
号であり、これにより＊ＭＲＤＯＯなる通常系のり−ド
データが多重されてきてもこれに対処できる。交替メモ
リＢ−Ｄに関するタイミング信号＊ＡＬ’ＴＥＲ−Ｂ〜
＊ＡＬＴＥＲ−Ｄも同様で、それぞれのタイミング回路
Ｔ ＩＭＥ−Ｂ−Ｔ ｉ ＭＥ−Ｄから発生される。
以上の説明では、通常系のメモリにおける記憶単位Ｍを
ｌ／Ｎに分割して扱うときＮ個（実施例ではＮ＝４）の
交替メモリを用意する例を説明したが、交替メモリの数
は必ずしもＮ個である必要はない。しかし、１つの記憶
単位Ｍを全て交替することを考慮するとＮ個以上である
ことが好ましい。また記憶単位Ｍの分割数Ｎは２＝４ば
かりでなく、２＝２や２−８等であってもよい。Ｎ＝２
のときはアドレスの上位１ビツトで２つの交替メモリを
区別し、またＮ＝８のときはアドレスの上位３ビツトで
８個の交替メモリを区別する。さらに、交替メモリとし
て実施例では１６ＫＸ１ビツトの記憶素子を４個用いる
場合を例としたが、同じことは１６×４ビツトの記憶素
子を１個用いても実施できる。
ｌ／Ｎに分割して扱うときＮ個（実施例ではＮ＝４）の
交替メモリを用意する例を説明したが、交替メモリの数
は必ずしもＮ個である必要はない。しかし、１つの記憶
単位Ｍを全て交替することを考慮するとＮ個以上である
ことが好ましい。また記憶単位Ｍの分割数Ｎは２＝４ば
かりでなく、２＝２や２−８等であってもよい。Ｎ＝２
のときはアドレスの上位１ビツトで２つの交替メモリを
区別し、またＮ＝８のときはアドレスの上位３ビツトで
８個の交替メモリを区別する。さらに、交替メモリとし
て実施例では１６ＫＸ１ビツトの記憶素子を４個用いる
場合を例としたが、同じことは１６×４ビツトの記憶素
子を１個用いても実施できる。
発明の効果
以上述べたように本発明によれば、小さな部分の故障が
任意の場所で複数個所発生しても小容量の交替メモリで
これらの交替ができ、また１個所で記憶単位全部が故障
しても小容量の交替メモリを複数個用いてこれの交替に
あたることができる。
任意の場所で複数個所発生しても小容量の交替メモリで
これらの交替ができ、また１個所で記憶単位全部が故障
しても小容量の交替メモリを複数個用いてこれの交替に
あたることができる。
ちなみに従来の交替メモリは記憶単位での交替であるた
めに、故障部分が１ビツトのようにごく小さな部分でも
大きな容量で交替しなければならず無駄であり、しかも
交替メモリの容量に制限がある場合、何回も交替ができ
ない欠点があったが、本発明によればこれらの問題を一
挙に解決できる。
めに、故障部分が１ビツトのようにごく小さな部分でも
大きな容量で交替しなければならず無駄であり、しかも
交替メモリの容量に制限がある場合、何回も交替ができ
ない欠点があったが、本発明によればこれらの問題を一
挙に解決できる。
第１図は本発明の概要説明図、第２図はその具体例の説
明図、第３図は本発明の一実施例を示す切替制御回路の
構成図である。 図中、Ｎは通常系メモリの記憶単位、Ａ−Ｄは交替メモ
リ、ＲＥＧ−Ａ−ＲＥＧ−′Ｄは交替情報レジスタ、Ｄ
ＡＴＡ ＳＥＬはデータセレクタ、ＣＭＰは比較器、Ｔ
ｉ Ｍ Ｅ −Ａ ／ Ｔ ｉ Ｍ Ｅ −Ｄはタイ
ミング回路、Ｎ ＯＲｏ −Ｎ ＯＲ２はゲート回路図
である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
明図、第３図は本発明の一実施例を示す切替制御回路の
構成図である。 図中、Ｎは通常系メモリの記憶単位、Ａ−Ｄは交替メモ
リ、ＲＥＧ−Ａ−ＲＥＧ−′Ｄは交替情報レジスタ、Ｄ
ＡＴＡ ＳＥＬはデータセレクタ、ＣＭＰは比較器、Ｔ
ｉ Ｍ Ｅ −Ａ ／ Ｔ ｉ Ｍ Ｅ −Ｄはタイ
ミング回路、Ｎ ＯＲｏ −Ｎ ＯＲ２はゲート回路図
である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 多数のアドレスを有する記憶単位を複数個用いて通常系
メモリ群を構成し、該記憶単位のそれぞれをアドレス的
にＮ分割してＮ個のブロックとして扱い、そして該ブロ
ックと等しいアドレス数を持つ交替メモリを複数個用意
し、通常系メモリ群の記憶単位で固定的な故障が生じた
とき、該記憶単位のうちの故障の生じたブロックだけを
該交替メモリのいずれかに交替させる交替制御回路を設
けてなることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028433A JPS60173645A (ja) | 1984-02-20 | 1984-02-20 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028433A JPS60173645A (ja) | 1984-02-20 | 1984-02-20 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173645A true JPS60173645A (ja) | 1985-09-07 |
Family
ID=12248527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028433A Pending JPS60173645A (ja) | 1984-02-20 | 1984-02-20 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228157A (ja) * | 1990-02-02 | 1991-10-09 | Nec Corp | 制御記憶の障害リカバリー装置 |
-
1984
- 1984-02-20 JP JP59028433A patent/JPS60173645A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228157A (ja) * | 1990-02-02 | 1991-10-09 | Nec Corp | 制御記憶の障害リカバリー装置 |
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