JPS6237422B2 - - Google Patents

Description

【発明の詳細な説明】

〔技術分野〕 本発明は一般に故障に対して抵抗力を有する
（フオールト・トレラントな）メモリ・システ
ム、特に初期に１つのアドレスにおいて多重ビツ
ト誤りの源となつた２つのチツプが将来において
（同一のワードに）整列される事を防止するよう
に各メモリ列内のメモリ・チツプを再整列するた
めの改良された方法に関する。 〔先行技術の説明〕 大容量、高速且つ低価格の半導体メモリが望ま
しい事はデータ処理技術の分野で良く認識されて
いる。例えば16メガバイトの大容量のメモリは一
般に多数の64Kビツトのメモリ・チツプから構成
される。１つの典型的な16メガバイトのメモリの
構成では、64Kビツトのチツプは128個のチツプ
が１枚のカード上に４つの32チツプ・アレイの形
に配置され、そのようなカード18枚が全体的にシ
ステムを形成している。このシステムは32チツ
プ・アレイの各々から並列に１ビツトづつを供給
し72ビツトのデータ・ワードを形成するように構
成されている。このデータ・ワードは通常の
ECC（誤り訂正符号）シンドローム処理技術に
よつて72ビツトのワードの任意のビツト位置に生
じた単一ビツト誤りを自動的に訂正するように設
計された８ビツトのECC検査文字を含んでい
る。 データ処理システムのCPU（中央演算処理装
置）とメモリ・システムとの間には16ワード72ビ
ツトのバツフアが接続されている。記憶動作は、
最初CPUから16ワードのバツフアにデータをロ
ードし、次に記憶又はメモリ書込コマンドに応答
して16ワードを並列にメモリに転送するステツプ
が関与する。メモリ・アドレスは各32チツプ・ア
レイから16個のチツプを選択するのに用いられ、
さらに16個の選択されたチツプの各々の64Kの記
憶装置の１つを選択するために16ビツトのアドレ
スが用いられる。 周知のように、64Kのメモリ・チツプは必ずし
も全部の64K個の１ビツト記憶位置が動作可能で
ある必要はない。メモリ・システムはメモリから
転送される各72ビツトのデータ・ワードに存在す
る１つの誤りを許容できるので、必ずしも完全で
はないメモリ・チツプを用いることによつて相当
の費用節約が達成できる。しかしながら、16メガ
バイトのメモリを形成するために18枚の別個のカ
ード上の72個のチツプのアレイの形に種々のチツ
プを組み立てる際に故障記憶位置を有するチツプ
の配置によつては、２つ以上の故障ビツト位置を
含むワード・アドレスが生じる可能性がある。ま
たチツプ上の１ビツトの故障に加えて、行又は列
全体が故障し、その結果256ビツトの記憶装置が
故障となる可能性もあるので、メモリ・アドレス
が２つ以上の故障ビツト位置を含む可能性は高
い。そのような状況が発生するのに備えて先行技
術のシステムは種々の構成を提案している。 先行技術における１つの提案は、２つ以上の故
障ビツト寮置を有する記憶位置を単に回避すると
いう事である。また別の構成が、1982年６月16日
米国特許出願第388834号に開示されている。この
関連出願においては、マルチ・チツプ・アレイと
マルチ・ワードのバツフア・レジスタとの間の各
アレイ・チヤネルにデータ・ステアリング論理が
設けられている。この論理回路は故障整列排除レ
ジスタの内容に応答して、故障ビツト位置を異な
つたデータ・ワードあるいは記憶位置の間に分散
させる事により、いずれかのメモリ・アドレスに
おいて２個以上の故障ビツト位置が存在するとい
う事態を最小限にする。このシステムでは故障ビ
ツト位置の分散をさらに改善するために、32チツ
プ・アレイ毎にアドレス置換論理ブロツクが設け
られている。この回路は、データ処理システムか
らそこに供給される制御信号に応答して（故障ビ
ツト位置を有する）１つのチツプを同じ32チツ
プ・アレイ中の他のチツプに置き換えるように機
能する。 この関連出願にも説明されているように、その
制御信号は、メモリ・システムにデータを記憶す
る前に適当なテスト・プログラムによつて形成さ
れる。テスト・プログラムは第１に16メガバイト
のメモリ中の全ての故障位置を識別し、第２に故
障ビツト位置の数が誤り訂正システムの能力を越
える即つ２誤り以上であるようなメモリ・アドレ
ス位置を全て識別する。次に、２つの故障ビツト
位置の１つを全く故障ビツト位置のない他のアド
レスに実質的に再整列させる適当なアルゴリズム
に従つて、ステアリング論理及びアドレス置換論
理のために制御信号が形成される。アルゴリズム
の複数度は当然、メモリの大きさ、システムとメ
モリとの間で転送されるデータ・ワードの幅、並
びに64Kメモリ・チツプの各々に発生し得る誤り
の数及び型に依存して変化する。 そのようなシステムにおいて、どのアドレスに
おいても１以下の故障ビツト位置しか存在しない
ように種々のメモリ・アドレスの間で故障ビツト
位置を実質的に分散させる制御信号が形成された
後は、メモリ・アドレスにおいて１つよりも多く
の故障ビツト位置を不注意に作る事なく故障ビツ
ト位置の再整列が達成されたものと一般に想定さ
れる。しかし不幸な事に、メモリ・チツプ中の及
び多数のチツプから成る大規模なメモリ・システ
ム中の故障ビツト位置を検出するように設計され
た多くのテスト・システムは多くの妥当な技術的
理由により大規模な例えば16メガバイトのメモリ
中のあらゆる１ビツト誤りを識別する事は不可能
である。さらにメモリ・チツプは稼動した後に新
しい恒久的故障が生じる事があり、それらは必ず
しも生じた時に検出されるとは限らない。また２
つの故障ビツト位置の整列を除去する新しい制御
信号を形成する仕事は、新しい配置が常にアドレ
ス当り１つだけの故障しか生じさせない事を必ず
しも保証しない。従つて２つの故障記憶位置を有
するようなメモリ・アドレスを生じさせる故障ビ
ツト位置を有するチツプを置き換える可能性を減
らす方法を提供する事が望ましい。そのような構
成は、メモリが古くなり、より多くの故障記憶位
置が生じると共に重要になる。というのは新しい
故障の数の増加と共に故障位置の再整列が成功す
る可能性が減少してゆくからである。さらにシス
テムは、２重誤りが発生した時点で特定の故障チ
ツプを即座に識別する事によつて、診断テスト中
にアドレスされなかつた環境に依存する特定のパ
ターンの下でメモリの正常な動作中に発生する間
欠型の故障の問題を解決する。 そのよう条件が発生したとすれば、各チツプ中
の故障位置を識別する初期のメモリ・テストが、
現在は故障であると識別されている位置の１つを
何かの原因で見逃したとみなさなければならな
い。もし基本アルゴリスムに従つて新しいアドレ
ス置換ベクトルが初期のベクトルを置き代えるた
めに形成されるならば、初期の制御信号を形成し
た故障整列アルゴリズムは将来誤りを繰り返す可
能性がある。というのは新しい誤りは当初形成さ
れた誤りマツプ中に存在しないからである。従つ
て訂正不能な誤りの原因となつた２つのチツプが
同じアドレス又は他のアドレスにおいて同じ関係
で再び対を形成するのを防ぐ必要がある。本発明
はそれら２つのチツプが将来においてそのような
対を形成する事を防止する方法を提供する。 〔発明の開示〕 本発明によれば、検出された予期しない２重誤
りの各々に関して新たに検出された２重誤りに関
係する１対の列番号を、各々の制御信号（又は置
換ベクトル）に対する排他的OR演算の線型の数
学的演算の結果と共にリストする表がメモリに形
成される。各置換ベクトルに対する演算結果は、
訂正不能な誤りを常に生じる２個のチツプの相互
関係を定め、従つてそのような関係は新しい置換
ベクトルがそれらの列に関して形成されようとす
るたびに禁止される。２重故障を再整列するため
の新しい置換ベクトルの形成は、新しく作られた
置換ベクトルをシステムに恒久的に割り当てる前
に、新しい置換ベクトルに対して同じ方法で演算
を行なつた結果を禁止結果リストに対して比較す
るステツプを含むように修正される。本発明は、
メモリがシステム中で動作される時に全ての記憶
位置が２以上の故障を含まない事を保証する。 従つて本発明の目的は、メモリ・アドレスにお
ける故障ビツト位置の整列を制御するフオール
ト・トレラントなメモリ・システムのための制御
信号（置換ベクトル）を作るための改良された方
法を提供する事である。 〔良好な実施例の説明〕 第１図に図示したメモリ・システムは、例えば
16メガバイトの通常の大規模半導体メモリを表わ
す。第１図に示すようにメモリは18枚の別個のメ
モリ・カード１０より構成される。各カードは、
128個の64Kメモリ・チツプ１１が搭載され、メ
モリ・チツプ１１はカード１０上で４つの別個の
32チツプ・アレイ１２，１３，１４及び１５の形
に配置されている。72（４×18）個のアレイの
各々が各データ・ワードに１ビツトの寄与をする
ので、システムは72ビツトのデータ・ワードを与
えるように構成される。アレイは並列に、例えば
16ビツトのアドレスによつてアドレスされる。16
ビツトのアドレスは32個の64Kビツト・チツプの
各々の、256の列の１つと256の行の１つとの１ビ
ツトの交点を定める。チツプが選択され読み出さ
れる方式は明細書中で後述する。 第１図に示すように、各カード上のチツプ・ア
レイ１２〜１５にそれぞれ４つの16ビツト・バツ
フア２０〜２３が付属する。各バツフア２０，２
１，２２及び２３は16のバツフア位置を有し、従
つてバツフア全体には16個の72ビツト・データ・
ワードが含まれる。バツフアは入力及び出力の両
機能を有する。 アドレス信号に加えて、各カードには、周知の
ようにクロツク又はタイミング信号（図示せず）
と共に適当な書込み信号、読取り信号及び制御信
号も供給される。 第１図に示すメモリは72個の別個の列（チヤネ
ル）を有するとみなす事もできる。その各列は１
つの32チツプ・アレイ１２とそれに対応する16ビ
ツト・バツフア２０とから構成され、その詳細は
第２図に示されている。 バツフア２０〜２３は、16個の72ビツト・ワー
ドをシステムにビツト形式によりシリアルに又は
パラレルに転送するためにシステム・データ・バ
ス２６に接続されている。さらに例えばワードの
任意の１ビツト位置にある１ビツト誤りを自動的
に訂正するために、構成全体に適当な誤り訂正シ
ステム（ECCシステム）２７が設けられてい
る。従つてデータ・ワードは例えば８ビツト位置
から成る検査バイトを含んでいる。 当業者の認めるように、全て完全であり且つメ
モリの実用的な寿命中誤りを起こさない128×18
個の無欠陥の64Kビツト・メモリ・チツプを有す
る16メガバイトのメモリを与える事は全く経済的
に不可能である。１ビツト誤りを訂正するための
単純なECCシステムの価格と無欠陥のチツプを
得るための付加的費用との比較により、多くのメ
モリにおいては妥当な能力及び価格のECCシス
テムが設けられている。しかしながら、各64Kチ
ツプ中に許される欠陥の数が増加すると共に、及
びメモリの容量の増大と共に、２つ以上の欠陥ビ
ツト位置を有するメモリ・アドレスの生じる確率
も増大する。そのようなアドレスをシステムによ
つて使用されるアドレスから削除する代りに、第
２図に示す構成を用いることができる。この構成
を用いれば、少量の不加的論理回路を用いること
により、従来技術では忌避されていたアドレスを
利用する事ができるという利点が得られる。 第２図は、第１図に示すメモリの１つの列を詳
細に示すものである。第２図には32チツプ・アレ
イに属する各々のチツプが示されている。図示さ
れているように、32個のチツプにはそのブロツク
内に０〜31の番号が付され、Ａアレイ及びＢアレ
イに分割されている。これらのアレイは付勢論理
３０の出力に基き異つたクロツク時に動作する。
アレイＡ及びＢの各々の１つのチツプ（例えばチ
ツプ０又は１６）の出力は１ビツト幅のデータ・
バス５１を経由し故障整列排除レジスタ３６から
制御信号Ｒ５〜Ｒ８を供給されるデータ・ステア
リング論理ブロツク３５を経由してバツフア・レ
ジスタ２０の段０に供給される。論理ブロツク３
５の一般的な機能は、制御信号Ｒ５〜Ｒ８の２進
数パターンに依存して、32個のチツプの各々がバ
ツフア２０の16個の段の各々に選択的に接続され
得るように、例えばＡアレイのチツプ０及びＢア
レイのチツプ１６とバツフア・レジスタ２０の段
０との正規の関係を変更する事である。 また第２図に示す構成は、１つのシステム・ア
ドレス・メモリ線４１と付勢論理３０との間に接
続され故障整列排除レジスタ３６から制御信号Ｒ
２を供給されるアドレス置換論理４０を有する。
置換論理４０の機能は、もしも所与のメモリ・ア
ドレスにおいて例えばチツプ０に欠陥ビツト位置
が存在すれば、制御信号Ｒ２に応答してそのメモ
リ・アドレスに関してチツプ０を他のメモリ・チ
ツプ１６と交換するように、１つのチヤネル内の
２つの関連するメモリ・チツプを実効的に変更あ
るいは交換する事である。データ・ステアリング
論理３５及び置換論理４０の目的は、メモリ・シ
ステム全体で訂正不能な誤りが決して生じないよ
うに各メモリ・アドレスの欠陥ビツト位置の数を
ECCシステムの能力に等しいか又はそれより少
なく制限する事である。 メモリの正規の動作は下記の通である。16ワー
ド・バツフア２０は第２図に示すように接続され
ている。18枚のカードは同じ16ビツトのチツプ・
アドレスを用いて給電トリー４５を経てパラレル
にアドレス指定され、72ビツトのデータ・ワード
がアレイ中の各チツプからバツフア２０に転送さ
れ、次にバツフア読取コマンドに応答して１度に
システム・バス２６に転送される。また16個のデ
ータ・ワードは、バツフア書込コマンドに応答し
てシステム・データ・バス２６からバツフア２０
に転送される。この16個のデータ・ワードはメモ
リ書込コマンドに応答してパラレルにメモリに転
送される。 バツフアとメモリとの間の転送は、読取り又は
書込みにかかわらずアレイの全てのチツプにおい
て一般に同様であり、同じビツト・アドレスで、
あるクロツク時においてＡアレイに関する16個の
チツプからパラレルに16ビツトが読み出され、そ
の次のクロツク時にＢアレイに関する16個のチツ
プから16ビツトが読み出される。ステアリング論
理３５が中性状態のとき、即ち全ての制御信号が
２進数０の時、チツプとバツフアの各段との接続
関係は第２図に示し且つ前述した通りである。 以前に述べたようにステアリング論理３５への
制御信号の印加は、各チツプがバツフアの段に対
して有する正規の関係を変化させる。 制御信号は何らかの適当なソース、例えば
CPUに付属する他のメモリから供給される。制
御信号は、メモリ・システムにおけるデータの記
憶に先行して適当なテスト・プログラムによつて
形成される。このテスト・プログラムは、第１に
16メガバイトのメモリ中に全ての欠陥記憶位置を
識別し、第２に欠陥ビツト位置の数がECCシス
テムの能力を越えるようなメモリ・アドレスを全
て識別する。次に適当なアルゴリズムに従つて、
ステアリング論理及び／又はアドレス置換論理の
ための制御信号Ｒ２〜Ｒ８が形成される。このア
ルゴリズムは、第１に２以上の欠陥を有するメモ
リ・アドレスを識別し、次に１つ以外の欠陥ビツ
ト位置を、欠陥位置の存在しない他のアドレスに
再整列する。再整列はステアリング論理又は置換
論理又はその両方に制御信号を加える事によつて
達成される。アルゴリズムの複雑さは当然の事な
がらメモリの大きさ、CPUとメモリとの間で転
送されるデータ・ワードの幅、並びに64Kメモ
リ・チツプの各々で許される誤りの数及び型に依
存して変化する。またアルゴリズムは両方の欠陥
を現在のアドレスから２つの異なつたアドレスに
移動させてもよい。さらにメモリの経年変化によ
り新しい欠陥が生じた時は新しい誤りデータを反
映するように制御信号を更新及び変更する必要が
あるかもしれない。 各列（チヤネル）に関するステアリング論理３
５及び置換論理４０の機能は、32個のチツプがマ
トリツクスの列内で配列される順序を定義するも
のとみなしてもよい。例えばもしも全ての制御信
号Ｒ２及びＲ５〜Ｒ８が０であればチツプは正規
の順序０〜31を取る。しかしながら、例えば10進
数９の置換ベクトルがその列に加えられれば、チ
ツプは下記の順序のように見える。

【表】 列当り32個のチツプがあり、これらのチツプの
順序の再配列に５ビツトのベクトルが利用可能な
ので、各列において独立に32の異なつた順序が利
用可能である。別の言い方をすると、行列に対す
る置換ベクトルを適当に選択する事によつて、32
の行位置の各々に32のチツプの任意のものを割当
てる事ができる。 置換ベクトルを求めるためのアルゴリズムは、
置換ベクトルが列毎に求められる時欠陥ビツト位
置を含むチツプが対応するビツト・アドレスに全
く欠陥を含まないチツプを含む行位置に移される
事を保証するように、記憶されたマツプに含まれ
る誤りデータに完全に依存する。 これは、16ビツトのアドレスがチツプ上のビツ
ト位置を256の行の１つと256の列の１つとの交点
として定め16ビツト・アドレスはマトリツクス中
の各チツプに加えられるので必要である。従つて
誤りマツプの完全性は重要であり、マツプを最新
の状態に保ち且つメモリが使用者のデータを記憶
する時にいかなる訂正不能な誤りの発生も防止す
るために種々のメモリ動作方式が開発されてい
る。 第３図の流れ図は、全ての他の先行するテスト
が行なわれた後に誤り訂正システムによつて予期
しない訂正不能な誤りが確認された時、システム
の取るべき一連のステツプを表わす。訂正不能な
誤りの確認は、メモリにデータを記憶させるのに
先行して、使用者によるテスト中又は現場での実
際の使用中に行なわれる。 第３図のブロツク８０及び８１に示すように、
訂正不能な誤りを検出するプロセスの一部とし
て、整列した欠陥ビツト位置を有する２つのチツ
プの列位置が、各置換ベクトルによつてチツプの
割り当てられた行位置と共に決定される。誤りに
寄与した欠陥の少なくとも１つは何らかの正当な
理由により故障マツプに存在しないか、又は例え
両方の欠陥が故障マツプに記録されていたとして
も、整列が起きるかもしれないが実際は起きそう
もない低い（しかしゼロではない）確率に基づき
置換アルゴリズムが置換ベクトルを割り当てたも
のと想定しなければならない。故障マツプの詳細
な形式に依存して、第３図のボツクス８２に示す
ように、最も最近の予期しない誤り整列に基づき
新たに利用可能な情報を反映するように故障マツ
プを更新してもよい。

【表】 〜 〜 〜 〜
〜 〜 〜 〜

Claims (1)

1. 【特許請求の範囲】 １ メモリ配列体の各列毎に置換ベクトルを用い
   る事によつて個々のメモリ・チツプの論理的順序
   を列内で選択的に再配置し、同じアドレスに欠陥
   ビツト位置を含むチツプの対を相対的に再配置し
   て上記同じアドレスが高々１つの欠陥ビツト位置
   しか含まないようにする事の可能なメモリ・シス
   テムにおいて、上記列の１つについて新しい置換
   ベクトルを発生する方法であつて、 予期しない訂正不能な誤りに寄与した欠陥を有
   するチツプを含む２つの列に関する２つの当初の
   置換ベクトルを組み合せる事によつて、上記置換
   ベクトル間の一定の関係を表わす結果ベクトルを
   形成し、 上記結果ベクトルを、上記２つの列を識別する
   データと共に記憶し、 上記２つの列の一方の列内の上記チツプの順序
   を再配置するために上記一方の列に関する新しい
   置換ベクトルを形成し、 既存の結果ベクトル及び２つの列を識別するデ
   ータより成るテーブル中に上記一方の列と対をな
   すものとしてリストされた他の列の各々の現在の
   置換ベクトルと上記新しい置換ベクトルを組み合
   せて、新しい結果ベクトルを形成し、 対応する列の対に関するテーブル中の結果ベク
   トルの各々と上記新しい結果ベクトルの各々とを
   比較し、 比較の結果に応じて、一致があれば上記一方の
   列に関する別の新しい置換ベクトルを形成して再
   度上記比較を行なうか、又は一致がなければ上記
   メモリ・システムで使用するために上記新しい置
   換ベクトルを上記一方の列に割り当てるステツプ
   を含む 置換ベクトル発生方法。 ２ 上記２つの置換ベクトルを組み合せて結果ベ
   クトルを形成する演算が排他的論理和である特許
   請求の範囲第１項記載の方法。 ３ 上記２つの置換ベクトルを組み合せて結果ベ
   クトルを形成する演算が上記２つの置換ベクトル
   の値の差である特許請求の範囲第２項記載の方
   法。