JPH02278449A - フオールト・トレラント・メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はフォールト・トレラント計算機メモリ・システ
ムに係り、特にエラー訂正符号化方式をチップ・レベル
及びシステム・レベルの両方で使用する計算機メモリ・
システムに係る。更に具体的には、本発明はシステム・
レベルでのエラー回復に重要なハード・エラーの再現を
可能にするオンチップのエラー訂正及びロックアツプ手
段を有するメモリ・・チップに係る。

Ｂ、従来の技術とその課題 半導体メモリ・チップの集積度が上がるにつれて、オン
チップ・エラー訂正のような追加のエラー訂正方法が益
々重要になってきている。一般に、チップに生じるメモ
リ・エラーはハード・エラー及びソフト・エラーに分け
ることができる。ソフト・エラーは一時的な事象であっ
て、例えばアルファ粒子の衝突によって引起こされたり
、「弱いセル」を形成するプロセス上の原因で生したり
する。弱いセルとは、特有の電圧又はデータ・パターン
の印加でエラーを起こすもの、或いは、雑音、印刷イメ
ージ・サイズ又はイメージ・ｌ・ラッキングの影響を受
は易いものである。チップの密度が上がると、ソフト・
エラーの生起頻度も高くなり、従ってオンチップ・エラ
ー訂正能力（特にソフト・エラーに対するもの）がより
必要になる。

９通はエラー訂正回路で訂正できるソフト・エラーの発
生に加えて、ハード・エラーが生じる可能性もある。ハ
ード・エラーは、素子の汚染等の不完全な製造条件が原
因になっていることが多い。

メモリ密度が高い程、完全な製造は難しくなり、従って
ソフト・エラーに加えてハード・エラーの生じる可能性
が高くなる。しかし、ハード・エラーは一般に繰返し生
じるという性質があり、それを利用してエラー訂正が行
われる。メモリ・システム（チップ）に生じるハード・
エラーの一般的な形の１つに固定障害がある。これは、
特定のビット位置が常に０またはＩになっているエラー
である。

メモリ・システムに適用できる多くの異なったエラー訂
正符号が提案されているが、最もポピユラーなのは、符
号ワード間の最小距離が４のものであろう。この符号は
、単一エラー訂正及び２重エラー検出（ＳＥＣ／ＤＥＤ
）の能力を持っており、その信頼性には定評がある。ま
た、間車な回路で容易に実現することができる。明らか
に、単一エラーであれば、それがハード・エラーかソフ
ト・エラーかには関係なく、Ｓ　Ｅ　Ｃ／Ｄ　Ｅ　Ｄ符
号では問題はない。２重エラーは、検出はできるが、一
般には訂正することはできない。特に、２重ソフト・エ
ラーの場合は、このような符号を用いる限り訂正は難し
い。しかし、２重エラーがいずれもハード・エラーの場
合、又はハード・エラーが１つ及びソフト・エラーが１
つの場合は、２重エラー訂正のために補数化／再補数化
アルゴリズムを利用できる。このアルゴリズムは２重補
数化アルゴリズムとも呼ばれており、例えば１９８４年
３月に発行されたｒ　Ｂ　Ｍ　Ｊｏｕｒｎａｌ　ｏｆ　
ｌ？ｅｓｅａｒｃｈａｎｄ　ＤｅｖｅｌｏｐｍｅｎＬの
１２４〜１３４頁に掲載されているｃ、ｉ７．Ｃｈｅｎ
及びＭ、Ｙ、Ｈｓｉａｏの論文”ｌＥｒｒｏｒ−Ｃｏｒ
ｒｅｃｔｉｎｇ　Ｃｏｄｅ　ｆｏｒ　Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒＭｅｍｏｒｙ　　Ａｐｐｌｉｃａｔｉｏｎｓ
　　ａ　　５ｔａｔｅ−ｏｆ−ｔｈｅ−八ｒｔＲｅｖｉ
ｅｗ”に記載されている。このアルゴリズムは、ハード
・エラーには一般に再現性があるという事実を利用して
いる。その結果、エラーの生じたビット位置を識別する
ことができるようになり、それに基いて２重エラー訂正
が行われる。このように、ハード・エラーの再現可能性
により、バード−バード・エラー又はハード−ソフト・
エラーが生じ得る情報記憶システムの信頼性を、符号ワ
ード長を増すことなく、改善することができるようにな
る。従って、ハード・エラーの再現可能性をなくすよう
なメモリ・チップ設計では、通常のＳＥＣ／ＤＥＤ符号
を用いたシステム・レベルの２重エラー訂正に支障が出
る。

メモリ・アーキテクチャ自身もエラー訂正に一役買って
いる。特に、各ビットが別々のメモリ・チップから供給
されるようにしてダブル・ワード（６４ビツト）のメモ
リ・データをアクセスするものが望ましい。このメモリ
・アーキテクチャは、高速性及び信頼性の点でも優れて
いる。以下では、ダブル・ワードのデータに対するエラ
ー訂正をシステム・レベル・エラー訂正（及び検出）と
呼ぶ。

少なくとも１つのハード・エラーを含む２重エラーを訂
正するための補数化／再補数化アルゴリズムが使用され
るのはこのレベルである。その場合、所定数のメモリ・
チップが冗長符号化情報（検査ビット）専用の記憶装置
として用いられる。

従って、回路実装密度の高いメモリ・システムでは、オ
ンチップのエラー訂正及び検出能力を持たせるのが望ま
しい。Ｓ　Ｅ　Ｃ／Ｄ　Ｅ　Ｄ符号自体は１ビツトしか
訂正できないので、誤訂正を防ぐため、多重エラーが検
出された場合はエラー訂正を禁止する必要がある。そう
すれば、多重エラーによりＳ　Ｅ　Ｃ／Ｄ　Ｅ　Ｄシス
テムが正しいデータ・ビットを誤って変更するようなこ
とはなくなる。その場合、変更されないデータ・ワード
から有効検査ビットを生成して、オンチップＥＣＣシス
テムを介する書戻しく適切な検査ビットを含むオンチッ
プＥＣＣワードをＤＲＡＭセルに戻すこと）を行うこと
により、多重エラー条件がクリアされる。

このシステムでは、データ・ワードの完全性に対するダ
メージは元の多重エラーに限定される。これらのエラー
は最早検出できないが、ＥＣＣシステムが以降のアクセ
スでデータ・ワードを劣化させることはない。

この方法を用いれば、チップ・レベルでのすべてのエラ
ーはソフト・エラーのように見える。予想データをＥＣ
Ｃワード全体と比較するパターン・テストを製造時に行
うことにより、不良メモリ・セルを効果的に検出するこ
とができる。エラー・ビットは容易に発見され、テスト
中のハードウェアの質を容易に評価できる。しかし、メ
モリ・システムの実際の動作では、全ＥＣＣワードがメ
モリ・チップから読出されるわけではなく、一般に読出
されるビットの数は少ない。そのため、チップ・データ
・ワードに多重エラーが生じた時、エラー・ビットを見
落とす可能性が高くなる。システム・レベルでのこのよ
うな訂正不能エラーは、重大なシステム故障を引き起こ
し得る。このようなエラーが生じると、−船に以後のメ
モリ動作は中止される。従って、メモリの信頼性を高め
るために、システム・レベル・エラー訂正及び検出回路
を用いるのが望ましい。これが、本発明が解決しようと
する課題である。特に、システム・レベルでは、補数化
／再補数化アルゴリズムを用いて、普通では訂正できな
い２重エラーを訂正できるようにすることにより、メモ
リ・システムの全体的な信頼性を高めるのが望ましい。

補数化／再補数化アルゴリズムはハード・エラーの再現
可能性に依存しているが、オンチップ・エラー訂正では
、所与のチップに関連するハード・エラーの存在を実際
にマスクすることができる。その具体的な例をあとで説
明する。従って、本発明は、チップ・レベルのエラー訂
正システムとシステム・レベルでのエラー訂正システム
との間に存在し得る対立を解決するものである。

Ｃ０課題を解決するための手段 本発明は、計算機のメモリ・システムの全体的な信・項
性を高めることを目的としており、その−態様として、
複数のメモリ・ユニットを含むフォールト・トレラント
計算機メモリ・システムを提供する。各メモリ・ユニッ
トは、？ＦｊＲのメモリ・セルと、ユニット・レベルの
エラー訂正及び検出手段を含む。ユニット・レベルでは
、この他に訂正不能エラーの存在を示すための複数の手
段も含まれる。これらの手段はそれぞれ異なったメモリ
・ユニットに関連している。訂正不能エラー表示手段は
、訂正不能エラーが生じた時に、その関連するメモリ・
ユニットからの少なくとも１つの出力ビットを固定値に
セットする。メモリ・ユニットは、それらからのデータ
を受取るシステム・レベル・レジスタを介して互いに結
合するのが好ましい。また、メモリ・システムはシステ
ム・レベル・レジスタからデータを受取るシステム・レ
ベル訂正及び検出手段を含むのが好ましい。本発明の良
好な実施例では、メモリ・ユニットは、オンチップ・エ
ラー訂正及び検出手段を備えた半導体メモリ・チップで
ある。各チップはワード・サイズのシステム・レベル・
レジスタへ１ビツトの情報を供給する。このレジスタは
システム・レベル・エラー訂正及び検出能力を持ってい
る。

本発明の動作では、所与のチップに関連する訂正不能エ
ラーが生じると、そのチップの出力が強制的に固定値に
される。その結果、′続いてシステム・レベル・エラー
表示が出ることは殆んど確実であるが、強制されたチッ
プ・エラーの再現可能性のため、システム・レベル・エ
ラー訂正及び検出回路は補数化／再補数化による訂正を
実行することができる。このように、本発明では、１つ
のメモリ・ユニット（チップ）の出力を強制的に固定値
にしているが、それによって強制されたエラーには再現
可能性があるので、メモリ・システムの全体的な信頼性
は高まる。すなわち、１つのエラー訂正要素が事実上減
勢されても、メモリ・システムの全体的な信頼性を上げ
ることができるのである。

Ｄ、実施例 まず、本発明を通用し得るメモリ構成を第２図に示す。

図示の構成は、メモリ・ユニット１０として７２個のメ
モリ・チップ（＃１〜＃７２）を含んでいるが、本発明
は半導体メモリに限定されるものではなく、複数のメモ
リ・ユニットがそれぞれ１つ又は複数の出力ビットをレ
ジスタへ供給し且つユニット・レベル及びシステム・レ
ベルのエラー訂正回路が使用される任意のメモリ・シス
テムに適用できる。第２図のシステムでは、７２個のメ
モリ・ユニット（チップ＃１〜＃７２）のそれぞれは単
一ピッｌ−を１つのシステム・レベル・レジスタ２５へ
供給する。レジスタ２５は、システム・レベル・エラー
訂正回路（ＥＣＣ）３０を介してデータを出力する。各
メモリ・ユニット１０もチップ・レベル・エラー訂正回
路（ＥＣＣ）２０を備えている。

第２図に示す特定のシステムでは、選択されたワード線
１４に１３７ビツトのワードが現われるように、セル・
アレイ１２を構成している。１３７ビツトのうち１２８
ビツトはデータ・ビットであり、残りの９ビツトはパリ
ティ検査ビットである。オンチップの単一エラー訂正及
び２重エラー検出にはこれで十分である。ワード線１４
からは１３７ビツトのセル・アレイ情報１６が選択され
、チップ・レベル・エラー訂正回路２０へ送られる。

回路２０は１２８ビツトの訂正済みデータをスタティッ
ク・レジスタ１８へ供給する。図には示していないが、
メモリ・ユニットＩＯにはアドレス・フィールド情報も
供給され、デコーダ２２はそれに応答してスタティック
・レジスタ１８からの１２８ビツトのうちの１ビツトを
出力ビットとして選択する。７２個のチップ＃１〜＃７
２からのデコーダ出力はレジスタ２５の対応するセルへ
供給される。これらのセルは一般にフリップフロップ回
路で構成できる。システム・レベル・レジスタ２５は７
２ビツトの情報を含み、そのうち６４ビツトはデータで
あり、８ビツトはパリティ検査情報である。この程度の
冗長度でも、単一エラー訂正及び２重エラー検出は可能
である。ユニット（チップ）・レベル又はシステム・レ
ベルで用いる符号、すなわち検出及び訂正回路の特性は
、実質的に本発明には関係せず、任意の適当な符号を使
用できる。

また、チップの数及びセル・アレイ１２の構成も適当に
決めてよい。重要なのは、両レベルでのエラー訂正能力
と、メモリ・ユニットＩＯの独立性、特に各ユニットが
レジスタ２５へ独立した情報ビットを供給できることで
ある。

第２図に示したシステムの欠点は、固定障害のようなハ
ード・エラーが特定のセル・アレイ１２に生じていた場
合に、システム・レベルで補数化／再補数化アルゴリズ
ムを用いて少なくとも１つのハード・エラーを含む２重
エラーからの回復を図ることができないということであ
る。

第２図のメモリ・システムに関する問題の理解を深める
ため、固定障害のようなハード・エラーについての簡単
な例を次に説明する。メモリの各ワードを８ビツトとし
、その最初の４ビツトがデータ・ビットで、残り４ビツ
トがパリティ検査ビットであるとする。パリティ検査行
列Ｈを次のように仮定する。

更に、メモリ・アレイの最初の２つの出力ビツト位置に
固定障害があるものとする。４ビツトのデータ００００
をメモリに書込む場合、上の行列Ｈに従えば、メモリに
書込まれるワードは０００ｏｏｏｏｏである。しかし、
２つの固定障害があるため、メモリから読取られたデー
タは１１００になる。これはエラー・パターンを表わし
ている。

これに対して、書込みデータが０１００の場合は、上の
行列Ｈによれば、０１０００１１１のワードが書込まれ
ることになる。最初の２つの出力ビツト位置に固定障害
があるので、このワードを読取った時は１１０００１１
１になる。しかし、ユニント・レベル・エラー訂正能力
のため、読取られたデータは０１００であり、これは元
のデータに等しい。従って、この時のエラー・パターン
は００００である。このように、メモリに書込まれるデ
ータによっては、固定障害の存在がマスクされる場合が
ある。そのため、−ｉに２重ハード・エラーを訂正する
のに補数化／再補数化アルゴリズムを用いることはでき
ない。ここまでの状況をまとめると次のようになる。

固定障害　　　　１１ 書込みターン　　ｏｏｏ。

書込みワード　　ｏｏｏｏｏｏｏ。

読取りワード　　１１００ エラー　　　　　　１１００ 書込みデータ　　０１００ 書込みワード　　０１０００１１１ 読取りワード　　１１０００１１１ 読取りデータ　　０１００ エラー　　　　　　ｏｏｏ。

第２図のメモリ・ユニット１０とは異なるメモリ・ユニ
ット１０′を用いたメモリ・システムを第１図に示す。

第１図では、チップ・レベル・エラー訂正回路２０から
の訂正不能エラー検出信号がＡＮＤゲート５３を介して
ラッチ５０へ供給されるようになっている。チップは最
初に、オンチップ・エラー訂正回路２０へ送られる前の
ＥＣＣワードがすべて正しいデータ及び検査ビットを有
するように初期設定される。初期設定が完了すると、セ
ット・モード信号によりラッチ５２がセットされる。そ
うすれば、あとで訂正不能エラー検出信号が発生された
時に、ＡＮＤゲート５３を介してランチ５０をセットす
ることができる。これは出ノｊロックアツプ及びハード
・エラーを知らせるためである。セット・モード信号は
、既存の入力に対する過電圧等の公知の標準方法で、又
は新しく規定されたＪＥＤＥＣ標率により発生させるこ
とができる。後者のＪＥＤＥＣ標準では、ＣＥ及びＷに
続いてＲＥが活動化され、ＲＥでのアドレスを復号して
セット・モード信号を供給する。

訂正不能エラーの存在は、エラー訂正及び検出回路２０
が生成したエラー位置ヘクトル中でターンオンされてい
る“ビビットの数を計数することにより容易に示すこと
ができる。従って、選択された符号が単一エラー訂正／
２重エラー検出符号であり、回路２０の出力がエラーの
生じた位置を示すようにセットアツプされていると、２
以上のエラーが生じたかどうかは、ビットを計数するこ
とにより節単に決定できる。もし生じていると、訂正不
能エラーの発生が示され、ＡＮＤゲート５３を介してラ
ッチ５０がセットされる。ラッチ５０のリセット人力Ｒ
はセット・モード信号と同様にして発生されるリセット
・モードＡ信号又はリセット・モードＢ信号を受取る。

リセット・モードＡ信号は、システム・エラー回復が達
成された後にＯＲゲート５４を介してラッチ５０だけを
リセットし、通常動作を復帰させる。この後は、別の多
重エラーが見つかるまで、アレイからデータを読出すこ
とができる。リセット・モードＢ信号は、多重エラーが
見つかってもロックアツプなしにアレイからデータをア
クセスできるように、ロックアツプ機構全体を減勢する
のに使用できる。

システム・エラー回復に関連してこれらのリセット信号
を用いると、オンチップＥＣＣより上流側の不良領域か
らのデータを写像して訂正した後、通常のチップ代替方
法を用いて別のアレイに置くことができる。ラッチ５０
の出力は、スイッチ５１でメモリ・ユニット１０”から
の出力の選択を制御する。具体的に云うと、スイッチ５
１の通常の動作では、単一ビット出力信号がデコーダ２
２から直接供給される。しかし、訂正不能エラーが生じ
ると、出力はスイッチ５１により固定値にセットされる
。第１図の例では、固定値として２進１　（＋Ｖ）が供
給されているが、十■の端子を接地して２進０を供給す
るようにしてもよい。このように、訂正不能エラーの存
在は、メモリ・ユニット１０“の出力を強制的に固定値
にする。これにより、ハード・エラーを再現する能力が
与えられる。これは、システム・レベルでの少なくとも
１つのハード・エラーを含む２重エラー（バード−バー
ド・エラー又はソフト−ハード・エラー）の訂正に用い
る補数化／再補数化アルゴリズムの正しい動作に必要で
ある。このように、フォールト・トレラント型のメモリ
・システムに第１図のメモリ・ユニット１０゛を用いる
と、より高い信頼性が得られる。メモリ・ユニットの修
正がなければ、システム・レベルで２重エラーが生じる
と、データを回復できないが、メモリ・ユニットの修正
により、システム・レベルでのすべてのバード−バード
・エラー及びハード−ソフト・エラーは訂正可能になる
。

Ｅ０発明の効果 本発明は、メモリ・システム、特に複数の集積回路チッ
プから成る高密度半導体メモリのフォールト・トレラン
ト能力を高めるものである。これは、システム・レベル
の全体的なエラー訂正能力を改善するために、チップ・
レベルのメモリ・システム出力を固定値へ強制すること
により達成される。すなわち、本発明は、エラー訂正能
力を改善するためにエラーを強制するという、−見矛盾
してみえるアプローチを採用している。また、本発明は
、オンチップ・エラー訂正を行う任意のメモリ・チップ
に最小限のコストで適用できるものであり、しかも前述
のようなｌチップ単位の他に、半チップ、１／４チツプ
、１／８チツプ等の部分チップ単位にエラー訂正を行う
ようにすることも可能である。

【図面の簡単な説明】

第１図は個々のメモリ・ユニット（チップ）上に出力ロ
ックアツプ手段が設けられているメモリ・システムを示
すブロック図。 第２図は２重レベル・エラー訂正の実施に通したメモリ
・システムの構成を示すブロック図。

Claims (2)

【特許請求の範囲】
1. （１）複数のメモリ・ユニットと、 前記メモリ・ユニットのそれぞれに関連して設けられ、
   関連するメモリ・ユニット内のセルから読取られたデー
   タに生じているエラーの訂正及び検出並びに訂正不能エ
   ラー信号の発生を行う複数のユニット・レベル・エラー
   訂正及び検出手段と、前記メモリ・ユニツトのそれぞれ
   に関連して設けられ、関連するユニット・レベル・エラ
   ー訂正及び検出手段からの訂正不能エラー信号に応答し
   て、関連するメモリ・ユニットからの少なくとも１つの
   出力ビットを固定値にセットする複数のロックアップ手
   段と、 前記メモリ・ユニットからデータを受取り、前記ロック
   アップ手段の動作によるハード・エラーを訂正するよう
   動作するシステム・レベル・エラー訂正及び検出手段と
   、 を具備するフオールト・トレラント・メモリ・システム
   。
2. （２）複数のメモリ・セルと、 前記メモリ・セルから読取られたデータに対しエラーの
   訂正及び検出を行い訂正不能エラー信号を発生する手段
   と、 前記訂正不能エラー信号が発生された時に少なくとも１
   つの出力ビットを固定値にセットするロックアップ手段
   と、 を具備するフオールト・トレラント・メモリ・ユニット
   。