CN1045472A - 采用两级误码校正和检测具有锁定特征的容错式计算机存贮系统及其元件 - Google Patents

Abstract

本发明为一存贮器系统，包括多个存贮部件。每个部件都具有部件级的差错校正能力并与一个系统级误码校正功能块相连。通过采用对某个存贮器部件的不可校正差错作出响应而把该存贮器部件的输出固定的装置，存贮器的可靠性有所增强。这种强制产生硬差错的近乎荒谬的做法却提高了整个存贮器系统的可靠性，原因是这样能采用依靠重现性差错进行正确操作的求补/再求补算法。

Description

总的来说，本发明涉及容错的计算机存贮器系统;具体地说，是涉及既采用芯片级的差错校正编码法又使用系统级的差错校正编码法的计算机存贮器系统;更具体地说，本发明涉及具有在片（on-chip）差错校正能力和允许硬件差错再生（特别是在这些的再能能力对系统级的差错恢复程序非常重要时的场合）的锁定装置的存贮器芯片。

由于半导体存贮器芯片以越来越小的特征尺寸和相应的越来越大的电路组装密度发展着，因此，附加的差错校正方法（如在片差错校正）就变得越来越重要。总的来说，一块芯片上发生的存贮差错属于分离的两大类：硬差错和软差错。在典型情况下，软差错是（比方说）背景电平中的α粒子辐射或者产生“脆弱单元”的参数处理灵敏度所引起的瞬态事件。所谓的“脆弱单元”是指那些在施加独特的电压或者数据格式时发生故障的单元，或者就是那些对噪声、印制图象的尺寸和图象跟踪极灵敏的单元。随着芯片密度的提高，软差错也将变得越发频繁。这样，芯片密度的提高就对在片差错校正能力特别是对软差错的在片差错校片能力提出了迫切的要求。

除了发生通常可通过差错校正编码电路校正的软差错之外，还有可能发生硬差错。硬差错经常由不理想的制造条件（如设备污染）引发。随着存贮器宽度的增加，完备地制造芯片变得越来越困难。这样，除了软差错之外，还会出现硬差错。然而，硬差错具有通常能被重现的听起来荒谬的优点。正是硬差错的这种重复性提供了一种校正机制（见下文）。在存贮系统或芯片上通常发生的一种硬错误形式是“持续”故障，即某个存贮器位置不管该存贮器单元中的具体内容如何而连续地在一个或多个比特位上指示出“0”或“1”输出。

虽然有许多种不同的差错校正编码可以行之有效地在存贮器系统中使用，最常用的编码是编码字之间的最小距离为4的编码。这样的编码能进行单差错校正和双差错检测（SEC/DED）。这些编码目前都已公知并且易于实现，同时被证明可靠性高，制造方便，特别是电路简单，芯片的“不动产”消耗最小。很清楚，单个的差错，不管是软差错还是硬差错，都不会对这些编码造成什么问题。而且这些编码还能检测到双差错（不管是属于硬差错还是软差错）的存在，但一般来说不能加以校正。发生两个软差错时，使用这些的编码和检测技术看起来是不可能实现校正的。但在发生二个硬差错或者一个硬差错一个软差错时，上述的这些编码和检测技术确实适合于使用求补/再求补的算法来进行双差错校正。这种算法也叫做双补码算法。这种算法在许多文献如“IBM研究与发展杂志（IBM    Journal    of    Research    and    Development）”1984年3月号中第124至134页C.L.Chen和M.Y.Hsiao发表的“适用于半导体存贮器的差错校正编码的技术状况回顾（Error-Correcting    Codes    for    Semiconductor    Memory    Applications    a    State-of-the-art    Review）”一文中得到了叙述。这种算法利用了硬差错通常是会重现的这一事实，结果就能识别出发生差错的比特位位置。这样，双差错校正实际上可以实现。从中可以看出，硬差错的重现性为在不增加编码字的长度的情况下提高易发生硬-硬差错或硬-软差错的信号存贮系统的可靠性提供了可能。但是，旨在克服硬差错的重现性的存贮器芯片设计给系统级双差错校正特别是围绕着现有的单差码校正和双差错校正编码和电路设计的系统中的系统级法差错校正设置了障碍。

在考虑差错校正时，存贮器结构本身也起到一定的作用。具体地说，通常希望对存贮器数据的一个双字（64比特）进行存取，这里的双字中的每一位均由一块分离的存贮芯片提供。这样的存贮器结构在提供高速度和可靠性方面是有益处的。差错校正编码也适用于数据的双字。这种差错校正编码在这里被称作系统级差错校正（和检测）。求补/再求补算法还是在这一级别上被用来校正硬-硬或硬-软差错（即具有一个硬差错的双差错）。具体地说，这就意味着一定量的存贮芯片将被完全用来专门存贮一些冗余编码信息，如奇偶校验及和数校验信息。

从上面可以看出，由于高电路组装密度的缘故，最好建立起具有在片差错校正和检测能力的存贮系统。SEC/DED编码只限于对它们的数据字中的1位进行校正。由于这个原因，在检测到多位差错时，有必要禁止任何比特校正。由于数据校正被禁止，因此多位差错不会使SBC/DED系统错误地更改正确的数据位。在从未经改动的数据字中产生有效的校验位时通过在片ECC系统进行的“回写”操作（即把片上ECC字与它的适当的校验位一起送回DRAM单元的操作）期间，多位差错状态即解除。在该系统中，对数据完整性的破坏只限于原始的多位错误。虽然这些差错不再被检测到，ECC系统在以后的存取中将不能使数据字变化。

使用这种方法的结果是芯片级的所有差错都表现为软差错。通过把期望字与整个ECC字相比较的方法可以在制造测试中有效地进行有故障的存贮单元的检测。有差错的位很容易被注意到，测试中的硬件的质量也很容易地被估计。但在实际的存贮系统的操作中，整个ECC字不是从存贮芯片读出的，并且在典型情况下读出的数据位的位数也很少。这将大大增加芯片数据字中发生一次多位差错后错过有差错的数据位的概率。这些未经校正的系统级差错将会使主系统发生故障。一旦发生这种差错，后读的存贮操作都会停止。从这里也可以看出，最好采用系统级的差错校正和检测电路来提高存贮器的可靠性。在这种情况下产生的问题将由本发明来解决。具体地说，最好能够在系统级采用求补/再求补的算法来提高整个存贮系统的可靠性，特别是通过不然就不会被校正的双差错校正来提高系统可靠性。求补/再求补算法取决于重视硬差错的能力。应该注意到，在片差错校正能力实际上能掩盖住与某一特定芯片相应的硬差错的存在。下面将描述这种现象的一个详细实例。因此，本发明用来解决芯片级差错校正系统和系统级差错校正系统之间的对立。

在本发明的一个最佳实施例中，一个容错计算机存贮系统包括多个单独的存贮部件（memory    unit）每个存贮部件都包含许多存贮单元和部件级的差错检测和校正系统。另外还有用来指示不可校正的差错的存在情况的多个部件级装置，这些装置对应于存贮器中不同的部件。上述的不可校正差错指示装置在有不可校正的差错存在时至少把来自与它相对应的存贮器部件的1个输入位设置成一个固定值。存贮器部件最好通过一个以各个存贮器部件中接收数据的系统级寄存器联接在一起。存贮系统最好还包括以上述的系统级寄存器中接收数据的系统级校正和检测装置。在本发明的实施例中的存贮器部件最好理解成具有在片差错校正和检测装置的单独的半导体存贮芯片。此外，最好把每个芯片看成能向一个具有系统级差错校正和检测能力的系统级字长寄存器（每次）提供1比特的信息。

本发明进行这些操作的效果之一是发生与某一给定芯片有关的不可校正差错时能进行有效的临时“芯片抑制”。实际上，当一个芯片上发生这样的差错时，芯片的输出将被强制置为一个固定值。虽然差不多肯定会产生后续的系统级差错指示，被强制置位的芯片差错的重现特性还是为系统级差错校正和检测电路进行求补/再求补校正提供了可能。尽管本发明某个存贮器组件的输出强制置为一固定值，由于强制置位的差错呈现出的重现性，整个存贮器系统的可靠性反而有所提高。因此，可以得到一个与直觉截然相反的结论：即使一种差错校正措施实际上被取消，存贮器的总可靠性还是得到了提高。

因此，本发明的一个目的是提高整个计算机存贮系统的可靠性。

本发明的另一目的是提供一种容错的计算机存贮系统。

本发明还有一个目的是提供一种有助于某些芯片级差错的重现性的半导体存贮芯片设计。

本发明的另一个目的是提供一种既具有部件或芯片级差错校正和检测和系统级差错校正和检测特征的容错存贮系统。

另外，本发明的还有一个目的是便于进行硬-硬和硬-软存贮系统差错的校正和检测。

本发明的另一个目的是扩展高密度半导体存贮芯片在存贮系统中的应用范围，特别是通过在片差错校正和检测电路来实现上述的扩展。

此外，本发明还有一个目的是使存贮系统能使用双补码措施在系统级差错校正电路存在不可校正的差错时来恢复数据。

本发明的另一个目的是允许用存贮器映射方法来确定通常被组件级差错校正所掩盖的“持续”故障的位置。

本发明的最后一个目的（并不限制于这些目的）是允许具有在片差错校正编码的存贮系统在遇到硬差错时能从中恢复出更多的数据。

本发明的主题在说明书的结论部分中详细地作了描述并清楚地提出了保护请求。然而对本发明的构成，实施方法，以及其他的目的和优点最好参阅下面结合附图进行的描述来理解。

图1.以部分方框图的形式示出了特别适合于进行两级差错校正的存贮器构成。

图2.是与图1相似的部分方框图，但是更详细地示出了各个存贮部件（芯片）上所配置的输出锁定装置。

图1中示出了一个特别适合于采用本发明的存贮器构成。具体地说，图1中示出了一个包括72个单独的存贮芯片10的计算机存贮器构成。这里要指出的是本发明不光适用于半导体存贮器，而是基本上适用于其中多个存贮器部件中的每一个均向一个寄存器提供一个或多个位输出并且设有部件级和系统级差错校正电路的任何计算机存贮系统。在图1所示的系统中，72个存贮芯片中的每一个均向一个系统级寄存器或叫字寄存器25提供单独的一个数据位。寄存器25也可以看成是通过系统级误码校正电路提供输出数据。此外还应看到，每个存贮器部件或者芯片10上都设有芯片级或叫部件级的误码校正电路20。

在图1中示出的实施例中，可以看出单元阵列12是以选中字行14中出现的字长为137比特的字为单位排列的。在这137比特中，128位是数据位，其余9位是奇偶校验位。这对提供在片单误码校正和双误码检测而言就足够了。这137位单元阵列信息被从字行14中选出后;进入芯片级误码校正电路20，该电路20向状态寄存器18提供128位经校正后的数据。地址场信息（未示出）也应供给存贮器部件10，解码器22将使用这一信息从状态寄存器18中选出单独的一个输出位。芯片1至72上的解码器22的输出被送至寄存器25中相应的单元中，这些单元典型情况下包括触发器电路元件。具体地说，从图中可以看出，系统级寄存器25有72个信息位，其中64位为数据位，其采8位包含有奇偶校验信息。在这样的冗余度下，单误码校正和双误码校正都是可能的。所用的编码和使用的检测校正电路（无论是部件级还是系统级）的具体性质与本发明的实施基本无关。因此，任何适当的编码都可以用于上述目的。

图1中所示的系统的缺点在于：特定的单元阵列12中出现的硬差错码（如“持续”故障）将使系统级误码校正编码电路采用求补/再求补法来从硬-硬和硬-软误码（即具有硬误码性质的双误码）中恢复数据。此外，还需注意的是不能用图1中的存贮器系统的具体结构来限制本发明。如上所述，编码的选择是相当随意的，而且所用的芯片数和单元阵列12中具体的字构成也是如此。图1中的有关方面是围绕着两级误码校正能力及存贮器部件的独立结构而设置的，特别是围绕着向寄存器25提供独立的信息位这一特点而设置的。

为了更全面地理解图1所示系统中存在的问题，现在考虑“硬误码（如持续）形成”这一问题的一个简化例子。现在来考虑一个存贮器结构，其中每个字都包括8个比特，前4位为数据位，后4位奇偶和数校验位。仅仅是为了解释的需要，假定误码校正编码矩阵如下表所示：

表1

1    0    1    1    1    0    0    0

1    1    0    1    0    1    0    0

1    1    1    0    0    0    1    0

0    1    1    1    0    0    0    1

假定讨论中的存贮器阵列的最初两个输出位的位置上发生了两个“持续”故障。如果把四位数据“0000”写入存贮器，根据前面提供的矩阵写入阵列的是“00000000”。然而，从存贮器读出的数据为1100，指示着一个由于2个“持续”故障而引起的错误形式。当希望存入存贮器阵列的数据是“0100”时，根据前面的矩阵给出的奇偶校验矩阵而写入阵列中的是“01000111”。由于前面的二个输出位的位置上发生“持续”故障，从阵列中读出的数据是“11000111”。由于部件级的误码校正能力的缘故，从存贮器读出的数据0100清楚地指示着“0000”的一个误码格式，因为这是与写入存贮器的相同的格式。由此可以看出，根据写入存贮器的数据情况，“持续”故障的存在与否可能被掩盖起来。事实上正是这些故障的被掩盖通常聘用制了用于校正硬-硬误码的求补码/再求补算法的应用。上面的情形可用下表来加以总结：

表Ⅱ

持续故障    11

写入数据    0000

写入字    00000000

读出数据    1100

误码    1100

写入数据    0100

写入字    01000111

读出字    11000111

读出数据    0100

误码    0000

现在来参照图2，图中存贮器部件10′取代了存贮器单元10。具体地说，从图2中可看出，部件级或叫芯片级差错校正电路20仍然被采用，用来通过“与”门53向锁存器50提供一个不可校正误差错指示信号。芯片首先初始化，使在片ECC“之后”的所有ECC字具有正确的数据和奇偶校验位。初始化完成之后，使用SET MODE（状态设置）信号线设置锁存器52，使得不可校正误码检测信号能通过与门53在输出锁定和出现硬差错时设置锁存器50。SET MODE信号的产生可采用常规的公知方法，如利用现有的一个或几个输入端上的过电压或者通过最近定义的JEDEC标准（其中 CE和 W在 RE之前被激活，对 RE上的地址进行译码）来产生。

不可校正差错的存在情况可以通过对一由差错校正/检测电路产生的差错位置矢量中被改变的“1”比特的位数进行计数来指示出。如果选定的编码是单差错校正/双差错检测编码而且功能块20被设置成能指示差错发生的位置，那么只要简单地对比特进行计数就可确定发生的误码是否多于一个。如果是，则提供一个不可校正差错发生信号，并通过“与”门53送至锁存器50的置位输入端S。锁存器50的复位输入端R与上面连接SET    MODE的方法一样接有控制信号。RESET    MODEA只使锁存器50复位，使之在系统差错恢复完成之后返回到正常操作;数据可以从阵列中读出，直到又一次遇到多位差错。RESET    MODE    B也是通过如上所述的相同办法来提供，该信号能用来禁止整个锁定功能，使来自阵列的数据在遇到有多位误码时不经检查而进行存取。RESET    MODE    A和B可以和系统差错恢复结合起来使用，使得在片ECC“后面”的故障区域中来的数据被映射、校正，并使用不影响正常芯片的方法放置入另一区域。锁存器50的输出通过开关51控制着对存贮器部件10′的输出的选择。具体说来，开关51的正常操作是单独的位输出信号直接由解码器22提供，但是在发生不可校正的差错时，开关51把输出设置成一固定值。典型情况下这个固定值所图中的“+V”符号所示为二进制“1”，但也可以把+V信号地接地而改为二进制“0”。就这样，出现不可校正的误码时将使存贮器部件10′的输出被强制置成一固定值。这就提供了硬误码的重现能力，而这种能力是在系统级采用的用来校正硬-硬或者软-硬误码的求补/再求补的正常操作所必需的。因此，一旦在容错存贮器系统中采用图2中所示的存贮器部件10′，就可达到更高的可靠性。如不改动存贮器部件，则一旦发生系统级的双误码，数据就不可恢复。如果对存贮器部件加以改进，则所有的系统级硬-硬和硬-软误码都是可以校正的。

由上可知，本发明提供了一种用于提供存贮器系统，特别是包括多个集成电路芯片的高密度半导体存贮器的容错能力的机制。具体地说，本发明提供了为了提高整个系统的纠错能力而将芯片级存贮系统的输出强制置于一固定值的与直觉相反的解决方法。申请人采用近于荒谬的强调出错的方法来提高差错校正能力。因此可以认为申请人在存贮器结构和差错校正方面取得了显著的进步，而且申请人选用的方案成本最低，且适用于具备在片误码校正能力的任何存贮器芯片。

上面讲到的参照整个芯片的在片误码校正能力还可以工作在如半个芯片、四分之一芯片、八分之一芯片等等的小片上，视芯片结构而定。

虽然本发明在这里是参照一些最佳实施例来描述的，本技术领域内的熟练人员可以从中进行许多改动和变化。后面权利要求书应视为包括落入本发明的精神实质和范围内的所有的这些改动和变化。

Claims (7)

1、一种容错的计算机存贮系统，包括多个数字存贮部件，该系统接收地址信息并作出响应作出数据信息，其特征为：

多个部件级差错校正和检测装置，上述装置与不同的存贮器部件相对应，用来在上述的存贮器部件内校正和检测从存贮器单元读出的数据中的差错并且产生一个不可校正差错信号，

与不同的上述存贮器部件相对应的多个部件级锁定装置，该装置在从相应的上述部件级差错校正和检测装置接收到上述的不可校正误码信号时至少把来自相应的存贮器部件的一个输出位设置成一固定值，

从上述的存贮器部件接收数据的系统级差错校正和检测装置，所述的系统级校正和检测装置能借助于上述的锁定装置的操作来校正硬误码。

2、根据权利要求1的存贮器系统，其特征在于上述的存贮器部件包括半导体存贮芯片。

3、根据权利要求1的存贮器系统，其特征在于部件级差错校正和检测装置进行单差错校正和双差错检测。

4、根据权利要求1的存贮器系统，其特征在于能控制一个禁止装置的激励端的模式转换装置。

5、一种容错存贮器部件，适用于包括许多存贮单元、接收地址信息并由此作出响应输出数据信息的一种存贮器系统，其特征在于：

用于对以上述的存贮单元读出的数据进行差错校正和检测以及产生一个不可校正差错信号的装置，

能在从上述的差错校正和检测装置中收到一个不可校正差错信号时把上述存贮器部件的至少一个输出位设定为一个固定值的锁定装置。

6、根据权利要求4的存贮器部件，其特征在于该部件被配置在一片单独的集成电路芯片上。

7、根据权利要求5的存贮器部件，其特征在于上述的差错校正和检测装置进行单差错校正和双差错检测。

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