JPS5843044A - デ−タエラ−発生回路 - Google Patents
デ−タエラ−発生回路Info
- Publication number
- JPS5843044A JPS5843044A JP56140648A JP14064881A JPS5843044A JP S5843044 A JPS5843044 A JP S5843044A JP 56140648 A JP56140648 A JP 56140648A JP 14064881 A JP14064881 A JP 14064881A JP S5843044 A JPS5843044 A JP S5843044A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- bit
- syndrome bit
- syndrome
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＥＣＣ回路を利用したデータエラー発生回路
に関する。
に関する。
２値データの１ビ、トエラーはＥ ＣＣ（ＥｆｒｏｒＣ
ｏｒｒ＠ｅｔｌｎｇ Ｃｏｄｅ ）回路によシ修正でき
るが、と、の回路を利用すると簡単に゛データの１ビツ
トエラーを発生させることができ本。本発明は−みくる
点に着目した起のであって特徴とする所はデータよシエ
ラーコレク誉イレグコー°ドを作成する回路と、 ゛該
デーダに付−するエラーコレクティングコードムビット
を受けて王う−を生ピたビｙ）？’１、’他のビットｔ
−０１！：する出力を生りるデコード回路と、該デコー
ド回路の出力と前記データとの排他オア讐と−）：Ｃ修
正したデータを出力するデータ修正回路とを用い、前記
デコード回路の入力端に′％該デコードｉ路の大力をシ
ンドローム′ビ、ト作成回路から任意のシンドロームビ
ットを付与する回路へ接続換えする回路を設け、該付与
回路によ多、前記データー正回路から出力されるデータ
゛の任意の１ビ、トラエラーとするようｋしてなること
にあ以下図面を参照−がらこれ゛を説明する。
ｏｒｒ＠ｅｔｌｎｇ Ｃｏｄｅ ）回路によシ修正でき
るが、と、の回路を利用すると簡単に゛データの１ビツ
トエラーを発生させることができ本。本発明は−みくる
点に着目した起のであって特徴とする所はデータよシエ
ラーコレク誉イレグコー°ドを作成する回路と、 ゛該
デーダに付−するエラーコレクティングコードムビット
を受けて王う−を生ピたビｙ）？’１、’他のビットｔ
−０１！：する出力を生りるデコード回路と、該デコー
ド回路の出力と前記データとの排他オア讐と−）：Ｃ修
正したデータを出力するデータ修正回路とを用い、前記
デコード回路の入力端に′％該デコードｉ路の大力をシ
ンドローム′ビ、ト作成回路から任意のシンドロームビ
ットを付与する回路へ接続換えする回路を設け、該付与
回路によ多、前記データー正回路から出力されるデータ
゛の任意の１ビ、トラエラーとするようｋしてなること
にあ以下図面を参照−がらこれ゛を説明する。
図面で１０は記憶装置、１２はデータレジスタであって
記憶装置１０から読出されたデータとそのＥ、ＣＣが格
納される。１４位レジスタ１２のデータを取込み、ＥＣ
Ｃ？ＣＣ中る回路、１６紘該回路からのＥＣＣとＶレス
タ１２からのｇｃｃ’１取込み１．シンドロームビラト
ラ作成する回路、１８は回路１６が出力する。シンドロ
ームビットを受叶てこれをデコードし、・エラービｙ
） ’！： １ 、他のビットを０としたデコード出力
を生じる回路、２０はＶラスタ１２からのデータとデコ
ード回路１８−の出力とを取込み、排他オア険理を行な
ってデータ修ｉをする回路である。
記憶装置１０から読出されたデータとそのＥ、ＣＣが格
納される。１４位レジスタ１２のデータを取込み、ＥＣ
Ｃ？ＣＣ中る回路、１６紘該回路からのＥＣＣとＶレス
タ１２からのｇｃｃ’１取込み１．シンドロームビラト
ラ作成する回路、１８は回路１６が出力する。シンドロ
ームビットを受叶てこれをデコードし、・エラービｙ
） ’！： １ 、他のビットを０としたデコード出力
を生じる回路、２０はＶラスタ１２からのデータとデコ
ード回路１８−の出力とを取込み、排他オア険理を行な
ってデータ修ｉをする回路である。
例えば正しいデータが１０１９１０１０であるのにイジ
スタ１２に取込んだデータ酸１０００１０１０（左から
３番目のビットがエラー）とするとデコード回路゛１８
の出力は００１００００Ｇとなり１１．レジスタ１２の
データ４１０００１０１０であるからとなＬ正しいデ゛
−夕となる・この正しいデータ廷メモリＩＯＫ書込まれ
（例えば誤ったデータ１０００１０ｊＯが書込まれてい
友メモリ位置Ｋ）、次のデータおよびそのＥＣＣがメモ
リ１ｏからし９２り、１２へ取込まれ、同ｓ＃に作が繰
シ返され１こうしてメモリ１ｏの全記憶内容を修正して
ゆくことができ七。
スタ１２に取込んだデータ酸１０００１０１０（左から
３番目のビットがエラー）とするとデコード回路゛１８
の出力は００１００００Ｇとなり１１．レジスタ１２の
データ４１０００１０１０であるからとなＬ正しいデ゛
−夕となる・この正しいデータ廷メモリＩＯＫ書込まれ
（例えば誤ったデータ１０００１０ｊＯが書込まれてい
友メモリ位置Ｋ）、次のデータおよびそのＥＣＣがメモ
リ１ｏからし９２り、１２へ取込まれ、同ｓ＃に作が繰
シ返され１こうしてメモリ１ｏの全記憶内容を修正して
ゆくことができ七。
このような８００回路は、エラーデータ発生に転用でき
る・ｓｗはこの目的で設けた切換スイッチ、２２は任意
のシンドロームビットの設定器でを操作してデコード回
路１８ の入力をシンドローＡビット作成回路１６から同設定−
２２へ切換え、該設定器よシ任意のシンドロームビット
を人力するすこあ任意のシンドロームビットとは、デー
タビ、トの任意所望のビット（第ｎビットとする）をエ
ラーとするもので、該のときの回路１６の出方と等 しい。このような ばデコーダ回路１８は第ｎビットが１、他のピッ１２に
取込み、今変は４イ５．チＳＷをシンドロー２０は正常
、修正されないから異常である。何処が異常かは各回路
の出力を取出してチェ°ツクしてみればよい。なおデコ
ード回路１８が出力を生じるときは割込みが発生し、コ
ンピュータに通知される。
る・ｓｗはこの目的で設けた切換スイッチ、２２は任意
のシンドロームビットの設定器でを操作してデコード回
路１８ の入力をシンドローＡビット作成回路１６から同設定−
２２へ切換え、該設定器よシ任意のシンドロームビット
を人力するすこあ任意のシンドロームビットとは、デー
タビ、トの任意所望のビット（第ｎビットとする）をエ
ラーとするもので、該のときの回路１６の出方と等 しい。このような ばデコーダ回路１８は第ｎビットが１、他のピッ１２に
取込み、今変は４イ５．チＳＷをシンドロー２０は正常
、修正されないから異常である。何処が異常かは各回路
の出力を取出してチェ°ツクしてみればよい。なおデコ
ード回路１８が出力を生じるときは割込みが発生し、コ
ンピュータに通知される。
・以上説明、し−ように本発明によれば極めて簡単な手
段で任意所望の１ビ、トヲ工２−としたデータを発生す
ることができ、試験またはそのデータ発生ｉどに有効ｙ
：ある。
段で任意所望の１ビ、トヲ工２−としたデータを発生す
ることができ、試験またはそのデータ発生ｉどに有効ｙ
：ある。
図面は本発明の実施例を示すプロ、り図である。
換スイ、チ、２２は任意のシンドロームビツ−トを付与
する回路である。 −富士通株式会社 −代理人弁理士 青 柳 稔３１７−
する回路である。 −富士通株式会社 −代理人弁理士 青 柳 稔３１７−
Claims (1)
- データよシェラ−コレクティングコードを作成する回路
と、峡データに付属−！仝エラーコＶクチインタコード
と該作成回路Ｑ出力を受けてシンドロームピッ）１作成
する回路と、該回路が出力するシンドａ−ムピット管受
けてエラーを生じた一ビ、トｔ−１、他のビット會０と
する出力を生じるデコード回路と、該デコード回路の出
力と前記データとの排他オアをとって修正したデータ金
出力するデータ修正回路とを用い、前記デコード回路の
入力端に、該デコード回路の入力をシンドロームビット
作成回路から任意のシンドロームビット會付与する回路
へ接続換えする回路を設け、該付与回路によシ、前記デ
ータ修正回路から出力されるデータの任意の１ビ、ドヲ
エラーとするようにしてなる−ことを特徴とするデータ
エラー発生回部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140648A JPS5843044A (ja) | 1981-09-07 | 1981-09-07 | デ−タエラ−発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140648A JPS5843044A (ja) | 1981-09-07 | 1981-09-07 | デ−タエラ−発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843044A true JPS5843044A (ja) | 1983-03-12 |
Family
ID=15273538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56140648A Pending JPS5843044A (ja) | 1981-09-07 | 1981-09-07 | デ−タエラ−発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843044A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5058115A (en) * | 1989-03-10 | 1991-10-15 | International Business Machines Corp. | Fault tolerant computer memory systems and components employing dual level error correction and detection with lock-up feature |
| US8621281B2 (en) | 2007-06-20 | 2013-12-31 | Fujitsu Limited | Information processing apparatus and control method |
-
1981
- 1981-09-07 JP JP56140648A patent/JPS5843044A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5058115A (en) * | 1989-03-10 | 1991-10-15 | International Business Machines Corp. | Fault tolerant computer memory systems and components employing dual level error correction and detection with lock-up feature |
| US8621281B2 (en) | 2007-06-20 | 2013-12-31 | Fujitsu Limited | Information processing apparatus and control method |
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