JPS61267139A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS61267139A JPS61267139A JP60108688A JP10868885A JPS61267139A JP S61267139 A JPS61267139 A JP S61267139A JP 60108688 A JP60108688 A JP 60108688A JP 10868885 A JP10868885 A JP 10868885A JP S61267139 A JPS61267139 A JP S61267139A
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、読出したデータのエラー検出訂正機能を持つ
メモリ制御回路に関し、メモリから読出したハミングチ
ェックピット付データに訂正不能なエラーが含まれてい
るときは、オペレータがそのことを認識し易いデータに
変換して出力するようにしたものである。
メモリ制御回路に関し、メモリから読出したハミングチ
ェックピット付データに訂正不能なエラーが含まれてい
るときは、オペレータがそのことを認識し易いデータに
変換して出力するようにしたものである。
コンピュータの主記憶のようなメモリに格納されている
データがビットエラーを生じていればそれを訂正して出
力するために、ハミングコードを用いることがある。ハ
ミングコードを用いると、リードデータの２ビツトエラ
ーを検出し、１ビツトエラーを訂正することができる。
データがビットエラーを生じていればそれを訂正して出
力するために、ハミングコードを用いることがある。ハ
ミングコードを用いると、リードデータの２ビツトエラ
ーを検出し、１ビツトエラーを訂正することができる。
勿論、更に多数のビットエラーを検出し、エラー訂正す
るようにもできるが、このようにするとハミングコード
のビット数が大になるので、２ビツトエラー検出、１ビ
ツトエラー訂正とするのが一般的であり、２ビツトエラ
ーになると訂正不可能となる。訂正不能のエラーが発生
すると、従来は■訂正不能デー夕をＳＶＰ （サービス
プロセッサ）等の保守用表示装置にそのまま出力するか
、■訂正不能データに代えてオール０またはオール１の
特殊データを該装置に出力する方法をとる。
るようにもできるが、このようにするとハミングコード
のビット数が大になるので、２ビツトエラー検出、１ビ
ツトエラー訂正とするのが一般的であり、２ビツトエラ
ーになると訂正不可能となる。訂正不能のエラーが発生
すると、従来は■訂正不能デー夕をＳＶＰ （サービス
プロセッサ）等の保守用表示装置にそのまま出力するか
、■訂正不能データに代えてオール０またはオール１の
特殊データを該装置に出力する方法をとる。
しかしながら、■の方法ではオペレータが保守用表示装
置を見てもどの部分が訂正不能データなのか判断できな
い。また■の方法でも、例えばオニル０が表示されてい
てもオールＯというパターンは正常なデータにもよくあ
る（クリアされたもの等）ので、これと区別することが
困難で、試験ミスを生じ易い。本発明は、通常動作では
発生する確率が少なく、しかもオペレータが見ると訂正
不能データであることが容易に判る特定パターンを出力
するようにすることで上記の点を改善しようとするもの
である。
置を見てもどの部分が訂正不能データなのか判断できな
い。また■の方法でも、例えばオニル０が表示されてい
てもオールＯというパターンは正常なデータにもよくあ
る（クリアされたもの等）ので、これと区別することが
困難で、試験ミスを生じ易い。本発明は、通常動作では
発生する確率が少なく、しかもオペレータが見ると訂正
不能データであることが容易に判る特定パターンを出力
するようにすることで上記の点を改善しようとするもの
である。
本発明は、メモリ部から読出したハミングチェックピッ
ト付きデータのエラーを検出してエラービットを示す出
力を生じる回路、および該回路の出力により前記データ
の該当ビットを反転してエラー訂正する排他オアゲート
群を有するメモリ制御回路において、通常動作では発生
する確率が低く且つ表示もしくは印字されたものが訂正
不能エラーを示すと認識し易い特定データを格納するレ
ジスタと、訂正不能なエラー発生時には前記メモリ部か
ら読出したデータに代えて該レジスタの特定データを前
記排他オアゲート群へ入力するセレクタとを備えること
を特徴とするものである。
ト付きデータのエラーを検出してエラービットを示す出
力を生じる回路、および該回路の出力により前記データ
の該当ビットを反転してエラー訂正する排他オアゲート
群を有するメモリ制御回路において、通常動作では発生
する確率が低く且つ表示もしくは印字されたものが訂正
不能エラーを示すと認識し易い特定データを格納するレ
ジスタと、訂正不能なエラー発生時には前記メモリ部か
ら読出したデータに代えて該レジスタの特定データを前
記排他オアゲート群へ入力するセレクタとを備えること
を特徴とするものである。
訂正不能エラーが発生したときに、そのデータに代えて
例えばＸ”ＤＢＥＥ”である特定パターンを出力すると
、このデータの発生確率は、オールＯやオール１などの
クリヤ、初期設定、などで頻繁に発生するものとは異な
り、極めて小さいので（４ビツト１６進コードであるか
らその１つがでる確率は１６’）、オペレータ（保守用
具）が同じパターンの正常データを訂正不能データと誤
判断するケースは極めて稀になる。しかも、上記の特定
パターンＤＢＥＥはダブル・ビット・エラー（Ｄｏｕｂ
ｌｅ Ｂｉｔ Ｅｒｒｏｒ）の頭文字を使用Ｌテｌｌ＋
Ｎルので、オ、ペレータによる認識（記憶）がし易い利
点がある。以下、図示の実施例を参照しながらこれを詳
細に説明する・ 〔実施例〕 第１図は本発明の一実施例を示すメモリ制御回路のブロ
ック図である。ＭＥＭはメモリセルアレイ、デコーダ、
センス／ライトアンプなどからなるメモリ本体部、Ｒ１
はライト（書込み）制御用のレジスタで、１．０の一方
がセットされてメモＩＪ Ｍ Ｅ Ｍを書込みモードに
、また他方がセットされて読取りモードにする。Ｒ２は
リード（Ｒ；読取り）／ライト （Ｗ）アドレスをセッ
トされるレジスタ、ＤＩＮＯ，同１は入力データ（ライ
トデータ”）ＤＩＮをセットされるレジスタ、ＨＭＧＥ
Ｎは入力データに対するハミングコード（ハミングチェ
ックビット）を発生する回路、ＨＣＩＮＩは該ハミング
コードをセットされるレジスタである。またＤＯＵＴＯ
１同１はメモリＭＥＭから読出したデータ（リードデー
タ）をセットされるレジスタ、ＨＣＯ，同１はメモリＭ
ＥＭから読出したハミングコードをセットされるレジス
タである。
例えばＸ”ＤＢＥＥ”である特定パターンを出力すると
、このデータの発生確率は、オールＯやオール１などの
クリヤ、初期設定、などで頻繁に発生するものとは異な
り、極めて小さいので（４ビツト１６進コードであるか
らその１つがでる確率は１６’）、オペレータ（保守用
具）が同じパターンの正常データを訂正不能データと誤
判断するケースは極めて稀になる。しかも、上記の特定
パターンＤＢＥＥはダブル・ビット・エラー（Ｄｏｕｂ
ｌｅ Ｂｉｔ Ｅｒｒｏｒ）の頭文字を使用Ｌテｌｌ＋
Ｎルので、オ、ペレータによる認識（記憶）がし易い利
点がある。以下、図示の実施例を参照しながらこれを詳
細に説明する・ 〔実施例〕 第１図は本発明の一実施例を示すメモリ制御回路のブロ
ック図である。ＭＥＭはメモリセルアレイ、デコーダ、
センス／ライトアンプなどからなるメモリ本体部、Ｒ１
はライト（書込み）制御用のレジスタで、１．０の一方
がセットされてメモＩＪ Ｍ Ｅ Ｍを書込みモードに
、また他方がセットされて読取りモードにする。Ｒ２は
リード（Ｒ；読取り）／ライト （Ｗ）アドレスをセッ
トされるレジスタ、ＤＩＮＯ，同１は入力データ（ライ
トデータ”）ＤＩＮをセットされるレジスタ、ＨＭＧＥ
Ｎは入力データに対するハミングコード（ハミングチェ
ックビット）を発生する回路、ＨＣＩＮＩは該ハミング
コードをセットされるレジスタである。またＤＯＵＴＯ
１同１はメモリＭＥＭから読出したデータ（リードデー
タ）をセットされるレジスタ、ＨＣＯ，同１はメモリＭ
ＥＭから読出したハミングコードをセットされるレジス
タである。
ＨＭＳＧはメモリＭＥＭから読出したデータとハミング
コードからシンドロームビットを発生する回路、ＰＧは
該データからパリティビットを発生する回路、Ｒ３，Ｐ
ｉはこれらのハミングシンドローム、およびパリティを
セットされるレジスタである。Ｈ３ＤＥＣはハミングシ
ンドロームを入力されて訂正可能エラー、訂正不可能エ
ラー、正解データの３状態を判定し、コレクション情報
を作成するデコーダであり、その出力はデータ訂正回路
ＤＣＣ，ハミングコード訂正回路ＨＣＣ，ハミングエラ
ービットロジック回路ＨＭＥＢＬ、およｑパリティ訂正
回路ＰＣＣへ送られる。ＤＯＵＴ２は訂正後のり一ドデ
ータがセントされるレジスタ、ＨＯ２は訂正後のハミン
グコードがセットされるレジスタ、ＥＢＬはエラービッ
ト位置情報がセットされるレジスタ、そしてＲ２は訂正
後のパリティビットがセットされるレジスタである。
コードからシンドロームビットを発生する回路、ＰＧは
該データからパリティビットを発生する回路、Ｒ３，Ｐ
ｉはこれらのハミングシンドローム、およびパリティを
セットされるレジスタである。Ｈ３ＤＥＣはハミングシ
ンドロームを入力されて訂正可能エラー、訂正不可能エ
ラー、正解データの３状態を判定し、コレクション情報
を作成するデコーダであり、その出力はデータ訂正回路
ＤＣＣ，ハミングコード訂正回路ＨＣＣ，ハミングエラ
ービットロジック回路ＨＭＥＢＬ、およｑパリティ訂正
回路ＰＣＣへ送られる。ＤＯＵＴ２は訂正後のり一ドデ
ータがセントされるレジスタ、ＨＯ２は訂正後のハミン
グコードがセットされるレジスタ、ＥＢＬはエラービッ
ト位置情報がセットされるレジスタ、そしてＲ２は訂正
後のパリティビットがセットされるレジスタである。
先ず、一般的なメモリのリード、ライト制御を説明する
に、ライト時にはライトイネーブルＷＥがＨ（ハイ）レ
ベルになり、レジスタＲ２には書込み先アドレスがセッ
トされ、そしてデータ入力バスから入力されたライトデ
ータが入力レジスタＤＩＮＯにセットされる。このレジ
スタＤＩＮＯにセットされたライトデータは次のサイク
ルで次段の入力レジスタＤＩＮＩに転送されるが、ハミ
ングジェネレーション回路ＨＭ ＧＥＮへも加えられ
該回路はライトデータからハミングチェックビットを作
成してこれをハミングチェックレジスタ）ＩＣＩＮＩに
セットする。その次のサイクルでレジスタＤＩＮＩ、Ｈ
ＣＩＮＩの内容（ハミングチェックビット付データ）が
メモリＭＥＭに書込まれる。
に、ライト時にはライトイネーブルＷＥがＨ（ハイ）レ
ベルになり、レジスタＲ２には書込み先アドレスがセッ
トされ、そしてデータ入力バスから入力されたライトデ
ータが入力レジスタＤＩＮＯにセットされる。このレジ
スタＤＩＮＯにセットされたライトデータは次のサイク
ルで次段の入力レジスタＤＩＮＩに転送されるが、ハミ
ングジェネレーション回路ＨＭ ＧＥＮへも加えられ
該回路はライトデータからハミングチェックビットを作
成してこれをハミングチェックレジスタ）ＩＣＩＮＩに
セットする。その次のサイクルでレジスタＤＩＮＩ、Ｈ
ＣＩＮＩの内容（ハミングチェックビット付データ）が
メモリＭＥＭに書込まれる。
リード時にはＷＥがＬ（ロー）レベルになり、また読出
しアドレスがレジスタＲ２にセットされ、これらにより
読出しが行なわれてメモリＭＥＭからのり−ドデータは
レジスタＤＯＵＴＯにセットされ、またそのハミングチ
ェックビットはハミングチェックレジスタＨＣＯにセッ
トされる。これらは次のサイクルで次段のレジスタＤＯ
ＵＴＩ。
しアドレスがレジスタＲ２にセットされ、これらにより
読出しが行なわれてメモリＭＥＭからのり−ドデータは
レジスタＤＯＵＴＯにセットされ、またそのハミングチ
ェックビットはハミングチェックレジスタＨＣＯにセッ
トされる。これらは次のサイクルで次段のレジスタＤＯ
ＵＴＩ。
Ｈ’ＣＩにシフトされるが、このときハミングシンドロ
ームジェネレータＨＭＳＧはり一ドデータとハミングチ
ェックビットからシンドロームデータを作成し、これを
ハミングシンドロームレジスタＨ３にセットする。また
パリティジェネレータＰＧはリードデータからパリティ
ビットを作成し、これをパリティビットレジスタＰ１に
セットする。
ームジェネレータＨＭＳＧはり一ドデータとハミングチ
ェックビットからシンドロームデータを作成し、これを
ハミングシンドロームレジスタＨ３にセットする。また
パリティジェネレータＰＧはリードデータからパリティ
ビットを作成し、これをパリティビットレジスタＰ１に
セットする。
ハミングシンドロームデコーダＨ３Ｄ−ＥＣはレジスタ
Ｒ３中のハミングシンドロームからり一ドデータが正解
データであるか、訂正可能なエラー（本例では１ビツト
エラー）を含むデータであるか、更には訂正不能なエラ
ー（同、２ビット以上のエラー）を含むデータであるか
を判別し、その３通りの判定結果およびコレクション情
報を出力する。この判定結果およびコレクション情報に
基づきデータコレクション回路ＤＣＣ，ハミングコレク
ション回路ＨＣＣ，パリティコレクション回路ＦＣＣは
それぞれの訂正を行なう。
Ｒ３中のハミングシンドロームからり一ドデータが正解
データであるか、訂正可能なエラー（本例では１ビツト
エラー）を含むデータであるか、更には訂正不能なエラ
ー（同、２ビット以上のエラー）を含むデータであるか
を判別し、その３通りの判定結果およびコレクション情
報を出力する。この判定結果およびコレクション情報に
基づきデータコレクション回路ＤＣＣ，ハミングコレク
ション回路ＨＣＣ，パリティコレクション回路ＦＣＣは
それぞれの訂正を行なう。
第２図はこのうち本発明に関係のあるデータコレクショ
ン回路ＤＣＣとその周辺を示す詳細図で、これらはセレ
クタＳＥＬ及びリードデータの各ビットに挿入される排
他オアゲートＥＯＲ、デコーダＨ３ＤＥＣの出力により
エラーバイトを示す出力を生じるデコーダＤＥＣＩ、同
エラービットを示す出力を生じるデコーダＤＥＣ２、お
よびこれらのデコーダＤＥＣ１，ＤＥＣ２の出力を受は
排他オアゲートと同数設けられるアンドゲートＡＮＤか
らなる。
ン回路ＤＣＣとその周辺を示す詳細図で、これらはセレ
クタＳＥＬ及びリードデータの各ビットに挿入される排
他オアゲートＥＯＲ、デコーダＨ３ＤＥＣの出力により
エラーバイトを示す出力を生じるデコーダＤＥＣＩ、同
エラービットを示す出力を生じるデコーダＤＥＣ２、お
よびこれらのデコーダＤＥＣ１，ＤＥＣ２の出力を受は
排他オアゲートと同数設けられるアンドゲートＡＮＤか
らなる。
動作を説明すると、訂正可能なエラーのときは、例えば
リードデータは１６ビツトつまり２バイトとしてそのエ
ラーバイトがＤＥＣＩにより示され、バイト内エラービ
ットがＤＥＣ２により示され、共にエラーのビット（従
ってこのビットがエラー）に対応するアントゲ−）ＡＮ
Ｄの出力が１、他のアンドゲートの出力は０になる。訂
正可能なエラーのときセレクタＳＥＬはＤＯＵＴＩから
のり一ドデータを選択し、従って本例では１６ビツトの
リードデータが１６個の排他オアゲートＦＯＲの一方の
入力に加わる。排他オアゲートは一方の入力がＯのとき
スルー、工のときインバータになるからアンドゲートＡ
ＮＤの出力が１の排他オアゲートＥＯＲのみリードデー
タビットを反転し、こうしてエラー訂正が行なわれる。
リードデータは１６ビツトつまり２バイトとしてそのエ
ラーバイトがＤＥＣＩにより示され、バイト内エラービ
ットがＤＥＣ２により示され、共にエラーのビット（従
ってこのビットがエラー）に対応するアントゲ−）ＡＮ
Ｄの出力が１、他のアンドゲートの出力は０になる。訂
正可能なエラーのときセレクタＳＥＬはＤＯＵＴＩから
のり一ドデータを選択し、従って本例では１６ビツトの
リードデータが１６個の排他オアゲートＦＯＲの一方の
入力に加わる。排他オアゲートは一方の入力がＯのとき
スルー、工のときインバータになるからアンドゲートＡ
ＮＤの出力が１の排他オアゲートＥＯＲのみリードデー
タビットを反転し、こうしてエラー訂正が行なわれる。
これに対し、訂正不能エラーが発生するとデコーダＨ３
ＤＥＣが出力する訂正不能エラー信号は“１″になり、
セレクタＳＥＬはレジスタＤＯＵＴＩに代えて特定デー
タレジスタＲ３を選択して特定データＸ”ＤＢＥＥ”を
出力する。またこのとき該デコーダＨ３ＤＥＣの出力す
る訂正可能エラー信号は“０”になり、アントゲ−）Ａ
ＮＤの出力はＯ１従って排他オアゲー）ＥＯＲはスルー
になり、従って該特定データが最終出力レジスタＤＯｔ
ＪＴ２にセットされる。これはＳＶＰに取込まれ、その
表示部に表示される。正解データ時は訂正不能エラー信
号および訂正可能エラー信号が共に“Ｏ”であり、レジ
スタＤＯＵＴＩのデータはそのままレジスタＤＯＵＴ２
にセットされる。
ＤＥＣが出力する訂正不能エラー信号は“１″になり、
セレクタＳＥＬはレジスタＤＯＵＴＩに代えて特定デー
タレジスタＲ３を選択して特定データＸ”ＤＢＥＥ”を
出力する。またこのとき該デコーダＨ３ＤＥＣの出力す
る訂正可能エラー信号は“０”になり、アントゲ−）Ａ
ＮＤの出力はＯ１従って排他オアゲー）ＥＯＲはスルー
になり、従って該特定データが最終出力レジスタＤＯｔ
ＪＴ２にセットされる。これはＳＶＰに取込まれ、その
表示部に表示される。正解データ時は訂正不能エラー信
号および訂正可能エラー信号が共に“Ｏ”であり、レジ
スタＤＯＵＴＩのデータはそのままレジスタＤＯＵＴ２
にセットされる。
特定データＸ’ＤＢＥＥ’は２通表示では従ってレジス
タＲ３中では１）０１，１０１）．１）１０．１）１０
なる１６ビツトの２値符号であるが、ＳＶＰの表示部な
どでは文字ｒＤＢＥＥＪとして表示される。データコレ
クション回路ＤＣＣではこの特定コードをレジスタＲ３
（この特定コードは一度定めれば後は変える必要はない
からＰＲＯＭなどの不揮発性メモリとしてもよい）に予
め保持しておいて、セレクタＳＥＬによって選択出力す
る。因みに従来のように２進表示でオールＯまたはオー
ル１パターンを使用すると、１６進表示ではＸ”ｏｏｏ
ｏ’またはＸ”ＦＦＦＦ”となって一応の識別性を持た
せることができ、またゲートのオン、オフだけで該パタ
ーンを発生できるので特別なレジスタも必要ないが、こ
のパターンはクリア時等の正常動作時にも発生してしま
うのでダブルビットエラーなのか否か判定しにくい。
タＲ３中では１）０１，１０１）．１）１０．１）１０
なる１６ビツトの２値符号であるが、ＳＶＰの表示部な
どでは文字ｒＤＢＥＥＪとして表示される。データコレ
クション回路ＤＣＣではこの特定コードをレジスタＲ３
（この特定コードは一度定めれば後は変える必要はない
からＰＲＯＭなどの不揮発性メモリとしてもよい）に予
め保持しておいて、セレクタＳＥＬによって選択出力す
る。因みに従来のように２進表示でオールＯまたはオー
ル１パターンを使用すると、１６進表示ではＸ”ｏｏｏ
ｏ’またはＸ”ＦＦＦＦ”となって一応の識別性を持た
せることができ、またゲートのオン、オフだけで該パタ
ーンを発生できるので特別なレジスタも必要ないが、こ
のパターンはクリア時等の正常動作時にも発生してしま
うのでダブルビットエラーなのか否か判定しにくい。
この点、本発明の特定コードＸ” ＤＢＥＥ″は一度覚
えればこれは文字通りのダブルビットエラーであると想
起するのは容易であり、そして１６進符号ＤＢＥＥが通
常動作時に発生する確率は１／６５５３６であるので、
正常データにより誤認する心配は殆んどない。なおダブ
ルビットエラーの頭文字ＤＢＥＥはオペレータ認識上優
れているが、他の認識容易な、自然発生は殆んどない特
定コードを用いてもよい。
えればこれは文字通りのダブルビットエラーであると想
起するのは容易であり、そして１６進符号ＤＢＥＥが通
常動作時に発生する確率は１／６５５３６であるので、
正常データにより誤認する心配は殆んどない。なおダブ
ルビットエラーの頭文字ＤＢＥＥはオペレータ認識上優
れているが、他の認識容易な、自然発生は殆んどない特
定コードを用いてもよい。
以上述べたように本発明によれば、メモリ内のデータを
リードしてその中に訂正不能なエラーを有するデータが
ある場合、それを探し出す試験時作業が著しく簡易且つ
効率的になる利点がある。
リードしてその中に訂正不能なエラーを有するデータが
ある場合、それを探し出す試験時作業が著しく簡易且つ
効率的になる利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
その要部詳細図である。 図中、ＭＥＭはメモリ、ＤＣＲはデータコレクション回
路、Ｈ３ＤＥＣはハミングシンドロームデコーダ、ＳＥ
Ｌは特定データとリードデータのセレクタである。
その要部詳細図である。 図中、ＭＥＭはメモリ、ＤＣＲはデータコレクション回
路、Ｈ３ＤＥＣはハミングシンドロームデコーダ、ＳＥ
Ｌは特定データとリードデータのセレクタである。
Claims (2)
- （１）メモリ部から読出したハミングチェックビット付
きデータのエラーを検出してエラービットを示す出力を
生じる回路、および該回路の出力により前記データの該
当ビットを反転してエラー訂正する排他オアゲート群を
有するメモリ制御回路において、通常動作では発生する
確率が低く且つ表示もしくは印字されたものが訂正不能
エラーを示すと認識し易い特定データを格納するレジス
タと、訂正不能なエラー発生時には前記メモリ部から読
出したデータに代えて該レジスタの特定データを前記排
他オアゲート群へ入力するセレクタとを備えることを特
徴とするメモリ制御回路。 - （２）特定データは、１６進符号のＤＢＥＥであること
を特徴とする特許請求の範囲第１項記載のメモリ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108688A JPH06103469B2 (ja) | 1985-05-21 | 1985-05-21 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108688A JPH06103469B2 (ja) | 1985-05-21 | 1985-05-21 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267139A true JPS61267139A (ja) | 1986-11-26 |
| JPH06103469B2 JPH06103469B2 (ja) | 1994-12-14 |
Family
ID=14491131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108688A Expired - Fee Related JPH06103469B2 (ja) | 1985-05-21 | 1985-05-21 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103469B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001273776A (ja) * | 1991-12-19 | 2001-10-05 | Toshiba Corp | キャッシュメモリシステム、半導体記憶装置、不揮発性半導体記憶装置、半導体記憶システムおよびメモリベリファイ回路 |
| JP2010102686A (ja) * | 2008-09-29 | 2010-05-06 | Denso Corp | 電子制御装置及びマイクロコンピュータ |
| JP2014112419A (ja) * | 2009-01-29 | 2014-06-19 | Nec Corp | 携帯端末装置、ソフトウェア更新方法、動作制御方法及びプログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697157A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | 1-bit error correction, 2-bit error detection system |
| JPS57147199A (en) * | 1981-03-09 | 1982-09-10 | Toshiba Corp | Memory device |
-
1985
- 1985-05-21 JP JP60108688A patent/JPH06103469B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697157A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | 1-bit error correction, 2-bit error detection system |
| JPS57147199A (en) * | 1981-03-09 | 1982-09-10 | Toshiba Corp | Memory device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001273776A (ja) * | 1991-12-19 | 2001-10-05 | Toshiba Corp | キャッシュメモリシステム、半導体記憶装置、不揮発性半導体記憶装置、半導体記憶システムおよびメモリベリファイ回路 |
| JP2010102686A (ja) * | 2008-09-29 | 2010-05-06 | Denso Corp | 電子制御装置及びマイクロコンピュータ |
| JP2014112419A (ja) * | 2009-01-29 | 2014-06-19 | Nec Corp | 携帯端末装置、ソフトウェア更新方法、動作制御方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103469B2 (ja) | 1994-12-14 |
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