JPS5972838A - リ−ド・ソロモン符号生成回路 - Google Patents
リ−ド・ソロモン符号生成回路Info
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- JPS5972838A JPS5972838A JP57184380A JP18438082A JPS5972838A JP S5972838 A JPS5972838 A JP S5972838A JP 57184380 A JP57184380 A JP 57184380A JP 18438082 A JP18438082 A JP 18438082A JP S5972838 A JPS5972838 A JP S5972838A
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- Japan
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- input
- circuit
- modulo
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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- Engineering & Computer Science (AREA)
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- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリード、ソロモン符す（Ｒｅｅｄ−８ｏｌｏｍ
ｏｎ ｃｏｄｅ ）生成回路に関し、特に簡単な構成で
安価であり、民生用の装置に使用しうるリード・ソロモ
ン符号生成回路を捏供することを目的とする。
ｏｎ ｃｏｄｅ ）生成回路に関し、特に簡単な構成で
安価であり、民生用の装置に使用しうるリード・ソロモ
ン符号生成回路を捏供することを目的とする。
はじめに、従来のリード、ソロモン符号生成回路のその
生成原理について以下に説明する。
生成原理について以下に説明する。
ｋ個の外部情報ワードＷ１〜Ｗ ｋについて生成される
パリティワードをＰ、Ｑとしたとき、Ｗ１〜Ｗｋ 、Ｐ
、Ｑの（ｋ＋２＞個で（ｋ−＋−２，ｋ）リード・ソロ
モン符号を構成し、その検査マトリクス演算は、所定の
符号生成多項式の原始根をαａ− （王は行列転置の意味）がシンドローム（ｓｙｎｄｒｏ
ｍｅ ）である。 よって、例えばに＝１４のときのリ
ード・ソロモン符号の検査マトリクスは外部情報ワード
、検査（パリティ）ワードＷｌ。
パリティワードをＰ、Ｑとしたとき、Ｗ１〜Ｗｋ 、Ｐ
、Ｑの（ｋ＋２＞個で（ｋ−＋−２，ｋ）リード・ソロ
モン符号を構成し、その検査マトリクス演算は、所定の
符号生成多項式の原始根をαａ− （王は行列転置の意味）がシンドローム（ｓｙｎｄｒｏ
ｍｅ ）である。 よって、例えばに＝１４のときのリ
ード・ソロモン符号の検査マトリクスは外部情報ワード
、検査（パリティ）ワードＷｌ。
Ｗ２・・・ ・・・Ｗ＋４．Ｐ、Ｑの寸べてが正しけれ
ば、Ｓ ｏ ＝Ｗ ＋ ＋Ｗ２ ＋−−→
−Ｗ ＋４ ＋ Ｐ ＋ Ｑ ＝ Ｏ８
１−α ・ Ｗ １ −ト α ・ Ｗ ２ ・・・
・・・ α ・ Ｐ＋Ｑ＝０となる。
ば、Ｓ ｏ ＝Ｗ ＋ ＋Ｗ２ ＋−−→
−Ｗ ＋４ ＋ Ｐ ＋ Ｑ ＝ Ｏ８
１−α ・ Ｗ １ −ト α ・ Ｗ ２ ・・・
・・・ α ・ Ｐ＋Ｑ＝０となる。
検査マトリクスを変形して、（１つの行に、定数を乗じ
て、他の行に加算する） としても、これは検査マトリクスであり、従って、ざ１
’ＡＶα・Ｗ
ｌ＋α・Ｗ２・・・ ・・・α・ｗ、４＋１・Ｐ＋０＝
０１１＋１１ツーを αＷ１＋α・Ｗ２・・・ ・・・α・Ｗ ＋４ ＋ Ｏ
＋ ｉ・Ｑ＝０よって、 ハ 専 Ｐ−α・Ｗ１＋α・Ｗ２＋・・・ ・・・＋α・Ｗ ＋
４Ｑ −αぜ１・ Ｗ １ ＋ αゝ” Ｗ ２
＋ ・・・ ・・・ ＋ αツ眸・ Ｗ １４
４− として、検査（パリティ）ワードＰ、Ｑがそれぞれ算出
できるが、第１図に一例として示す従来の回路では、Ｒ
ＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）回路１
．２が必要であった。よって、従来のリード・ソロモン
符号生成回路は、ＲＯＭ回路（テーブル）１．２、モジ
ュロ２加算回路３，４、レジスタ５゜６を中心に複雑に
構成されていた。
て、他の行に加算する） としても、これは検査マトリクスであり、従って、ざ１
’ＡＶα・Ｗ
ｌ＋α・Ｗ２・・・ ・・・α・ｗ、４＋１・Ｐ＋０＝
０１１＋１１ツーを αＷ１＋α・Ｗ２・・・ ・・・α・Ｗ ＋４ ＋ Ｏ
＋ ｉ・Ｑ＝０よって、 ハ 専 Ｐ−α・Ｗ１＋α・Ｗ２＋・・・ ・・・＋α・Ｗ ＋
４Ｑ −αぜ１・ Ｗ １ ＋ αゝ” Ｗ ２
＋ ・・・ ・・・ ＋ αツ眸・ Ｗ １４
４− として、検査（パリティ）ワードＰ、Ｑがそれぞれ算出
できるが、第１図に一例として示す従来の回路では、Ｒ
ＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）回路１
．２が必要であった。よって、従来のリード・ソロモン
符号生成回路は、ＲＯＭ回路（テーブル）１．２、モジ
ュロ２加算回路３，４、レジスタ５゜６を中心に複雑に
構成されていた。
そこで、ＲＯＭ回路をなくして、リード・ソ「」モジ符
号生成回路の改善をはかったものが本発明であり、第２
図に従って以下に具体的に説明する。
号生成回路の改善をはかったものが本発明であり、第２
図に従って以下に具体的に説明する。
まず、
とすると、
（α＋１）Ｗ１＋・・・ ・・・＋（α”＋１）Ｗ
＋４＋（α＋１ ） Ｐ＝０ １ぎ α・Ｗ１＋α・Ｗ２＋・・・ ・・・十α・Ｗ
＋４＋α・Ｐ十〇＝０ よって、 Ｐ＝（α＋１）（（α＋−１＞ Ｗ ＋＋・・・
）Ｑ−α・Ｗ＋＋α・Ｗ２＋・・・ ・・・＋α・Ｐ
つまり、 Ｐ −（α −ト １ ） （α ・ Ｗ １
＋ α ・ Ｗ ２ ＋ ・・・＋（ＶＬＩ＋Ｗ２
＋・・・ ・・・＋Ｗ ＋４ ） ）となり、ＲＯＭ回
路を必要とじずに簡単に回路を構成することができる。
＋４＋（α＋１ ） Ｐ＝０ １ぎ α・Ｗ１＋α・Ｗ２＋・・・ ・・・十α・Ｗ
＋４＋α・Ｐ十〇＝０ よって、 Ｐ＝（α＋１）（（α＋−１＞ Ｗ ＋＋・・・
）Ｑ−α・Ｗ＋＋α・Ｗ２＋・・・ ・・・＋α・Ｐ
つまり、 Ｐ −（α −ト １ ） （α ・ Ｗ １
＋ α ・ Ｗ ２ ＋ ・・・＋（ＶＬＩ＋Ｗ２
＋・・・ ・・・＋Ｗ ＋４ ） ）となり、ＲＯＭ回
路を必要とじずに簡単に回路を構成することができる。
これを回路化したものが第２図である。
つぎに、本発明の第１実施例のリード・ソロモン生成回
路について、第２図に従って以下に具体的に説明する。
路について、第２図に従って以下に具体的に説明する。
クリア制御信号が入力される第１のクリア制御信号入力
端子すを有する第１のレジスタ７の入力に、外部情報ワ
ードＷ１〜Ｗｋと第１のレジスタ７の出力とが入力され
る第１のモジュロ（ｍｏｄｕｌｏ）２加算（排他論理和
）回路８の出力信号が第２図に示されるように供給され
る。
端子すを有する第１のレジスタ７の入力に、外部情報ワ
ードＷ１〜Ｗｋと第１のレジスタ７の出力とが入力され
る第１のモジュロ（ｍｏｄｕｌｏ）２加算（排他論理和
）回路８の出力信号が第２図に示されるように供給され
る。
ここで、第１のレジスタ７のクロック信号入力端子Ｃに
パルスが入力されるごとに、前記外部情報ワードＷ１〜
Ｗｋとパルス入力直前の第１のレジスタ７自身の内容と
のモジュロ２加斡結果が前記第１のレジスタ７の新たな
内容となるように構成する。
パルスが入力されるごとに、前記外部情報ワードＷ１〜
Ｗｋとパルス入力直前の第１のレジスタ７自身の内容と
のモジュロ２加斡結果が前記第１のレジスタ７の新たな
内容となるように構成する。
つぎに、前記のクリア制御入力信号が入力される第２の
クリア制御信号入力端子ｄを有する第２のレジスタ９の
入力には、前記外部情報ワードＷ１〜Ｗｋと第２のレジ
スタ９の出力とが入力される第２のモジュロ２加算回路
１０の出力信号が所 ４ 定の符号生成多項式、例えばＦ （ｘ、） ＝ｘ ＋ｘ
＋ｘ＋ｘ＋１の原始＠ （ｐｒｉｍｉｔｉｖｅ ｅｌ
ｅｍｅｎｔ ） ａを乗する第１のα乗算回路１１を介
して供給されるようにし、第２のレジスタ９のクロック
信号入力端子ｅにパルスが入力されるごとに、前記外部
情報ワードＷｌ−Ｗｋと前記パルス入力直前の第２のレ
ジスタ９自身の内容とのモジュロ２加算結果に、前記第
１のα乗算回路１１により、αを乗じたものが第２のレ
ジスタ９の新たな内容となるよう第２図に示す如く構成
する。
クリア制御信号入力端子ｄを有する第２のレジスタ９の
入力には、前記外部情報ワードＷ１〜Ｗｋと第２のレジ
スタ９の出力とが入力される第２のモジュロ２加算回路
１０の出力信号が所 ４ 定の符号生成多項式、例えばＦ （ｘ、） ＝ｘ ＋ｘ
＋ｘ＋ｘ＋１の原始＠ （ｐｒｉｍｉｔｉｖｅ ｅｌ
ｅｍｅｎｔ ） ａを乗する第１のα乗算回路１１を介
して供給されるようにし、第２のレジスタ９のクロック
信号入力端子ｅにパルスが入力されるごとに、前記外部
情報ワードＷｌ−Ｗｋと前記パルス入力直前の第２のレ
ジスタ９自身の内容とのモジュロ２加算結果に、前記第
１のα乗算回路１１により、αを乗じたものが第２のレ
ジスタ９の新たな内容となるよう第２図に示す如く構成
する。
ただし、上記の定義により、
７−
８ ４ Ｊ ２
Ｆ（α）＝α＋α＋α十α＋１七〇
となる。
ここで第１のレジスタ７のクロック信号入力端子Ｃにパ
ルスが入力されるごとに、前記外部情報ワードＷ１〜Ｗ
ｋとパルス入力直前の第１のレジスタ７自身の内容との
モジュロ２加算結果が前記第１のレジスタ７の新たな内
容となるように構成して、 Ｗ＋ ＋Ｗ２＋・・・ ・・・＋Ｗｋ を算出する。
ルスが入力されるごとに、前記外部情報ワードＷ１〜Ｗ
ｋとパルス入力直前の第１のレジスタ７自身の内容との
モジュロ２加算結果が前記第１のレジスタ７の新たな内
容となるように構成して、 Ｗ＋ ＋Ｗ２＋・・・ ・・・＋Ｗｋ を算出する。
一方、前記クリア制御入力信号が入力される第２のクリ
ア制御信号入力端子ｄを有する第２のレジスタ９の入力
には、データセレクタ１２を介して前記外部情報ワード
Ｗ＋〜Ｗｋと第２のレジスタ９の出力とが入力される第
２のモジュロ２加算回路１０の出力信号が所定の符号生
成多項式、例９ ４ Ｊ ２ えばＦ （Ｘ ）＝Ｘ ＋Ｘ ＋Ｘ 十Ｘ ＋１の原始
根αを東する第１のα乗算回路１１を介して供給され、
第２のレジスタ９のクロック信号入力端子ｅにパルスが
入力されるごとに、前記外部情報ワード８− Ｗ１〜Ｗｋと前記パルス入力直前の第２のレジスタ９自
身の内容とのモジュロ２加輝結果に、前記第１のα乗算
回路１１により、αを乗じたものが第２のレジスタ９の
新たな内容にかわるようにして、 α・Ｗ１＋α・Ｗ２＋・・・ ・・・＋α・Ｗｋを算出
する。
ア制御信号入力端子ｄを有する第２のレジスタ９の入力
には、データセレクタ１２を介して前記外部情報ワード
Ｗ＋〜Ｗｋと第２のレジスタ９の出力とが入力される第
２のモジュロ２加算回路１０の出力信号が所定の符号生
成多項式、例９ ４ Ｊ ２ えばＦ （Ｘ ）＝Ｘ ＋Ｘ ＋Ｘ 十Ｘ ＋１の原始
根αを東する第１のα乗算回路１１を介して供給され、
第２のレジスタ９のクロック信号入力端子ｅにパルスが
入力されるごとに、前記外部情報ワード８− Ｗ１〜Ｗｋと前記パルス入力直前の第２のレジスタ９自
身の内容とのモジュロ２加輝結果に、前記第１のα乗算
回路１１により、αを乗じたものが第２のレジスタ９の
新たな内容にかわるようにして、 α・Ｗ１＋α・Ｗ２＋・・・ ・・・＋α・Ｗｋを算出
する。
さらに、第１のレジスタ７の出力と第２のレジスタ９の
出力にαを乗する第２のα乗算回路１３の出力とが供給
される第３のモジュロ２加算回路１４の出力を（α＋１
）乗算回路１５を介して第１の検査（パリティ）ワード
Ｐが得られるようにする。
出力にαを乗する第２のα乗算回路１３の出力とが供給
される第３のモジュロ２加算回路１４の出力を（α＋１
）乗算回路１５を介して第１の検査（パリティ）ワード
Ｐが得られるようにする。
さらにまた、第２のモジュロ２加算回路１０に前記のデ
ータセレクタ１２を切換えて第１の検査（パリティ）ワ
ードＰの出りがデータセレクタ１２を介して入力される
ようにするとともに、前記第２のレジスタ９のクロック
信号入力端子ｅにクロックパルスを印加することによっ
て、番ｌ α ・ Ｗ １ ＋ α−Ｗ２ −ト ・・・
・・・ α Φ Ｗｋ ＋ α−Ｐを算出して、
重みづけされた第２の検査（パリティ）ワードＱが得ら
れるような第２図に示す構成とする。
ータセレクタ１２を切換えて第１の検査（パリティ）ワ
ードＰの出りがデータセレクタ１２を介して入力される
ようにするとともに、前記第２のレジスタ９のクロック
信号入力端子ｅにクロックパルスを印加することによっ
て、番ｌ α ・ Ｗ １ ＋ α−Ｗ２ −ト ・・・
・・・ α Φ Ｗｋ ＋ α−Ｐを算出して、
重みづけされた第２の検査（パリティ）ワードＱが得ら
れるような第２図に示す構成とする。
リード・ソロモン符号は、ＢＣＨ符号（Ｂ ｏｓｅ−Ｃ
ｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｃｎ ｃｏｄｅ
）の一部に相当し、このＢ Ｃｌ−１符号の検査マト
リクスト１ｏは、つと書ける。
ｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｃｎ ｃｏｄｅ
）の一部に相当し、このＢ Ｃｌ−１符号の検査マト
リクスト１ｏは、つと書ける。
？
これは以下のようにαをくくり出すと、となる。
リード・ソロモン符号と呼ばれるのは、酋通の方である
。
。
これら−膜化した（ ｋ＋２．ｋ ） Ｂ Ｃｔ−ｌ符
号の生成回路に関しても、本発明の応用としてその回路
と変形すれば、第３図に示すリード・ソロモン符号生成
回路どなる。
号の生成回路に関しても、本発明の応用としてその回路
と変形すれば、第３図に示すリード・ソロモン符号生成
回路どなる。
以上説明した如く、本発明になるリード・ソロモン生成
回路は、主に、レジスタ、モジュロ２加算回路、乗算回
路により回路が構成されるものであり、従来のもののよ
うに、複雑な構成の高価ｂＲＯＭ回路（テーブル）を使
用しなくて寸み、レジスタ中心に回路が構成でき、従っ
て、その回路構成も大変簡単となり、集積回路（ＩＣ）
化に適しており、よって、量産によりコスト的にも安価
にできるもので、磁気テープやディスクを使用した民生
用の音声信号や映像信号等の情報信号をディジタル信号
として処理するＰＣＭ記録再生装置や、その他のディジ
タル信号記録再生機器のディジタル信号の符丹誤りの検
出やその訂正の回路として広く使用出来る等の特徴を有
している。
回路は、主に、レジスタ、モジュロ２加算回路、乗算回
路により回路が構成されるものであり、従来のもののよ
うに、複雑な構成の高価ｂＲＯＭ回路（テーブル）を使
用しなくて寸み、レジスタ中心に回路が構成でき、従っ
て、その回路構成も大変簡単となり、集積回路（ＩＣ）
化に適しており、よって、量産によりコスト的にも安価
にできるもので、磁気テープやディスクを使用した民生
用の音声信号や映像信号等の情報信号をディジタル信号
として処理するＰＣＭ記録再生装置や、その他のディジ
タル信号記録再生機器のディジタル信号の符丹誤りの検
出やその訂正の回路として広く使用出来る等の特徴を有
している。
第１図は従来のリード・ソロモン符号の生成回路の一例
、第２図は本発明の第１の実施例のり一ド・ソロモン符
号の生成回路であり、第３図は本発明の第２の実施例の
リード・ソロモン符号の生成回路である。 １ 、２− ・＝ＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ ）回路（テーブル）、 ３ 、 ＝１ 、８ 、１０．１４・・・・・、モジュ
１７１２加ｆｆ 回１８．５．６，７．９・・・ ・・
・レジスタ、１１．１３．１６・・・ ・・・α乗算回
路、１２・・・ ・・・データセレクタ、 １ １５・・・ ・・・（α＋１）乗算回路、１７・・・
・・・α 乗算回路、 １８・・・ ・・・αｉ（α２＋α）−′乗算回路、１
９・・・ ・・・αＬ乗乗口回路 ａ・・・ ・・・外部情報ワード入力端子、ｂ、 ｄ・
・・ ・・・クリア制御信８入力端子、ｃ、 ｅ・・・
・・・クロック信号入力端子、ｆ・・・ ・・・セレ
クト信号入力端子。 特許 出願人 日本ビクター株式会社 代表者 大逆 一部
、第２図は本発明の第１の実施例のり一ド・ソロモン符
号の生成回路であり、第３図は本発明の第２の実施例の
リード・ソロモン符号の生成回路である。 １ 、２− ・＝ＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ ）回路（テーブル）、 ３ 、 ＝１ 、８ 、１０．１４・・・・・、モジュ
１７１２加ｆｆ 回１８．５．６，７．９・・・ ・・
・レジスタ、１１．１３．１６・・・ ・・・α乗算回
路、１２・・・ ・・・データセレクタ、 １ １５・・・ ・・・（α＋１）乗算回路、１７・・・
・・・α 乗算回路、 １８・・・ ・・・αｉ（α２＋α）−′乗算回路、１
９・・・ ・・・αＬ乗乗口回路 ａ・・・ ・・・外部情報ワード入力端子、ｂ、 ｄ・
・・ ・・・クリア制御信８入力端子、ｃ、 ｅ・・・
・・・クロック信号入力端子、ｆ・・・ ・・・セレ
クト信号入力端子。 特許 出願人 日本ビクター株式会社 代表者 大逆 一部
Claims (2)
- （１）クリア制御信号が入力される第１のクリア制御信
号入力端子を有する第１のレジスタの入力には、外部情
報ワードＷ１〜Ｗｋと該第１のレジスタの出力とが入力
される第１のモジュロ２加算（排他論理和）回路の出力
信号が供給され、該第１のレジスタのクロック信号入力
端子にパルスが入力されるごとに、前記外部情報ワード
Ｗ１〜Ｗｋとパルス入力直前の該第１のレジスタ自身の
内容とのモジュロ２加算結果が該第１のレジスタの新た
な内容となるようにし、前記クリア制御入力信号が入力
される第２のクリア制御信号入力端子を有する第２のレ
ジスタの入力には、前記外部情報ワードＷ１〜Ｗｋと該
第２のレジスタの出力とが入力される第２のモジュロ２
加算回路の出力信号が所定の符号生成多項式の原始根α
を乗する第１のα乗算回路を介して供給され、該第２の
レジスタのクロック信号入力端子にパルスが入力される
ごとに、前記外部情報ワードＷ１〜Ｗｋとパルス入力直
前の該第２のレジスタ自身の内容とのモジュロ２加算結
果に前記第１のα乗算回路によりαを乗じたものが該第
２のレジスタの新たな内容となるように構成したリード
・ソロモン符号生成回路。 - （２）クリア制ｍ信号が入力される第１のクリア制御信
号入力端子を有する第１のレジスタの入力には、外部情
報ワードＷ１〜Ｗｋと該第１のレジスタの出力とが入力
される第１のモジュロ２加算（排他論理和）回路の出力
信号が供給され、該第１のレジスタのクロック信号入力
端子にパルスが入力されるごとに、前記外部情報ワード
Ｗ１〜Ｗｋとパルス入力直前の該第１のレジスタ自身の
内容とのモジュロ２加算結果が該第１のレジスタの新た
な内容となるようにし、前記クリア制御入力信号が入力
される第２のクリア制御信号入力端子を有する第２のレ
ジスタの入力には、データセレクタを介して前記外部情
報ワードＷ Ｉ−Ｗ ｋと該第２のレジスタの出力とが
入力される第２のモジュロ２加算回路の出力信号が所定
の符号生成多項式の原始根αを乗する第１のα乗算回路
を介して供給され、該第２のレジスタのクロック信号入
力端子にパルスが入力されるごとに、前記外部情報ワー
ドＷ１〜Ｗｋとパルス入力直前の該第２のレジスタ自身
の内容とのモジコロ２加算結果に前記第１のα乗算回路
によりαを乗じたものが該第２のレジスタの新たな内容
となるように構成し、さらに、前記第１のレジスタの出
力と該第２のレジスタの出力にαを乗する第２のα乗算
回路の出力とが供給される第３のモジュロ２加算回路の
出ｌ 力を（α＋１）乗算回路を介して第１のパリティワード
Ｐが得られるＪ：うにし、さらにまた、前記第２のモジ
ュロ２加算回路に前記のデータセレクタを切換えて第１
のパリティワードＰの出力が該データセレクタを介して
入力されるようにするとともに、前記第２のレジスタの
クロック信号入力端子にクロックパルスを印加すること
によって第２のパリティワードＱが得られるよう構成し
たリード・ソロモン符号生成回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184380A JPS5972838A (ja) | 1982-10-20 | 1982-10-20 | リ−ド・ソロモン符号生成回路 |
| US06/541,402 US4583225A (en) | 1982-10-20 | 1983-10-13 | Reed-Solomon code generator |
| DE3337996A DE3337996A1 (de) | 1982-10-20 | 1983-10-19 | Reed-solomon kode-generator |
| FR8316658A FR2535131B1 (fr) | 1982-10-20 | 1983-10-19 | Generateur de code de reed-solomon |
| CA000439318A CA1203913A (en) | 1982-10-20 | 1983-10-19 | Reed-solomon code generator |
| GB08328035A GB2129588B (en) | 1982-10-20 | 1983-10-20 | Reed-solomon code generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184380A JPS5972838A (ja) | 1982-10-20 | 1982-10-20 | リ−ド・ソロモン符号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972838A true JPS5972838A (ja) | 1984-04-24 |
Family
ID=16152178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184380A Pending JPS5972838A (ja) | 1982-10-20 | 1982-10-20 | リ−ド・ソロモン符号生成回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4583225A (ja) |
| JP (1) | JPS5972838A (ja) |
| CA (1) | CA1203913A (ja) |
| DE (1) | DE3337996A1 (ja) |
| FR (1) | FR2535131B1 (ja) |
| GB (1) | GB2129588B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184930A (ja) * | 1985-02-13 | 1986-08-18 | Nec Corp | 誤り訂正符号器 |
| JPH0267013A (ja) * | 1988-09-01 | 1990-03-07 | Mitsubishi Electric Corp | ガロア体演算回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3587670T2 (de) * | 1984-01-21 | 1994-06-23 | Sony Corp | Verfahren und schaltung zur dekodierung von fehlercode-daten. |
| US4649541A (en) * | 1984-11-21 | 1987-03-10 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Reed-Solomon decoder |
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