JPS61184930A

JPS61184930A - 誤り訂正符号器

Info

Publication number: JPS61184930A
Application number: JP2440185A
Authority: JP
Inventors: Katsuhiro Nakamura; 勝洋中村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-02-13
Filing date: 1985-02-13
Publication date: 1986-08-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタルデータの伝送あるいは蓄積などによ
って１ブロツク内に生じた誤りを検出する、もしくは検
出して訂正する誤り訂正符号の符号化装置に関する。

〔従来技術〕

説明の便宜上、データ伝送の場合に即して従来技術を説
明する。

データ伝送における誤りは、伝送路上の雑音によるもの
が多いことが認められている。従来、そのような雑音の
影響から逃れるために送信側では情報ビット列に冗長ビ
ット列を付加して伝送路上に送り出し、受信側では、そ
の冗長性をもとにこれを復号することによって誤りを検
出し訂正するという方式を採用している。

この冗長ビット列を付加して誤り訂正符号を構成する方
法として、従来一般によく知られ利用されているものに
、巡回符号を用いる方法がある。

巡回符号についての詳細は、例えば、米国のマグロ−ヒ
ル　フ゛７り　カンパニー　（ＭｃＧＲＡＷ−旧ＬＬ　
８００Ｋ　ＣＯＭＰＡＮＹ）から１９６８年に発行され
た刊行物アルジェプライック　コーディング　セオリー
（八Ｉｇｅｂｒａｉｃ　Ｃｏｄｉｎｇ　Ｔｈｅｏｒｙ　
）の８〜２０ページおよび１１９〜１４４ページに詳し
く述べられている。

この方法について簡潔に述べれば、情報ビット列ａ＋　
、ａｌ、　　・・・、ａｋに対応する冗長ビット列ａｋ
＋ｌ　、ａＫ＋２　、”　’　＋　　ａｋｐｍは、次の
ようにして定められ、１ブロツク内に生じた誤りを自動
的に検出し訂正できるようになる。

まず、送信するビット列の長さく符号長）をＮ（＝　ｋ
　＋ｍ）として、前記情報ビット列に対応する多項式Ｉ
　　（ｘ）　＝ａｌ　　ｘＮ＝−１−２２ｘ？Ｊ−２＋
　・・・＋ａｋｘＮ−ｋを予め定められた１又はＯを係
数とするｍ次多項弐ｇ　（ｘ）＝ｘ”　＋ｇ＋　　ｘ”
−’＋・・・十ｇｍ−＋Ｘ＋１で割り、剰余多項式Ｒ（
Ｘ）＝ｒｌ　　Ｘ”−’　　＋ｒ２Ｘ”−２＋　Φ・・
＋ｒｍ−１ｘ＋ｒｍを求める。この際の係数間の演算は
２を法として行い、１＋１＝０＋０＝０．１＋０＝０４
１＝１．１・１＝１．０・１＝１・０＝０・０＝０とす
る。このとき、冗長ビット列ａＫ＋１．ａｋ＋２　＋　
　”　”　＋　　ａｋｐｍは％　ａｋ＋ｌ　＝ｒｌ　−
ａｋ＋２＝ｒ２．・・・・、ａに＋ｍ””ｒｍとして定
められる。なお、多項式ｇ　（ｘ）は、上記のようにし
て構成される誤り訂正符号の生成多項式と呼ばれる。

以上のような符号構成の仕方から、情報ビット列と、得
られた冗長ビット列を係数ビット列とする符号多項式Ａ
　（ｘ）　。

Ａ　（ｘ）＝ａＩ　ｘＮ−１＋ａ２　ｘ’−２＋　−°
−＋ａＫＸ　　　＋ａｋ＋ｌＸ’−に−１＋　、　°−
＋ａｋ＋ｍ−Ｉ　　ｘＮ−に＋ａｋ＋ｍは、生成多項式ｇ　（ｘ）で割り切れるように構成され
ることになる。

一方、受信側では、このように構成された符号を受信し
ながら、この受信符号多項式を前記生成多項式で割り、
その剰余多項式Ｓ　（ｘ）を求める。

Ｓ　（ｘ）の係数パターンは、受信符号のシンドローム
と呼ばれる。ついで、Ｓ　（ｘ）＝Ｏか否かを調べ、Ｓ
　（ｘ）・＝０ならば誤りなし、Ｓ　（Ｘ）≠０ならば
誤りありとする。通常、訂正すべき誤りビットパターン
と余剰多項式Ｓ　（Ｘ）とは１対ｌに対応するように生
成多項式が選ばれているので、Ｓ　（Ｘ）より誤りビッ
トの位置が分り、この誤りビットが訂正される。もちろ
ん、訂正なしで受信符号の誤りの検出だけにとどめる場
合もある。

さて、上記のような誤り訂正符号を構成するための誤り
訂正符号器としては、例えば前記刊行物の１２５ページ
あるいは１２８ページなどに具体的な回路のブロック図
が記されであるように、いわゆる符号多項式割算回路を
利用するのが常であった。

〔従来技術の問題点〕

しかしながら、符号多項式割算回路を利用した符号器で
は、情報ビット列ａ（、ａｌ、　　・・・。

ａｋおよび冗長ビット列”　ｌｃ＋ｌ　＋　　ａｌｌｃ
＋２　＋　　・”・。

ａｋｐｍの各ビットに対し、それぞれ単項式ｘ　Ｎ−１
゜ｘｓ−２，・・・、ｘ、１を対応づけてできる符号多
項式Ａ　（ｘ）が生成多項式ｇ　（ｘ）で割り切れるよ
うにしか構成することができなかった。

またシステム構成の都合から、例えばｊビット短縮した
符号（ａｌ、ａｌ、・・・、ａｋ−ｊ、ａｋ−Ｊ＋１　
＋　　・・・１ａｋ−Ｊ＋ｍ）を構成する場合にも、各
ビットに対し、それぞれ単項式ｘＮ−ｊ−１、ｘＮ−ｊ
−２・・・、ｘ、１を対応づけてできる符号多項式が生
成多項式ｇ　（Ｘ）で割り切れるように構成される。つ
まり先頭のｘＮ−１、ｘＮ−２，・・・。

ＸＮ″″ｊが省略される形の符号多項式にしか、上記符
号を対応づけられなかった。

ところが、応用によっては、上記各符号ビットと各単項
式の対応づけを上記以外の形で、１対１に対応づけられ
るようにして符号化することが必要となる。例えば、変
復調装置のキャリア位相の不確定性に対処するため、特
定の符号語例えばすべて１の符号語（１，Ｌ　　・・・
、１）が有効な符号語となるような短縮符号を構成した
い場合や、あるいは、上記対応づけを、送受信者以外に
対し秘密にすることによって、送信情報が第三者によっ
て改ざんされたか否かの検証、つまりメ・ノセージ認証
をも、誤り訂正符号の冗長性に基づいて行おうとする場
合である。

従来の誤り訂正符号化回路では、以上のような応用を実
現し得ないという欠点があった。

〔発明の目的〕

本発明の目的は、従来の誤り訂正符号化回路の欠点を取
り除き、新規な符号化法に基づく誤り訂正符号化回路を
提供することにある。

〔発明の構成〕

本発明は、入力される情報ディジ７ト列に対し、この情
報ディジット列に依存した冗長ディジー／　ト列を付加
して出力する誤り訂正符号器において、カウンタと、こ
のカウンタのカウントに同期して順に入力される情報デ
ィジットの列を、予め定めたルールで、前記情報ディシ
フト列に依存して定めた第１のディジットパターンの列
に変換するディジット列変換器と、このディジット列変
換器から出力される前記第１のディジットパターンを、
後記レジスタの内容に依存して、予め定めたルールで、
第２のディジットパターンに変換するディジットパター
ン変換器と、前記第２のディジットパターンを格納する
前記レジスタと、前記情報ディジット列が入力されてく
る間は前記情報ディジット列を選択して出力し、前記情
報ディジット列が入力され終わったあとは、前記レジス
タの内容を冗長ディジット列として選択し出力する選択
回路とを具備することを特徴としている。

〔発明の原理〕

本発明の原理は、次の通りである。情報ディシフト列ａ
ｌ、ａ２．　　・・・、ａｋに対し、ｍビットの冗長デ
ィジットパターン（ａｋヤｌ＋　　ａｋ＋２＋・・・、
ａｓｃ＋ｍ）を付加するものとする。情報ディジット列
の各ディジットに対し、予め定められた各ｍディジット
のパターンＢ、、Ｂ２　、　　・・・。

Ｂｋが対応づけられているものとする。ａ（−ｆ３糞で
もって、ａｔ、Ｂｔの間に予め定められた演算が施され
た結果得られるｍディシフトパターン＋＊１゜（Ｆｌｌ
　、ｔ　Ｄｆ、ａ（１）＜ｔ、４　ｆ”）−（Ｄｅ７）
（７）＊　　　　’合、ａＩ＝ｌならばＢ、そのものを
、ａｌ　＝０ならばすべてＯピントからなるｍビットパ
ターンを表す。又、ａｌ　Ｂｌ　”ａｊ　Ｂｊでもって
、ａｌＢｌとａｊ　ＢＪ　との間に対応するディジット
毎の演算子が施された結果得られるｍディジットパター
ンを意味するものとする。例えば、ａｌがバイナリ−の
ときは、ａｌ　Ｂｌ　とａＪ　ＢＪ　との間に対応する
ビット毎の２を法とした加算を施して得られるｍビット
パターンを意味するものとする。このとき、ｍディジッ
トの冗長ディシフトパターンＣには、（ｓｃ＝　　（・・・　（ａｔ　　Ｂｌ　　＋ａ２　Ｂ
２）＋ａ３Ｂ３＋・・・＋ａｋＢｋ）で表される。ここで、ｍディジットパターン−ＡはＡ＋
　（−Ａ）がすべてＯのｍディジットパターンとなるよ
うなディシフトパターンである。

受信側では、受信符号語（ａ／、　、　　ａ／２．　　
・・・。

ａ’に、　　ａ’に＋ｔ　、　　ａ’に＋２　＋　　°
°°、　　ａ’に＋ｍ　）に対し・ｍディシンドパター
ン　、 −ｌ　・・（（（ａ’＋　　Ｂｌ　　＋ａ’２　Ｂ２）
　　＋ａ’３Ｂ３　　　＋・・・＋ａ′にＢｋ）＋ａ′
に＋Ｉ　Ｂｋ＋ｌ　・　・　・　　　＋ａ’に＋ｍ　Ｂ
Ｋａｍ　）　　　・・・（１）を求める。但し、Ｂにヤ
ｉは、なるｍディジットパターンである。

ついで、パターンｐがすべてＯのｍディジットパターン
となるか否かを調べ、すべて０のｍディジットパターン
であれば誤りなし、すべて０のｍディジットパターンで
なければ、後に例で示すようにＤをもとにして誤りディ
ジットの位置と誤りの大きさを推定し訂正する。

本発明では、Ｂ、、Ｂ２　、　　・・・、Ｂｋ、Ｂｋ＋
ｌ、・・・、ＢＫａｍが、任意のｍディジットパターン
として前もって選べるように構成されている。

第１図は、本発明の基本構成図である。

図において、１は誤り訂正符号器の入力端子、２はレジ
スタ、３は情報ディジットライン、４はカウンタ、５は
ディジット列変換器、６はディシフトパターン変換器、
７はレジスタ、８は冗長ディジットライン、９はセレク
タ、１０は誤り訂正符号器の出力端子である。

入力端子１から入力された情報ディジ７　トａ　＋　＋
ａ２＋　　・・・、ａｋの列は、一旦レジスタ２にスト
アされたのち、情報ディジットライン３を介してディジ
ット列変換器５に送られ、第１のディジットパターンの
列Ｂ′１．Ｂ′２．・・・　Ｓ／ｋに変換される。その
際、入力である情報ディジット列も、出力であるディジ
ットパターンの列も、カウンタ４のカウント（１，２，
・・・、ｋ）に同期して入出力される。カウンタのカウ
ントｉにおけるディジットパターンＢ／１は、カウント
ｉにおけるレジスタ７の内容に依存して、ディジットパ
ターン変換器６によって第２のディジットパターン（’
ｉに変換されて、レジスタ７に格納される。最後の情報
ディジッ）ａにが入力され終わったあと、第２のディジ
ットパターンＣｋがレジスタ７に格納される。このＣｋ
が冗長データパターン（ａｋ＋＋　、ａｋ＋２．　　・
・・＋　　ａｋｏｎ）であり、冗長ディジットライン８
を介して、セレクタ９に供給される。セレクタ９では、
情報ディジット列ａｌ、ａ２、・・・、ａｙが情報ディ
ジットライン３を介してセレクタに供給される間は、こ
れら情報ディジット列ａｌ、ａ２．　　・・・、ａｋを
セレクトし、そのあとは、冗長ディジットライン８を介
して供給される冗長ディジー／　）列ａｋ＋ｌ　＋　　
ａｋヤ２．・・・ｌａｋ＋ｍをセレクトして出力端子１
０ヘセレクトしたディシフト列を出力する。

〔実施例〕

一実施例として、本発明に従って構成した符号長１２．
情報ビット数８の誤り訂正符号器を第２図に示す。第１
図と同一の機能ををするブロックないしラインには、同
一の番号を付して示している。

この実施例においては、ディジ、ト列変換器５は、例え
ば第１表に示すビットパターンが格納されているリード
オンリメモリ　（またはランダムアクセスメモリ）５１
と、対応する情報ビットがＯめときは、リードオンリメ
モリ５１の出力ビツトパターンのビットパターン変換器
６への供給をインヒビットし、対応する情報ビットが１
のときは、リードオンリメモリ５１の出力ビツトパター
ンをそのままの形でビットパターン変換器６への供給を
許可するゲート回路５２とから構成されている。

また、ビットパターン変換器６は、４個のモジュロ２加
算器６１〜６４で構成されている。これら加算器の一方
の入力端子はゲート回路５２の並列出力端子にそれぞれ
接続され、出力端子はレジスタ７の並列入力端子にそれ
ぞれ接続されている。

レジスタ７の並列出力端子はモジュロ２加算器の他方の
入力端子にそれぞれ接続されている。

第１表第３図は、第２図に示す誤り訂正符号器の動作に用いら
れるリセットパルスＣＯ，クロックパルスＣ１および制
御パルスＣ２の波形を示す。リセットパルスＣＯはカウ
ンタ４およびレジスタ７に供給され、クロックパルスＣ
１はレジスタ２，７およびカウンタ４に供給され、制御
パルスＣ２はレジスタ７およびセレクタ９に供給される
。

第２図に示す誤り訂正符号器の入力端子１に情報ビット
列ａｌ＋３２＋　　・・・、ａ７が入力されると、先頭
の情報ビットａ１がレジスタ２にストアされると同時に
、リセットパルスＣＯにてカウンタ４およびレジスタ７
はリセットされる。ディジット列変換器５のリードオン
リメモリ５１内には、第１表に示したビットパターンが
格納されており、カウント数をリードオンリメモリ５１
のアドレスとして与える。カウントｉのときリードオン
リメモリ５１の出力ビツトパターンＢ１は、対応する情
報ビットａ１が０のときはゲート回路５２でインヒビッ
トされｌのときはそのままの形でビットパターン変換器
６へ供給される。

ビットパターン変換器６は、前述したようにモジュロ２
加算器６１〜６４で構成されており、従って例えばａＯ
”ａｌ　　＝１．ａｌ　＝ａ３　＝ａ４　＝ａ５　＝ａ
６　＝ａ７　＝Ｏのときは、レジスタ７に最終的に（１
０１１）■（１１１１）＝　（０１００）が格納され、
冗長ビット列ｏ、ｏ、ｉ、ｏが直列出力端子から情報デ
ィジットライン８を介してセレクタ９に供給される。レ
ジスタ７は、第３図に示した制御パルスＣ２によって、
レジスタの内容をパラレルにビットパターン変換器６へ
供給するかあるいはビットパターン変換器６からレジス
タ７へのビットパターンのセットをインヒヒットした状
態で、レジスタ７の内容をセレクタ９へ供給するかを制
御される。また、セレクタ９が情報ビット列をセレクト
するか冗長ビット列をセレクトするかも制御パルスＣ２
によって制御される。

以上のように例えばａ□　＝ａＩ　＝１．ａｌ　＝２３
　＝３４　＝ａ５　＝ａ６　＝ａ７　＝Ｏのときの冗長
ビットは、ａＢ　＝０．ａＢ　＝Ｑ、Ｊｏ＝１＋　　ａ
ｌｌ　＝Ｏとなる。受信側で、これら情報ビット列およ
び冗長ビット列よりなる誤り訂正符号に対し、前記（１
）式を求めると確かにビットパターン（０゜０．０．０
）が得られるが、例えばビットａ５が伝送路上でエラー
を起こし、Ｏから１になったとすれば、前記（１）式の
演算結果はビットパターンＢ５つまり　（００１１）と
なる。一般にビットａｉが間違うと前記（１）式の結果
は、第１表に示したビットパターンＢ１となる。Ｂ、か
らＢｌｌまでのビットパターンはすべて相異なるので、
得られた演算結果をみて何番目のビットにエラーを生じ
たかを推定し訂正することができる。

一方、ａ□　＝ａ１　＝ａ２　＝ａ３　＝ａ４　＝ａ５
　＝ａ６＝ａ７＝ｌのとき第１表より、冗長ビット列は
１．１，１．１となる。つまりすべて１のワード（１，
１，１，１，１，１，１，１，１，１゜１．１）も有効
な符号語となっている。このことは前述したように、本
発明に従えば、変復調装置のキャリア位相の不確定性に
対処できる誤り訂正符号が構成できることを意味してい
る。これに対し、符号長１２の誤り訂正符号で、従来の
ように符号多項式割算回路を用いる方法では、すべて１
のワードを有効な符号語とすることはできないので、上
記キャリア位相の不確定性に対処できる誤り訂正符号は
形成できない。

なお、リードオンリメモリ５１に第１表で示したような
ビットパターンの表をいくつか用意し、どの表を選ぶか
を送受信者間の秘密にしておけば、伝送路上で第三者が
故意に伝送内容を改ざんしたとしても、符号自体の誤り
検出能力でもって受信者には容易に検知されるし、しか
も、逆に言って、第三者は容易には、伝送路上の情報を
改ざんできない。なぜなら、符号化ルールが分からない
からである。

次に、前記符号長１２、情報ビット数８の誤り訂正符号
を、例えば２ビット並列処理する場合を考えてみる。

第１図において、情報ディジットは、ＡＯ＝（ａ□、ａ
ｌ　）、ＡＩ　　＝　（ａｌ、ａｓ）、Ａ２°（ａ４．
ａｓ）、Ａ３　＝　（ａｓ、ａ７）の２ビット単位で入
力端子１に与えられるものとする。レジスタ２も２ビッ
ト分のレジスタとする。カウンタ４は、０．１，２．３
とカウントする。ディジット列変換器５は、例えば第４
図の如く構成される。

第４図において、アドレス入力ライン４１を介して入力
されたアドレスに格納しであるビソトバタ−ンを、リー
ドオンリメモリ５１は出力する。リードオンリメモリ５
１の内容は、第２表に示す通りである。

第２表第２表において、アドレスｉの内容（Ｘ、Ｙ）は、第１
表におけるアドレス２１の内容（＝Ｘ）とアドレス（２
ｉ＋１）の内容（＝Ｙ）とから成る。そこで、第２図の
誤り訂正符号器と同一の機能を持たせるために、第３図
のディジット列変換器では、ゲート回路５２−１と５２
−２を備えて、情報ディジットライン３から入力されて
くる２ビツト分の情報ビット（ｘ、ｙ）によって上記ビ
ットパターン（Ｘ、　Ｙ）をゲートする。つまり情報ビ
ット（０，Ｏ）のときはビットパターンＸ。

Ｙ両方とも、また、情報ビット（０，１）のときはビッ
トパターンＸのみを、（１，０）のときはビットパター
ンＹのみをインヒビットし、その他の場合は、リードオ
ンリメモリ５１からのビットパターンをそのまま通す。

ゲート回路５２−１．５２−２を通り抜けた各々４ビツ
トのビットパターンを対応するビット毎にモジュロ２加
算する。このモジュロ２加算は、モジュロ２加算組合せ
回路５３にて行われる。ついで、ディジットパターン変
換器６は、第２図のディジットパターン変換器と同じに
し、冗長ディジットラインへは、レジスタ７から２ビツ
ト単位で供給するように構成する。

このような構成に従えば、符号長１２．情報ビット数８
の誤り訂正符号器で、２ビツト並列で入出力される符号
器も構成できることがわかる。

以上、本発明の詳細な説明したが本発明はこれら実施例
に限定されるものではなく本発明の範囲内で種々の変形
、変更が可能なことは勿論である。

〔発明の効果〕

以上述べてきたように、本発明に従えば、従来の符号多
項式割算回路を用いる場合と異なり、特定の符号語（例
えば、すべて１の符号語（１，１゜・・・、１））を有
効な符号語として含むような誤り訂正符号の符号器を、
符号長の如何にかかわらず、容易に構成できる。

更には、メツセージ認証の機能を兼ねた符号器も容易に
構成できる。

これらは、今後のディジタル通信回路網における符号構
成上、多大の効果を発揮できることは明らかである。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明の一実施例を示す図、第３図は第２図の実施例の動作に用いられるパルスの波
形を示す図、第４図は第１図におけるディジット列変換器の一構成例
を示す図である。１・・・・・入力端子２．７・・・レジスタ３・・・・・情報ディジットライン４・・・・・カウンタ５・・・・・ディジット列変換器６・・・・・ディジットパターン変換器８・・・・・冗
長ディジットライン９・・・・・セレクタｌＯ・・・・出力端子５１・・・・リードオンリメモリ５２−１．５２−２・・・ゲート回路６１．６２，６３．６４・・・モジュロ２加算器

Claims

【特許請求の範囲】

（１）入力される情報ディジット列に対し、この情報デ
ィジット列に依存した冗長ディジット列を付加して出力
する誤り訂正符号器において、カウンタと、このカウン
タのカウントに同期して順に入力される情報ディジット
の列を、予め定めたルールで、前記情報ディジット列に
依存して定めた第１のディジットパターンの列に変換す
るディジット列変換器と、このディジット列変換器から
出力される前記第１のディジットパターンを、後記レジ
スタの内容に依存して、予め定めたルールで、第２のデ
ィジットパターンに変換するディジットパターン変換器
と、前記第２のディジットパターンを格納する前記レジ
スタと、前記情報ディジット列が入力されてくる間は前
記情報ディジット列を選択して出力し、前記情報ディジ
ット列が入力され終わったあとは、前記レジスタの内容
を冗長ディジット列として選択し出力する選択回路とを
具備することを特徴とする誤り訂正符号器。