JPS6150416B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はデイジタル・データの伝送あるいは蓄
積などによつて１ブロツク内に生じた２つ以下の
誤りを訂正する２重誤り訂正装置に関する。 以下、説明の便宜上、データ伝送の場合につい
て説明する。 データ伝送における誤りは、伝送路上の雑音に
よるものが多いことが認められている。従来、そ
のような雑音の影響から逃れるために送信側では
情報ビツト列に冗長ビツト列を付加して伝送路上
に送り出し、受信側では、その冗長性をもとにこ
れを復号することによつて誤りを検出し訂正する
という方式を採用している。 この冗長ビツト列を付加する方法して、従来一
般によく知られ利用されているものに、巡回符号
を用いる方法がある。巡回符号についての詳細
は、例えば、米国のMcGRAW―HILL BOOK
COMPANYから1968年に発行された刊行物
「Algebraic Coding Theory」のPP.8〜20および
PP.119〜144に詳しく述べられている。 この方法について簡潔に述べれば、情報ビツト
列a₁，a₂，……，ａ_kに対応する冗長ビツト列ａ_k
＋１，ａ_k+2，……ａ_k+nは、次のようにして定めら
れ、１ブロツク内に生じた２つ以下の誤りを自動
的に検出し訂正できるようになる。 まず、送信するビツト列の長さ（符号長）をＮ
（＝Ｋ＋ｍ）として、前記情報ビツト列に対応す
る多項式Ｉ（ｘ）＝a₁x^N-1＋a₂x^-2＋…＋ａ_Kｘ^N-k
を予め定められた１又は０を係数とするｍ次多項
式ｇ（ｘ）＝ｘ_n＋g₁x_n-1＋…＋ｇ_n-1ｘ＋１で割
り、剰余多項式Ｒ（ｘ）＝r₁x^m-1＋r₂x^m-2＋…＋ｒ
_n-1ｘ＋ｒ_nを求める。この際の係数間の演算は２
を法として行ない、１＋１＝０＋０＝０，１＋０
＝０＋１＝１，１・１＝１，０・１＝１・０＝
０・０＝０とする。このとき、冗長ビツト列ａ_k+
１，ａ_k+2，……，ａ_k+nはａ_k+1＝r₁，ａ_k+2＝r₂，
……，ａ_k+n＝ｒ_nとして定められる。なお、生成
多項式と呼ばれる前記ｍ次多項式ｇ（ｘ）は、ｖ
次の既約多項式g₁（ｘ）およびg₂（ｘ）の積とし
てｇ（ｘ）＝g₁（ｘ）・g₂（ｘ）のように表わさ
れ、しかも、g₂（x³）がg₁（ｘ）で割り切れるよ
うに選ばれる。更に、既約多項式g₁（ｘ）は、通
常、既約多項式の中でもいわゆる原始多項式に選
ばれることが多い。原始多項式というのは、ｘ^c
−１を０＜C2^v−１の時割り切らずＣ＝２^v−１の
とき割り切る多項式のことでよく知られた多項式
である。この符号構成のしかたから前記情報ビツ
ト列を付加して得られる符号多項式 Ａ（ｘ）＝a₁x^N-2＋……＋ａ_N-1ｘ＋ａ_N (1) は、前記多項式g₁（ｘ）およびg₂（ｘ）で必ず割
り切れるように構成されることになる。 一方、受信側では、このように構成された符号
を受信しながら、この受信符号多項式を前記多項
式g₁（ｘ）およびg₂（ｘ）で割り、その剰余多項
式S₁（ｘ＝s₁₁x^v-1＋s₁₂x_v-2＋…＋s₁vおよびS₂
（ｘ）＝s₂₁x^w-1＋s₂₂x^w-2＋…＋ｓ_2vに対応した剰
余ビツトパターンS₁＝（s₁₁，s₁₂，…，ｓ_1v）およ
びS₂（s₂₁，…s₂₂，…ｓ_2v）を調べる。次に、そ
れらが共に零ペクトル（０，０，…，０）なら
ば、誤りなし、少なくともどちらかが零ペクトル
でなければ、誤りありとして誤りの有無を検出
し、このあと、その剰余ビツトパターンをもとに
して訂正すべき受信ビツトを見つけて、誤りを訂
正している。この従来の訂正原理について以下に
説明する。 この剰余ビツトパターンS₁，S₂はシンドローム
とも呼ばれ、S₁，S₂から誤りの位置を見い出すた
めには、いわゆる有限体（つまり、ガロア体GF
（２^v））の概念が応用される。有限体ないしガロ
ア体については前掲の刊行物「Algebraic
Coding Theory」のPP.87〜118に詳しく記され
ている。まず、送信データビツト列a₁，a₂，…，
ａ_Nのうち、a₁とａ_jが誤つたと仮定する。このと
き、受信側では、a₁，a₂，…（a₁＋１），…（ａ_j
＋１），…，ａ_Nを受信する。これを、前記符号多
項式Ａ（ｘ）を用いて多項式の形で示せば、Ａ
（ｘ）＋ｘ^N-i＋_N-jを受信したことになる。従つ
て、S₁（ｘ）およびS₂（ｘ）はｘ^N-i＋ｘ^N-jをそ
れぞれ前記多項式g₁（ｘ）およびg₂（ｘ）で割つ
た時の剰余多項式に等しい。ここで、Ｘ^uをg₁
（ｘ）で割つたときの剰余をα^uで、g₂（ｘ）で割
つたときの剰余をβ^uで表わすことにすれば、α
^u，β^uはガロア体GF（２^v）におけるg₁（ｘ）の
根αおよびg₂（ｘ）の根βをそれぞれｕ乗した元
とみなせることはよく知られている。一方、任意
の零でない高々（ｖ−１）次の多項式は、原始多
項式g₁（ｘ）による剰余多項式とみなすことによ
つてαのべきと対応づけられることもよく知られ
ている。そこで、S₁（ｘ）およびS₂（ｘ）がそれ
ぞれ零でないとしてα^N-r，α^N-sに対応するもの
とすれば、ガロア体GF（２^v）において、次式が
成立することになる。 α^N-i＋α^N-j＝α^N-r（＝S₁） (1) β^N-i＋β^N-j＝α^N-s（＝S₂） (2) 更に、g₂（x³）がg₁（ｘ）で割り切れることか
ら β＝α^３ (3) も成立する。 なお、一般によく知られているように、符号長
Ｎは、g₁（ｘ）が原始多項式のとき、Ｎ＝２^v−
１で与えられかつα^N＝α^o＝１が成立するので、
αのべき指数はＮ＝２^v−１を法とした値つまり
mod（２^v−１）での値と考えられる。 さて、従来、誤り位置ｉ，ｊを見い出すために
ガロア体GF（２^v）の上での二次式 Ｆ（ｘ）＝（α^N-1ｘ−１）（α^N-jｘ−１）の根α
ⁱ，α^jを捜すという方法が用いられている。この
二次式は、シンドロームS₁，S₂を用いて次のよう
に表わされる。 まず、(1)，(2)，(3)式から次の(4)式が得られる。 α^N-iα^N-j ＝α^2(N-r)＋α_r-s＝Ｓ^２ _１＋S₂／S₁ (4) (1)，(4)式より 前記二次式 Ｆ（ｘ）＝α^N-iα^N-jx²−（α^N-i ＋α^N-j）ｘ＋１ ＝（Ｓ^２ _１＋S₂／S₁）x²−S₁x＋１ (5) となる。つまり、(5)式の根の指数ｉ，ｊが誤り位
置を示すことになる。 このような方法に従つた具体的な回路構成例が
生成多項式ｇ（ｘ）＝（x⁴＋ｘ＋１）（x⁴＋x³＋x²
＋ｘ＋１）の場合につき、(株)産報から1971年に発
行された刊行物「データ通信」のPP.115〜119に
詳しく記述されている。 この構成においては、(5)式の係数を求めるため
に、ガロア体GF（２^v）の上での演算Ｓ^２ _１，S₂／
S₁）を算出する回路並びに(5)式にα，α^２，…，
α^Nを順次代入しながら根を捜すためのフイード
バツクシフトレジスタ回路を必要とするが、復号
に要する時間（クロツク数）が大きく、また、各
演算回路を制御するための制御パルスも種々必要
となり、全体の回路の素子数も大きくなるという
きらいがある。 本発明の目的は上述の従来の２重誤り訂正装置
の欠点を除去し新規な２重誤り訂正法に基づく簡
単な構成の復号時間の短かい２重誤り訂正装置を
提供することにある。 本発明の第１の２重誤り訂正装置は、奇数ｖ次
の二つの多項式g₁（ｘ），g₂（ｘ）の積として表
わされる生成多項式をもつ巡回符号を用いた装置
であり、受信ビツト列を格納するためのバツフア
レジスタと、前記受信ビツト列から第１および第
２のシンドロームと呼ばれるビツトパターンを生
成するための手段と、前記第１および第２のシン
ドロームをそれぞれに対応する、第１の数値すな
わち前記g₁（ｘ）の根のべきのべき指数値、並び
に第２の数値すなわち前記g₂（ｘ）の根のべきの
べき指数値にビツト表現して変換するための第１
および第２の変換手段と、前記第１および第２の
数値を前記奇数ｖで定まる数Ｎ＝２^v−１を法と
して加算した結果を第３の数値として出力するた
めの第１の加算器と、前記第３の数値をこの第３
の数値をパラメータとする二変方程式の解として
定まる第４および第５の所定の数値に変換するた
めの第３の変換手段と、前記第４および第５の数
値に第１または第２の数値のうちの予め定められ
たどちらか一方を前記数Ｎを法とした結果を第６
および第７の数値として出力するための第２およ
び第３の加算器と、前記第１または第２のシンド
ロームが零ビツトパターンでないときでしかも前
記第３の数値が予め定められた特定の数値でない
ときにのみ前記第６および第７の数値番目の受信
ビツトを反転することによつて誤りビツトを訂正
する手段とから構成されている。 また、本発明の第２の２重誤り訂正装置は、奇
数次の二つの多項式の積として表わされる生成多
項式をもつ巡回符号を用いた装置であつて、受信
ビツト列を格納するためのバツフアレジスタと、
前記受信ビツト列から第１および第２のシンドロ
ームと呼ばれるビツトパターンを生成するための
手段と、前記第１および第２のシンドロームをそ
れぞれに対応する、第１の数値すなわち前記g₁
（ｘ）の根のべきのべき指数値、並びに第２の数
値すなわち前記g₂（ｘ）の根のべきのべき指数値
にビツト表現して変換するための第１および第２
の変換手段と、前記第１の数値から前記第２の所
定の数値を前記奇数ｖで定まる数Ｎ＝２_v−１を
法として減算した結果を第３の数値として出力す
るための減算器と、前記第３の数値をこの第３の
数値をパラメータとする二変数方程式の解として
定まる第４および第５の所定の数値に変換するた
めの第３の変換手段と、前記第４および第５の所
定の数値に前記第１および第２の数値をそれぞれ
前記数Ｎを法として加算した結果をそれぞれ第６
および第７の数値として出力するための第１およ
び第２の加算手段と、前記第１または第２のシン
ドロームが零ビツトパターンでないときでしかも
前記第３の数値が予じめ定められた特定の数値で
ないときにのみ前記第６および第７の数値番目の
受信ビツトを反転することによつて誤りビツトを
訂正する手段とから構成されている。 次に図面を参照して本発明をその原理と共に詳
細に説明する。 第１図は本発明の第１の実施例を示すブロツク
図、第２図および第３図はそれぞれ第１および第
２のシンドローム生成手段の一例として符号多項
式割算回路を用いた場合のブロツク図、第４図は
本発明の第２の実施例を示すブロツク図である。 まず、第１の２重誤り訂正装置について説明す
る。 第１図において、参照数字１は入力ラインを表
わし、参照数字２は受信したビツト列を格納する
ためのバツフアレジスタを示す。このバツフアレ
ジスタとしては、いわゆるシフトレジスタとかラ
ンダム・アクセス・メモリ等を用いることができ
るが、この図では、説明の都合上、シフトレジス
タを用いている。参照数字３および４は、受信ビ
ツト列から前記シンドロームを生成するための回
路で、例えば、符号長Ｎ＝31、生成多項式 ｇ（ｘ）＝g₁（ｘ）・g₂（ｘ）＝（x⁵＋x²＋１）（x⁵
＋x⁴＋x³＋x²＋１）の符号に対しては、第２図お
よび第３図のような符号多項式割算回路を用いて
それぞれ第１および第２のシンドロームS₁，S₂を
生成できることは、従来よく知られたことであ
る。なお、第２図および第３図の回路は、入力ビ
ツト列をビツト単位にシリアル処理してシンドロ
ームを生成する回路となつているが、従来からよ
く行なわれているように、数ビツト単位にパラレ
ル処理してシンドロームを生成するパラレル処理
用の回路を用いる場合もある。第２図および第３
図において、参照数字３―１〜３―５および４―
１〜４―５は１ビツトのレジスタを、参照数字３
―６，３―７および４―６〜４―９は２を法とし
た（mod2）加算回路、つまり、排他的論理和回
路を示す。 さて、シンドローム生成回路３および４でそれ
ぞれ生成されたシンドロームS₁およびS₂は、参照
数字５および６で示すビツトパターン変換手段に
よりそれぞれ前記(1)式で示した数（Ｎ−ｒ）およ
び次の(6)式で示す数ｅに変換される。 なお、前記S₂（ｘ）は、前記g₂（ｘ）を原始多
項式に選ぶことによつてその根βのべきと対応づ
けるようにすることができるので、それをβ^N-e
で表わせば、前記(2)式は、 β^N-1＋β^N-j＝β^N-e（＝S₂） (6) と、書き改めることができる。前記符号における
多項式g₂（ｘ）＝x⁵＋x⁴＋x³＋x²＋１が原始多項
式であることはよく知られており、g₁（ｘ）が奇
数次の多項式であれば、一般にg₂（ｘ）を原始多
項式に選べることは明らかである。 さて、ビツトパターン変換手段５および６は、
例えば、読出し専用メモリ、すなわち、リードオ
ンリー・メモリ（ROM）を用いて実現すること
ができる。なお、(1)式および(6)式は、シンドロー
ムS₁およびS₂がそれぞれ零ビツトパターンでない
時の式であり、シンドロームS₁またはS₂が零ビツ
トパターンの時には、誤りが全くないか３ビツト
以上の訂正不能な誤りが生じた場合に限られる。
従つて、この場合には誤り訂正動作を行なわない
ようにしなければならない。このため、シンドロ
ームS₁あるいはS₂が零ビツトパターンか否かを検
出する手段が必要である。第１図では、その検出
手段の一例として前記ビツトパターン変換手段５
および６のリード・オンリー．メモリ（以下
ROMと言う）を用いている。つまり、S₁あるい
はS₂が零ビツトパターンでないとき、参照数字７
あるいは８で示されたコントロールラインにパル
スが出るように、ROMに書き込んである。もち
ろん、直接NAND（ナンド）回路等を用いて零ビ
ツトパターン検出器を構成してもよい。 表１は前記生成多項式 ｇ（ｘ）＝g₁（ｘ）・g₂（ｘ） ＝（x⁵＋x²＋１）（x⁵＋x⁴＋x³＋１） の場合について、ROMを用いて構成されたビツ
トパターン変換手段５および６の入出力関係を示
したものである。

【表】

【表】

【表】

【表】 なお、表１においてべき指数（Ｎ−ｒ）および
ｅは、Ｎ＝2⁵−１＝31を法としてときの値である
ため、５ビツトパターンで表現したとき、全て０
からなるビツトパターンと、全て１からなるビツ
トパターンは共に０（mod31）を示すが、どちら
を用いてもよいので、表１では全て０からなるビ
ツトパターンを０（mod31）として用いている。 さて、一符号内のｉ番目とｊ番目のビツト（ｉ
≠ｊ）に誤りが生じたとすると、 (6)式よりβ^-(i-e)＋β^-(j-e)＝１ (7) であり、また(1)式より α^-(i-e)＋α^-(j-e)＝α^e-r (8) である。従つて、(3)，(7)，(8)式より（ｅ−ｒ）
（modN）が定まれば、この連立方程式を解くこ
とによつて（ｉ−ｅ）と（ｊ−ｅ）はmod Ｎに
おいて一意に定められる。 第１図において、参照数字９は、この（ｅ−
ｒ）（mod Ｎ＝2⁵−１）の値を求めるための加算
器である。（ｅ−ｒ）の値は、前記ビツトパター
ン変換手段５および６によつてそれぞれ得られた
（Ｎ−ｒ）およびｅの和（mod Ｎ）として得られ
る。なおＮ＝２^v−１を法とした加算器は、よく
知られているようにＶビツトの通常の加算器のキ
ヤリー（ｃ−arry）ビツトを１ビツトの値として
再度、その加算結果に加え合わせるように構成さ
れている。 加算器９で得られた数（ｅ−ｒ）（mod31）
は、ビツトパターン変換手段１０により(7)式およ
び(8)式を満たす数（ｉ−ｅ）および（ｊ−ｅ）に
変換される。 ビツトパターン変換手段１０もここではROM
を用いて実現されている。 なお、（ｅ−ｒ）の値によつては、(3)，(7)，(8)
式を満たす数（ｉ−ｅ）および（ｊ−ｅ）が存在
しないこともあるが、この場合には、１符号内に
全く誤りがないか２ビツト以外の誤りが生じてい
る場合である。 そこで、一符号内のｉ番目のビツトが１ビツト
だけ誤まつたものとすると、(1)式および(6)式に対
応する式は、 α^N-j＝α^N-r（＝S₁） (9) β^N-1＝β^N-e（＝S₂）
(10)となるので、これより直ちに、 ｉ＝ｒ＝ｅ（mod2^u−１） (11) が導かれる。逆に、ｅ＝ｒでかつ２ビツト以下の
誤りが生じたものとすると、(9)，(10)式を満すｉは
存在するが、(1)，(8)および(6)式を満すｉ，ｊは存
在しないので、１ビツトのみの誤りが生じている
ことがわかる。 ビツトパターン変換手段１０では、以上のこと
を考慮してｅ−ｒ＝０（mod Ｎ＝31）のときに
は、ｉ−ｈおよびｊ−ｅを共に０（mod31）とし
てROMに書き込んである。また、(3)，(7)，(8)式
に解かないような（ｅ−ｒ）の値（但し、ｅ−ｒ
＝ｏを除く）を検出するために、その一手段とし
てこのビツトパターン変換手段１０のROMを用
い、(3)，(7)および(8)式に解がある時だけ、参照数
字１１で示されたたコントロールラインにパルス
がでるようにROMに２進数“１”がそれぞれ書
き込んである。 表２は前記多項式ｇ（ｘ）＝g₁（ｘ）_１・g₂
（ｘ）＝（x³＋x²＋１）（x⁵＋x⁴＋x³＋x²＋１）を生
成多項式とする符号の場合について、ROMを用
いて構成されたビツトパターン変換手段１０の入
出力関係を示したものである。

【表】 なお、表２においては、１からなるビツトパタ
ーンでもつて０（mod31）を表わしているが、全
て０からなるビツトパターンを用いなかつた理由
については後述する。 このようにして、（ｅ−ｒ）（mod Ｎ）の値に
対応して一意に定まつた（ｉ−ｅ）および（ｊ−
ｅ）の値が得られると、誤り位置ｉ，ｊは、 ｉ＝（ｉ−ｅ）＋ｅ（mod Ｎ） (9) ｊ＝（ｊ−ｅ）＋ｅ（mod Ｎ） (10) として求められるので、ｉ番目とｊ番目の受信ビ
ツトａ_iおよびａ_jを反転することによつて誤り訂
正を行なうことができる。 第１図において、参照数字12および13で示す加
算器は、それぞれビツトパターン変換手段１０の
出力である（ｉ−ｅ）および（ｊ−ｅ）の値に、
ビツトパターン変換手段６の出力であるｅの値Ｎ
を法として加え合わせ、誤り位置ｉおよびｊの値
を出力するためのものである。 なお、１ビツトのみの誤りのときは、前述のよ
うに、ビツトパターン変換手段１０はｉ−ｅ＝ｊ
−ｅ＝０（mod Ｎ）として出力するので、加算
器１２および13の出力は全く等しいことになる。
また、加算器１２または１３の出力がmod Ｎに
おいて０のときには、Ｎ番目のビツトが誤つてい
ることになるので、０でなくＮの値が出力される
必要がある。そのためには、（ｉ−ｅ），（ｊ−
ｅ）あるいはｅの値がmod Ｎにおいて０である
ときには、（ｉ−ｅ）および（ｊ−ｅ）の値また
はｅの値のうちどちらかが全て１のパターン（つ
まりＮ＝２^v−１を示すパターン）で表わされて
いなければならない。このため、前述のように、
ビツトパターン変換手段１０においては、全て１
からなるビツトパターンでもつて０（mod31）で
表わしている。 次に、加算器１２および１３の出力値ｉ，ｊで
もつてｉ番目およびｊ番目の受信ビツトの誤りを
訂正する一例について説明する。なお、この訂正
は、ライン７，８および１１からパルスが出てい
る場合にのみ行なう必要がある。 第１図の構成には、前記シフトレジスタ２から
シフトアウトされ受信ビツトの番号を出力するカ
ウンタ１４と、このカウンタ１４の出力と加算器
１２および１３の出力とを比較し一致した場合に
のみ出力パルスを発生するいわゆるコンパレータ
１５および１６とがさらに設けられている。コン
パレータ１５および１６の少なくとも一方に出力
パルスが生じたとき、オア・ゲート１７を介して
ライン１８にパルスが発生する。このライン１８
に生じたパルスは、前記ライン７，８および１１
にパルスが生じている時にのみ、アンド・ゲート
１９を介してライン２０に供給される。このライ
ン２０にパルスが生じたとき、前記シフトレジス
タ２からシフトアウトされてきた受信ビツトは排
他的論理和回路２１でビツト反転され、反転され
ることによつて訂正された受信ビツトがライン２
２へ供給される。 第１図で示した受信ビツトのｉ番目、ｊ番目を
訂正する手段は、もちろんこの方法に限られるも
のではなく、いわゆるデコーダ回路を用いて直接
的にｉ番目とｊ番目のビツトを反転して訂正する
という周知の手段であつてもよい。 次に、前記符号長Ｎ＝31、生成多項式 ｇ（ｘ）＝g₁（ｘ）．g₂（ｘ）＝（x⁵＋x²＋１）（x⁵
＋x⁴＋x³＋x²＋１）＝x¹⁰＋x⁹＋x⁸＋x⁶＋x⁵＋x³＋
１の符号について本発明の装置による２重誤りを
訂正動作について説明する。この符号例では、生
成多項式の次数が10であるので、冗長ビツト数ｍ
＝10、情報ビツト数Ｋ＝31−10＝21となる。 一例として情報ビツトが
000000000000000000011であつたとすれば、前記
説明により冗長ビツトは、x¹¹＋x¹⁰をｇ（ｘ）で
割つたときの剰余多項式の係数ビツトつまり
1011010010で与えられる。すなわち、
0000000000000000000111011010010が一符号とな
る。さて、伝送路で、例えば、第１番目と第３番
目のビツトが誤り、
1010000000000000000111011010010が受信された
とする。この受信ビツトは符号多項式x³⁰＋x²⁸＋
x¹¹＋x¹⁰＋x⁹＋x⁷＋x⁶＋x⁴＋ｘに対応する。本発
明の装置は、まず、この受信ビツトを前記シフト
レジスタ２に順次格納しつつ、前記シンドローム
生成手段３および４において、シンドロームS₁お
よびS₂を第２図の符号多項式割算回路を用いて求
める。第２図ａは受信符号多項式をx⁵＋x²＋１
で、第２図ｂはx⁵＋x⁴＋x³＋x²＋１で割る割算回
路であり、受信ビツトを全部入力し終つた時点で
剰余多項式の剰余ビツトS₁₀，S₁₁…S₁₄および
S₂₀，S₂₁…S₂₄が得られる。実際に求めてみる
と、S₁＝11100，S₂＝11100が得られる。従つて表
１より前記ビツトパターン変換手段５および６の
出力はそれぞれ00010，１および11001，１であ
る。従つて前記ライン７および８にはパルスが発
生し、前記加算器９の出力は、11011となる。こ
の結果前記ビツトパターン変換手段１０の出力は
00111，01001，１となる。従つて、前記ライン１
１にはパルスが発生し前記加算器１２および１３
の出力は（00111）＋（11001）＝（00001）；
（01001）＋（11001）＝（00011）（mod31）となり、
確かに誤り位置ｉ＝１およびＪ＝３を示してい
る。 前記シフトレジスタ２に格納された受信ビツト
の１番目と３番目のビツトを反転することによつ
て誤りを訂正する手順は前述のとおりである。 さて、以上説明してきた本発明の第１の実施例
に示す装置は、(1)式および(6)式をそれぞれ変形し
て得られる(8)式および(7)式に基づいた方式に従つ
ている。 しかし、(8)式および(7)式の代りに、(1)式および
(6)式から次のような式も導くことができる。 α^-(i-r)＋α^-(j-r)＝１ (11) β_-(i-r)＋β^-(j-r)＝β_-(e-r) (12) (7)式および(8)式の代りにこの(11)および(12)式に基
づいて、２重誤り訂正装置を構成してもよい。そ
の構成図の一例は、第１図と全く両じであるが、
内容的に次の点が異なる。すなわち、まず、第１
図において、シンドローム生成手段３および４は
それぞれシンドロームS₂およびS₁の生成手段でビ
ツトパターン変換手段５および６の出力パターン
の値がそれぞれ（Ｎ−ｅ）およびｒ（mod Ｎ）
である点が異なる。また、ビツトパターン変換手
段１０は−（ｅ−ｒ）（mod Ｎ）の値を入力とし
(11)式および(12)式により一意に定められる（ｉ−
ｒ）および（ｊ−ｒ）（mod Ｎ）の値を出力とす
るものとする。従つて、加算器１２および１３は
それぞれ（ｉ−ｒ）＋ｒおよび（ｊ−ｒ）＋ｒを
mod Ｎにおいて加算器である。他はすべて前述
の構成と同じである。従つて、(11)式および(12)式に
基づいた２重誤り訂正装置も１符号内の２ビツト
以下の誤りを訂正することができる。 次に本発明の第２の２重誤り訂正装置について
説明する。 原理的な面を先に述べると、第１の２重誤り訂
正装置に関して述べたように、１符号内のｉ番目
とｊ番目のビツトに誤りが生じたとき、(7)式、(8)
式および(11)式、(12)式が成立する。従つて、Ｎを法
とした（ｅ−ｒ）の値又は（ｒ−ｅ）の値をもと
にして、Ｎを法とした｛（ｉ−ｅ），（ｊ−ｅ）｝お
よび｛（ｉ−ｒ），（ｊ−ｒ）｝の値の組が一意に定
まる。但し、前述したように、１ビツト誤り（ｉ
＝ｊ）のときは、ｉ−ｅ＝ｊ−ｅ＝ｉ−ｒ＝ｊ−
ｒであるものとする。 第１の実施例では、この２つの値の組のうちど
ちらか一方を用いて誤り位置ｉおよびｊを求めて
いた。このため、第１図から分るように、加算器
１２および１３は共にビツトパターン変換器６の
出力を入力とし、ビツトパターン変換器６のフア
ン・アウトを大きくとる（出力ライン数が極めて
大きくなる）必要がある。 第２の２重誤り訂正装置は、この欠点を正すべ
く提案されたものであり、前記｛（ｉ−ｅ），（ｊ
−ｅ）｝および｛（ｉ−ｒ），（ｊ−ｒ）｝の組か
ら、｛（ｉ−ｅ），（ｊ−ｒ）｝または｛（ｉ−ｒ），
（ｊ−ｅ）｝の組を作り、このどちらか一方を用い
て誤り位置ｉおよびｊを求めるという方法に従
う。この際、問題となるのは、（ｉ−ｅ）と（ｊ
−ｅ）との間または（ｉ−ｒ）と（ｊ−ｒ）との
間には、どちらがどちらという区別はもともとな
いことである。ｉ−ｅ＝ｊ−ｅ＝ｉ−ｒ＝ｊ−ｒ
のときは、もちろん問題はないが、そうでないと
き、つまり、ｉ≠ｊの場合には、｛C₁，C₂｝とい
う組を作つたとき、（C₁−C₂）の値が±（ｅ−ｒ）
の値（mod Ｎ）に等しくないように選ぶ必要が
ある。もし、そのように選んだとすれば、｛（ｉ−
ｅ），（ｉ−ｒ）｝または｛（ｉ−ｅ），（ｊ−ｒ）｝
のどちらかを作つたことになるからである。 次に、第４図を参照して本発明の第２の２重誤
り訂正装置を示す第２の実施例について説明す
る。第４図において、参照数字１′〜２２′で示さ
れたブロツクあるいはラインは、それぞれ第１図
における参照数字１〜２２で示されたブロツクあ
るいはラインに対応しているが、ただ、参照数字
９′で示されたブロツクが、ｅの値からｒの値を
またはｒの値からｅの値を、Ｎを法として減算し
た結果を出力する減算器を示していることと、ビ
ツトパターン変換手段１０′がＮを法とした（ｊ
−ｅ）の値または（（ｊ−ｒ）および（ｉ−ｅ）
の値を示すビツトパターンを出力するビツトパタ
ーン変換手段であることとさらに、加算器１２′
はビツトパターン変換手段６′からでなくビツト
パターン変換手段５′からの出力を１つの入力と
している点とが異なる。つまり、加算器１２′お
よび１３′においては、ビツトパターン変換手段
１０′からの出力が（ｉ−ｒ）および（ｊ−ｅ）
の場合には、 （ｉ−ｒ）＋ｒ＝ｉ （mod Ｎ） （13） （ｊ−ｅ）＋ｅ＝ｊ （mod Ｎ） （14） 両式に従つて、また（ｊ−ｒ）および（ｉ−ｅ）
の場合には、 （ｊ−ｒ）＋＝ｊ （mod Ｎ） （15） （ｉ−ｅ）＋ｅ＝ｉ （mod Ｎ） （16） の両式に従つて誤り位置ｉおよびｊを求めてい
る。 なお、Ｎ＝２^v−１を法として、例えば、ｅか
らｒを減算する減算器は、ｖビツトで表現された
ｅとｖビツトで表現されたｒを全ビツト反転した
ものとを入力とするＮを法とした加算器で実現さ
れることは明らかである。 また、第１図の場合と同様であるが、シンドロ
ームS₁が零ビツトパターンでない場合にのみコン
トロールライン７′であるいは８′を介しておよび
減算器９′の出力である（ｅ−ｒ）または（ｒ−
ｅ）の値が(7)式および(8)式あるいは(11)式および(11)
式を成立させる値である場合にのみコントロール
ライン１１′を介してパルスが発生し誤り訂正動
作が実行されるように、アンドゲート１９′が設
けられている。これは、第１の２重誤り訂正装置
の場合と同様の理由による。 他のブロツクの機能も第１図の場合と全く同様
である。 従つて、第４図のように構成された装置が、一
符号内の２ビツト以下の誤りを訂正する装置とな
つていることは明らかである。 なお、本発明では、生成多項式ｇ（ｘ）＝g₁
（ｘ）・g₂（ｘ）＝（x⁵＋x²＋１）（x⁵＋x⁴＋x³＋x²＋
１）の場合を例によつてその構成を説明したが、
他の生成多項式の場合についても、同様の機能を
達成できるように構成し得ることは容易に理解で
きる。 以上、説明してきたように、本発明の装置は従
来よりも極めて簡単な構成でもつて実現でき、誤
りの位置も迅速に検出することができるという特
徴を有している。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロツク
図、第２図および第３図は本発明の一構成手段と
して用いられる第１および第２のシンドローム生
成手段を示す回路図および第４図は本発明の第２
の実施例を示すブロツク図である。第１図および
第４図において、参照数字１および１′は入力ラ
イン、参照数字２および２′はバツフアレジス
タ、参照数字３および４並びに３′および４′は第
１および第２並びに第1′および第2′のシンドロー
ム生成手段、参照数字５および６並びに５′およ
び６′は、第１および第２並びに第1′および第
2′のビツトパターン変換手段、参照数字７および
８並びに７′および８′はコントロールライン、参
照数字９はＮを法とした第１の加算器、参照数字
９′はＮを法とした減算器、参照数字１０および
１０′は第３および第3′のビツトパターン変換手
段、参照数字１１および１１′は他のコントロー
ルライン参照数字１２および１３並びに１２′お
よび１３′は第２および第３並びに第1′および第
2′の加算器、参照数字１４および１４′はカウン
タ、参照数字１５および１６並びに１５′および
１６′は第１および第２並びに第1′および第2′の
コンパレータ、参照数字１７および１７′はオ
ア・ゲート参照数字１８および１８′はオア・ゲ
ートの出力ライン、参照数字１９および１９′は
アンド・ゲート、参照数字２０および２０′はア
ンド・ゲートの出力ライン、参照数字２１および
２１′は排他的論理和回路、参照数字２２および
２２′は出力ラインをそれぞれ表わす。また、第
２図および第３図において、参照数字３―１〜３
―５および４―１〜４―５は、１ビツトのデータ
を蓄えるレジスタを、参照数字３―６，３―７お
よび４―６〜４―９は２を法とした加算回路つま
り排他的論理回路を表わす。

Claims (1)

1. 【特許請求の範囲】 １ 奇数ｖ次の二つの多項式g₁（ｘ）およびg₂
   （ｘ）の積として表わされる生成多項式をもつ巡
   回符号を用いた２重誤り訂正装置において、受信
   ビツト列を格納するためのバツフアレジスタと、
   前記受信ビツト列から第１および第２のシンドロ
   ームと呼ばれるビツトパターンを生成するための
   手段と、前記第１および第２のシンドロームをそ
   れぞれのシンドロームに対応する前記g₁（ｘ）の
   根αのべきのべき指数値を示す第１の数値および
   前記g₂（ｘ）の根βのべきのべき指数値を示す第
   ２の数値にビツト表現して変換するための第１お
   よび第２の変換手段と、前記第１および第２の数
   値を前記奇数ｖで定まる数Ｎ＝２^v−１を法とし
   て加算した結果Ｃを第３の数値として出力するた
   めの第１の加算器と、前記第３の数値をこの第３
   の数値をパラメータとする二変数方程式すなわ
   ち、【式】又は 【式】の解として定まる第４およ び第５の数値Ｘ，Ｙに変換するための第３の変換
   手段と、前記第４および第５の数値に前記第１ま
   たは第２の数値のうち予め定められたどちらか一
   方を前記数Ｎを法として加算した結果を第６およ
   び第７の数値として出力するための第２および第
   ３の加算器と、前記第１または第２のシンドロー
   ムが零ビツトパターンでないときでしかも前記第
   ３の数値が予め定められた特定の数値でないとき
   にのみ前記第６および第７の数値番目の受信ビツ
   トを反転することによつて誤りビツトを訂正する
   手段とから構成されたことを特徴とする２重誤り
   訂正装置。 ２ 奇数ｖ次の二つの多項式g₁（ｘ）およびg₂
   （ｘ）の積として表わされる生成多項式をもつ巡
   回符号を用いた２重誤り訂正装置において、受信
   ビツト列を格納するためのバツフアレジスタと、
   前記受信ビツト列から第１および第２のシンドロ
   ームと呼ばれるビツトパターンを生成するための
   手段と、前記第１および第２のシンドロームをそ
   れぞれのシンドロームに対応する前記g₁（ｘ）の
   根αのべきのべき指数値を示す第１の数値および
   前記g₂（ｘ）の根βのべきのべき指数を示す第２
   の数値にビツト表現して変換するための第１およ
   び第２の変換手段と、前記第１の数値から前記第
   ２の数値を前記奇数ｖで定まる数Ｎ＝２^v−１を
   法として減算した結果C′を第３の数値として出
   力するための減算器と、前記第３の数値をこの第
   ３の数値をパラメータとする二変数方程式すなわ
   ち、【式】および のそれぞれの解（Ｘ，Ｙ）および（X′，Y′）と
   から組合せて定まる第４および第５の数値X′，
   Ｙ又はＸ，Ｙに変換するための第３の変換手段
   と、前記第４および第５の数値に前記第１および
   第２の数値をそれぞれ前記数Ｎを法として加算し
   た結果をそれぞれ第６の数値および第７の数値と
   して出力するための第１および第２の加算手段
   と、前記第１または第２のシンドロームが零ビツ
   トパターンでないときでしかも前記第３の数値が
   予め定められた特定の数値でないときにのみ前記
   第６および第７の数値番目の受信ビツトを反転す
   ることによつて誤りビツトを訂正する手段とから
   構成されたことを特徴とする２重誤り訂正装置。