JP2010518464A - 半導体記憶装置 - Google Patents

Abstract

エラー検出訂正システムを有する半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイに書き込むデータを所定ビット数のまとまりであるシンボル毎にシンボル化し、解を表現するデコーダについての方程式を解いて前記メモリセルアレイから読み出されたデータのエラーを検出し、検出エラーに基づきデータを訂正し、訂正されたデータを他のデータの他の処理とは並列して出力するエラー検出訂正システムとを供えたエラー検出訂正システムを有する。

Description

この発明は、半導体記憶装置に係り、特にそのエラー検出訂正システムに関する。

電気的書き換え可能な不揮発性半導体メモリであるフラッシュメモリは、書き換え回数の増加と共にエラー率が大きくなる。特に、大容量化と製造プロセスの微細化が進むと、エラー率は上昇する。大容量化のためにデータを多値化すれば、更にエラー率は上昇する。このためフラッシュメモリにＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）システムを搭載することは重要な技術となる。

フラッシュメモリチップ内に、或いはこれを制御するメモリコントローラ内にＥＣＣ回路を搭載することは、従来より提案されている（例えば、特許文献１参照）。

有限ガロア体ＧＦ（２^ｎ）を利用するＥＣＣシステムで２ビット以上のエラー訂正を行う場合、エラー位置探索方程式の解を求めるのに有限体の要素を逐次代入して方程式を満足させる要素を解として選択してエラー位置探索を行うと、演算時間は膨大になり、オンチップとした場合にメモリの読み出しや書き込み性能を大幅に低下させる。

そこで、その様な逐次検索を行わず、従ってフラッシュメモリの性能を犠牲にしないような高速のＥＣＣシステムが望まれる。
特開２０００−１７３２８９号公報

この発明は、シンボルデータエラー訂正システムを含む半導体記憶装置を提供することを目的とする。

この発明の一態様においては、メモリセルアレイと、前記メモリセルアレイに書き込むデータを所定ビット数のまとまりであるシンボル毎にシンボル化し、解を表現するデコーダについての方程式を解いて前記メモリセルアレイから読み出されたデータのエラーを検出し、検出エラーに基づきデータを訂正し、訂正されたデータを他のデータの他の処理とは並列して出力するエラー検出訂正システムとを供えたエラー検出訂正システムを有する半導体記憶装置が提供される。

この発明によると、オンチップ・シンボルデータエラー訂正システムを含む半導体記憶装置を提供することができる。

２５５を法とする表現インデックスの成分間の関係を示す表である。 α^ｎ のインデックスｎと図１に示した２つの表現インデックスによる表現の対応を示す表である。 実施の形態のＥＣＣシステムの構成を示す図である。 同ＥＣＣシステムが適用されるメモリコアの構成例である。 同ＥＣＣシステムのエンコード／デコード法の３ケースを示す図である。 同ＥＣＣシステムのコード多項式の生成法を説明するための図である。 同じくコード計算システムを示す図である。 図７で用いられるシフトレジスタＳＲやクロック回路の構成を示す。 ＧＦ（２５６）の要素の係数プリデコードと、表現インデックスの１７を法とした成分との対応表である。 ＧＦ（２５６）の要素の係数プリデコードと、表現インデックスの１５を法とした成分との対応表である。 入力データの取り込みとデータをコード計算システムに渡す際のクロックの関係について説明するための図である。 図７のプリ／インデックスデコード回路７００のプリデコード回路７００ａを示す図である。 図７のプリ／インデックスデコード回路７００のインデックスデコード回路７００ｂを示す図である。 図７のプリ／インデックスデコード回路７００のインデックス／バイナリ変換回路７００ｃを示す図である。 図７の各加算部におけるゼロ判定回路７１１の構成を示す図である。 図７の各加算部におけるバイナリ／インデックス変換回路７１２の構成を示す図である。 コード計算システムのアダー（ａｇ_ｉアダー）のなかの１７を法として成分計算する回路構成である。 コード計算システムのアダー（ａｇ_ｉアダー）のなかの１５を法として成分計算する回路構成である。 図１７のアダー１７３の具体回路構成を示す図である。 同アダーの回路記号を示す図である。 図１８のアダー１８３の具体回路構成を示す図である。 同アダーの回路記号を示す図である。 フルアダーの回路記号と具体回路構成を示す図である。 ハーフアダーの回路記号と具体回路構成を示す図である。 ＧＦ（２５６）の要素の係数と表現インデックスの対応関係を示す表（その１）である。 ＧＦ（２５６）の要素の係数と表現インデックスの対応関係を示す表（その２）である。 ４ビットパリティチェッカ・ラダー７０７の入力デコード部７０６の構成を示す図である。 ４ビットパリティチェッカ・ラダー７０７の構成例を示す図である。 ２ビットパリティチェッカの回路記号と具体回路構成を示す図である。 ４ビットパリティチェッカの回路記号と具体回路構成を示す図である。 ２系統のデータラッチを用いたデータ読み出し動作のタイミング同期を説明するための図である。 シンドローム計算システムの構成を示す図である。 同シンドローム計算システムにおけるプリデコーダの構成を示す図である。 同シンドローム計算システムにおけるインデックスデコーダの構成を示す図である。 同シンドローム計算システムにおけるインデックス／バイナリ変換回路の構成を示す図である。 同シンドローム計算システムにおけるゼロ判定回路の構成を示す図である。 同シンドローム計算システムにおけるアダー回路のなかのαｉｄｉ（１７）アダーの構成を示す図である。 同シンドローム計算システムにおけるアダー回路のなかのαｉｄｉ（１５）アダーの構成を示す図である。 同アダー回路出力部のバイナリ／インデックス変換回路の構成を示す図である。 αｉｄｊアダーのαのインデックス入力部の構成を示す。 ｎの表現インデックス{１５ｎ（１７）,１７ｎ（１５）}の成分インデックスの変換関係テーブルを示す。 αｉｄｊアダーで用いられるα^ｎ の表現インデックスの成分の関係を示すテーブルである。 シンドローム計算のアダー出力の和を求める４ビットパリティチェッカの入力部インデックスデコーダの構成例である。 同じくシンドローム計算のアダー出力の和を求める４ビットパリティチェッカの入力部インデックスデコーダの他の構成例である。 エラー検索の第１段階アダー回路の入力部のプリデコード回路を示す図である。 同プリデコード回路出力をデコードするインデックスデコード回路を示す図である。 Ｓ０＝０状態を検出するゼロデコード回路を示す図である。 エラー検索の第１段階アダー回路の入力部構成を示す図である。 同じくＳ_ｍＳ_ｎアダー（１７）の構成を示す図である。 同じくＳ_ｍＳ_ｎアダー（１５）の構成を示す図である。 同じくＳ_１／Ｓ_０アダー（１７）の構成を示す図である。 同じくＳ_１／Ｓ_０アダー（１５）の構成を示す図である。 エラー検索の第１段階パリティチェッカの構成を示す図である。 エラー検索の第１段階パリティチェッカの他の構成を示す図である。 エラー検索の第２段階アダー回路の入力部のプリデコード回路を示す図である。 同プリデコード回路出力をデコードするインデックスデコード回路を示す図である。 Ａ０＝０，Ｂ０＝０状態を検出するゼロデコード回路を示す図である。 エラー検索の第２段階アダー回路の一つＡＣアダー（１７）の構成を示す図である。 エラー検索の第２段階アダー回路の一つＡＣアダー（１５）の構成を示す図である。 エラー検索の第２段階アダー回路の一つａアダー（１７）の構成を示す図である。 エラー検索の第２段階アダー回路の一つａアダー（１５）の構成を示す図である。 エラー検索の第３段階アダー回路の一つＤアダー（１７）の構成を示す図である。 エラー検索の第３段階アダー回路の一つＤアダー（１５）の構成を示す図である。 エラー検索の第３段階アダー回路の一つＳ_１／ａアダー（１７）の構成を示す図である。 エラー検索の第３段階アダー回路の一つＳ_１／ａアダー（１５）の構成を示す図である。 エラー検索の最終段階アダー回路の入力部のデコーダを構成するためのインデックスｋとｙ_ｋの対応関係をまとめたテーブルである。 同じく２エラーの場合の表現インデックス｛１５ｙ_ｋ（１７），１７ｙ_ｋ（１５）｝と表現インデックス成分１５ｋ（１７）の関係を示すテーブルである。 同じく２エラーの場合の表現インデックス｛１５ｙ_ｋ（１７），１７ｙ_ｋ（１５）｝と表現インデックス成分１７ｋ（１５）の関係を示すテーブルである。 エラー検索の最終段アダー回路の一つａｙアダー（１７）の構成を示す図である。 エラー検索の最終段アダー回路の一つａｙアダー（１５）の構成を示す図である。 図６６，６７のアダー回路入力部のデコード回路構成を示す図である。 同じくインデックス／バイナリ変換回路の構成を示す図である。 ｎｏ ｉｎｄｅｘ信号を発生するためのデコーダを示す図である。 アダー回路出力部のバイナリ／インデックス変換回路の構成を示す図である。 エラー検索の最終段アダー回路の一つＳ_０ｙアダー（１７）の構成を示す図である。 エラー検索の最終段アダー回路の一つＳ_０ｙアダー（１５）の構成を示す図である。 シンボルエラーＥ_ｎを計算するための２ビットパリティチェッカとその入力デコーダ部の回路構成である。 ２エラーの場合のエラー位置デコーダ構成を示す図である。 １エラーの場合のエラー位置デコーダ構成を示す図である。 図７５及び図７６のエラー位置デコーダを統合したエラー位置デコーダを示す図である。 シンボル訂正に用いられる各種ゲート回路を示す図である。 エラー訂正回路の構成を示す図である。 訂正されたコード多項式から情報多項式を再構成する計算法を示す図である。 同じく情報多項式の計算システム構成を示す図である。 同計算システムに用いられるタイミング制御回路を示す図である。 同計算システムの入出力部プリ／インデックスデコード回路におけるプリデコード回路の構成を示す図である。 同じくプリ／インデックスデコード回路におけるインデックスデコード回路の構成を示す図である。 同インデックスデコード回路出力部のインデックス／バイナリ変換回路の構成を示す図である。 同計算システムの各アダー系に用いられるゼロ判定回路の構成を示す図である。 同計算システムの各アダー系出力部に用いられるバイナリ／インデックス変換回路の構成を示す図である。 同計算システムの４ビットパリティチェッカ・ラダーの入力デコード部の構成を示す図である。 同４ビットパリティチェッカ・ラダーの構成を示す図である。 インデックスデコーダを減らすケースＣ．２でのコード生成法を説明するための図である。 同じくケースＣ．２でのコード計算システムを示す図である。 同じくケースＣ．２でのＧＦ（２５６）の要素とバイトデータの対応を示すテーブル（その１）である。 同じくケースＣ．２でのＧＦ（２５６）の要素とバイトデータの対応を示すテーブル（その２）である。 図９１のコード計算システムにおけるシンボルＭＵＸ回路を示す図である。 同コード計算システムにおけるゼロ判定回路を示す図である。 ケースＣ．２でメモリに有限体要素を表現インデックスのシンボルデータとして記憶させるための概要を示す図である。 図９５のプリ／インデックスデコード部のプリデコード回路を示す図である。 同プリ／インデックスデコード部のインデックスデコード回路を示す図である。 同インデックスデコード回路の出力部のインデックス／バイナリ変換回路を示す図である。 図９５のｄｅＭＵＸ回路を示す図である。 ２系統のデータラッチを用いたデータ読み出し動作のタイミング同期を説明するための図である。 同じく２系統のデータラッチを用いたデータ読み出し動作のデータフローを示す図である。 同データラッチの具体構成を示す図である。 シンボル訂正部の具体構成を示す図である。 シンドローム計算システムの回路構成を示す図である。 シンボルＭＵＸ回路の構成を示す図である。 ゼロ判定回路の構成を示す図である。 バイナリ／インデックス変換回路の構成を示す図である。 ｂｂｉデコーダ回路の構成を示す図である。 ｆ（ｘ）計算システムの構成を示す図である。 同計算システムに用いられるクロック回路を示す図である。 同計算システムの出力部のｄｅＭＵＸ回路の構成を示す図である。 ケースＣ．３でのｃ（ｘ）計算システムの構成を示す図である。 同ｃ（ｘ）計算システムに用いられるクロック及びシフトレジスタを示す図である。 ケースＣ．３でのｆ（ｘ）再構成法を説明するための図である。 そのｆ（ｘ）計算システムの具体構成例（１）を示す図である。 同じくｆ（ｘ）計算システムの具体構成例（２）を示す図である。 同ｆ（ｘ）計算システムの具体構成例（２）で用いられるクロック及びシフトレジスタを示す図である。 同じくｆ（ｘ）計算システムの具体構成例（３）を示す図である。

この発明の一態様においては、前記エラー検出訂正システムは、前記メモリセルアレイに書き込むデータを所定ビット数のまとまりであり、ガロア体の有限体要素に対応するシンボル毎にシンボル化し、特定のインデックスで表現された解要素を表現するデコーダについての有限体要素の方程式を解いて前記メモリセルアレイから読み出されたデータのエラーを検出し、検出エラーに基づきデータを訂正し、訂正されたデータを他のデータの他の処理と並列に出力するように構成される。

この発明の他の態様においては、前記エラー検出訂正システムは、エラー位置探索方程式について解の候補のテーブルを予め作成しておき、このテーブルを用いて根のインデックスを求めて、シンボルエラーを検出訂正する。前記エラー検出訂正システムは、前記エラー位置探索方程式に対して変数部分とシンドローム部分とを分離する変数変換を行い、その変数部分に代入する有限体要素とシンドローム部分に代入する有限体要素のインデックスの対応関係を利用して、シンボルエラー位置を検出する。
この発明の他の態様においては、前記エラー検出訂正システムは、シンボルエラー位置検出と訂正のインデックス計算において、ゼロ元を除く有限体ＧＦ（２^ｍ）の要素数をほぼ同じ大きさの互いに素な整数因子に分けて、有限体要素の原始根のインデックスをそれぞれの整数因子を法とする剰余で表す表現インデックスを用いる。
この発明の他の態様においては、前記エラー検出訂正システムは、前記メモリセルアレイに書き込むべきデータを所定ビット数ずつ原始多項式の既約剰余多項式の係数に対応させ、その既約剰余多項式とコード生成多項式とのかけ算により、前記所定ビット数ずつシンボル化されたコードデータを生成する。

この発明の他の態様においては、前記エラー検出訂正システムは、有限体ＧＦ（２^ｍ）の要素数をほぼ同じ大きさの互いに素な整数因子に分けて、有限体要素の原始根のインデックスをそれぞれの整数因子を法とする剰余として表される表現インデックスを用い、前記メモリセルアレイに書き込むべきコードデータを表現インデックスの２進数表示として、またはその２進数表示から更に変換して得られるコードとして構成する。
この発明の他の態様においては、前記エラー検出訂正システムは、前記メモリセルアレイの読み出しデータを交互に取り込む第１及び第２のデータレジスタと、前記第１及び第２のデータレジスタの読み出しデータのエラー検出と訂正を行うエラー検出訂正部とを備えて、第１及び第２のデータレジスタの一方において読み出しデータについて前記エラー検出訂正部でエラー検出と訂正を行い、訂正されたデータを上書き保存する動作を行っている間、他方において上書き保存されたデータの出力動作を行う。

この発明の他の態様においては、エラー検出訂正システムは、前記メモリセルアレイに書き込むデータをバイト毎に有限体ＧＦ（２５６）の要素に対応させて有限体要素としてシンボル化し、前記メモリセルアレイの読み出しデータからエラーが発生したシンボルを検出してデータ訂正する。前記エラー検出訂正システムは、有限体の要素数２５５を互いに素な因子１７と１５に分けて、有限体要素の原始根のインデックスを、１７を法とする剰余としての表現インデックスａ（１７）及び１５を法とする剰余としての表現インデックスｂ（１５）により表し、
シンボル化すべきバイトデータを４ビットずつ上位部分と下位部分に分けて、ａ（１７）が０〜１５のとき、上位部分をａ（１７）の２進数表示、下位部分をｂ（１５）の２進数表示とみなし、ａ（１７）が１６のとき、上位部分をｂ（１５）の２進数表示、下位部分をａ（１７）の２進数表示とみなし、全ビットが１のとき有限体要素のゼロ元とみなす。

メモリにＥＣＣシステムを搭載する際には、リアルタイムでデータ訂正を行なう必要があるために高速の計算処理が要求される。また、ランダムなエラー発生に対してはＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）コードやＲＳ（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ）コードを用いたＥＣＣが有効であることは知られている。ここでは、ＲＳコードを用いた高速のオンチップ・シンボルエラー検出訂正システムを提案する。

ＲＳコードを用いたＥＣＣシステムでは、一定のデータビットのまとまりを有限体要素に対応させて有限体要素としてシンボル化し、エラーが発生したシンボルを検出してそのエラー訂正を行う。この場合シンボル内のエラーであればシンボルとしてコード化したビット数までのエラーを訂正できるので、エラー訂正率は、ＢＣＨコードを用いた場合より向上する。

高速にエラー検出演算を行なうには、予め作成しておいた解のテーブルとメモリからの読み出しデータから計算されたシンドロームを比較して、エラー位置探索方程式の解を求める。このシンドローム比較を行うには、エラー位置探索方程式で未知数を含む変数部分とシンドローム部分とが分離した方程式を、変数変換を利用して作ることが鍵となる。

以下の実施の形態では、２シンボルエラー訂正の場合に、その変数変換の方法としてパラメータをうまく設定するとこの変数部分とシンドローム部分の分離が行なえることを示す。また解のテーブルとシンドロームとの比較は、有限体要素のインデックス間の比較により行うが、その際に“表現インデックス”という概念を導入することで、短い計算の並列演算として高速に行なうことが出来ることを示す。

このようなＲＳコードを用いたＥＣＣシステムをフラッシュメモリにオンチップで搭載することによって、メモリ外部からはメモリの性能を落とさずにデータ保持の信頼性を向上させることができる。

ＲＳコードを用いたこの実施の形態のＥＣＣシステムの特長をまとめると、次の通りである。

（ａ）エラー位置探索多項式をシンドロームから得られた有限体要素をパラメータとする変数変換を行い、変数部分とシンドローム部分とに分離する。そして、変数に代入する有限体要素とシンドローム部分の有限体要素のインデックス比較により、エラー位置探索多項式を満足させる有限体要素を求め、エラーの発生したシンボルを見つけ、シンボルのエラーを修正する。

（ｂ）ゼロ元を除く有限体の要素数を表す数値をほぼ同じ大きさの互いに素な整数の因子に分けて、それぞれの因子の整数を法とする剰余で有限体要素の原始根によるインデックスを表す“表現インデックス”表示を用いて、エラー位置探索と修正の計算を並列化する。

（ｃ）システムで利用するコードデータをメモリに記憶する際には、システムは、コードデータが表す有限体要素としての原始多項式の既約剰余多項式の係数を用いる。

（ｄ）コードデータが表す有限体要素をメモリに記憶する際には、システムは、コードデータが表す有限体要素としての原始根の指数の表現インデックスの２進数表示または表現インデックスの２進数表示から変換して得られるコードを用いる。

（ｅ）エラー位置探索とエラー訂正を高速で行うために、メモリから読み出したシンボルデータを保持する第１及び第２のデータレジスタを併設する。エラー位置探索計算のためにメモリから読み出したシンボルデータは、第１のデータレジスタに保持し、エラー修正後のコードデータをこれに上書き保存する。保存したコードデータを情報データに変換しながら出力する動作と並行して、メモリから読み出した次のシンボルデータを第２のデータレジスタに保持して、エラー位置探索計算を続ける。

（ｆ）有限ガロア体ＧＦ（２５６）を用いてシンボルエラー検出訂正を行うシステムの場合、シンボル化すべきバイトデータを４ビットずつ上位部分と下位部分に分ける。そして、１７と１５をそれぞれ法とする剰余で表される表現インデックス１５ｎ（１７）またはｎ（１７）と１７ｎ（１５）またはｎ（１５）を用いて、１５ｎ（１７）またはｎ（１７）が０〜１５のときは下位部分を１７ｎ（１５）またはｎ（１５）の２進数表示、上位部分を１５ｎ（１７）またはｎ（１７）の２進数表示とみなし、１５ｎ（１７）またはｎ（１７）が１６のときは上位部分を１７ｎ（１５）またはｎ（１５）の２進数表示、下位部分を１５ｎ（１７）またはｎ（１７）の２進数表示とみなし、いずれもの全ビットが１である場合は有限体要素のゼロ元とみなして、シンボル化を行う。

以下、図面を参照して実施の形態のＥＣＣシステムの詳細を説明する。以下で説明するのは、ＲＳコードを用いて２シンボルエラーまでの訂正を行うものであり、これを２ＥＣ−ＲＳ−ＥＣＣシステムと称する。

［２ＥＣ−ＲＳ−ＥＣＣシステムのデータ・エンコーディング］
まず、データのエンコーディングを説明する。２ＥＣシステムでは、ガロア体（有限体）ＧＦ（２^８）を用いる。ガロア体ＧＦ（２^８）の原始既約多項式をｍ_１（ｘ）としてこの根をαとする。α はガロア体の原始根である。原始既約多項式ｍ_１（ｘ）は、次のような８次多項式となる。

２シンボルのエラー訂正をする場合は、α^０ ，α^１，α^２およびα^３を根とする既約多項式ｇ（ｘ）をコード生成多項式として、数２に示すように、ｘの次数４，３，２，１，０の項のＧＦ（２^８）上の係数をｇ_４，ｇ_３，ｇ_２，ｇ_１，ｇ_０とする。

各係数を具体的に計算すると、下記数３の通りである。

ＲＳコードの方法では所定数のデータビット範囲を一つのシンボルとして扱うので、ＧＦ（２^８）では２５６個の有限体要素のそれぞれがシンボルとなり、おのおのの要素はｍ_１（ｘ）の既約剰余としてのＧＦ（２）上の７次多項式（既約剰余多項式）の係数で表せる。従って、８ビットデータ（＝１バイトデータ）を１シンボルとすると、２５６×８＝２０４８ビット（＝２５６バイト）が訂正可能な最大データビット長となる。

しかし、オンチップでのＥＣＣシステムの回路規模をある程度小さく抑えるためには、エラー検出訂正の単位として同時に扱う情報データ量を最大データビット長より小さい値を選択することが好ましい。以下の実施の形態では、これを１２８ビット（＝１６バイト）に制限した場合を説明するが、情報データ量を１６バイトに限る必然性は方式上からはない。

ＥＣＣシステムのコードを作る要素は有限体のゼロ因子を含む２５６個であり、１６バイトの情報データを有限体要素に対応させる。ビット位置３２から１５９を８ビット毎のゼロ元を含むシンボル化係数を、ａ_０，ａ_１，…，ａ_１５として、数４に示すようにこれらを係数とするＧＦ（２^８）上の１５次情報多項式ｆ（ｘ）を用いる。

データをエンコードするために、この１５次情報多項式ｆ（ｘ）に先の４次コード生成多項式ｇ（ｘ）をかけて、下記数５に示すチェックビットを含む１９次コード多項式ｃ（ｘ）を作る。

数５のコード多項式ｃ（ｘ）の２０個の係数ｃ_０，ｃ_１，…，ｃ_１９がコード化されたデータとなる。即ち、数６に示すようにシンボルｃ_ｉのコード情報がメモリに記憶するデータビットとなる。各コードデータはバイトデータであり、有限体要素に対応している。

［２ＥＣ−ＲＳ−ＥＣＣシステムのデータ・デコーディング］
次にメモリから読み出されたデータについて、エラー検出訂正を行うためのデコーディング法を説明する。データシンボルに生じたエラーは１９次のエラー多項式ｅ（ｘ）で表され、メモリから読み出したデータは、下記数７のような多項式ν(x)となる。

数７のエラー多項式ｅ（ｘ）の係数を求めることがデコードであり、その係数が求まればエラーの訂正が出来る。

デコードの第１段階として、ν（ｘ）にｇ（ｘ）の根α^０，α^１，α^２およびα^３を代入する。このときの値は、ｃ（ｘ）の作り方からして、ｅ（ｘ）に代入したものに等しく、下記数８に示すようにそれぞれ、Ｓ_０，Ｓ_１，Ｓ_２及びＳ_３とする。これをシンドロームと呼ぶ。

シンボルエラーがｉ，ｊ次にあれば、ｅ（ｘ）＝ｅ_ｉｘ^ｉ＋ｅ_ｊｘ^ｊとなるので、このｉ，ｊを求めればエラー位置が確定し、ｅ_ｉ，ｅ_ｊを求めればエラー訂正が可能となる。

これらのエラー位置を、ｍ_１（ｘ）＝０の根αのインデックスを主に用いたＧＦ（２５６）内の計算で求める。ｘ^ｎ≡ｐｎ（ｘ）ｍｏｄ ｍ１（ｘ）なる剰余ｐｎ（ｘ）を用いると、α^ｎ＝ｐｎ（α）となる。

エラーが生じた次数ｉとｊに対してＸ_１＝ｐｉ（α）＝α^ｉ 、Ｘ_２＝ｐｊ（α）＝α^ｊとし、シンドロームＳ_０，Ｓ_１，Ｓ_２，Ｓ_３のαのインデックスをそれぞれσ_０，σ_１ ，σ_２ ，σ_３ とする。また、エラーシンボルｅ_ｉとｅ_ｊをそれぞれＥ_１とＥ_２とする。

このように定義したＧＦ（２５６）の要素間の関係は、シンドローム計算から明らかなように下記数９の関係式（１）〜（４）になる。

第２段階として、数９の関係式（１）〜（４）を用いて、Ｘ_１，Ｘ_２，Ｅ_１，Ｅ_２をシンドロームＳ_０，Ｓ_１，Ｓ_２，Ｓ_３で表現する。まず関係式（１）と（２）から、次の数１０が得られる。

この数１０を関係式（３），（４）に代入すれば、次の数１１が得られる。

これに基づいて、Ｘ_１とＸ_２とを求めるエラー位置探索方程式Λ^Ｒ（ｘ）を、シンドロームを用いて次の数１２のように表すことが出来る。

第３段階として、Λ^Ｒ（ｘ）＝０の根をＧＦ（２５６）内で求める。即ち、Λ^Ｒ（α^ｎ）をｎ＝０〜２５４の範囲で探索すれば、ヒットしたｎがエラーシンボル位置Ｘ_１，Ｘ_２となり、これからシンボルエラーＥ_１，Ｅ_２が求められる。

なお、Λ^Ｒ（ｘ）＝０の根が常に求まるわけではなく、この方程式が１次となることもあり、それぞれの場合にエラー数が異なる。詳細は後に説明するがエラー数とその場合の条件をまとめと、次の数１３となる。

数１３に示す０，１，２エラーの場合のシンドローム条件は、必要かつ十分条件である。具体的に説明すれば、次のとおりである。

０エラーのとき、Ｓ_０＝Ｓ_１＝Ｓ_２＝Ｓ_３＝０となるのは明らかであるので、逆も成り立つことを説明すると、ΣＥ_ｉ＝０，ΣＥ_ｉＸ_ｉ＝０，ΣＥ_ｉＸ_ｉ ^２＝０，ΣＥ_ｉＸ_ｉ ^３＝０から、有限体上ではＥ_ｉ＝０になることを云えばよい。

ガロア体の生成元をαとして、Ｘ_ｉ＝α^{ａ＋δ（ｉ）}（δ（１）＝０）とすると、ΣＥ_ｉα^{０δ（ｉ）}＝０，ΣＥ_ｉα^{１δ（ｉ）}＝０，ΣＥ_ｉα^{２δ（ｉ）}＝０，ΣＥ_ｉα^{３δ（ｉ）}＝０である。

有限体要素間の関係はユニークであるので、これらの関係が同時に満たされるためには、Ｅ_ｉ＝０又は、α^{０δ（ｉ）}＝α^{１δ（ｉ）}＝α^{２δ（ｉ）}＝α^{３δ（ｉ）}から、δ（ｉ）＝０即ちＸ_ｉ＝α^ａとなることが必要である。後者は１エラーであるから、Ｅ_１＝Ｓ_０＝０で０エラーとなる。

次に１エラーについて説明する。Ｓ_０＝Ｅ_１，Ｓ_１＝Ｅ_１Ｘ_１，Ｓ_２＝Ｅ_１Ｘ_１ ^２，Ｓ_３＝Ｅ_１Ｘ_１ ^３より、Ｓ_１ ^２＝Ｅ_１Ｓ_２＝Ｓ_０Ｓ_２，Ｓ_１Ｓ_２＝Ｅ_１Ｓ_３＝Ｓ_０Ｓ_３（Ｓ_１Ｓ_３＝Ｅ_１ ^２Ｘ_１ ^４＝Ｓ_２ ^２）。Ｅ_１≠０，Ｘ_１≠０であるので、Ｓ_０Ｓ_１Ｓ_２Ｓ_３≠０で、Ｅ_１＝Ｓ_０，Ｘ_１＝Ｓ_１／Ｓ_０。

逆に、Ｓ_１ ^２＝Ｓ_０Ｓ_２より（ΣＥ_ｉＸ_ｉ）^２＝（ΣＥ_ｉ）（ΣＥ_ｉＸ_ｉ ^２）、従ってΣＥ_ｉＥ_ｊ（δ_ｉｊ−１）Ｘ_ｉ ^２＝０である。また、Ｓ_１Ｓ_３＝Ｓ_２ ^２より（ΣＥ_ｉＸ_ｉ ^２）^２＝（ΣＥ_ｉＸ_ｉ）（ΣＥ_ｉＸ_ｉ ^３）、従ってΣＥ_ｉＥ_ｊ（δ_ｉｊ−１）Ｘ_ｉ ^４＝０である。

Ｘ_ｉ＝α^{ａ＋δ（ｉ）}（δ（１）＝０）とすると、ΣＥ_ｉＥ_ｊ（δ_ｉｊ−１）α^{２δ（ｉ）}＝０，ΣＥ_ｉＥ_ｊ（δ_ｉｊ−１）α^{４δ（ｉ）}＝０であり、要素間の関係がユニークであることから、α^{２δ（ｉ）}＝α^{４δ（ｉ）}により、δ（ｉ）＝０となり、Ｘ_ｉ＝α^ａである。Ｓ_０Ｓ_１Ｓ_２Ｓ_３≠０よりＥ_ｉ≠０即ち１エラーである。

次に２エラーについて説明する。２エラーであるので、Ｘ_１＋Ｘ_２≠０，Ｘ_１Ｘ_２≠０であり、Ｅ_１＋Ｅ_２＝Ｓ_０，Ｅ_１Ｘ_１＋Ｅ_２Ｘ_２＝Ｓ_１，Ｅ_１Ｘ_１ ^２＋Ｅ_２Ｘ_２ ^２＝Ｓ_２，Ｅ_１Ｘ_１ ^３＋Ｅ_２Ｘ_２ ^３＝Ｓ_３から、Ｅ_１＝（Ｓ_０Ｘ_２＋Ｓ_１）／（Ｘ_１＋Ｘ_２），Ｅ_２＝（Ｓ_０Ｘ_１＋Ｓ_１）／（Ｘ_１＋Ｘ_２）である。

ＧＦ（２）上の計算で連立方程式を変形して、Ｓ_１（Ｘ_１＋Ｘ_２）＋Ｓ_０Ｘ_１Ｘ_２＝Ｓ_２，Ｓ_２（Ｘ_１＋Ｘ_２）＋Ｓ_１Ｘ_１Ｘ_２＝Ｓ_３から、（Ｓ_１ ^２＋Ｓ_０Ｓ_２）（Ｘ_１＋Ｘ_２）＝Ｓ_０Ｓ_３＋Ｓ_１Ｓ_２，（Ｓ_１ ^２＋Ｓ_０Ｓ_２）Ｘ_１Ｘ_２＝Ｓ_２ ^２＋Ｓ_１Ｓ_３が得られる。

逆に、Ｓ_０Ｓ_２≠ Ｓ_１ ^２なら、Ｓ_０Ｓ_３≠Ｓ_１Ｓ_２で、２根Ｘ_１，Ｘ_２を求める方程
式を、ｘ＝ａｙと変換できて、解を求めることが出来る。２エラーの場合のみ方程式が満たされるので、その解が２エラーとなる。有限体内でエラーが見つからなければ、２エラー以外である。

［エラー位置探索の計算手法］
次に、エラー位置探索方程式Λ^Ｒ（ｘ）＝０の計算法を説明する。この実施の形態では、ｘに逐次有限体要素を代入して方程式の解を求めるのではなく、解の候補を予めテーブルとして求めておき、Λ^Ｒ（ｘ）＝０となる根ｘ＝α^ｎのインデックスｎを求める計算法を用いる。オンチップで搭載するＥＣＣシステムを高速化するには、この計算法がキーとなる。

そのためにはまず、Λ^Ｒ（ｘ）を変形してこれを変数部分とシンドローム部分に完全に分離し、解の候補のインデックスとシンドロームのインデックスとの関係だけで解のインデックスｎを求めることが出来るようにする。具体的に、Ａ＝Ｓ_０Ｓ_２＋Ｓ_１ ^２，Ｂ＝Ｓ_０Ｓ_３＋Ｓ_１Ｓ_２，Ｃ＝Ｓ_１Ｓ_３＋Ｓ_２ ^２を導入して、次の数１４のような変数変換を行う。

そうすると、エラー位置探索方程式Λ^Ｒ（ｘ）＝０は、下記数１５のように書き換えることが出来、変数部分ｙ^２＋ｙとシンドローム部分ＡＣ／Ｂ^２に分けることが出来る。

この様に変数変換された方程式を解く際にシンドローム計算から必要となる基本的なインデックスは、Ｓ_０のσ_０，Ｓ_１のσ_１，Ｓ_２のσ_２，Ｓ_３のσ_３，Ａのσ_Ａ，Ｂのσ_Ｂ，Ｃのσ_Ｃ，Ｄのσ_Ｄ及び、ａのσ_ａである。

変数ｙにα^ｋを代入して、α^２ｋ＋α^ｋ＝α^ｙｋなるインデックスｙ_ｋを予め求めておき、テーブルとする。方程式のシンドローム部分Ｄのインデックスはσ_Ｄであるから、σ_Ｄ≡ｙ_ｋｍｏｄ２５５を満たすｋがエラー位置に対応するｙでのインデックスである。実際のエラー位置ｉとｊは、ｘ＝ａｙ＝α^σａ＋ｋ＝α^ｎから、α^ｎのｎとして求まる。

エラー位置Ｘ_１とＸ_２に対応する変換前のｙ_１とｙ_２からシンボルエラーＥ_１＝ｅ_ｉとＥ_２＝ｅ_ｊは、数１０の式に基づいて、次の数１６のように求めることが出来る。

シンボルエラーＥ_１，Ｅ_２が求まれば、これとメモリから読み出されたデータｄ_ｉ，ｄ_ｊとに基づいて、次の数１７のように正しいコードｃ_ｉ，ｃ_ｊが得られる。

最終的な情報データａ_ｉはもともとコードデータを情報データからエンコードした数１８の関係式（前述の数６と同じ）を用いて変換して求める。

［エラー位置探索のインデックス合同式計算法］
次に、エラー位置探索で必要な計算はインデックス間の合同式からインデックスを確定することであり、システム構成上必要なこれらの計算法を以下に説明する。

インデックス合同式はいずれもＧＦ（２５６）の要素のインデックスであるので、２５５を法としたものである。この計算はまともに行なうと２５５×２５５の規模の比較を行うことに相当し、回路規模が大きくなる。

そこで回路規模を小さくするために、インデックス合同式を、２５５を互いに素である二つの整数因子に分けてこれらを法とする二つの合同式に分離して並列化する。即ちこれらの二つの合同式を同時に満たす数はもともとの合同式も満たすことを利用する。具体的にこの実施の形態では、２５５＝１７×１５に従って、各合同式（法２５５）を解く場合も１７と１５をそれぞれ法とする二つの合同式を同時に解くようにする。

以下では、１５倍したインデックスの法１７での剰余及び、１７倍したインデックスの法１５の剰余で表わされる有限体要素の原始根のインデックスのことを、“表現インデックス”と呼ぶことにする。

もちろん法１７に対して１５倍、法１５に対して１７倍するのは、便宜的なもので、法と互いに素である数なら１も含めて何でも乗数としてよく、一度定めてシステムの構築において変更しなければよい。乗数が変われば後に説明する表現インデックスとＧＦ（２５６）の要素との関係表の対応が変化する。この変換の例は、後に示す。

下記数１９は、シンドロームの積Ｓ_０Ｓ_２のインデックスσ０２の計算合同式を二つに分離した合同式を示す。

下記数２０は、シンドロームの積Ｓ_０Ｓ_３のインデックスσ０３の計算合同式を二つに分離した合同式を示す。

下記数２１は、シンドロームの積Ｓ_１Ｓ_２のインデックスσ１２の計算合同式を二つに分離した合同式を示す。

下記数２２は、シンドロームの積Ｓ_１Ｓ_３のインデックスσ１３の計算合同式を二つに分離した合同式を示す。

シンドロームから得られたＡとＢのインデックスσ_Ａとσ_Ｂとから、ａ＝Ｂ／Ａの表現インデックスσ_ａを求める二つの合同式は、下記数２３のようになる。

シンドローム間の計算から得られたＡ，Ｃから、ＡＣの表現インデックスσ_ＡＣを求める二つの合同式は、下記数２４のようになる。

シンドローム間の計算から得られたＡ，Ｂ，Ｃから、Ｄ＝ＡＣ／Ｂ^２の表現インデックスσ_Ｄを求める二つの合同式は、下記数２５のようになる。

シンドロームから得られたインデックスσ_Ｄからインデックスｋとｙ_ｋの対応関係テーブルを用いて、ｙ_ｋ＝σ_Ｄとなるインデックスｋが求められる。このインデックスｋとインデックスσ_ａとの和を求める合同計算式は、次の数２６のようになる。

以上のようにインデックス合同式の計算は、ｍｏｄ１７とｍｏｄ１５による剰余類インデックス、すなわち表現インデックスによって行なわれ、２つの成分による表現インデックスとしてのｎが得られる。しかし、このときσ_Ｄが対応するｋが存在しないｙ_ｋに対応することもある。

シンドロームから得られたインデックスσ_ＡからＳ_１／ａのインデックスσ_Ｓ１／ａを表現インデックスとして求める合同計算式は、次の数２７のようになる。

インデックスｋとｙ_ｋの対応関係テーブルを用いて、シンドロームから得られたインデックスσ_Ｄからｙ_ｋ＝σ_Ｄに対応するｋを求め、このｋとＳ_０のインデックスσ_０との和である積Ｓ_０ｙのインデックスを求める合同計算式は、次の数２８にようになる。

この様な計算は、ｍｏｄ１７とｍｏｄ１５による剰余類インデックスすなわち表現インデックスによって行なわれ、２つの成分による表現インデックスとしてσ_Ｓ０ｙが得られる。しかし、このときσ_Ｄが対応するｋが存在しないｙ_ｋに対応することもある。このインデックスσ_Ｓ０ｙを使用してシンボルエラーを計算する。

シンドローム間の計算から得られたＳ_０のインデックスとＳ_１のインデックスから Ｘ_１＝Ｓ_１／Ｓ_０のインデックスσ_Ｘを表現インデックスとして求める合同計算式は、次の数２９のようになる。このインデックスは、１エラーの場合のエラー位置の計算である。

以上のように、大きな数の法に対して剰余類間の関係を求めるとき、法の互いに素な因子で大きさがほぼ同じ数の因子を法とした表現インデックスの成分で並列処理をすることで計算の量を減らすことができる。

具体的にこの実施の形態では、計算を並列化するために２５５を互いに素である二つの因子１５と１７に分けてこれらを法とする二つの合同式に分離して、１５倍したインデックスの法１７での剰余と１７倍したインデックスの法１５の剰余のことを表現インデックスとした。

２５５を法とする剰余類ｎの表現インデックスは、一般的に｛ａｎ（１７），ｂｎ（１５）｝であり、（ａ，１７）＝１，（ｂ，１５）＝１となる整数ａ，ｂが選ばれる。実施の形態では、ａ＝１５，ｂ＝１７を選んでいるが、この選択に必然性はなく、例えばａ＝ｂ＝１の表現インデックスも可能である。

図１は、実施の形態で用いた表現インデックス｛１５ｎ（１７），１７ｎ（１５）｝に対して、別の表現インデックス｛ｎ（１７），ｎ（１５）｝を用いた場合の成分間の対応表を一例として示している。

また、実施の形態では２５５を１５と１７というほぼ同等な大きさの互い素な２ 整数の積に分解したが、有限体の大きさによっては３つ以上の互いに素なほぼ同等な整数の積に分け、これらの整数を法とする３つ以上の成分を持つ表現インデックスで計算をして並列演算を行うことが可能なことは容易に類推できる。

図２は、α^ｎ のインデックスｎと図１に示した２つの表現インデックスによる表現の対応を示した。

［２ＥＣ−ＲＳ−ＥＣＣシステム構成］
図３は、２シンボルまでのエラー訂正が可能で、３シンボル以上のエラーがあることの警告を出すことができる２ＥＣ−ＲＳ−ＥＣＣシステムの構成図である。

メモリコア１０への入力データを生成する部分がエンコード部２０である。１６バイトのデータをａ_０〜ａ_１５としてこれらを係数とする１５次の情報多項式ｆ（ｘ）が訂正単位の入力データとなる。

なお、ＧＦ（２５６）を用いる場合、情報多項式ｆ（ｘ）はデータビットの構成によって適宜必要なバイト数を２５６バイトまでで選んだ数に応じた次数の多項式と出来るが、本実施の形態ではオンチップシステムとして容易に構成できる１６バイトの情報としている。

情報多項式ｆ（ｘ）にコード生成多項式ｇ（ｘ）をかけたＧＦ（２５６）上の１９ 次の多項式ｃ（ｘ）の係数がコードデータであり、これをメモリにシンボルデータとして書き込む。

図４は、メモリコア１０の一例として、ＮＡＮＤ型フラッシュメモリの具体例を示している。セルアレイ１は、ＮＡＮＤセルユニットＮＵを配列して構成される。ＮＡＮＤセルユニットＮＵは、直列接続された複数個（図の例では３２個）の電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１を有する。

ＮＡＮＤセルユニットＮＵの一端は選択ゲートトランジスタＳ１を介してビット線ＢＬｅ（ＢＬｏ）に接続され、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。

メモリセルＭ０−Ｍ３１のコントロールゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続されている。ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳを選択駆動するのがロウデコーダ３である。

ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成し、図示のようにビット線方向に複数のブロックＢＬＫ０〜ＢＬＫｎが配置される。

ビット線に接続されるセンスアンプ回路２は、同時書き込み及び読み出しが行われる１ページ分のセンスアンプＳＡを備える。ここでは、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとが一つのセンスアンプＳＡを共有する例を示している。

メモリコア１０から読み出された２０バイトのデータは１９次の多項式ν（ｘ）の係数として扱われる。この多項式ν（ｘ）からシンドロームＳ_０，Ｓ_１，Ｓ_２，Ｓ_３を生成するのが、シンドローム演算部２１である。ν（ｘ）にｇ（ｘ）の根α^０,α^１,α^２,α^３ を代入してそれぞれシンドロームＳ_０，Ｓ_１，Ｓ_２，Ｓ_３を得る。

求められたシンドロームに基づいて、エラー位置検索を行う。なおシンドロームＳ_０，Ｓ_１，Ｓ_２，Ｓ_３が全てゼロであれば、ゲート４１により“ｎｏ ｅｒｒｏｒ”が出力される。

エラー位置探索の計算では、シンドロームに関する積は、インデックスで表されるバイナリの数としてのアダーを用いた加算として行なわれる。具体的に各加算部は、ｍｏｄ１７とｍｏｄ１５の二つの合同式を同時並列的に解く二つのアダーにより構成されて、表現インデックスにより演算を行なう。和については、パリティチェッカで有限体の要素として７次の多項式の係数で表された各次数の係数間のｍｏｄ２による和演算として行う。

まず、シンドローム間の積や商であるＳ_０Ｓ_２，Ｓ_０Ｓ_３，Ｓ_１Ｓ_２，Ｓ_１Ｓ_３及びＳ_１／Ｓ_０を計算する部分がそれぞれ加算部２２，２３，２４，２５及び２９である。これらの加算部出力を受けて、パリティチェッカ２６は、Ａ＝Ｓ_０Ｓ_２＋Ｓ_１ ^２なる和演算を行い、パリティチェッカ２７は、Ｂ＝Ｓ_０Ｓ_３＋Ｓ_１Ｓ_２なる和演算を行い、パリティチェッカ２８は、Ｃ＝Ｓ_１Ｓ_３＋Ｓ_２ ^２なる和演算を行う。

Ｓ_０Ｓ_１Ｓ_２Ｓ_３≠０であり、Ａ＝０かつＢ＝０の場合は、ゲート回路４２により、１エラーであることを示す信号１ＥＣ＝“Ｈ”が得られる。また、Ａ≠０でＢ≠０の場合は、ゲート回路４３により、２エラーであることを示す信号２ＥＣ＝“Ｈ”が得られる。

加算部３０は、２ＥＣに対応するｙ^２＋ｙ＝Ｄによってｙを求める際のＤの因子ＡＣを求める部分であり、入力部分はＡとＣである。加算部３１は、変数変換ｘ＝ａｙを行うためのａ＝Ｂ／Ａを計算する部分で、入力部はＢとＡ^−１である。

加算部３２は、ＡＣとＢ^−２を入力として、Ｄを求める部分である。加算部３３は、シンボルエラーＥ_ｎ＝Ｓ_０ｙ_ｋ＋Ｓ_１／ａのＳ_１／ａを計算する部分で、入力はＳ_１とａ^−１である。

加算部３４は、エラー位置ｎの表現インデックスを計算する部分である。この入力部ではｙ^２＋ｙ＝Ｄを満たすｙのインデックスｋをデコードする。対応するデコード出力が無い場合は信号“ｎｏ ｉｎｄｅｘ”を出力する。入力はＤであり、デコード結果のｋは、その下の加算部３５の入力部に渡すとともに、他の入力ａのインデックスとｋの和を求めて変数変換ｘ＝ａｙを行っている。

信号“ｎｏ ｉｎｄｅｘ”が出力された場合は２エラーではないので、ゲート回路４５は、この場合を判別する信号２Ｃを、信号２ＥＣと“ｎｏ ｉｎｄｅｘ”の反転のＡＮＤで発生する。

加算部３５は、シンボルエラーＥ_ｎ＝Ｓ_０ｙ_ｋ＋Ｓ_１／ａのＳ_０ｙ_ｋを計算する部分である。入力はその上の加算部３４の入力部でのデコード結果ｋとＳ_０である。右端のパリティチェッカ３６は、入力のインデックスを多項式に直した同じ次数の係数間のｍｏｄ２による和を行なう部分であり、シンボルエラーＳ_０ｙ_ｋ＋Ｓ_１／ａの計算を行う。

メモリコア１０から読み出したデータを最終的に訂正する部分が点線で囲った訂正回路５０である。１エラーの場合は信号１ＥＣ＝“Ｈ”が出力され、これとエラー位置ｘとシンドロームＳ_０とによりＡＮＤゲートＧ１の出力が“Ｈ”になる。これにより、メモリから読み出したシンボルの各ビットをＸＯＲゲートＧ３で訂正する。

２エラーの場合は信号２Ｃ＝“Ｈ”が出力され、これとエラー位置ｎとシンボルエラーＥ_ｎとでＡＮＤゲートＧ２の出力が“Ｈ”になる。これにより、メモリから読み出したシンボルの各ビットをＸＯＲゲートＧ３で訂正する。

“ｎｏ ｅｒｒｏｒ”，１ＥＣ，２ＥＣのいずれの信号も発生されないときはエラーが３以上の場合であり、このときゲート回路４４により訂正不可能を示す信号“ｎｏｎ ｃｏｒｒｅｃｔａｂｌｅ”を発生する。

訂正回路５０の出力を入力とする部分が出力デコード部５１である。２０バイトのコード情報をｃ_０〜ｃ_１９としてこれらを係数とする１９次の多項式ｃ（ｘ）をｇ（ｘ）により逆演算することで、情報多項式ｆ（ｘ）の１６個の係数ａ_０〜ａ_１５の１６バイトデータに変換して出力する。

以下、ＥＣＣシステムの各部の詳細を説明する。

なお以下の説明は、３つの異なる方法について行うために、これらの方法について概要を説明する。これらは外部データをシンンボルとしてどう見るか、メモリに記憶させるシンボルは何かという点及び入出力インタフェースの高速化に関する。

図５にはその３つのケースＣ．１〜Ｃ．３を示している。

ケースＣ．１…外部データをバイト単位でＧＦ（２５６）の要素である７次の既約剰余多項式ｐｎ（ｘ）の係数と見なして、これを対象としてコードの演算を行なう。メモリに記憶させるデータのシンボル化も剰余多項式ｐｎ（ｘ）の係数としてのバイト単位で行なう。このケースＣ．１の説明において、基本的なエンコードやデコードの方法を説明する。

ケースＣ．２…ケースＣ．１で回路規模が最も大きくなる部分であるｐｎ（ｘ）の係数表示とインデックス表示間のデコード回路の数を少なくする方法である。外部データをＧＦ（２５６）の要素の表現インデックスのバイナリ表示と見なしてデコードなしで演算できる部分を増やす。

メモリに記憶させるシンボルも表現インデックスのバイナリ表示としてのバイト単位で行なう。このケースＣ．２については、ケースＣ．１から変更のある部分についてのみ説明する。

ケースＣ．３…ケースＣ．１，Ｃ．２ではＥＣＣシステムと外部とのデータのやり取りはバイト単位であり、ＥＣＣが同時に扱うデータブロックを１６サイクルでメモリに読み込むことを想定した。しかし２バイト以上を同時に扱いデータ転送のバンド幅を上げることが必要な場合もある。従って、多バイト同時転送の例である４バイト単位でデータをやり取りする方法をケースＣ．３として、ケースＣ．２の方式の変形として、インターフェース構成を説明する。

［ケースＣ．１の説明］
まず、ケースＣ．１の詳細説明を行なう。

（データエンコード部）
外部データからメモリに記憶するコードデータを係数として持つコード多項式ｃ（ｘ）を生成する方法について説明する。

外部データは、８ビット（＝１バイト）ずつシンボル化する。情報データ多項式ｆ（ｘ）の係数ａｉをシンボルとしての有限体要素と対応させるために、８ビットデータをＧＦ（２５６）の７次の既約剰余多項式ｐｎ（ｘ）の係数に対応させる。その場合、要素間の積演算をインデックスの加減算として行ない、しかもその計算規模を小さくするために、剰余多項式ｐｎ（ｘ）の係数を表現インデックスに変換する。更にその際、図６に示すように、ｐｎ（ｘ）の係数をプリデコードして、表現インデックスの回路規模を小さくし、表現インデックスはバイナリ表示されるように変換する。

この表示を用いてｃ（ｘ）を生成するために要素ｇ_ｉの積演算を行なう。即ち、コード多項式はｃ（ｘ）＝ｆ（ｘ）ｇ（ｘ）であるから、次数が同じ係数を比較することによって、ｃ（ｘ）の係数ｃ_ｉを、ｃ_ｉ＝ｇ_４ａ_ｉ−４＋ｇ_３ａ_ｉ−３＋ｇ_２ａ_ｉ−２＋ｇ_１ａ_ｉ−１＋ｇ_０ａ_１を用いて計算する。

ｇ_ｉは表現インデックスで表され、ｇ_４＝１＝｛０，０｝，ｇ_３＝α^７５＝｛３，０｝，ｇ_２＝α^２４９＝｛１２，３｝，ｇ_１＝α^７８＝｛１４，６｝，ｇ_０＝α^６＝｛５，１２｝であるから、全て表現インデックスの計算として処理できる。

α^ｍα^ｎ＝α^ｍ＋ｎを表現インデックスで表すと、｛１５ｍ（１７），１７ｍ（１５）｝｛１５ｎ（１７），１７ｎ（１５）｝＝｛１５（ｍ＋ｎ）（１７），１７（ｍ＋ｎ）（１５）｝＝｛１５ｍ＋１７ｎ（１７），１７ｍ＋１７ｎ（１５）｝となる。即ち積は表現インデックス成分間の和として計算できる。

有限体要素間の和は表現インデックスを用いたパリティチェックにより行う。和としてのコードｃ_ｉは、有限体要素の剰余多項式ｐｎ（ｘ）の係数表現として得られる。これをシンボルデータとしてメモリに直接記憶する。

なお表現インデックスへの変換の際に、ＧＦ（２５６）のゼロ元に対応するインデックスは根αの指数としては得られないので、その他の元では絶対使用されず、ゼロ元として事実上表現される表現インデックスである｛３２，１５｝、即ちバイナリ表示でバイトがオール“１”のＦＦに対応させて、ゼロ元の判定（ゼロ判定）“ｚｅｒｏ ｊｕｄｇｅ”を行なう。

図７は、コード計算の具体的なシステムである。

外部からのデータｆ（ｘ）は、クロックＣＬで取り込む。このクロックＣＬの例えば２倍の速さでサイクル数が２倍のクロックＣＬＫ^＊＊でプリ／インデックスデコード回路７００を動作させて、表現インデックスのバイナリ表示にする。

これは外部データの取り込み１６サイクルに対して計算システムの処理は２０サイクル必要であるためである。即ち、ｆ（ｘ）が１５次多項式、ｃ（ｘ）が１９次の多項式であることに対応する。

計算システムに入力されるデータは、時間順に、ａ_１５，ａ_１４，…，ａ_３，ａ_２，ａ_１，ａ_０，ＦＦ，ＦＦ，ＦＦ，ＦＦ，ａ’_１５，ａ’_１４，…である。ＦＦは、全てのビットが“１”のデータでＧＦ（２５６）のゼロ元を表す。

これらのインデックスバイナリデータは同時に、ａｇ_０，ａｇ_１，ａｇ_２，ａｇ_３及びａｇ_４のアダー系７０１，７０２，７０３，７０４及び７０５に入力される。

各アダー系への同時データ入力のために、ａｇ_０アダー系７０１は、４段のシフトレジスタＳＲを経たデータを受け取り、ａｇ_１アダー系７０２は３段のシフトレジスタＳＲを経たデータを受け取る。ａｇ_２アダー系７０３は２段のシフトレジスタＳＲを経たデータを受け取り、ａｇ_３アダー系７０４は１段のシフトレジスタＳＲを経たデータを受け取る。

ａｇ_４アダー系７０５は、ｇ_４＝１であるので、実際にはアダーは存在せず、デコーダのみの構成で、シフトレジスタを介さずデータを直接受け取る。

図８は、図７で用いられるシフトレジスタＳＲやクロック回路を示している。シフトレジスタＳＲは、クロックＣＬＫの立ち上がりでデータ取り込み確定し、今まで保持していたデータを出力する。クロックＣＬＫは、クロックＣＬＫ^＊から一定遅延をもって発生される。クロックＣＬＫ^＊はトリガ信号である“ｓｔａｒｔ”によって２０サイクル発生される。

クロックＣＬＫ^＊＊はクロックＣＬＫ^＊のはじめの１６サイクルに相当する。信号“ｓｔａｒｔ”は外部データ取り込みのクロックＣＬの１６サイクルごとに発生される信号である。

各アダー系７０１〜７０５には、ゼロ元の判定を行なうゼロ判定回路７１１が付属している。このゼロ判定回路７１１により、ゼロ元の場合にはアダーの計算結果によらずアダー出力デコード部のバイナリ値をインデックスに変換するバイナリ／インデックス変換出力が“０”となるようにする。

５つのアダー出力は、バイナリ／インデックス変換回路７１２で再度インデックスに変換される。そして、和を求めるためにインデックスデコーダ７０６を経て４ビットバイナリチェッカ・ラダー７０７にて計算され、コードデータｃ_１９，ｃ_１８，…，ｃ_２，ｃ_１，ｃ_０として、即ちＧＦ（２５６）の要素のｐｎ（ｘ）の係数として出力される。

図９は、ＧＦ（２５６）の要素の係数プリデコードと、表現インデックスの１７を法とした成分との対応表である。即ちこの表は、既約剰余ｐｎ（ｘ）のインデックスｎを１５倍して法１７の剰余類１５ｎ（１７）として分類したものである。

０から１６のインデックスで分類されて、各々の類には１５個のｎが含まれ、これらに対応するｐｎ（ｘ）の各次数の係数に従ってプリデコーダされた信号Ａｉ，Ｂｉ，Ｃｉ，Ｄｉの各ｉ（＝０〜３）を示した。Ａは、ｍ＝０，１に、Ｂは、ｍ＝２，３に、Ｃは、ｍ＝４，５に、Ｄは、ｍ＝６，７にそれぞれ対応する。

これらのＡｉ，Ｂｉ，Ｃｉ，Ｄｉでインデックス発生のデコーダのトランジスタゲートへの信号の接続が決まる。例えばインデックス１においては並列にＮＯＲ接続されるＮＡＮＤのノードはｎが１６１，５９，２４６，１２７，４２，９３，１７８，１４４，２１２，２２９，１１０，１９５，８，７６，２５に相当し、ＮＡＮＤのトランジスタゲートへは対応するＡｉ，Ｂｉ，Ｃｉ，Ｄｉを接続する。回路の具体的構成は後ほど示す。

図１０は、ＧＦ（２５６）の要素の係数プリデコードと、表現インデックスの１５を法とした成分との対応表である。即ちこの表は、既約剰余ｐｎ（ｘ）のインデックスｎを１７倍して法１５の剰余類１７ｎ（１５）として分類したものである。

０から１４のインデックスで分類され、各々の類には１７個のｎが含まれ、これらに対応するｐｎ（ｘ）の各次数の係数に従ってプリデコーダされた信号Ａｉ，Ｂｉ，Ｃｉ，Ｄｉの各ｉ（＝０〜３）を示した。Ａは、ｍ＝０，１に、Ｂは、ｍ＝２，３に、Ｃは、ｍ＝４，５に、Ｄは、ｍ＝６，７にそれぞれ対応する。

これらのＡｉ，Ｂｉ，Ｃｉ，Ｄｉでインデックス発生のデコーダのトランジスタゲートへの信号の接続が決まる。例えばインデックス１においては並列にＮＯＲ接続されるＮＡＮＤのノードはｎが１７３，２３３，２０３，２３，８３，１５８，１８８，６８，３８，１２８，１４３，９８，５３，２１８，８，１１３，２４８に相当し、ＮＡＮＤのトランジスタゲートへは対応するＡｉ，Ｂｉ，Ｃｉ，Ｄｉを接続する。回路の具体的構成は後ほど示す。

ここで、図１１を参照して、入力データの取り込みとデータをコード計算システムに渡す際のクロックなどの関係について説明する。ｆ（ｘ）のバイトごとのデータはクロックＣＬで取り込まれる。このクロックＣＬの１６サイクルが１６バイト＝１２８ビットの情報データであり、ＥＣＣの対象となる単位データブロックである。

ＥＣＣシステムを働かせるにはこの情報データをコード化して２０バイト＝１６０ビットのコードデータを構成する必要がある。データ取り込みにギャップを生じさせないためにこの実施の形態では、内部のデータはクロックＣＬの倍の速さのクロックＣＬＫ^＊およびＣＬＫ^＊＊で動かして、蓄積された取り込みデータに対して演算処理を行なうようにする。

即ち、１６ＣＬサイクルごとにトリガ信号“ｓｔａｒｔ”を発生させ、これによりクロックＣＬＫ^＊＊を１６サイクル、クロックＣＬＫ^＊を２０サイクル発生させて、８ＣＬサイクル前のデータからプリ／インデックスデコード回路７００で内部データとしての表現インデックスに変換していく。

１６ＣＬＫ^＊＊サイクルでプリ／インデックスデコード回路７００により変換した後に、４ＣＬＫ^＊サイクルはプリ／インデックスデコード回路７００は働かないので、ＦＦが計算システムに渡される。計算システムはクロックＣＬＫ^＊に遅延をかけたクロックＣＬＫで駆動する。

図１２から図１４は、プリ／インデックスデコード回路７００の各構成要素を示している。即ち図１２はプリデコード回路７００ａを示し、図１３はインデックスデコード回路７００ｂを示し、図１４は、インデックスをバイナリに変換するインデックス／バイナリ変換回路７００ｃを示している。

プリデコード回路７００ａは、既約剰余ｐｎ（ｘ）の係数とＡｉ，Ｂｉ，Ｃｉ，Ｄｉの対応テーブルに従って各信号を発生させる。

インデックスデコード回路７００ｂは、信号Ａｋ，Ｂｋ，Ｃｋ，Ｄｋをテーブルに従ってＮＡＮＤ接続したものを、グループ化してＮＯＲ接続して表現インデックスの各成分をクロックＣＬＫ^＊＊に同期して発生している。

インデックス／バイナリ変換回路７００ｃは、インデックスデコード回路７００ｂの出力を、クロックＣＬＫ^＊＊に同期してバイナリ表示に変換する。１７を法とする成分は５ビットのバイナリ、１５を法とする成分は４ビットのバイナリデータとして、変換する。クロックＣＬＫ^＊＊が発生されないときはバイナリ表示のビットは全て“１”でゼロ元の表現ＦＦになる。

図１５は、図７に示す各アダー系７０１〜７０５の入力部のゼロ判定回路７１１の構成を示す。これは、バイナリ表示がＦＦである場合にゼロ元と判定して、信号ＺＥＲＯｉを出力する。

図１６は、図７に示す各アダー系７０１〜７０５の出力部のバイナリ／インデックス変換回路７１２の構成である。アダーの計算結果は、バイナリ表示でのインデックスであるから、これを次段の計算で表現インデックス間の計算として利用できるように、本来のインデックスに戻すのがこの回路である。入力部のゼロ判定回路７１１の出力ＺＥＲＯｉが“１”であればこの回路はクロックＣＫが立たずに不活性のままで、アダーの計算結果によらず全ての表現インデックス成分を“０”とする。

図１５及び図１６において、ｉ＝０〜４でａｇ_０，ａｇ_１，ａｇ_２，ａｇ_３，ａｇ_４のアダー系７０１〜７０５にそれぞれ対応する。

図１７は、コード計算システムのアダー（ａｇ_ｉアダー）のなかの１７を法として成分計算する部分ａｇ_ｉアダー（１７）の回路構成である。入力１７１，１７２はそれぞれ、インデックス／バイナリ変換出力（５バイナリ出力）１５ｎ（１７）ｂ_０〜１５ｎ（１７）ｂ_４とｇ_ｉの表現インデックスの１７を法とする成分の２進表示ｇ_ｉ（１７）ｂ_０〜ｇ_ｉ（１７）ｂ_４である。ｇ_ｉ入力は固定した入力となり、ｇ_ｉそれぞれの図に示した第１成分である。

これらの入力１７１，１７２を５ビットアダー（１７）１７３で和演算する。出力１７４はバイナリ／インデックス変換回路１７５でデコードされて、表現インデックス成分１５σａｇｉ（１７）となる。

図１８は、コード計算システムのアダー（ａｇ_ｉアダー）のなかの１５を法として成分計算する部分ａｇ_ｉアダー（１５）の回路構成である。入力１８１，１８２はそれぞれ、インデックス／バイナリ変換出力（４バイナリ出力）１７ｎ（１５）ｂ_０〜１７ｎ（１５）ｂ_３とｇ_ｉの表現インデックスの１５を法とする成分の２進表示ｇ_ｉ（１５）ｂ_０〜ｇ_ｉ（１５）ｂ_３である。ｇ_ｉ入力は固定した入力となり、ｇ_ｉそれぞれの図に示した第２成分である。

これらの入力１８１，１８２を４ビットアダー（１５）１８３で和演算する。出力１８４はバイナリ／インデックス変換回路１８５でデコードされて、表現インデックス成分１７σａｇｉ（１５）となる。

図１９Ａ及び図１９Ｂは、図１７に示す５ビットアダー（１７）１７３の具体回路例及びその回路記号を示している。これは、ＡｍとＢｍを２進数で表した各桁の和をハーフアダー、フルアダーで求めて、１７を法としてその剰余としての和を求める加算回路である。

図示のように、５ビットの第１段加算器１７３１と、その和が１７以上であることを検出して桁上げする桁上げ補正回路１７３２と、この桁上げ補正回路１７３２と共に、和が１７以上の場合に３２に対する１７の補数１５（＝３２−１７）を加えるための第２段加算器１７３３とを有する。

桁上げ補正回路１７３２は、第１段加算器１７３１の出力状態に応じて、信号ＰＦ０を発生するものである。具体的にいえば、第１段加算器１７３１の最上位ビット出力Ｓ４’が“１”でありかつ、それ以外のビット出力Ｓ０，Ｓ１’〜Ｓ３’の少なくとも一つが“１”であること、即ち和が１７以上であることを検出して、信号ＰＦ０（＝“Ｈ”）を発生するように構成されている。

第２段加算器１７３３は、第１段加算器１７３１の出力が１７以上の場合に、１７の補数（０１１１１）を加えるというロジックが組まれている。

図２０Ａ及び図２０Ｂは、図１８に示す４ビットアダー（１５）１８３の具体回路例及びその回路記号を示している。これは、１５を法としてその剰余としての和を求める４ビット加算回路であり、図示のように、４ビットの第１段加算器１８３１と、その和が１５以上であることを検出して桁上げする桁上げ補正回路１８３２と、この桁上げ補正回路１８３２と共に、和が１５以上の場合に１５の補数を加えるための第２段加算器１８３３とを有する。

桁上げ補正回路１８３２は、第１段加算器１８３１の出力状態に応じて、信号ＰＦ０を発生するものである。

第２段加算器１８３３は、第１段加算器１８３１の出力が１５以上の場合に、１５の補数１＝（０００１）を加えるというロジックが組まれている。

これらのアダー１７３，１８３は、クロックなどの同期が必要でなく、入力が確定すれば出力も確定するようにして、システムのタイミング制御の負担を減らす構成となっている。

図２１（ａ）（ｂ）及び図２２（ａ）（ｂ）は、以上のアダー１７３，１８３で用いられる、２進数の足し算を行なう基本的な単位であるフルアダー及びハーフアダーの回路記号と具体回路を示している。フルアダーは、加えるビットＡとＢをＸＯＲ回路とＸＮＯＲ回路でロジック演算を行い、桁上げ信号Ｃｉｎとのロジックを更に取って、出力としてＡ，Ｂ，Ｃｉｎの和Ｓｏｕｔと桁上げ信号Ｃｏｕｔを出力する。ハーフアダーは一般的なロジックゲートで構成できる。

以上のデータエンコードシステム内のアダー出力は、コードデータｃ_ｉ＝ｇ_４ａ_ｉ−４＋ｇ_３ａ_ｉ−３＋ｇ_２ａ_ｉ−２＋ｇ_１ａ_ｉ−１＋ｇ_０ａ_ｉを計算するために使われる。ここでの計算は有限体の要素を剰余多項式ｐｎ（ｘ）と見てその係数の２を法としての和を求めるものである。そこで表現インデックスによって表された剰余多項式ｐｎ（ｘ）を加えてその係数を求める方法を説明する。

図２３Ａ及び図２３Ｂは、剰余多項式ｐｎ（ｘ）の次数ｍの係数と、要素α^ｎ のインデックスｎと、表現インデックス｛１５ｎ（１７），１７ｎ（１５）｝の関係を、表現インデックス成分１７ｎ（１５）の値０〜１４ごとのグループにまとめて示したテーブルである。各グループ内で表現インデックス成分１５ｎ（１７）は０から１６までが昇順に並べられている。

また、“ｉｎｐｕｔ １５ｎ（１７）”の部分には、ｐｎ（ｘ）の係数の和では係数が０であるところは和に寄与しないので係数が１であるときの１５ｎ（１７）の値を表示している。ｐｎ（ｘ）と表現インデックス {１５ｎ（１７）,１７ｎ（１５）} は一対一に対応しているので、ある表現インデックスが与えられたとき多項式のｐｎ（ｘ）の次数ｍの係数の和への寄与をこの表からデコードできる。

すなわち各次数ｍについて、ひとつの表現インデックス成分１７ｎ（１５）をゲート入力とするひとつのトランジスタの下にこの１７ｎ（１５）に属するｐｎ（ｘ）の次数ｍの係数が１である１５ｎ（１７）をゲート入力とするトランジスタのＮＯＲ接続を作る。そして表現インデックスがこのグループにヒットすれば電流パスが出来るようにする。このような接続を各成分１７ｎ（１５）について図のテーブルから作り、共通ノードを放電するようにする。

この共通ノードがひとつの表現インデックスに対してｐｎ（ｘ）の次数ｍの係数の反転を表している。例えば、ｍ＝７は、表から、次のＮＯＲ接続を作る。
（１）１７ｎ（１５）＝０の下の１５ｎ（１７）＝２，７，１０，１２，１４，１６のＮＯＲ接続、
（２）１７ｎ（１５）＝１の下の１５ｎ（１７）＝０，２，４，５，７，９，１０，１１，１５，１６のＮＯＲ接続、
（３）１７ｎ（１５）＝２の下の１５ｎ（１７）＝３，４，５，６，１０，１６のＮＯＲ接続、
（４）１７ｎ（１５）＝３の下の１５ｎ（１７）＝０，１，３，６，８，９のＮＯＲ接続、
（５）１７ｎ（１５）＝４の下の１５ｎ（１７）＝０，４，５，９，１１，１２，１４，１５のＮＯＲ接続、
（６）１７ｎ（１５）＝５の下の１５ｎ（１７）＝０，２，３，６，７，９，１１，１５のＮＯＲ接続、
（７）１７ｎ（１５）＝６の下の１５ｎ（１７）＝０，１，４，５，８，９，１０，１６のＮＯＲ接続、
（８）１７ｎ（１５）＝７の下の１５ｎ（１７）＝１，３，４，５，６，８，１１，１２，１４，１５のＮＯＲ接続、
（９）１７ｎ（１５）＝８の下の１５ｎ（１７）＝２，３，４，５，６，７，１２，１４のＮＯＲ接続、
（１０）１７ｎ（１５）＝９の下の１５ｎ（１７）＝１，２，３，４，５，６，７，８，１０，１１，１５，１６のＮＯＲ接続、
（１１）１７ｎ（１５）＝１０の下の１５ｎ（１７）＝０，３，６，９，１０，１１，１２，１４，１５，１６のＮＯＲ接続、
（１２）１７ｎ（１５）＝１１の下の１５ｎ（１７）＝１，２，７，８，１１，１５のＮＯＲ接続、
（１３）１７ｎ（１５）＝１２の下の１５ｎ（１７）＝１，８，１０，１１，１２，１４，１５，１６のＮＯＲ接続、
（１４）１７ｎ（１５）＝１３の下の１５ｎ（１７）＝０，１，２，４，５，７，８，９，１２，１４のＮＯＲ接続、及び
（１５）１７ｎ（１５）＝１４の下の１５ｎ（１７）＝０，１，２，３，６，７，８，９，１０，１２，１４，１６のＮＯＲ接続。

これらのＮＯＲ接続により共通ノードが放電されるか否かにより、係数１がデコードされる。例えば、｛１５ｎ（１７）,１７ｎ（１５）｝＝｛１１，４｝は１７ｎ（１５）＝４の下の１５ｎ（１７）＝０，４，５，９，１１，１２，１４，１５のＮＯＲ接続を介してノードが放電され、ｍ＝７次の係数が１であることがデコードされる。

なお、ｐｎ（ｘ）のゼロ元“００００００００”には１５ｎ（１７）＝１６，１７ｎ（１５）＝１５を対応させる。ｐｎ（ｘ）の係数が全て“０”であることと、そのデコードがこれらの表にないこととが対応している。

図２４は、上述の図２３Ａ及び図２３Ｂのテーブルを利用して、図７に示す、ｃ_ｉ＝ｇ_４ａ_ｉ−４＋ｇ_３ａ_ｉ−３＋ｇ_２ａ_ｉ−２＋ｇ_１ａ_ｉ−１＋ｇ_０ａ_ｉを計算する４ビットパリティチェッカ・ラダー７０７の入力インデックスデコーダ部７０６の構成を示している。

入力信号は、アダーａｇ_４，ａｇ_３，ａｇ_２，ａｇ_１，ａｇ_０のそれぞれの出力要素の表現インデックスであり、これらの要素毎にｍ次の係数に相当する共通ノードＮ（ａｇ_４），Ｎ（ａｇ_３），Ｎ（ａｇ_２），Ｎ（ａｇ_１），Ｎ（ａｇ_０）を有する。これらの共通ノードは、信号ＣＬＫで駆動されるＰＭＯＳトランジスタＰ０によりＶｄｄにプリチャージされる。

各要素の共通ノードに対して、表現インデックス成分１７ｎ（１５）によりゲートが駆動されるＮＭＯＳトランジスタＮ１１と、表現インデックス成分１５ｎ（１７）によりゲートが駆動されるＮＭＯＳトランジスタＮ１２とによりＮＯＲ回路ＮＯＲ１，ＮＯＲ２，ＮＯＲ３，ＮＯＲ４，ＮＯＲ５が構成される。ＮＭＯＳトランジスタＮ１１，Ｎ１２の配置が図２３Ａ及び図２３Ｂのテーブルにより決まる。

５つの共通ノードのパリティチェックを４ビットパリティチェッカ・ラダー７０７で行うことにより、ｃ_ｉのｍ次の係数（ｃ_ｉ）_ｍが得られる。

図２５は、５入力４ビットパリティチェッカ・ラダー７０７の構成例を示す。Ｎ（ａｇ_０）からＮ（ａｇ_３）の４入力は４ビットパリティチェッカＰＣ１に入り、その出力とＮ（ａｇ_４）の反転入力が２ビットパリティチェッカＰＣ２に入力される。

図２６（ａ）（ｂ）は、２ビットパリティチェッカＰＣ２の回路記号と具体的な回路例である。２ビットａとｂをＸＯＲ部とＸＮＯＲ部でロジック演算して偶数パリティすなわち入力端子中の“１”の数が偶数のときＥＰ＝“１”を出力する。

図２７（ａ）（ｂ）は、４ビットパリティチェッカＰＣ１の回路記号と具体的な回路例を示している。４ビットａ，ｂ，ｃ，ｄを入力として構成要素である２ビットパリティチェッカの出力のロジックを取り、偶数個の“１”が入力にあるときＥＰ＝“１”を出力する。

（データ読み出しとエラー訂正のタイミング制御）
次に、メモリからのデータ読み出し動作のタイミング同期の関係について、図２８を参照して説明する。なお、クロック名などにはメモリへのシンボルデータの書き込みまでに用いたのと同じ名称を用いることもあるが、同一の信号ではないことに注意を要する。

メモリコアから読み出したデータの格納場所として２０バイトのデータレジスタ（データラッチ）を２系統準備する。これら第１及び第２のデータラッチ系をインタリーブして使用することによりデータを切れ目なく出力する。

クロックは２種ある。一つは、データの転送を行うもので、データを出力するためのクロックＣＬとこれと周期は同じであるがメモリからデータを読み出すために５サイクルごとにまとまって間欠的に発生されるクロックＣＰである。もう一つは、ＥＣＣシステムを駆動するためのクロックＣＬＫで、これは１ＣＬＫサイクル＝１６ＣＬサイクルとする。

メモリからは２０バイトのデータｄ_ｉ（ｉ＝１９〜０）が４バイトずつ５ＣＰサイクルで読み出されて、第１のデータラッチに保持されるとともに、シンドロームの計算が行われる。このシンドロームからエラー検索とシンボルエラーが計算され、コードデータがｄ_ｉを修正したｃ_ｉ（ｉ＝１９〜４）としてラッチの出力を訂正する。ｃ_３〜ｃ_０は情報データの訂正には使われない。これでＥＣＣの１ＣＬＫサイクルが終了する。

次にラッチ出力に得られたコードｃ_ｉを用いて情報データａ_ｉ（ｉ＝１５〜０）をクロックＣＬに同期して順次計算して出力するとともに、次の２０バイトのデータを第２のデータラッチに読み出す。即ち、第１及び第２のラッチ系で、一方が訂正された情報データａ_ｉを出力する動作を行っている間に、同時に他方では次の読み出しデータをラッチして、シンドローム計算、エラー検出及び訂正を行うというインタリーブ動作が行われる。

次に、メモリから読み出したデータに対してエラー位置探索とエラー訂正を行うシステムについて、以下具体的に説明する。

（シンドローム演算部）
まず図２９は、シンドロームの計算システム（図３のシンドローム演算部２１）の概要である。メモリから読み出す１９次の多項式の係数であるシンボルデータをｄ_１９，ｄ_１８，…，ｄ_２，ｄ_１，ｄ_０とする。これらにαの適当な冪を乗じて加えることでシンドロームｓ０，ｓ１，ｓ２，ｓ３を得るのがこのシステムである。このシンドローム計算システムはエラー検索訂正のためのメインクロックＣＬＫをトリガとして、クロック発生器２９０８により短い周期のクロックＣＰを５サイクル発生して、このクロックＣＰに同期して計算を行う。

入力部は、ＧＦ（２５６）の要素をｐｎ（ｘ）の係数として表す各４バイトのデータｄ_１９〜ｄ_１６，ｄ_１５〜ｄ_１２，ｄ_１１〜ｄ_８，ｄ_７〜ｄ_４，ｄ_３〜ｄ_０を５サイクルで受け取る。入力部は、プリデコーダ２９０１，インデックスデコーダ２９０２及びインデックス／バイナリ変換回路２９０３から構成される。これらの入力回路部によってデータは表現インデックスに変換されてバイナリ表示となる。またゼロ元判定も行われる。

バイナリ表示の表現インデックスに基づいて、５サイクルで４つのシンドロームを同時に計算する。即ち４バイトのデータを同時に１２個の表現インデックスのアダー回路２９０４に入力している。勿論回路規模を小さくしたければ、１バイトずつ２０サイクルで計算するアダー３つとすることができる。

４つのシンドロームに対応して４つの４ビットパリティチェッカ２９０５があり、各同時に扱う４つのＧＦ（２５６）の和を求めている。これにより、空間ドメインでの並列パリティチェックを行っている。このパリティチェッカ２９０５の５サイクル分の出力のパリティチェツクを行うのが“１”の計数回路２９０７の部分であり、こここで４ビットパリティチェッカが“１”を出力すると“１”と“０”を交互にシフトする。これは、時間ドメインでのシリアルパリティチェックを行っていることになる。なお、１バイトずつ２０サイクルで計算する場合は、空間ドメインの並列パリティチェックは不要である。

一番上のシンドロームｓ０の計算はαの０乗すなわち１との掛け算であるので実質的にアダー回路は必要なく、表現インデックスが直接４ビットパリティチェッカ２９０５に入力される。

シンドロームｓ１の計算以降はアダー回路２９０４が必要となる。シンドロームｓｉ(ｉ＝１〜３）の計算のアダー回路２９０４へはデータの表現インデックスをバイナリ表示したものを入力し、また計算に必要なαの累乗の指数の表現インデックスのバイナリ表示を入力して和を求める。その結果が表現インデックスとして４ビットパリティチェッカ２９０５へ入力される。入力データがゼロ元のときはアダーの計算結果によらずに出力の表現インデックスをすべて“０”とする。

４ビットパリティチェッカ２９０５の出力はクロックＣＰに同期して次段の計数回路２９０７を駆動する信号となる。計数回路２９０７はクロックＣＬＫの立ち上がりで発生されるリセットパルスＲＳでリセットされて新たな“１”の計数を始める。

各々の４ビットパリティチェッカ２９０５と計数回路２９０７はｐｎ（ｘ）の計数で要素を表すから、それぞれのシンドロームに対してｍ＝０〜７の８つ設けられる。これにより各シンドロームがＧＦ（２５６）の要素としてｐｎ（ｘ）となって出力される。

図３０は、図２９の計算システムの入力部プリデコーダ２９０１の構成例である。ここでは、先のｐｎ（ｘ）の係数とＡｉ，Ｂｉ，Ｃｉ，Ｄｉの対応テーブル従って各信号を発生させる。

図３１は、同じく入力部のインデックスデコーダ２９０２の構成例である。ここでは、Ａｋ，Ｂｋ，Ｃｋ，Ｄｋをテーブルに従ってＮＡＮＤ接続したものをグループ化し、ＮＯＲ接続して表現インデックスの各成分をクロックＣＰに同期して発生している。

図３２は、同じく入力部のインデックス／バイナリ変換回路２９０３の構成例である。ここでは、クロックＣＰに同期して、インデックスを５バイナリ或いは４バイナリ表示に直す。即ち１７を法とするインデックス成分は５ビット、１５を法とするインデックス成分は４ビットのバイナリデータとする。

図３３は、インデックス／バイナリ変換回路２９０３に付属するゼロ判定回路の構成を示している。データがゼロ元のときはＡ０，Ｂ０，Ｃ０，Ｄ０が“Ｈ”であるので、それらのＮＡＮＤによりｚｅｒｏｄｉ＝“Ｈ”を発生する。またゼロ元の場合はインデックスデコーダ回路も対応するデコードが無いためインデックスはすべて“０”となる。

図３４及び図３５は、シンドローム計算システムにおけるアダー回路２９０４の構成例を示している。

図３４は、メモリから読み出したデータν（ｘ）のｋ次の係数ｄｋについてｋ≡ｊ ｍｏｄ４となるデータが入力して、ν(αⁱ) を計算する際に用いられる、１７を法とした表現インデックスについてのアダー回路部、αｉｄｊアダー（１７）である。ｊは０から３の４つ、ｉは１から３の３つでこの種類のアダーは１２個ある。

一方のデータ入力３４１は５サイクルのクロックＣＰの各サイクルＣＰ０〜ＣＰ４に同期して入力される１５σｄ（ｊ＋４×４）（１７）のバイナリ表示、１５σｄ（ｊ＋４×３）（１７）のバイナリ表示、１５σｄ（ｊ＋４×２）（１７）のバイナリ表示、１５σｄ（ｊ＋４×１）（１７）のバイナリ表示及び１５σｄ（ｊ＋４×０）（１７）のバイナリ表示である。

もう一方の入力３４２は、クロックＣＰ０〜ＣＰ４で順次切り替えられて入力される、１５ｉ（ｊ＋４×４）（１７）のバイナリ表示、１５ｉ（ｊ＋４×３）（１７）のバイナリ表示、１５ｉ（ｊ＋４×２）（１７）のバイナリ表示、１５ｉ（ｊ＋４×１）（１７）のバイナリ表示及び１５ｉ（ｊ＋４×０）（１７）のバイナリ表示である。この入力部の回路の詳細は後ほど説明する。

これらの入力データについて５ビットアダー（１７）３４３で和を求める。出力３４４は、出力部にあるバイナリ／インデックス変換回路３４５（即ち２９０９）で表現インデックス成分１５σαｉｄｊ（１７）に変換される。

図３５は、メモリから読み出したデータν（ｘ）のｋ次の係数ｄｋについてｋ≡ｊ ｍｏｄ ４となるデータが入力し、ν(αⁱ) を計算する際に用いられる、１５を法とした表現インデックス成分に対するアダー回路部、αｉｄｊアダー（１５）である。ｊは０から３の４つ、ｉは１から３の３つであり、この種のアダーも１２個ある。

一方のデータ入力３５１は５サイクルのクロックＣＰの各サイクルＣＰ０〜ＣＰ４に同期して入力される１７σｄ（ｊ＋４×４）（１５）のバイナリ表示、１７σｄ（ｊ＋４×３）（１５）のバイナリ表示、１７σｄ（ｊ＋４×２）（１５）のバイナリ表示、１７σｄ（ｊ＋４×１）（１５）のバイナリ表示及び１７σｄ（ｊ＋４×０）（１５）のバイナリ表示である。

もう一方の入力３５２は、クロックＣＰ０〜ＣＰ４で順次切り替えられて入力される、１７ｉ（ｊ＋４×４）（１５）のバイナリ表示、１７ｉ（ｊ＋４×３）（１５）のバイナリ表示、１７ｉ（ｊ＋４×２）（１５）のバイナリ表示、１７ｉ（ｊ＋４×１）（１５）のバイナリ表示及び１７ｉ（ｊ＋４×０）（１５）のバイナリ表示である。この入力部の回路の詳細は後ほど説明する。

これらの入力データについて４ビットアダー（１５）３５３で和を求める。出力３５４は、出力部にあるバイナリ／インデックス変換回路３５５（即ち２９０９）で表現インデックス成分１７σαｉｄｊ（１５）に変換される。

図３６は、図３４或いは図３５のアダー出力部に用いられるバイナリ／インデックス変換回路３４５，３５５（即ち図２９の変換回路２９０９）としてのデコーダ回路を示す。アダーの計算結果は２進表示でのインデックスであるからこれを次の段の計算で表現インデックス間の計算として利用できるようにインデックス信号へと変換する必要がある。

ここでは、クロックＣＰに同期したクロックＣＫでプリチャージされたノードを、バイナリ表示をデコードしたＮＡＮＤロジックで放電して、インデックスとする。アダーへのデータ入力がゼロ元である場合は、信号ｚｅｒｏｄｉによりクロックＣＫは“Ｌ”のままでインデックスもすべて“０”となる。

図３７は、上述したαｉｄｊアダーのαのインデックス入力部の構成を示す。α の指数で表したＧＦ（２５６）の要素は、後に説明するように、その冪の要素が表現インデックスの成分の変換から得られることを利用して、クロックＣＰのサイクルごとにインデックスの接続換えを行うことで、ν（ｘ）にαⁱ を代入した際の項ｘ^ｍの代入結果としてのインデックスを得ている。

具体的には、αｉｄｊアダーではクロックＣＰの最初のサイクルＣＰ０ではインデックスｉ（ｊ＋１６）の表現インデックス成分、ＣＰ１ではインデックスｉ（ｊ＋１２）の表現インデックス成分、ＣＰ２ではインデックスｉ（ｊ＋８）の表現インデックス成分、ＣＰ３ではインデックスｉ（ｊ＋４）の表現インデックス成分、ＣＰ４ではインデックスｉｊの表現インデックス成分が必要である。これらの配線の接続換えをクロックＣＰに同期して行うのがインデックスＭＵＸ３７１，３７２である。

これらのインデックスＭＵＸから出てきた表現インデックス成分１５ｉ（ｊ＋４ｐ）（１７）と１７ｉ（ｊ＋４ｐ）（１５）（但し、ｐ＝４〜０）はインデックス／バイナリ変換回路３７３でインデックス成分の２進数表示に変換されてアダーに供給される。

次に、ｎの倍数についてその表現インデックスと剰余類がどの様に変換するかを説明する。α^ｎのインデックスｎに対応する表現インデックスは、ｍｏｄ １７とｍｏｄ １５のペアとして｛１５ｎ（１７），１７ｎ（１５）｝で表す。本システムは次の３つの場合（ａ），（ｂ），（ｃ）がある。なお、１５ｎ（１７）＝σ_１７、１７ｎ（１５）＝σ_１５とする。

（ａ）ｎの表現インデックスσ_１７，σ_１５から法１５と互いに素である数ｍの倍数ｍｎの表現インデックスを求める。１７は素数なので、どのようなｍとも互いに素である。

ｎをｍ倍してもｍが法と互いに素であるので、合同式の両辺を法を変えずにｍで割ることが出来る。従って剰余類自体は変わらず含まれる要素の構成に変わりはない。表現インデックスはｍ倍され、｛σ_１７（ｍｏｄ １７），σ_１５（ｍｏｄ １５）｝から｛ｍσ_１７（ｍｏｄ １７），ｍσ_１５(ｍｏｄ １５）｝となる。

（ｂ）法１７は素数であるので因数を持たないが、法１５は３や５を因数として持つ。このときσ_１５から法１５の因数である数ｍの倍数ｍｎの表現インデックスを求める。

ｍｎとｍｎ’が同じ剰余類に属するなら、１７ｍ（ｎ−ｎ’）≡０(ｍｏｄ １５）である。ｍが１５の因数であるので合同式の両辺を割るときには法もその絶対値で割られてｎ≡ｎ' （ｍｏｄ １５／|ｍ|)であるから、１５／|ｍ|だけ差がある剰余類の要素は同じ剰余類の要素と見なされ、今まで分離していた剰余類が結合して新たな大きな剰余類となる。表現インデックスはこれらの結合によって同一の表現インデックスを持つように変換される。

例えばｍ＝−３の場合はｎ≡ｎ' （ｍｏｄ ５）となり、法１５での剰余類３つが結合して１５個の剰余類が５つの剰余類にまとまる。

表現インデックスの変換計算自体は（ａ）の場合と同じである。

（ｃ）ｎの表現インデックスから法１５と互いに素である数ｍのｍ分の１のｎ／ｍの表現インデックスを求める。

ｎをｍ分の１倍してもｍが法と互いに素であるので合同式の両辺にｍを掛けることが出来る。従って剰余類自体は変わらず含まれる要素の構成に変わりはない。表現インデックスは変換される表現インデックスに法の適当な倍数を加えてｍを因数としてもつ数に変換し（法とｍが互いに素なので可能)、これをｍで割って法の剰余として得られる。

例えばｍ＝２のとき、σ_１７が偶数なら、ｂ_１７＝σ_１７／２なる整数ｂ_１７があり、奇数ならｂ_１７＝（σ_１７＋１７）／２なる整数ｂ_１７がある。同様に、σ_１５が偶数なら、ｂ_１５＝σ_１５／２なる整数ｂ_１５があり、奇数ならｂ_１５＝（σ_１５＋１５）／２なる整数ｂ_１７がある。従って、｛ｂ_１７（ｍｏｄ １７），ｂ_１５（ｍｏｄ １５）｝なる表現インデックスが得られる。

図３８は、表現インデックス間の関係の例として、ｎの表現インデックス{１５ｎ（１７）,１７ｎ（１５）}の成分インデックスがｎのｍ倍の変換後にとる値を欄×ｍ（ｍ＝−１，２，−２，３，−３，１／２）の表にした。この変換を組みあわて本システムで必要な表現インデックスは全て得られる。

例えば表現インデックス｛３、８｝の−３／２倍の変換をする。最初の表現インデックス成分は１５ｎ（１７）＝３であるので、×（−３）の欄から８になり、これを新たに１５ｎ（１７）と見なして×１／２の欄から４となる。

２番目の表現インデックス成分は１７ｎ（１５）＝８であるので、×（−３）の欄から６になり、これを新たに１７ｎ（１５）と見なして×１／２の欄から３になる。これにより、｛３，８｝は、×（−３／２）で｛４，３｝に変換される。

この変換過程は、最初に×１／２を求め、次に×（−３）を求めても、結果は同じである。

次に、図３９は、αｉｄｊアダーで用いられるα^ｎ の表現インデックスの成分の関係としてν（ｘ）に代入されるα^１，α^２ ，α^３ に対してｊ＝０，１，２，３のアダーで使用される×（ｊ＋４ｐ）（但し、ｐ＝４，３，２，１，０）の表現インデックスの値をテーブルにした。このテーブルに従って先のインデックスＭＵＸでのクロックＣＰに同期したインデックス信号の切り替えを行う。

図４０は、ν（α^０）についてのシンドローム計算のアダー出力の和を求める４ビットパリティチェッカ２９０５の入力部のインデックスデコーダ２９０６の構成例である。ν(α^０) ではアダーはなくデータ入力部のデコーダから直接データの表現インデックスを
受け取る。

入力信号はデータ要素ｄ（３＋４ｋ），ｄ（２＋４ｋ），ｄ（１＋４ｋ），ｄ（０＋４ｋ）であり、ｋ＝４，３，２，１，０がクロックＣＰの５サイクルに同期して表現インデックスとしてインデックスデコード部２９０６に入力される。入力のデータ要素ごとに和のｐｎ（ｘ）のｍ次の係数に相当するノードＮＤ０〜ＮＤ３を持ち、このノードを信号ＣＰで駆動されるＰＭＯＳトランジスタＰ０により予めプリチャージしておく。

各要素の共通ノードに対して、表現インデックス成分１７σｄｎ（１５）によりゲートが駆動されるＮＭＯＳトランジスタＮ１１と、表現インデックス成分１５σｄｎ（１７）によりゲートが駆動されるＮＭＯＳトランジスタＮ１２とによりＮＯＲ回路ＮＯＲ１，ＮＯＲ２，ＮＯＲ３，ＮＯＲ４が構成される。ＮＭＯＳトランジスタＮ１１，Ｎ１２の配置がＧＦ（２５６）の要素の係数と表現インデックスの対応表から決まる。各ｍについて各要素からの４つのノードＮＤ０〜ＮＤ３のパリティチェックを４ビットパリティチェッカ２９０５で行うことにより、ν(α^０) の５分の１の多項式の部分和のｍ次の係数ＣＫ０
が得られる。

ちなみに、偶数個の入力を持つパリティチェッカの入力は全入力が反転されていても出力は変わらないので、入力デコードがノードの放電であるロジックが作りやすい反転入力としている。４ビットパリティチェッカ２９０５の出力はクロックＣＰに同期して反転され出力される。

図４１は、ν（α^ｉ）（ｉ＝１，２，３）についてのシンドローム計算のアダー出力の和を求める４ビットパリティチェッカ２９０５の入力部のインデックスデコーダ２９０６の構成例である。この場合、アダーからの出力の表現インデックスを入力信号として受け取る。

入力信号は要素αｉｄ３，αｉｄ２，αｉｄ１，αｉｄ０で、クロックＣＰの５サイクルに同期して表現インデックスとしてデコーダ部２９０６に入力される。入力のデータ要素ごとに和のｐｎ（ｘ）のｍ次の係数に相当するノードＮＤ０〜ＮＤ３を持ち、このノードを信号ＣＰで駆動されるＰＭＯＳトランジスタＰ０により予めプリチャージしておく。

各要素の共通ノードに対して、表現インデックス成分１７σαｉｄｉ（１５）によりゲートが駆動されるＮＭＯＳトランジスタＮ１１と、表現インデックス成分１５σαｉｄｉ（１７）によりゲートが駆動されるＮＭＯＳトランジスタＮ１２とによりＮＯＲ回路ＮＯＲ１，ＮＯＲ２，ＮＯＲ３，ＮＯＲ４が構成される。このトランジスタゲートへの接続はＧＦ（２５６）の要素の係数と表現インデックスの対応表から決まる。

各ｍについて各要素からの４つのノードのパリティチェックを４ビットパリティチェッカ２９０５で行い、ν(α^ｉ) の５分の１の多項式の部分和のｍ次の係数ＣＫｉｍが得られる。

（エラー検索の第１段階アダー回路部）
次に、シンドローム計算後のエラー検索の最初の段階である、シンドロームの積や商を計算する部分、即ち図３のアダー回路２２，２３，２４，２５及び２９の部分の説明をする。まず、Ｓ_０Ｓ_２，Ｓ_０Ｓ_３，Ｓ_１Ｓ_２及びＳ_１Ｓ_３の積計算を行う最初の４つのアダー２２，２３，２４及び２５の部分を、まとめて、“Ｓ_ｍＳ_ｎアダー”として説明する。

シンドローム計算システムのシリアルパリティチェッカからの出力Ｓ_０，Ｓ_１，Ｓ_２，Ｓ_３は７次の多項式として得られ、ＧＦ（２５６）の要素であるｐｎ（ｘ）のいずれかに一致している。そこで多項式をｍ_１（ｘ）の根αのインデックスをｍｏｄ１７，ｍｏｄ１５によって表した表現インデックスに変換して、以後の計算で利用する。

即ち、Ｓ_ｍＳ_ｎアダーの入力部に、この変換を行なうために設けられるデコード回路が、図４２に示すプリデコード回路及び図４３に示すインデックスデコード回路である。

図４２のプリデコード回路は、８ビットのｐｎ（ｘ）の係数の表す２５６のバイナリ信号状態を信号Ａｉ，Ｂｉ，Ｃｉ，Ｄｉ（ｉ＝０〜３）の組合せとして表す変換回路であり、ＮＡＮＤ回路で構成される。８ビットのバイナリ信号を２ビットずつ下位から区切り、４進数としてそれぞれ表して、これらをＡｉ，Ｂｉ，Ｃｉ，Ｄｉとしている。

Ｓ０，Ｓ１，Ｓ２，Ｓ３を表す多項式の項の係数の次数ｍ＝０，１がＡｉ、ｍ＝２，３がＢｉ、ｍ＝４，５がＣｉ、ｍ＝６，７がＤｉに変換される。このプリデコードにり、次段のインデックスデコード回路の構成ユニットのトランジスタ数を８から４に削減できる。

図４３のインデックスデコード回路は、１７σ_３ ｄｅｃｏｄｅ，１５σ_３ ｄｅｃｏｄｅ，１７σ_２ｄｅｃｏｄｅ，１５σ_２ ｄｅｃｏｄｅ，１７σ_１ ｄｅｃｏｄｅ，１５σ₁ ｄｅｃｏｄ，１７σ_０ｄｅｃｏｄｅ及び１５σ_０ ｄｅｃｏｄｅの８回路あり、構成は同じで入力信号が異なるのみである。

これらのデコード回路では、プリデコードされた信号を剰余類のグループに分けてそのインデックスを出力する。信号Ａｋ，Ｂｋ，Ｃｋ，Ｄｋを剰余類の各要素を表すデコードのＮＡＮＤ接続とこれら要素の集合を表すこれらのＮＯＲ接続で結合して、クロックＣＬＫ^＊でプリチャージされたノードを放電し、さらに反転して剰余類のインデックス信号を出力している。剰余類の数だけこの回路は必要である。

ｍｏｄ１７及びｍｏｄ１５に対してこれらのインデックスをつくり、これらのペアとして表現インデックスとする。なおクロックＣＬＫ^＊はクロックＣＬＫからシンドローム計算が終了したころに遅延して発生されるクロックである。

ｐｎ（ｘ）＝０の場合はαの指数で表現できず、表現インデックスは求まらない。後にこの状態を示す信号が必要になる場合のために、図４４に示すゼロデコード回路が状態信号発生回路としてが設けられる。

具体的には、Ｓ_３=0 ｄｅｃｏｄｅ，Ｓ_２=0 ｄｅｃｏｄｅ，Ｓ_１=0 ｄｅｃｏｄｅ，Ｓ_０=0 ｄｅｃｏｄｅのように、Ａ０＝Ｂ０＝Ｃ０＝Ｄ０＝“１”で信号(S3=0)，(S2=0)，(S1=0)，(S0=0)をそれぞれ発生する。

図４５は、シンドローム多項式からシンドロームＳ_０，Ｓ_１，Ｓ_２，Ｓ_３の表現インデックスに変換し、これらの−１乗，２乗の表現インデックスを×（−１），×２の変換で求める回路ブロックを示す。これらの要素は後のアダーでの計算で必要になる。

図４５のデコード部４５１，４５２は、それぞれ先に示したプリデコード回路とインデックスデコード回路によって、各シンドロームＳ_０，Ｓ_１，Ｓ_２，Ｓ_３の表現インデックス｛１５σ_０（１７）,１７σ_０（１５）｝，｛１５σ_１（１７）,１７σ_１（１５）｝，１５σ_２（１７）,１７σ_２（１５）｝，｛１５σ_３（１７）,１７σ_３（１５）｝のインデックス成分を発生させる。

これらの表現インデックスのインデックス成分を、先の表現インデックス間の関係例の変換テーブルに従ってマルチプレクサ回路４５３，４５４で変換して、このあとのアダー回路での計算に利用する。マルチプレクサ回路４５３，４５４はインデックス間の対応関係に従って信号を配信するだけの分岐回路である。

図４６は、Ｓ_ｍＳ_ｎの１７を法とする表現インデックスを計算するＳ_ｍＳ_ｎアダー（１７）の構成である。即ち数１９〜数２２に示した、二つの分離した合同式の一方、ｍｏｄ１７の右辺の演算を行うアダーである。実際にアダーがあるのは、（ｍ，ｎ）＝（０，１），（０，３），（１，２），（１，３）である。

入力４６１，４６２はそれぞれ表現インデックス成分１５σ_ｍ(１７) と１５σ_ｎ(１７) である。これらを５ビットアダー（１７）４６５で加えるために、インデックスをインデックス／バイナリ変換回路４６３，４６４により２進数表示に変換する。そして加算結果を、バイナリ／インデックス変換回路４６６によりインデックスに戻して、出力４６７として、表現インデックス成分１５σ_ｍｎ(１７)を出力する。

図４７は、数１９〜数２２におけるもう一つの合同式であるｍｏｄ１５の合同式の右辺の演算を行う、Ｓ_ｍＳ_ｎアダー（１５）である。実際にアダーがあるのは、（ｍ，ｎ）＝（０，１），（０，３），（１，２），（１，３）である。

入力４７１，４７２はそれぞれ表現インデックス成分１７σ_ｍ(１５) と１７σ_ｎ(１５) である。これらを４ビットアダー（１５）４７５で加えるために、インデックスをインデックス／バイナリ変換回路４７３，４７４により２進数表示に変換する。そして加算結果を、バイナリ／インデックス変換回路４７６によりインデックスに戻して、出力４７７として、表現インデックス成分１７σ_ｍｎ(１５)を出力する。

図４８は、図３のアダー回路２９のなかの有限体要素Ｓ_１／Ｓ_０の１７を法とする表現インデックスを計算するＳ_１／Ｓ_０アダー（１７）、即ち１５σｘ≡１５σ_１−１５σ_０（ｍｏｄ １７）の右辺の演算を行うアダーである。入力４８１，４８２は表現インデックス成分１５σ_０(１７) に×（−１）変換を行った、−１５σ_１(１７)と−１５σ_０(１７)である。

これらを５ビットアダー（１７）４８５で加えるために、インデックス／バイナリ変換回路４８３，４８４でバイナリ値に変換する。そして、１７を法とした剰余として計算した後、その出力をバイナリ／インデックス変換回路４８６により再度インデックスに変換して、出力４８７として、表現インデックス成分１５σ_ｘ(１７) を得る。

図４９は、図３のアダー回路２９のなかの有限体要素Ｓ_１／Ｓ_０の１５を法とする表現インデックスを計算するＳ_１／Ｓ_０アダー（１５）、即ち１７σｘ≡１７σ_１−１７σ_０（ｍｏｄ １５）の右辺の演算を行うアダーである。入力４９１，４９２は表現インデックス成分１７σ_０(１５) に×（−１）変換を行った、−１７σ_１(１５)と−１７σ_０(１５)である。

これらを４ビットアダー（１５）４９５で加えるために、インデックス／バイナリ変換回路４９３，４９４でバイナリ値に変換する。そして、１５を法とした剰余として計算した後、その出力をバイナリ／インデックス変換回路４９６により再度インデックスに変換して、出力４９７として、表現インデックス成分１７σ_ｘ(１５) を得る。

（エラー検索の第１段階パリティチェック部）
次に、エラー検索で使用する第１段階パリティチェック部、即ち図３のパリティチェッカ２６，２７及び２８の部分を説明する。これらはそれぞれ、Ａ＝Ｓ_０Ｓ_２＋Ｓ_１ ^２，Ｂ＝Ｓ_０Ｓ_３＋Ｓ_１Ｓ_２及びＣ＝Ｓ_１Ｓ_３＋Ｓ_２ ^２を計算する部分である。

図５０は、図３のパリティチェッカ２６，２８の構成であり、Ａ＝Ｓ_０Ｓ_２＋Ｓ_１ ^２及びＣ＝Ｓ_１Ｓ_３＋Ｓ_２ ^２を計算するパリティチェッカ５０１とその入力デコード部５０２の構成である。

入力信号はＡに関しては要素Ｓ_０Ｓ_２とＳ_１ ^２、 Ｃに関しては要素Ｓ_１Ｓ_３とＳ_２ ^２のそれぞれの表現インデックスであり、これらの要素ごとにｍ次の係数に相当するノードＮＤ１，ＮＤ２を持ちこのノードを信号ＣＬＫ^＊でプリチャージしておく。各要素のｍ次のノードの表現インデックス信号のトランジスタゲートへの接続は先のＧＦ（２５６）の要素の係数と表現インデックスの対応表から決まる。

各ｍについて各要素からの２つのノードＮＤ１，ＮＤ２のパリティチェックを２ビットパリティチェッカ５０１で行うことにより、ＡとＣのｍ次の係数（Ａ）_ｍと（Ｃ）_ｍが得られる。ちなみにパリティチェッカ５０１の入力は全入力が反転されていても出力は変わらないので入力デコードがノードの放電であるのでロジックが作りやすい反転入力とした。

図５１は、図３のパリティチェッカ２７の構成であり、Ｂ＝Ｓ_０Ｓ_３＋Ｓ_１Ｓ_２を計算するパリティチェッカ５１１とその入力デコード部５１２である。

入力信号は要素Ｓ_０Ｓ_３とＳ_１Ｓ_２のそれぞれの表現インデックスであり、これらの要素ごとにｍ次の係数に相当するノードＮＤ１，ＮＤ２を持ちこのノードを信号ＣＬＫ^＊でプリチャージしておく。各要素のｍ次のノードの表現インデックス信号のトランジスタゲートへの接続は先のＧＦ（２５６）の要素の係数と表現インデックスの対応表から決まる。

各ｍについて各要素からの２つのノードＮＤ１，ＮＤ２のパリティチェックを２ビットパリティチェッカ５１１で行うことにより、Ｂのｍ次の係数（Ｂ）_ｍが得られる。

Ａ，Ｂ，Ｃは７次の多項式として得られ、ＧＦ（２５６）の要素であるｐｎ（ｘ）のいずれかに一致している。そこで多項式をｍ_１（ｘ）の根αのインデックスｍｏｄ１７，ｍｏｄ１５によって表した表現インデックスに変換して以後の計算で利用する。この変換を行なうデコード回路部を、図５２〜図５４に示す。

図５２のプリデコード回路は、８ビットのｐｎ（ｘ）の係数の表す２５６のバイナリ信号状態を信号Ａｉ，Ｂｉ，Ｃｉ，Ｄｉ(ｉ＝０〜３) の組合せとして表す変換回路でありＮＡＮＤ回路で構成される。８ビットのバイナリ信号を２ビットずつ下位から区切り４進数としてそれぞれ表して、これらをＡｉ，Ｂｉ，Ｃｉ，Ｄｉとしている。

Ａ，Ｂ，Ｃの次数ｍ＝０，１がＡｉ、ｍ＝２，３がＢｉ、ｍ＝４，５がＣｉ、ｍ＝６，７がＤｉに変換される。このプリデコードにより、図５３に示す次段のインデックスデコード回路の構成ユニットのトランジスタ数を８から４に削減できる。

図５３のインデックスデコード回路は、１７σ_Ａ decode、１５σ_Ａ decode、１７σ_Ｂdecode、１５σ_Ｂ decode、 １７σ_Ｃ decode、１５σ_Ｃ decodeの６種あり、入力信号が異なるのみである。これにより、プリデコードされた信号を剰余類のグループに分けてそのインデックスを出力するようになっている。

即ち信号Ａｉ，Ｂｉ，Ｃｉ，Ｄｉを剰余類の各要素を表すデコードのＮＡＮＤ接続とこれら要素の集合を表すＮＯＲ接続で結合し、クロックＣＬＫ^＊でプリチャージされたノードを放電してさらに反転して剰余類のインデックス信号を出力する。剰余類の数だけこの回路は必要である。ｍｏｄ１７，ｍｏｄ１５に対してこれらのインデックスをつくりこれらのペアとして表現インデックスとする。

ｐｎ（ｘ）＝０の場合はαの指数で表現できず、表現インデックスが求まらないので、後でこの状態が必要になる場合のためにこの状態を示す信号を発生する。そのために、図５４のゼロデコード回路が用意されている。具体的にはA=0 decode、B=0 decodeとして、Ａ０＝Ｂ０＝Ｃ０＝Ｄ０＝“１”で信号（A=0），(B=0)をそれぞれ発生する。

（エラー検索の第２段階アダー回路部）
図３のエラー検索の第２段階アダー回路３０，３１の部分の構成を説明する。これらでは、パリティチェッカ２６〜２８により得られたＡ，Ｂ，Ｃを用いて、積ＡＣとａ＝Ｂ／Ａの計算を行なう。

図５５は、図３のアダー回路３０の一つ、有限体要素ＡＣの１７を法とする表現インデックスを計算するＡＣアダー（１７）である。入力５５１，５５２は表現インデックス成分１５σ_Ａ(１７) と１５σ_Ｃ(１７) である。これらを５ビットアダー（１７）５５５で加えるために、インデックスを２進表示に変換するインデックス／バイナリ変換回路５５３，５５４を通す。

これにより、アダー５５５で１７を法とした剰余とした計算を行い、その出力をバイナリ／インデックス変換回路５５６で再度インデックスに変換して、出力５５７として、表現インデックス成分１５σ_ＡＣ(１７) を得る。

図５６は、図３のアダー回路３０のもう一つ、有限体要素ＡＣの１５を法とする表現インデックスを計算するＡＣアダー（１５）である。入力５６１，５６２は表現インデックス成分１７σ_Ａ(１５) と１７σ_Ｃ(１５) である。これらを４ビットアダー（１５）５６５で加えるために、インデックスを２進表示に変換するインデックス／バイナリ変換回路５６３，５６４を通す。

これにより、アダー５６５で１５を法とした剰余とした計算を行い、その出力をバイナリ／インデックス変換回路５６６で再度インデックスに変換して、出力５６７として、表現インデックス成分１７σ_ＡＣ(１５) を得る。

図５７は、図３のアダー回路３１の一つ、有限体要素ａ＝Ｂ／Ａの１７を法とする表現インデックスを計算するａアダー（１７）である。一方の入力５７１は表現インデックス成分１５σ_Ｂ(１７)であり、 他方の入力５７２は１５σ_Ａ(１７)からマルチプレクサ５７３により×（−１）変換された−１５σ_Ａ(１７) である。

これらを５ビットアダー（１７）５７６で加えるために、インデックスを２進数表示に変換するインデックス／バイナリ変換回路５７４，５７５を通す。これにより、アダー５７６で１７を法とした剰余とした計算を行い、その出力をバイナリ／インデックス変換回路５７７で再度インデックスに変換して、出力５７８として、表現インデックス成分１５σ_ａ(１７) を得る。

図５８は、図３のアダー回路３１のもう一つ、有限体要素ａ＝Ｂ／Ａの１５を法とする表現インデックスを計算するａアダー（１５）である。一方の入力５８１は表現インデックス成分１７σ_Ｂ(１５)であり、 他方の入力５８２は１７σ_Ａ(１５)からマルチプレクサ５８３により×（−１）変換された−１７σ_Ａ(１５) である。

これらを４ビットアダー（１５）５８６で加えるために、インデックスを２進表示に変換するインデックス／バイナリ変換回路５８４，５８５を通す。これにより、アダー５８６で１５を法とした剰余とした計算を行い、その出力をバイナリ／インデックス変換回路５８７で再度インデックスに変換して、出力５８８として、表現インデックス成分１７σ_ａ(１５) を得る。

（エラー検索の第３段階アダー回路部）
次に、図３のエラー検索の第２段階アダー回路３２，３３の部分の構成を説明する。これらでは、Ｄ＝ＡＣ／Ｂ^２とＳ_１／ａの計算を行なう。

図５９は、アダー回路３２の一つ、有限体要素Ｄ＝ＡＣ／Ｂ^２の１７を法とする表現インデックスを計算するＤアダー（１７）である。一方の入力５９１は表現インデックス成分１５σ_ＡＣ(１７)であり、もう一方の入力５９２は、１５σ_Ｂ(１７)をマルチプレクサ５９３によって×（−２）変換した−３０σ_Ｂ(１７) である。

これらを５ビットアダー（１７）５９６で加えるために、インデックス／バイナリ変換回路５９４，５９５によりインデックスを２進表示に変換する。アダー５９６の計算結果を、バイナリ／インデックス変換回路５９７で再度インデックスに変換して、出力５９８として、表現インデックスの成分１５σ_Ｄ(１７)を得る。

図６０は、アダー回路３２のもう一つである、有限体要素Ｄ＝ＡＣ／Ｂ^２の１５を法とする表現インデックスを計算するＤアダー（１５）である。一方の入力６０１は表現インデックス成分１７σ_ＡＣ(１５)であり、もう一方の入力６０２は、１７σ_Ｂ(１５)をマルチプレクサ６０３によって×（−２）変換した−３４σ_Ｂ(１５) である。

これらを４ビットアダー（１５）６０６で加えるために、インデックス／バイナリ変換回路６０４，６０５によりインデックスを２進表示に変換する。アダー６０６の計算結果を、バイナリ／インデックス変換回路６０７で再度インデックスに変換して、出力６０８として、表現インデックスの成分１７σ_Ｄ(１５)を得る。

図６１は、アダー回路３３の一つ、有限体要素Ｓ_１／ａの１７を法とする表現インデックスを計算するＳ_１／ａアダー（１７）である。一方の入力６１１は表現インデックス成分１５σ_１(１７)であり、もう一方の入力６１２は、１５σ_ａ(１７)をマルチプレクサ６１３によって×（−１）変換した−１５σ_ａ(１７) である。

これらを５ビットアダー（１７）６１６で加えるために、インデックス／バイナリ変換回路６１４，６１５によりインデックスを２進表示に変換する。アダー６１６の計算結果を、バイナリ／インデックス変換回路６１７で再度インデックスに変換して、出力６１７として、表現インデックスの成分１５σ_Ｓ１／ａ(１７)を得る。

図６２は、アダー回路３３のもう一つである、有限体要素Ｓ_１／ａの１５を法とする表現インデックスを計算するＳ_１／ａアダー（１５）である。一方の入力６２１は表現インデックス成分１７σ_１(１５)であり、もう一方の入力６２２は、１７σ_ａ(１５)をマルチプレクサ６２３によって×（−１）変換した−１７σ_ａ(１５) である。

これらを４ビットアダー（１５）６２６で加えるために、インデックス／バイナリ変換回路６２４，６２５によりインデックスを２進表示に変換する。アダー６２６の計算結果を、バイナリ／インデックス変換回路６２７で再度インデックスに変換して、出力６２８として、表現インデックスの成分１７σ_Ｓ１／ａ(１５)を得る。

（エラー検索の最終段階アダー回路部）
次に、エラー探索の最終段階アダー回路３４，３５の説明を行う。アダー回路３４は、二つのシンボルエラーの位置ｎを求めるものであり、アダー回路３５はシンボルエラーを訂正するための演算に必要なＳ_０ｙを計算する部分である。

２エラーについてエラー位置の検索を行なうには、ｙ^２＋ｙ＝Ｄを解くが、ｙ^２＋ｙのインデックスをｙ_ｋとし、ｙのインデックスをｋとすれば、ｋとｙ_ｋの関係α^２ｋ＋α^ｋ＝α^ｙｋが決まる。

図６３は、アダー回路入力部のデコーダを構成するための、インデックスｋとｙ_ｋの対応関係をまとめたテーブルである。ｋの順にｙ_ｋを並べたものと、ｙ_ｋの順にｋを並べたものを併せて示した。ｋ＝０の場合を除いて同一のｙ_ｋに二つのｋが対応することを示している。ｋ＝０はｙ_ｋがゼロ元対応していて１ビットエラーに対応する。またｙ_ｋの値が全ての２５５の剰余にわたっていないことが分かる。対応するｙ_ｋがない場合には２エラーではない。

図６４は、２つのエラーがある場合に、ｙ_ｋの表現インデックス｛１５ｙ_ｋ（１７），１７ｙ_ｋ（１５）｝とｋの表現インデックス成分１５ｋ（１７）の間の関係を示したテーブルである。デコードの際のバス構成との関係も併せて示している。

テーブルは、１５ｋ（１７）の値ごとにまとめてグループとしている。Ｄ＝ｙ^２＋ｙからα_Ｄ≡ｙ_ｋ(２５５)の計算で得られたｙ_ｋの表現インデックスに対して、このテーブルからデコーダを作ると、ｋの表現インデックス成分１５ｋ(１７)が求まる。但し同じｙ_ｋが２つのｋに対応するので、デコードの出力を２つに分けてｋごとにデータ出力データがバスでぶつからないように、２つのバスｂｓ１，ｂｓ２を設けている。

例えば、ｙ_ｋ＝１７にはｋ＝１１９，１５３が対応するので、ｋ＝１１９はバスｂｓ１に、ｋ＝１５３はバスｂｓ２に、というようにバスを分ける。

実際のデコードで利用されるのは表現インデックスであり、ｙ_ｋの各表現インデックスに対して各バスｂｓ１，ｂｓ２に出力されるｋの表現インデックス成分１５ｋ（１７）の値を対応させる。表現インデックス間に対応がない場合は２エラーではない。

図６５は、２つのエラーがある場合に、ｙ_ｋの表現インデックス｛１５ｙ_ｋ（１７），１７ｙ_ｋ（１５）｝とｋの表現インデックス成分１７ｋ（１５）の間の関係を示したテーブルである。デコードの際のバス構成との関係も併せて示している。

テーブルは、１７ｋ（１５）の値ごとにまとめてグループとしている。Ｄ＝ｙ^２＋ｙからα_Ｄ≡ｙ_ｋ(２５５)の計算で得られたｙ_ｋの表現インデックスに対して、このテーブルからデコーダを作ると、ｋの表現インデックス成分１７ｋ(１５)が求まる。但し同じｙ_ｋが２つのｋに対応するので、デコードの出力を２つに分けてｋごとにデータ出力データがバスでぶつからないように、２つのバスｂｓ１，ｂｓ２を設けている。

例えば、ｙ_ｋ＝１７にはｋ＝１１９，１５３が対応するので、ｋ＝１１９はバスｂｓ１に、ｋ＝１５３はバスｂｓ２に、というようにバスを分ける。

実際のデコードで利用されるのは表現インデックスであり、ｙ_ｋの各表現インデックスに対して各バスｂｓ１，ｂｓ２に出力されるｋの表現インデックス成分１７ｋ（１５）の値を対応させる。表現インデックス間に対応がない場合は２エラーではない。

図６６は、アダー回路３４の一つ、即ち２つのエラー位置ｙを上述のインデックスの対応表によるデコードで求めて、実際のエラー位置の有限体要素ｘ＝ａｙを求めるために１７を法とする表現インデックス成分である１５ｎ（１７）を計算するａｙアダー（１７）である。

一方の入力６６１は表現インデックス成分１５σ_ａ(１７)である。もう一方の入力６６０は、ｙ_ｋの表現インデックスを先のテーブルによって構成されたデコーダ６６２で対応付けした表現インデックス成分１５ｋ（１７）である。

１５σ_a(１７)についてはインデックス／バイナリ変換回路６６３により２進表示に変換し、１５ｋ（１７）は２つのエラーのそれぞれに対応した２つの５ビットアダー（１７）６６５ａ，６６５ｂで加えるために、インデックス／バイナリ変換回路６６４によりを２進数表示に変換してバス（ｂｓ１，ｂｓ２）６６６に出力する。

バイナリ値に変換された入力を各アダー６６５ａ，６６５ｂで１７を法とした剰余として計算し、その出力をバイナリ／インデックス変換回路６６７ａ，６６７ｂで再度インデックスに戻して、それぞれ出力バス（ｂｕｓ１，ｂｕｓ２）６６９に、表現インデックス成分１５ｎ（１７）として出力する。

図６７は、アダー回路３４のもう一つ、即ち２つのエラーｙを上述のインデックスの対応表によるデコードで求めて、実際のエラー位置の有限体要素ｘ＝ａｙを求めるために１５を法とする表現インデックス成分である１７ｎ（１５）を計算するａｙアダー（１５）である。

一方の入力６７１は表現インデックス成分１７σ_ａ(１５)である。もう一方の入力６７０は、ｙ_ｋの表現インデックスを先の表によって構成されたデコーダ６７２で対応付けした表現インデックス成分１７ｋ（１５）である。１７σ_a(１５)についてはインデックス／バイナリ変換回路６７３により２進表示に変換し、１７ｋ（１５）は２つのエラーのそれぞれに対応した２つの５ビットアダー（１７）６７５ａ，６７５ｂで加えるために、インデックス／バイナリ変換回路６７４によりを２進表示に変換してバス（ｂｓ１，ｂｓ２）６７６にそれぞれ出力する。

バイナリ値に変換された入力を各アダー６７５ａ，６７５ｂで１５を法とした剰余として計算し、その出力をバイナリ／インデックス変換回路６７７ａ，６７７ｂで再度インデックスに戻して、出力バス（ｂｕｓ１，ｂｕｓ２）６７９に表現インデックス成分１７ｎ（１５）として出力する。

図６８は、図６６及び図６７で用いるデコーダ６６２，６７２の構成である。これらは、ｙ_ｋの表現インデックスから対応するｋの表現インデックスに変換するもので、ｙ_ｋ（１７）デコード回路，ｙ_ｋ（１５）デコード回路である。ひとつのｙ_ｋに２つのｋが対応しているので、バスｂｓ１，ｂｓ２にそれぞれｋの表現インデックスを出力する。

ｙ_ｋの表現インデックス成分１５ｙ_ｋ(１７),１７ｙ_ｋ(１５)をゲート入力とするＮＡＮＤ接続によってこれらの表現インデックスを区別する。先の対応表テーブルに従って同じｋの表現インデックス成分に対応するグループごとにＮＯＲ接続で結合して、ＣＬＫ^＊でプリチャージされたノードを放電し、さらに反転してｋの表現インデックス成分１５ｋ（１７），１７ｋ（１５）をバスごとに発生する。

図６９は、表現インデックスの和をアダーで計算できるように２進数表示にする変換回路であり、これは以前に説明したものと同じである。

図７０は、ｙ_ｋに対応するｋが存在しないか、或いは１つ乃至２つのエラーとして解が求まらない場合に、“ｎｏ ｉｎｄｅｘ”信号を発生するためのデコーダである。インデックス間の対応がなければインデックス／バイナリ変換回路の出力が全ビット“１”となるので、この状態を検出するＮＡＮＤ回路で構成される。

バスｂｓ１，ｂｓ２には必ず同時に信号が発生するので、このデコーダは一方のバスｂｓ１のみの状態のみをモニターしていれば十分である。

図７１は、アダー６６５ａ，６６５ｂ，６７５ａ，６７５ｂの出力部に用いられるバイナリ／インデックス変換回路６６７ａ，６６７ｂ，６７７ａ，６７７ｂの構成を示す。アダーの計算結果は２進表示でのインデックスであるからこれを次の段の計算で表現インデックス間の計算として利用できるようにインデックス信号へと再変換するのが、これらの回路である。

入力で“ｎｏ ｉｎｄｅｘ”信号が発生されたときはこの変換回路はアクティブにならず、アダーの結果によらず全てのインデックスを“０”として出力する。

図７２は、図３のアダー回路３５の一つ、即ちエラーシンボルの修正で必要となる有限体要素Ｓ０ｙの１７を法とする表現インデックスを計算するＳ_０ｙアダー（１７）である。

一方の入力７２１はエラー位置探索のアダー計算で用いた入力部デコーダ６６２の出力である表現インデックス成分１５ｋ（１７）の２進数表示であり、もう一方の入力７２２は、表現インデックス成分１５σ_０(１７) である。後者については、インデックス／バイナリ変換回路７２３によりインデックスを２進表示に変換する。１５ｋ（１７）は２つのエラーのそれぞれに対応した２つの５ビットアダー（１７）７２４，７２５で加えるために、バス（ｂｓ１，ｂｓ２）７２１にそれぞれ出ている。

これらのアダー７２４，７２５で１７を法とした剰余として計算し、その出力をバイナリ／インデックス変換回路７２６，７２７でインデックスに戻して、出力バス（ｂｕｓ１，ｂｕｓ２）７２８に表現インデックス成分１５σS0y(１７)を求めてそれぞれ出力する。

図７３は、図３のアダー回路３５のもう一つ、即ちエラーシンボルの修正で必要となる有限体要素Ｓ０ｙの１５を法とする表現インデックスを計算するＳ_０ｙアダー（１５）である。

一方の入力７３１はエラー位置探索のアダー計算で用いた入力部デコーダ６７２の出力である表現インデックス成分１７ｋ（１５）の２進表示であり、もう一方の入力７３２は、表現インデックス成分１７σ_０(１５) である。後者については、インデックス／バイナリ変換回路７３３によりインデックスを２進表示に変換する。１７ｋ（１５）は２つのエラーのそれぞれに対応した２つの４ビットアダー（１５）７３４，７３５で加えるために、バス（ｂｓ１，ｂｓ２）７３１にそれぞれ出ている。

これらのアダー７３４，７３５で１５を法とした剰余として計算し、その出力をバイナリ／インデックス変換回路７３６，７３７でインデックスに戻して、出力バス（ｂｕｓ１，ｂｕｓ２）７３８に表現インデックス成分１７σS0y(１５)を求めてそれぞれ出力する。

（シンボルエラー計算のパリティチェック部）
図７４は、図３におけるパリティチェッカ３６即ち、エラー位置のシンボルを修正するためのシンボルエラーＥ_ｎを計算するための２ビットパリティチェッカ７４１とその入力デコーダ部７４２の回路構成である。シンボルエラーはＥ_ｎ＝Ｓ_ｏｙ＋Ｓ_１／ａと表されるので、アダーによって得られている要素Ｓ_ｏｙとＳ_１／ａとの和を２ビットパリティチェッカ７４１で計算する。この計算はバスｂｕｓ１，ｂｕｓ２でそれぞれ行なう。

パリティチェッカの入力信号は要素Ｓ_０ｙとＳ_１／ａのそれぞれの表現インデックスであり、これらの要素ごとにｍ次の係数に相当するノードＮＤ１，ＮＤ２を持ち、このノードを信号ＣＬＫ^＊でプリチャージしておく。各要素のｍ次のノードの表現インデックス信号のトランジスタゲートへの接続は先のＧＦ（２５６）の要素の係数と表現インデックスの対応テーブル表から決まる。

各ｍについて各要素からの２つのノードＮＤ１，ＮＤ２のパリティチェックを２ ビットパリティチェッカ７４１で行うことにより、ｍ次の係数（Ｅｎ）_ｍが得られる。

（エラー信号発生回路）
図７５は、２エラーの場合の、各出力バスｂｕｓ１，ｂｕｓ２ごとに得られたエラー位置ｎの表現インデックス１５ｎ（１７），１７ｎ（１５）を用いてエラー位置にエラー信号を発生する回路（エラー位置デコーダ）である。各バスのｎの表現インデックス成分のＮＡＮＤ接続をつくりこれらの表現インデックスを選択できるようにする。

ビット位置ｉでエラーが発生したことを示す信号ｎ＝ｉ（ｉ＝０〜１９）を発生するためにバスｂｕｓ１，ｂｕｓ２の表現インデックスをＮＯＲ接続で結合し、クロックＣＬＫ^＊でプリチャージされたノードＮ０，…，Ｎｉ，…，Ｎ１９を選択的に放電させる。更にそのノードの状態を反転して出力信号とする。

図７６は、１エラーの場合のエラー位置デコーダである。この場合エラー位置は、要素Ｓ_１／Ｓ_０でありインデックスは、σｘで表される。その表現インデックス１５σｘ（１７），１７σｘ（１５）を用いてエラー位置に信号を発生する。

ビット位置ｉでエラーが発生したことを示す信号σｘ＝ｉ（ｉ＝０〜１９）を発生するために、表現インデックス１５σｘ（１７），１７σｘ（１５）のＮＡＮＤ接続をつくり、クロックＣＬＫ^＊でプリチャージされたノードＮ０’，…，Ｎｉ’，…，Ｎ１９’を選択的に放電させる。更にそのノード状態を反転して出力信号とする。

図７７は、図７５の２エラーの場合のエラー位置デコーダと、図７６の１エラーの場合のエラー位置デコーダとを結合したエラー位置デコーダである。エラー位置計算システムでは、２エラーであることを示す信号２Ｃ、１エラーであることを示す信号１ＥＣが発生されるので、これらにより切り換えられるように二つのエラー位置デコーダが結合されている。

なおここで、ｉ＝０〜１９の全てのエラー位置は必要ではなく、後に説明するように情報データを計算するには、ｉ＝４から１９までが用いられるので、エラー位置デコーダの数も１６個でよい。

（エラー状態検出回路）
図７８（ａ）〜（ｄ）は、エラー状態検出用ゲート回路をまとめて示している。

図７８（ａ）は、信号(Ｓ０=0), (Ｓ１=0), (Ｓ２=0), (Ｓ３=0)の全てが“１”の場合にｎｏ ｅｒｒｏｒ信号を発生するゲート回路４１である。

図７８（ｂ）は、ノーエラーではなく（ｎｏ ｅｒｒｏｒ＝“０”）、１エラーでもなく（１ＥＣ＝“０”）、２エラーでもない（２Ｃ＝“０”）場合に、エラーが３以上であって訂正不可能であることを示すｎｏｎ−ｃｏｒｒｅｃｔａｂｌｅ信号を発生するゲート回路４４である。

図７８（ｃ）は、(Ｓ0=0), (Ｓ1=0), (Ｓ2=0), (Ｓ3=0)の全てが“０”で、(Ａ=0)または(Ｂ=0)のいずれかが“１”の場合に、１エラーであることを示す信号１ＥＣを発生するゲート回路４２である。

図７８（ｄ）は、(Ａ=0)と(Ｂ=0)が“１”でかつｎｏインデックスが“０”の場合に２エラーであることを示す信号２Ｃを発生するゲート回路４５である。

（エラーコード訂正回路）
図７９は、シンボル位置ｎのコードを修正するエラーコード訂正回路である。この訂正回路は、図３の訂正回路５０におけるＸＯＲゲートＧ３に対応して、各エラー位置ｉに対して１バイト分（ｍ＝０〜７）の２ビットパリティチェッカ７９１を持つ。

エラー位置は信号ｎ＝ｉ（ｉ＝４〜１９）で選択されて、１エラーの場合はシンボルエラーはＳ_０であるのでバイトの各ビットは（ｓ０）_ｍでエラーが判断される。２エラーの場合はシンボルエラーはエラー位置ｉのシンボルエラーＥｉで決まり各ビットは(Ｅｉ)_ｍでエラーが判断される。

メモリから読み出したν（ｘ）の係数シンボルのバイトを構成する各ビット（ｄｉ）_ｍは、シンドロームを計算する際のクロックＣＰの５サイクルでラッチ７９２に保持される。そのラッチしたデータ（ｂｉ）_ｍと、(ｓ０)_ｍまたは(Ｅｉ)_ｍの反転データとの排他的論理和の反転として、パリティチェッカ７９１で修正されて正しいコードのビット（ｃｉ）_ｍとなる。

（情報データ多項式ｆ（ｘ）の再構成法）
訂正されたコード多項式ｃ（ｘ）から情報データ多項式ｆ（ｘ）を復元し再構成するための計算法を説明する。この計算はデータ入力の際の逆演算に相当し、多項式の係数間の数６（数１８）の関係を利用する。

ｇ_４＝１＝｛０，０｝，ｇ_３＝α^７５＝｛３，０｝，ｇ_２＝α^２４９＝｛１２，３｝，ｇ_１＝α^７８＝｛１４，６｝，ｇ_０＝α^６＝｛５，１２｝であり、ｇ_４は定数ｇ_４＝１であるので、下記数３０が得られる。

ｃ_ｉは同時に一斉に得られるから、図８０に示す計算方法手順によって、ａ_ｉを求める。即ち、ｃ_１９のａ_１５からはじめてｉの降順に順次ａ_ｉを求めて、全てのａ_ｉを求める。ａ_０はｃ_４から求まるので、ｃ_３〜ｃ_０は計算には不要である。

図８１は、具体的な情報多項式ｆ（ｘ）の係数の計算システムである。訂正されたコードはｐｎ（ｘ）の係数として表現されているので外部にデータを出力するクロックＣＬに同期してコードデータｃ_ｉをプリ／インデックスデコーダ回路８１０１で表現インデックスの２進数表示に変換する。

この変換の順序はｃ_ｉのｉの降順でありｃｇ_４アダー系８１０３に入力される。ただしこの系統にはｇ_４＝１であるのでアダーは存在しない。

ａｇ_３，ａｇ_２，ａｇ_１，ａｇ_０の各アダー系８１０４，８１０５，８１０６，８１０７へはそれぞれ１サイクル、２サイクル、３サイクル、４サイクル遅れた計算システムの出力結果を表現インデックスに変換したものを入力するように、シフトレジスタＳＲを必要な段数設けている。

ラッチと計算システムは、図８２に示すように、クロックＣＬに必要な遅延回路を入れて発生するクロックＣＬＬで駆動される。またこれらの入力段を構成するラッチは、リセット信号パルスＲＳＴでリセットされ“０”をクロックＣＬＬの１６サイクルごとに保持するように、１６サイクルカウンタが用意されている。この１６サイクルの計数はｃ_１９の入力サイクルでトリガ信号ＳＴＡＲＴから開始される。

各ａｇ_ｉアダー系ではまず入力要素がゼロ元であるか否かの判断をゼロ判定回路８１０８で行なう。ゼロ元ならアダーの結果によらず出力インデックスを“０”にする。アダーでは、入力の表現インデックスと定数ｇ_ｉの表現インデックス成分の２進表示間の和の計算を行なう。

アダー出力は２進数表示であるから、これをバイナリ／インデックス変換回路８１０９により表現インデックスに変換して、インデックスデコーダ８１１０を介し、４ビットパリティチェッカ・ラダー８１１１にて要素の和を求める。これにより、ａ_ｉをｉの降順に計算する。

計算されたａ_ｉは計算システムを駆動するクロックＣＬＬをさらに適当に遅延させたクロックＣＰＰによって駆動されるプリ／インデックスデコーダ回路８１０２にて表現インデックスの２進数表示として計算システムの入力へフィードバックされる。

図８３は、図８１の入出力部のプリ／インデックスデコード回路８１０１，８１０２におけるプリデコード回路、図８４は同じくインデックスデコード回路、図８５は同じくインデックスをバイナリに変換するインデックス／バイナリ変換回路であり、図８６は、各アダー系のゼロ判定回路８１０４の具体構成例である。

図８３のプリデコード回路は、先のｐｎ（ｘ）の係数とＡｉ，Ｂｉ，Ｃｉ，Ｄｉの対応テーブルに従って各ｃ_ｉ，ａ_ｉのプリデコード信号を発生させる。

図８４のインデックスデコード回路は、Ａｋ，Ｂｋ，Ｃｋ，Ｄｋをテーブルに従ってＮＡＮＤ接続したものをグループ化しＮＯＲ接続して表現インデックスの各成分をクロックＣＬＬまたはＣＰＰに同期して発生している。

図８５のインデックス／バイナリ変換回路は、インデックスデコード回路出力をクロックＣＬＬまたはＣＰＰに同期して、４バイナリまたは５バイナリ表示に直す。即ち、１７を法とする成分は５ビット、１５を法とする成分は４ビットのバイナリデータとする。

図８６のゼロ判定回路はデータがゼロ元のとき、Ａ０，Ｂ０，Ｃ０，Ｄ０が“Ｈ”により、信号ＺＥＲＯｉを発生する。ここでのｉはｇ_ｉのそれに対応して０〜４である。またゼロ元の場合はインデックスデコード回路も対応するデコードがないためインデックスはすべて“０”となる。

図８７は、各アダー系出力のバイナリ値を表現インデックスに再度変換するバイナリ／インデックス変換回路８１０９の構成である。クロックＣＬＬに同期して、アダー入力がゼロ元である場合は内部ノードをプリチャージ状態のままとしてインデックスを“０”とする。

図８８は、先のＧＦ（２５６）の要素の係数と表現インデックスの対応テーブル表を利用して、ａ_ｉ＝ｃ_ｉ＋４＋ｇ_３ａ_ｉ＋１＋ｇ_２ａ_ｉ＋２＋ｇ_１ａ_ｉ＋３＋ｇ_０ａ_ｉ＋４を計算する４ビットパリティチェッカ・ラダー８１１１の入力部インデックスデコーダ８１１０の構成である。

入力信号は要素ｃｇ_４，ａｇ_３，ａｇ_２，ａｇ_１，ａｇ_０のそれぞれの表現インデックスであり、これらの要素ごとにｍ次の係数に相当するノードＮ(cg4),Ｎ(ag3),Ｎ(ag2),Ｎ(ag1),Ｎ(ag0)を持ち、このノードを信号ＣＬＬでプリチャージしておく。各要素のｍ次のノードの表現インデックス信号のトランジスタゲートへの接続は表から決まる。

各ｍについて各要素からの５つのノードのパリティチェックを４ビットパリティチェッカ・ラダー８１１１で行うことにより、ａ_ｉのｍ次の係数（ａ_ｉ）_ｍが得られる。

図８９は、５入力の４ビットパリティチェッカ・ラダー８１１１の構成例を示す。ノードＮ(ag0)からＮ(ag3)の４入力は４ビットパリティチェッカ８１１１ａに入り、この出力とノードＮ(cg4)の反転入力が２ビットパリティチェッカ８１１１ｂに入力される。

［ケースＣ．２の説明］
次に、ここまで説明したケースＣ．１で回路規模が最も大きくなる部分であるｐｎ（ｘ）の係数表示とインデックス表示間のデコード回路の数を少なくする、ケースＣ．２の方法を説明する。ケースＣ．２では、外部データを、ＧＦ（２５６）の要素の表現インデックスのバイナリ表示と見なして、デコードなしで演算できる部分を増やす。メモリに記憶させるコードも表現インデックスのバイナリ表示としてのバイト単位で行なう。

以下では、ケースＣ．１から変更のある部分についてのみ具体的に説明する。

演算処理としては単純であるが、回路の規模が大きくなるのはＧＦ（２５６）の要素のｐｎ（ｘ）の係数としての表現から、αの指数から得られる表現インデックスへの変換の回路である。ここには、２５６個の８ビットデータと１７の剰余と１５の剰余との変換のために、入力部は５１２個以上のインデックスデコーダ回路が必要になる。

このインデックスデコーダの数を減らすために、情報データを有限体要素の表現インデックスそのものと見なすことを考える。表現インデックスを成分ごとの２進表示で表すと５＋４＝９ビットが必要となるが、１７も１６も２進表示では全てのビットをフルに使わないのでバイトデータを表現インデックスの２進表示と関連つけることが出来る。その対応付けの方法を、図９０に示した。

図９０（ａ）に示すように、表現インデックス成分１５ｎ（１７）が０〜１５ではバイトデータを４ビットずつに分けて、下位部分４ビットを成分１７ｎ（１５）、上位部分４ビットを成分１５ｎ（１７）の２進数表示と見る。

図９０（ｂ）に示すように、表現インデックス要素が１５ｎ（１７）＝１６の時は成分１７ｎ（１５）が１１１１となることはないので、上位部分と下位部分の役割を入れ替えて、下位部分が１１１１のときは上位部分を成分１７ｎ（１５）の２進数表示、下位部分を１５（１７）の２進数表示と見なす。

表現インデックスはゼロ元を表す２進表示を持たないので、図９０（ｃ）に示すように、表現インデックスの２進表示に対応しないバイトＦＦをゼロ元とする。

以上のように情報データと表現インデックスとの対応付けを行うと、インデックスデコーダを入力部に設ける代わりに、簡単なバイト処理のマルチプレクサを設ければよく回路規模を大幅に削減できる。

コードの生成の計算はケースＣ．１と変わらない。即ち、ｃ（ｘ）の係数ｃ_ｉを、ｃ_ｉ＝ｇ_４ａ_ｉ−４＋ｇ_３ａ_ｉ−３＋ｇ_２ａ_ｉ−２＋ｇ_１ａ_ｉ−１＋ｇ_０ａ_ｉを用いて計算する。ａ_ｉは、上述のように表現インデックスで表され、ｇ_４＝｛０，０｝，ｇ_３＝α^７５＝｛３，０｝，ｇ_２＝α^２４９＝｛１２，３｝，ｇ_１＝α^７８＝｛１４，６｝，ｇ_０＝α^６＝｛５，１２｝であるから、全て表現インデックス間の計算として処理出来る。

α^ｍα^ｎ＝α^ｍ＋ｎを表現インデックスで表すと、｛１５ｍ（１７），１７ｍ（１５）｝｛１５ｎ（１７），１７ｎ（１５）｝＝｛１５（ｍ＋ｎ）（１７），１７（ｍ＋ｎ）（１５）｝＝｛１５ｍ＋１５ｎ（１７），１７ｍ＋１７ｎ（１５）｝となり、積は表現インデックス間の和で計算できる。有限体要素間の和は表現インデックスを用いたパリティチェッカで行う。和としてのｃ_ｉは、有限体要素を剰余多項式ｐｎ（ｘ）の係数表現として得られる。

図９１は、コード計算の具体的なシステムである。

外部からのデータｆ（ｘ）をクロックＣＬで取り込む。このクロックＣＬの例えば２倍の速さでサイクル数が２倍のクロックＣＬＫ^＊でマルチプレクサ（ＭＵＸ）回路７００ａを動作させて、表現インデックスのバイナリ表示にする。これは外部データの取り込み１６サイクルに対して計算システムの処理は２０サイクル必要であるためである。即ち、ｆ（ｘ）が１５次多項式、ｃ（ｘ）が１９次の多項式であることに対応する。

図９１のコード計算システムの、図７に示したケースＣ．１でのコード計算システムとの相違は、図７でのプリ／インデックスデコーダ７００に代わってこのＭＵＸ回路７００ａが用いられる点であり、その他は図７と変わらない。従って、図７と対応する部分には同一符号を付して詳細な説明は省く。図９１におけるシフトレジスタＳＲやクロック回路も図８と同様である。

図９２Ａ及び図９２Ｂは、上述のｃ（ｘ）計算システムで使用するＭＵＸ回路７００ａで使用する外部からのバイトデータとそのシンボル化に対応した表現インデックスと有限体要素の関係をまとめたテーブルである。２５６個の有限体要素の全てに対して対応を示したが、マルチプレクサとしてはビットデータごとの変化がほとんど無いため簡単な構成となり回路規模は小さい。

図９３及び図９４は、データシンボル化回路としてのシンボルＭＵＸ回路及びゼロ判定回路を示している。

バイトデータをクロックＣＬＫ^＊＊に同期してラッチして計算システム内部のビットｂ_ｍとして、 シンボルＭＵＸ回路は、下位部がＦである場合には信号ＳＷＡＰ＝“１”を発生させる。信号ＳＷＡＰ＝“１”が発生されると、バイトデータの上位部４ビットｂ_４−ｂ_７と下位部４ビットｂ_０−ｂ_３を入れ替えて表現インデックスの２進表示とする。表現インデックス成分１５ｎ（１７）の２進表示のビットは１５ｎ（１７）ｂ_４以外は全て“０”とする。

ゼロ判定回路はマルチプレクスして得られた表現インデックス成分１７ｎ（１５）の２進表示がＦの場合には入力データがゼロ元シンボルとなっているので、信号ＺＥＲＯ_ｉを発生する。図９４において、ｉはｇ_ｉのｉに対応する。ＣＬＫ^＊はＣＬＫ^＊＊の１６サイクル分に相当し、ＣＬＫ^＊＊の１７サイクル目から発生される信号ＲＳがない場合のクロックＣＬＫ^＊である。またラッチはＲＳでリセットされて“１”になるのでビットｂ_ｍはＣＬＫ^＊＊の１７〜２０サイクルでは入力がＦＦに相当することになる。

ケースＣ．２ではメモリに記憶させるデータは表現インデックスの２進表示をバイトデータに対応付けしたシンボルデータとすることで、シンドロームの並列計算で必要となるインデックスデコーダの数を減らすことができる。データ読み出しの際はスピードが要求されるのでシンドローム計算はできるだけ並列に行なうが、並列計算の分だけインデックスデコーダが多く必要となり、この部分で必要な回路規模は膨大となる。そこでケースＣ．２では、この部分のインデックスデコーダをなくすためにメモリから読み出したデータが表現インデックスとなるように記憶させるデータはシンボルデータとする。

図９５は、メモリに有限体要素を表現インデックスのシンボルデータとして記憶させるための概要を示している。入力では、エンコード結果のコードデータはｐｎ（ｘ）の係数として（ｃ_ｉ）_ｍ（ｍ＝０〜７）として表現されるので、これを表現インデックスの２進表示に変換するプリ／インデックスデコーダ回路９５０１と、その９ビットとなる出力データを、バイトシンボルデータに直すためのデマルチプレクサ（ｄｅＭＵＸ）回路９５０２が必要である。

この変換の系統は毎サイクルバイト単位で行なうので、１系統のインデックスデコーダがあればよい。ｄｅＭＵＸ回路９５０２の出力はバイトシンボルデータ(ｉｎｄｉ)_ｍである。このデータがメモリ９５０３内でエラーを生じ読み出す際のバイトシンボルデータは（ｄ_ｉ）_ｍとなる。

メモリの読み出しデータは、シンドローム演算部９５０５に入力する前に、（ｄ_ｉ）_ｍを表現インデックスの２進表示にするため、シンボルＭＵＸとゼロ判定を行う回路９５０４を通す。

図９６及び図９７は、プリ／インデックスデコード回路９５０１内のプリデコード回路及びインデックスデコード回路であり、図９８はインデックスデコード回路の出力部のインデックス／バイナリ変換回路である。

図９６のプリデコード回路は、先の剰余多項式ｐｎ（ｘ）の係数Ａ_ｉ，Ｂ_ｉ，Ｃ_ｉ，Ｄ_ｉの対応テーブル従って、各コードｃ_ｉのプリデコード信号を発生させる。図９７のインデックスデコード回路は、Ａ_ｋ，Ｂ_ｋ，Ｃ_ｋ，Ｄ_ｋをテーブルに従ってＮＡＮＤ接続したものをグループ化し、ＮＯＲ接続して表現インデックスの各成分をクロックＣＬＫに同期して発生する。

図９８のインデックス／バイナリ変換回路は、インデックスデコード回路出力をクロックＣＬＫに同期してバイナリ表示に直すために、１７を法とする成分は５ビット、１５を法とする成分は４ビットのバイナリデータとする。データがゼロ元のときはＡ_０，Ｂ_０，Ｃ_０，Ｄ_０が“Ｈ”なので、インデックスデコード回路は対応するデコードがないためインデックスはすべて“０”となる。従って表現インデックスのバイナリ表示は、ＦＦとなる。

図９９は、メモリにバイトシンボルデータとして表現インデックスの２進表示を書き込むための変換回路、即ちｄｅＭＵＸ回路９５０２の構成である。表現インデックス成分１５σcn(１７)＝１６のときに信号ＳＷＡＰ＝“１”，／ＳＷＡＰ＝“０”を発生させて、切り換え回路９９１，９９２により、バイトデータの４ビット下位部から４ビット上位部へと表現インデックス成分１７σcn(１５)の２進表示の対応を切り替える。下位部の（ｉｎｄｉ）_ｍ（ｍ＝０〜３）はＶｄｄに接続して、全て“１”とする。ゼロ元であるｃ_ｉは表現インデックスの２進表示はＦＦなのでバイトシンボルデータもＦＦとなる。

次に、メモリからのデータ読み出しの動作のタイミング同期の関係について、図１００を参照して説明する。これは、ケースＣ．１の場合の図２８と基本的に同様である。メモリから読み出したデータの格納場所として、２０バイトのデータレジスタ を２系統準備する。一方を偶数クロック（even clock）データラッチ系、他方を奇数クロック（odd clock）データラッチ系と呼ぶ。この２系統のレジスタをインタリーブして使用しデータを切れ目なく出力する。以下では、even clock系、odd clock系をそれぞれ、ＥＣＬ系、ＯＣＬ系と称する。

クロックの種類は主に２つである。ひとつはデータの転送を行うもので、データを出力するためのクロックＣＬ、これと周期は同じであるがメモリからデータを読み出すために５サイクルごとにまとまって間欠的に発生されるクロックＣＰ、及びエラー位置検索とエラー訂正の計算後４サイクルごとにまとまって間欠的に発生されるクロックＣＰＫであり、もう一つは、ＥＣＣシステムを駆動するためのクロックＣＬＫであり、これはクロックＣＬの１６サイクル分を１サイクルとする。

ＥＣＬ系またはＯＣＬ系の一方をまず用いる。

メモリからは２０バイトのデータｄ_ｉ（ｉ＝１９〜０）が４バイトずつ５ＣＰサイクルで読み出され、例えばＥＣＬ系データレジスタの各ラッチに保持されると共に、シンドローム計算が行われる。このシンドロームからエラー位置検索とシンボルエラーが計算されこれと各ラッチ内のデータのとの演算により、コードデータｃ_ｉ（ｉ＝１９〜４）が新たにラッチに４ＣＰＫサイクルで上書きされる。

コードデータｃ_３〜ｃ_０は情報データの訂正には使われない。これで、ＥＣＣの１ＣＬＫサイクルが終了する。次にラッチに上書きされて保持されたコードｃ_ｉを用いて情報データａ_ｉ（ｉ＝１５〜０）をクロックＣＬに同期して順次計算して出力する。

このＥＣＬ系で情報データを出力している間、次の２０バイトのデータを他方のＯＣＬ系に読み出し、同様の動作を行う。このようにして２系統のデータレジスタにより、一方がシンドローム計算及びエラー検出訂正を行っている間、同時に他方が訂正された情報データを出力するというインタリーブが行われる。

図１０１を用いて、データ，クロックとラッチの動作との関係をデータフローとして説明する。図示のように２系統のデータラッチ即ち、ＥＣＬ系データラッチ１０１０ａとＯＣＬ系のデータラッチ１０１０ｂとが併設される。

メモリに記憶されたデータｄ_ｉは、４バイトごとにクロックＣＬに同期して読み出される。このときＥＣＬ系またはＯＣＬ系の一方のラッチ系でのみクロックがアクティブになるが、これを区別するためにクロックの名称に上付きの“ｅ”，“ｏ”を付して区別する。クロックのサイクルで信号を分ける必要がある場合は数字を下付きで示す。まずＥＣＬ系のラッチにデータを格納する場合を考える。

ＥＣＬ系のデータラッチ１０１０ａでは４バイト毎に、クロックＣＰ^e ₀，ＣＰ^e ₁,ＣＰ^e ₂,ＣＰ^e ₃,ＣＰ^e ₄に同期してデータを格納すると同時に、４バイトごとのデータｂ_ｉをシンボルＭＵＸ回路１０１６に送り出す。この間、ＯＣＬ系データラッチ１０１０ｂではクロックＣＬ^ｏに同期して各データをｑ_ｉとしてｆ（ｘ）計算システム１０１５へ送りデータ出力を行なう。

ケースＣ．２では、表現インデックスの２進表示で表したものを更に本来の情報データとしてのバイトシンボルデータにする必要がある。このために、ｆ（ｘ）計算システム１０１５の出力部にはｄｅＭＵＸ回路１０１７が設けられている。

シンボルＭＵＸ回路１０１６は、ゼロ判定回路及びバイナリ／インデックス変換回路を含むが、クロックＣＰに同期してデータｂ_ｉを表現インデックスの２進表示に変換してシンドローム計算システム１０１２へと送る。

シンドローム計算システム１０１２はクロックＣＰに同期してシンドロームを５ＣＰサイクルで計算してエラー探索・シンボルエラー計算部１０１３へと送る。エラー探索・シンボルエラー計算部１０１３では、１６ＣＬを１サイクルとするクロックＣＬＫに同期してシンドロームから２０バイト中のエラー位置とシンボルエラーを計算する。

その計算結果は４バイト毎のデータ位置のエラーの有無とエラー訂正情報としてクロックＣＰＫ_１,ＣＰＫ_２,ＣＰＫ_３,ＣＰＫ_４を用いて順番に４バイト分のシンボル訂正部１０１４に送られる。

一方、ＥＣＬ系データラッチ１０１０ａからはクロックＣＰＫ_０,ＣＰＫ_１,ＣＰＫ_２,ＣＰＫ_３によって再びデータｂ_ｉがシンボルＭＵＸ回路１０１６に送られる。このときシンボルＭＵＸ回路１０１６は、クロックＣＰＫに同期してデータｂ_ｉを表現インデックスの２進表示に変換してｂｂｉデコーダ回路１０１１へと送る。

ｂｂｉデコーダ回路１０１１は、表現インデックスで表されたデータｂ_ｉを４バイトずつ剰余ｐｎ（ｘ）の係数表示に変換する回路であり、その出力はクロックＣＰＫに同期してシンボル訂正部１０１４に送られる。

シンボル訂正部１０１４は、ｂｂｉデコーダ回路１０１１のデータとエラー探索・シンボルエラー計算部１０１３のデータを用いて、４サイクルのクロックＣＰＫに同期してデータのビット毎のＸＯＲ演算でエラー修正を行う。これにより、コードデータｃ_ｉを４バイトずつ再生して、ｐｎ（ｘ）の係数のバイトデータとしてＥＣＬ系データラッチ１０１０ａにクロックＣＰＫの４サイクルで送る。

即ち、ＥＣＬ系データラッチ１０１０ａは、クロックＣＰＫ^ｅ _１,ＣＰＫ^ｅ _２,ＣＰＫ^ｅ _３,ＣＰＫ^ｅ _４を用いて順番に４バイト分のデータｃ_ｉを各ラッチに上書きして保持する。以上で、ＥＣＬ系データラッチ１０１０ａの出力準備のＣＬＫサイクルが終了する。その保持データをクロックＣＬ^ｅに同期してデータｑ_ｉとしてｆ（ｘ）計算システム１０１５へと送ると共に、ＯＣＬ系データラッチ１０１０ｂで同様の動作が行われる。

なお、先に説明したケースＣ．１では、ラッチへのコードデータの上書きなどのデータフローまで説明しなかったが、デコーダなどを修正すれば同様の構成をとることができる。

図１０２は、データラッチ１０１０ａ，１０１０ｂの１ビット分のラッチ構成を示す。図の斜線部がｍ＝０〜７の１バイト分であり、４バイトずつｊまたはｋで区別されるレジスタで単位レジスタを構成する。

データｄ_ｉはＥＣＬ系，ＯＣＬ系のいずれを構成するかに従ってクロックＣＰ^ｅ _j,ＣＰ^ｏ _jでラッチされ、同時にデータｂ_ｉとして出力される。また保持されたデータは、クロックＣＰＫ^ｅ _k,ＣＰＫ^ｏ _kに同期してデータｂ_ｉとして出力される。

コードデータｃ_ｉは、クロックＣＰＫ^ｅ _k+1,ＣＰＫ^ｏ _k+1に同期して上書きされる。１サイクルずれて上書きされるのは、出力したデータをもとに計算されたデータを上書きするためである。保持されたコードデータｃｉはクロックＣＬ^ｅ,ＣＬ^ｏに同期して出力される。

図１０３は、シンボル訂正部１０１４の１ビット分の回路構成を示す。シンボル訂正部１０１４も４バイト分の回路要素を持ち、斜線部がその１バイト分であるが、具体回路構成は１ビット分についてのみ示している。その構成は、図７９と同様であり、エラー検索・シンボルエラー計算回路の結果とデータｂｂｉの各ビットデータとの間のＸＯＲ演算を２ビットパリティチェッカでとることにより、コードシンボルのビットを出力する。

図１０４は、ケースＣ．２でのシンドロームの計算システムの概要である。メモリから読み出す１９次多項式の係数をｄ_１９，ｄ_１８，ｄ_１７，…，ｄ_２，ｄ_１，ｄ_０とする。これらにαの適当な冪を乗じて加えることでシンドローム係数ｓ０，ｓ１，ｓ２，ｓ３が得られる。

この計算システムでは５サイクルで４つのシンドロームを同時に計算する。従って４バイトのデータを同時に１２個の表現インデックスのアダー回路１０４２に入力している。４つのシンドロームに対応して４つの４ビットパリティチェッカ１０４３が設けられ、同時に扱う４つのＧＦ（２５６）の和を求めている。

このパリティチェッカ１０４３では、空間ドメインでのパラレル・パリティチェックを行っている。このパリティチェッカ１０４３の５サイクル分の出力のパリティチェックを行うのは、“１”の計数回路１０４５の部分である。ここでは、４ビットパリティチェッカ１０４３が“１”を出力すると、“１”と“０”を交互にシフトすることで、時間ドメインでのシリアル・パリティチェックを行っている。

このシンドローム計算システムは、エラー検索訂正のためのメインクロックＣＬＫをトリガとして、クロック発生器１０４６によりより短い周期のクロックＣＰを５サイクル発生して、このクロックＣＰに同期して計算を行う。クロックＣＰの周期はデータ出力のクロックＣＬと同じとしても良い。

まず入力部は、ＧＦ（２５６）の要素を表現インデックスの２進表示のバイトシンボルデータとして表す４バイトのデータｄ₁₉ 〜ｄ₁₆ ，ｄ₁₅ 〜ｄ₁₂ ，ｄ₁₁ 〜ｄ₈ ，ｄ₇ 〜ｄ₄ ，ｄ₃ 〜ｄ₀ の５サイクルでデータを受け取るシンボルＭＵＸ回路１０４０である。ここには、ゼロ判定回路１０４１も付属する。

これらの入力回路部によってデータは表現インデックスのバイナリ表示となる。またゼロ元の判定も行われる。図で点線で囲った入力回路部分は先のデータフローで説明したｂｂｉ回路にも共通のデコーダである。

４つのシンドローム計算系のなかのシンドロームｓ０の計算系では、αの０乗すなわち１との掛け算を行うので、実質的にアダー回路は必要ない。従ってバイナリ変換された表現インデックスが直接パリティチェッカ１０４３に入力される。

シンドロームｓ１の計算以降はアダー回路１０４２が必要をなる。これらのシンドロームｓｉ（ｉ＝１〜３）の計算のためのアダー回路１０４２には、データｄｉの表現インデックスをバイナリ表示したもの及び、計算に必要なαの累乗の指数の表現インデックスのバイナリ表示が入力され、その和演算の結果が表現インデックスとして４ビットパリティチェッカ１０４３に入力される。

入力データがゼロ元のときはアダー回路の計算結果によらずに出力の表現インデックスをすべて“０”とする。

４ビットパリティチェッカ１０４３の出力はクロックＣＰに同期して次段の計数回路１０４５を駆動する信号となる。計数回路１０４５はクロックＣＬＫの立ち上がりで発生されるリセットパルスＲＳでリセットされて新たな“１”の計数を始める。

各々のパリティチェッカ１０４３と計数回路１０４５は、既約剰余ｐｎ（ｘ）の係数で要素を表すから、それぞれのシンドロームに対してｍ＝０〜７の８つが併設される。これにより、各シンドロームがＧＦ（２５６）の要素としてｐｎ（ｘ）となって出力される。

図１０５は、シンボルＭＵＸ回路１０４０の構成例である。この回路にはバイトデータがクロックＣＰまたはＣＰＫに同期して入力される。このシンボルＭＵＸ回路は、バイトデータの下位部４ビットがＦである場合には、ゲート１０５０により、信号ＳＷＡＰ＝“Ｈ”，／ＳＷＡＰ＝“Ｌ”を発生させる。

ＳＷＡＰ＝“Ｈ”を受けて、切り換え回路１０５１，１０５２では４ビット上位部と４ビット下位部を入れ替えて、表現インデックスの２進表示とする。表現インデックス成分１６σbi(１７)の２進表示のビットは１５σbi(１７)ｂ₄以外は全て“０”とする。

図１０６は、ゼロ判定回路１０４１である。シンボルＭＵＸ回路１０４０により得られた表現インデックス成分１７σbi(１５)の２進表示がＦの場合には入力データがゼロ元シンボルとなっている。図１０６では、回路が信号ＺＥＲＯｉを発生する。この信号は、４バイトごとのデータにしたがってｉ＝０〜３の４つで区別される。

図１０７は、シンボルＭＵＸ回路やアダー回路出力部で用いるデコード回路（バイナリ／インデックス変換回路）である。シンボルＭＵＸ及びアダーの計算結果は２進表示でのインデックスであるので、これを次の段階で表現インデックス間の計算に利用できるように、インデックス信号に変換する。

クロックＣＰまたはＣＰＫに同期したクロックＣＫでプリチャージされたノードを、バイナリ表示をデコードしたＮＡＮＤロジックで放電して、インデックスとする。シンボルＭＵＸ回路の入力がゼロ元の場合は、ゼロ判定回路の出力ＺＥＲＯｉによりクロックＣＫは“Ｌ”のままでインデックスもすべて“０”となる。

ν(α^０)及びｂｂｉデコーダ回路１０１１に対してのインデックスは、１５bj(１７)／１７bj(１５)（ｊ＝０〜３）で、ν(α^ｉ)（ｉ＝１〜３）に対するインデックスは１５σαidj(１７)／１７σαidj(１５)とした。

図１０８は、ｂｂｉデコーダ回路１０１１の構成であり、先のＧＦ（２５６）の要素の係数と表現インデックスの対応の表を利用して、バイトデータｂ_ｉを表現インデックスに直したものからｐｎ（ｘ）の係数(ｂｂｉ)_ｍ を計算する回路である。この回路は、クロックＣＬＫから遅延してシンドローム計算が終了するころに発生されるクロックＣＬＫ^＊＊からさらに遅延して、シンボルエラーの計算が終了したころに発生されるクロックＣＬＫ^＊をトリガとして５サイクル作られるクロックＣＰＫに同期して動作する。

クロックＣＰＫは５サイクルであるが、このデコーダとしては最初の４サイクル動作すれば最後の１サイクルの動作は不要なデータｃ₃,ｃ₂,ｃ₁,ｃ₀に対応するので、４サイクルでのみ動作するようにしても良い。

入力信号は要素ｂｉの表現インデックス１５ｂj(１７)，１７ｂj(１５)であり、ｍ次の係数に相当するノードをクロックＣＰＫでプリチャージしておく。各ノードの表現インデックス信号のトランジスタゲートへの接続は先のＧＦ（２５６）の要素の係数と表現インデックスの対応表から決まる。

各ｍについて、ノードのレベルの反転としての多項式係数(ｂｂｉ)_ｍが得られる。これは入力デコードがノードの放電でロジックが作りやすくしたためである。

図１０９は、ｆ（ｘ）計算システム１０１５の回路構成である。これは、ケースＣ．１でのそれ（図８１）と同じである。ＥＣＬ系またはＯＣＬ系のデータレジスタからのデータを出力する際には、まずこのｆ（ｘ）計算システムにクロックＣＬに同期してデータを送る。

訂正されたシンボルはｐｎ（ｘ）の係数として表現されているので外部にデータを出力するクロックＣＬに同期してコードｃ_ｉをプリ／インデックスデコーダ回路１０９１で表現インデックスの２進表示に変換する。この変換の順序はｃ_ｉのｉの降順であり、ｃｇ_４アダー回路１０９２に入力される。ただしこの系統には、ｇ_４＝１であるので、実際にはアダーは存在しない。

ａｇ_３，ａｇ_２，ａｇ_１，ａｇ_０の各アダー回路１０９３，１０９４，１０９５，１０９６へはそれぞれ１サイクル，２サイクル，３サイクル，４サイクル遅れた計算システム出力結果を表現インデックスに変換したものを入力するように、それらの入力段にシフトレジスタＳＲを必要段数設けている。

シフトレジスタＳＲは、図１１０に示すように、クロックＣＬに必要な遅延を入れて発生するクロックＣＬＬで駆動される。これらの入力段を構成するラッチはリセット信号パルスＲＳＴでリセットされ、“０”をクロックＣＬＬの１６サイクル毎に保持するようになっている。この１６サイクルの計数は、ｃ_１９の入力サイクルで、図１１０に示すようにトリガ信号ＳＴＡＲＴから開始される。

各アダー回路では、入力要素がゼロ元であるか否かの判断がゼロ判定回路により行われる。ゼロ元ならアダーの結果によらず出力インデックスを“０”にする。アダー回路では入力の表現インデックスと定数ｇ_ｉの表現インデックス成分の２進表示間の和の計算を行なう。

アダー出力は２進表示であるからこれを表現インデックスに変換した後、４ビットパリティチェッカラダー１０９７で要素の和を求め、ａ_ｉをｉの降順に計算する。計算されたａ_ｉは計算システムを駆動するクロックＣＬＬをさらに適当に遅延させたクロックＣＰＰによって駆動されるプリ／インデックスデコーダ回路１０９８にて表現インデックスの２進表示として計算システムの入力へフィードバックされる。

ケースＣ．１の場合とは異なり、クロックＣＰＰによって駆動されるフィードバック用のプリ／インデックスデコーダ回路１０９８は、メモリへのシンボルデータ書き込みで使用したものを利用することができる。これはデータの入力と出力は異なるタイミングで行なわれるためである。

図１１１は、ｆ（ｘ）計算システム１０１５の出力部に設けられるｄｅＭＵＸ回路１０１７の構成である。有限体要素のａｉの表現インデックスの２進表示を、これにより本来の情報データとしてのバイトシンボルデータに変換する。このｄｅＭＵＸ回路は、入力信号が異なるのみで回路構成はメモリにコードデータｃｉを書き込む際の図９９に示したｄｅＭＵＸ回路と同じである。

［ケースＣ．３の説明］
ケースＣ．１，Ｃ．２では、ＥＣＣシステムと外部とのデータのやり取りはバイト単位で行い、ＥＣＣが同時に扱うデータブロックを１６サイクルでメモリに読み込むことを想定した。しかし、２バイト以上を同時に扱ってデータ転送のバンド幅を上げることが必要な場合もある。

以下では、多バイト同時転送を行うケースＣ．３の例として、４バイト単位でデータをやり取りする方法をケースＣ．２の方式の変形として、そのインタフェース構成を説明する。４バイト毎にデータ入出力を行い、クロック４サイクルでデータ転送が完了するようにすれば、データ転送速度が向上するが、そのためにはエンコード回路とデコード回路の並列化が必要となる。

８ビットデータのシンボル化は、ケースＣ．２として図９０で説明したように、８ビットデータａｉを直接表現インデックス要素とみなして有限体要素と対応させる。この様なケースＣ．２で、コード生成の多重化を行うことを考えると、情報シンボルとコードシンボルの関係ｃ_i=ｇ₄ａ_i-4＋ｇ₃ａ_i-3＋ｇ₂ａ_i-2＋ｇ₁ａ_i-1＋ｇ₀ａ_iを、次の数３１に示す計算式を４つ連続して用いれば、１サイクルで４バイトデータから４コードを発生することができる。

すなわち、コードｃ_１９，ｃ_１８，ｃ_１７，ｃ_１６を計算するには、データａ_１５，ａ_１４，ａ_１３，ａ_１２までが必要であり、ｃ_１５，ｃ_１４，ｃ_１３，ｃ_１２を計算するにはさらにａ_１１，ａ_１０，ａ_９，ａ_８が必要である、というように４シンボル毎にデータを読み込めば、４コード毎に５クロックサイクルでコードを計算できる。

ケースＣ．３でのコード生成のための具体的な回路、ｃ（ｘ）計算システムを図１１２に示す。

データｆ（ｘ）はＭＵＸ回路１１３１により、クロックＣＬ^＊に同期して有限体の４つの要素ごとに表現インデックスの２進数表示に変換される。これが順番に（ａ_１５，ａ_１４，ａ_１３，ａ_１２），（ａ_１１，ａ_１０，ａ_９，ａ_８），（ａ_７，ａ_６，ａ_５，ａ_４），（ａ_３，ａ_２，ａ_１，ａ_０）とし、５サイクル目にゼロ元に相当するデータ（FF,FF,FF,FF)を挿入して、４つの計算行１１３２ａ，１１３２ｂ，１１３２ｃ，１１３２ｄを持つアダー行列に入力する。

計算システムはクロックＣＬ^＊から遅延したクロックＣＬＫに同期して駆動される。クロックＣＬ^＊はデータ転送のクロックＣＬの４サイクル中に５サイクル動作するクロックである。

一番上の計算行１１３２ａはコードデータｃ_１９，ｃ_１５，ｃ_１１，ｃ_７，ｃ_３を計算する。２番目の計算行１１３２ｂは、ｃ_１８，ｃ_１４，ｃ_１０，ｃ_６，ｃ_２を計算する。３行目１１３２ｃはｃ_１７，ｃ_１３，ｃ_９，ｃ_５，ｃ_１を計算する。４行目１１３２ｄは、ｃ_１６，ｃ_１２，ｃ_８，ｃ_４，ｃ_０を計算する。

各計算行に、インデックスデコーダ回路１１３３とそのデコード出力に対する４ビットパリティチェッカ・ラダー１１３４が設けられる。

このコード計算は、上述の計算式（１）〜（４）でのｉ＝１９，１５，１１，７，３の計算に対応していて、計算式を素直に表現している。一行目の計算では１サイクル前の入力データを使用するので１サイクルデータを保持するシフトレジスタＳＲを２段目以降のアダーの入力に挿入している。シフトレジスタＳＲは、図１１３に示すように、クロックＣＬ＊を遅延させたクロックＣＬＬにより動作する。

なお各行１段目はｇ_４＝１であるので実際にはアダーは存在しない。

コードデータ生成以降、エラー位置の検索訂正はケースＣ．１やＣ．２と同様の演算を行なえばよい。

コードデータｃ_ｉが再構成できた後の情報データの再構成においても、計算を並列化して高速化を図る。即ち、ｇ_４＝１＝｛１，１｝，ｇ_３＝α^７５＝｛３，０｝，ｇ_２＝α^２４９＝｛１２，３｝，ｇ_１＝α^７８＝｛１４，６｝，ｇ_０＝α^６＝｛５，１２｝を考慮して、先の数３１の関係式を書き換えると、数３２の関係式が得られる。

これらの４つの関係式に従って、４シンボル同時に４サイクルで計算することにより、各情報データａ_ｉは、コードデータｃ_ｉと前サイクルまでに得られた情報データとに基づいて得られる。

数３２の各係数は、下記数３３及び数３４に示すように、表現インデックスとして固定される。

図１１４は、コードデータｃ_ｉと既に計算された情報データａ_ｉによって以下の情報データａ_ｉを順次まとめて計算する手順の説明図である。

情報データ（ａ_１５，ａ_１４，ａ_１３，ａ_１２）は、コードデータ（ｃ_１９，ｃ_１８，ｃ_１７，ｃ_１６）から直接計算で得られる。情報データ（ａ_１１，ａ_１０，ａ_９，ａ_８）は、コードデータ（ｃ_１５，ｃ_１４，ｃ_１３，ｃ_１２）と前サイクルで得られた情報データ（ａ_１５，ａ_１４，ａ_１３，ａ_１２）から計算で得られる。

情報データ（ａ_７，ａ_６，ａ_５，ａ_４）は、コードデータ（ｃ_１１，ｃ_１０，ｃ_９，ｃ_８）と前サイクルで得られた情報データ（ａ_１１，ａ_１０，ａ_９，ａ_８）から計算で得られる。情報データ（ａ_３，ａ_２，ａ_１，ａ_０）は、コードデータ（ｃ_７，ｃ_６，ｃ_５，ｃ_４）と前サイクルで得られた情報データ（ａ_７，ａ_６，ａ_５，ａ_４）から計算で得られる。

図１１５は、ｆ（ｘ）計算システムの具体構成例（１）であり、コードデータｃ_ｉの入力部である。入力は、係数表示のコードデータｃ_ｉをクロックＣＬに同期してプリ／インデックスデコード回路１１７１で表現インデックスの２進表示に変換したもので、４サイクルで（ｃ_１９，ｃ_１８，ｃ_１７，ｃ_１６），（ｃ_１５，ｃ_１４，ｃ_１３，ｃ_１２），（ｃ_１１，ｃ_１０，ｃ_９，ｃ_８），（ｃ_７，ｃ_６，ｃ_５，ｃ_４）が、アダー行列の４つの計算行１１７２ａ，１１７２ｂ，１１７２ｃ，１１７２ｃに並列に入力される。

最初の計算行１１７２ａは、ａ_ｉのｃ_ｉ＋４部分、２番目の計算行１１７２ｂは、ａ_ｉ−１のｃ_ｉ＋３＋ｈ_３ｃ_ｉ＋４部分、３番目の計算行１１７２ｃは、ａ_ｉ−２のｃ_ｉ＋２＋ｈ_３ｃ_ｉ＋３＋ｈ_２ｃ_ｉ＋４部分、４番目の計算行１１７２ｄは、ａ_ｉ−３のｃ_ｉ＋１＋ｈ_３ｃ_ｉ＋２＋ｈ_２ｃ_ｉ＋３＋ｈ_１ｃ_ｉ＋４部分を計算する。

計算結果は、インデックスデコード回路１１７３を介し、２ビットパリティチェッカ１１７４（但し第１行はインバータ１１７４ａ）を介することにより、それぞれ有限体要素の係数表示(H0)_ｍ,(H1)_ｍ,(H2)_ｍ,(H3)_ｍとして求められる。

図１１６は、ｆ（ｘ）計算システムの具体構成例（２）であり、前サイクルで得られた結果の４バイトのデータａ_ｉの計算部分である。入力は係数表示の計算結果のデータａ_ｉをクロックＣＬに同期してプリ／インデックスデコード回路１１８１で表現インデックスの２進表示に変換したものであり、（ａ_１５，ａ_１４，ａ_１３，ａ_１２），（ａ_１１，ａ_１０，ａ_９，ａ_８），（ａ_７，ａ_６，ａ_５，ａ_４），（ａ_３，ａ_２，ａ_１，ａ_０）がアダー行列の４つの計算行１１８３ａ，１１８３ｂ，１１８３ｃ，１１８３ｄに４サイクルで並列に入力される。

なお２進表示に変換されたデータはｄｅＭＵＸ回路１１８２によってバイトデータとして情報データの係数に変換され、次サイクルのアダーで利用される。

一行目１１８３ａはａ_ｉのｇ_０３ａ_ｉ＋１＋ｇ_０２ａ_ｉ＋２＋ｇ_０１ａ_ｉ＋３＋ｇ_００ａ_ｉ＋４部分、二行目１１８３ｂはａ_ｉ−１のｇ_１３ａ_ｉ＋１＋ｇ_１２ａ_ｉ＋２＋ｇ_１１ａ_ｉ＋３＋ｇ_１０ａ_ｉ＋４部分、三行目１１８３ｃはａ_ｉ−２のｇ_２３ａ_ｉ＋１＋ｇ_２２ａ_ｉ＋２＋ｇ_２１ａ_ｉ＋３＋ｇ_２０ａ_ｉ＋４部分、四行目１１８３ｄはａ_ｉ−３のｇ_３ａ_ｉ＋１＋ｇ_３２ａ_ｉ＋２＋ｇ_３１ａ_ｉ＋３＋ｇ_３０ａ_ｉ＋４部分をそれぞれ計算する。

計算結果は、インデックスデコーダ回路１１８４を介し、４ビットパリティチェッカ・ラダー１１８５を介することにより、有限体要素の係数表示(G0)_ｍ,(G1)_ｍ,(G2)_ｍ,(G3)_ｍとして求められる。

次サイクルまでデータを保持するために、クロックＣＬに同期するシフトレジスタＳＲが設けられている。シフトレジスタＳＲには、図１１７に示すように、クロックＣＬから遅延されたクロックＣＬＬでデータが取り込まれる。シフトレジスタＳＲは、クロックＣＬの４サイクルごとにカウンタ１１８６が発生するリセット信号ＲＳＴによってデータ出力がリセットされゼロ元を出力する。これは計算では（ａ_３，ａ_２，ａ_１，ａ_０）を利用しないことに相当する。

図１１８は、ｆ（ｘ）計算システムの具体構成例（３）であり、コードデータを用いた計算部分（図１１５）の計算結果(H0)_ｍ,(H1)_ｍ,(H2)_ｍ,(H3)_ｍ と、前サイクルで計算して得られた結果の４バイトのデータａ_ｉからの計算部分（図１１６）の計算結果(G0)_ｍ,(G1)_ｍ,(G2)_ｍ,(G3)_ｍとの和を計算する２ビットパリティチェッカである。

このパリティチェッカ出力が、情報データがシンボルとして表した有限体要素のｐｎ（ｘ）の係数表示でのバイトデータである。このデータを表現インデックスの２ 進表示に変換してｄｅＭＵＸ回路でシンボル化すれば情報データとなり、４バイトの情報データが毎サイクル得られる。

Claims (8)

1. メモリセルアレイと、
   前記メモリセルアレイに書き込むデータを所定ビット数のまとまりであり、ガロア体の有限体要素に対応するシンボル毎にシンボル化し、特定のインデックスで表現された解要素を表現するデコーダについての有限体要素の方程式を解いて前記メモリセルアレイから読み出されたデータのエラーを検出し、検出エラーに基づきデータを訂正し、訂正されたデータを次のデータの他のエラー検出訂正と並列に出力するエラー検出訂正システムと
   を備えたエラー検出訂正システムを有する半導体記憶装置。
2. メモリセルアレイと、
   前記メモリセルアレイに書き込むデータを所定ビット数のまとまりであり、ガロア体の有限体要素に対応するシンボル毎にシンボル化し、特定のインデックスで表現された解要素を表現するデコーダについての有限体要素の方程式を解いて前記メモリセルアレイから読み出されたデータのエラーを検出し、検出エラーに基づきデータを訂正し、訂正されたデータを出力するエラー検出訂正システムと
   を備えたエラー検出訂正システムを有する半導体記憶装置。
3. 前記エラー検出訂正システムは、エラー位置探索方程式について解の候補のテーブルを予め作成しておき、このテーブルを用いて根のインデックスを求めて、シンボルエラーを検出訂正するものであって、
   前記エラー位置探索方程式に対して変数部分とシンドローム部分とを分離する変数変換を行い、その変数部分に代入する有限体要素とシンドローム部分に代入する有限体要素のインデックスの対応関係を利用して、シンボルエラー位置を検出する
   ことを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記エラー検出訂正システムは、シンボルエラー位置検出と訂正のインデックス計算において、ゼロ元を除く有限体ＦＧ（２^ｍ）の要素数をほぼ同じ大きさの互いに素な整数因子に分けて、有限体要素の原始根のインデックスをそれぞれの整数因子を法とする剰余で表す表現インデックスを用いる
   ことを特徴とする請求項１又は２記載の半導体記憶装置。
5. 前記エラー検出訂正システムは、前記メモリセルアレイに書き込むべきデータを所定ビット数ずつ原始多項式の既約剰余多項式の係数に対応させる
   ことを特徴とする請求項１または２記載の半導体記憶装置。
6. 前記エラー検出訂正システムは、有限体ＧＦ（２^ｍ）の要素数をほぼ同じ大きさの互いに素な整数因子に分けて、有限体要素の原始根のインデックスをそれぞれの整数因子を法とする剰余として表される表現インデックスを用い、前記メモリセルアレイに書き込むべきコードデータを表現インデックスの２進数表示として、またはその２進数表示から更に変換して得られるコードとして構成する
   ことを特徴とする請求項１又は２記載の半導体記憶装置。
7. 前記エラー検出訂正システムは、
   前記メモリセルアレイの読み出しデータを交互に取り込む第１及び第２のデータレジスタと、
   前記第１及び第２のデータレジスタの読み出しデータのエラー検出と訂正を行うエラー検出訂正部とを備えて、
   第１及び第２のデータレジスタの一方において読み出しデータについて前記エラー検出訂正部でエラー検出と訂正を行い、訂正されたデータを上書き保存する動作を行っている間、他方において上書き保存されたデータの出力動作を行う
   ことを特徴とする請求項１又は２記載の半導体記憶装置。
8. 前記エラー検出訂正システムは、前記メモリセルアレイに書き込むデータをバイト毎に有限体ＧＦ（２５６）の要素に対応させて有限体要素としてシンボル化し、前記メモリセルアレイの読み出しデータからエラーが発生したシンボルを検出してデータ訂正を行い、
   前記エラー検出訂正システムは、有限体の要素数２５５を互いに素な因子１７と１５に分けて、有限体要素の原始根のインデックスを、１７を法とする剰余としての表現インデックスａ（１７）及び１５を法とする剰余としての表現インデックスｂ（１５）により表し、
   シンボル化すべきバイトデータを４ビットずつ上位部分と下位部分に分けて、ａ（１７）が０〜１５のとき、上位部分をａ（１７）の２進数表示、下位部分をｂ（１５）の２進数表示とみなし、ａ（１７）が１６のとき、上位部分をｂ（１５）の２進数表示、下位部分をａ（１７）の２進数表示とみなし、全ビットが１のとき有限体要素のゼロ元とみなす
   ことを特徴とする請求項１または２記載の半導体記憶装置。

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