JPH0831803B2

JPH0831803B2 - 誤り訂正のための方法と装置

Info

Publication number: JPH0831803B2
Application number: JP63504929A
Authority: JP
Inventors: ズーク，クリストフアー・ピー
Original assignee: EKUSABAITO CORP
Current assignee: EKUSABAITO CORP
Priority date: 1987-06-08
Filing date: 1988-05-27
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: EP0365555B1; EP0365555A1; WO1988010032A1; DE3879493D1; US4845713A; JPH02503851A; ATE87157T1; DE3879493T2

Description

【発明の詳細な説明】発明の背景発明の分野本発明は、記憶又は伝送データの誤り訂正のための方
法と装置に関し、そして詳細には、誤り／消去ロケータ
多項式の係数を獲得するために、符号語を復号するため
の方法と装置に関する。

先行技術と他の考察データの伝送、あるいはデータの記憶と検索において
発生する雑音は、誤りにつながる。従って、いろいろな
符号化技術が、伝送又は記憶データを特別に符号化する
ために開発され、誤り訂正能力を与えている。

そのような符号化技術により、メッセージ又は情報ビ
ットのセットは、符号語を形成するために、検査ビット
のセットを付加している。符号語のための検査ビット
は、符号器によって導出される。この点において、符号
器は、本質的に、バイナリ・メッセージ多項式の係数と
してメッセージ・ビットのセットを含むビットを取り扱
い、生成多項式Ｇ（Ｘ）により（掛け算又は割り算によ
り）メッセージ多項式に演算することにより、検査ビッ
トを導出する。生成多項式は、所望の特性を動作のため
の符号語に伝えるように選択され、その結果符号語は、
誤り訂正バイナリ・グループ・コードの特定クラスに属
する。

誤り訂正コードの一つのクラスは、公知のBCHコード
であり、リード・ソロモン（Reed-Solomon）コードを含
む。リード・ソロモン・コードの数字的基礎は、バール
カンプ（Berlekamp）著「代数的コーディング理論（Alg
ebraic Coding Theory）」、マグロウヒル、1968年にお
いて述べられ、そしてバールカンプへの米国特許第４、
162、480号において要約されるが、後者は、参照のため
にここに編入された。この解説により、リード・ソロモ
ン・コードは、次の如く規定された生成多項式を有す
る。

この場合αは、ガロア拡大体GF（２^m）における原始要
素であり、そしてｄは、コードの設計距離である。リー
ド・ソロモン・コードの議論はまた、ピーターソンとウ
ェルドン著、「誤り訂正コード」、第２版、MIT出版、1
972年と、ワカーリ（Wakerly）著、「誤り検出コード、
自己検査回路と応用」、北ホラント、1978年の如く、他
の論文において設けられる。

伝送又は記憶符号語の受信又は検索により、雑音が、
誤りパターンを符号語に付加する。リード・ソロモン・
コードを取り扱う時、そのような誤りパターンの付加を
訂正するために、４ステップの手順が、一般に使用され
る。誤り訂正手順を議論する際に、ｎ個のｍビット・シ
ンボル（Ｋシンボルは、情報シンボルであり、そしてｎ
−Ｋシンボルは、検査シンボルである）を含む符号語か
ら成るリード・ソロモン・コードを考える。第１の誤り
訂正ステップとして、シンドローム文字Ｓ₀、Ｓ₁、・・
Ｓ_n-K-1が計算される。第２ステップとして、シンドロ
ーム文字を使用して、誤りロケータ多項式σ（Ｘ）の係
数σ₀，σ₁，σ₂，・・・・・σ_n-K-1が計算される。第
３ステップとして、誤りロケータ多項式σ（Ｘ）が、受
信符号語における誤りロケーションである根X_iに対して
解かれる。第４ステップとして、誤りロケーションＸ_i
とシンドローム文字Ｓを使用して、誤り値が、計算され
る。シンドローム文字と誤りロケータ多項式の係数のた
めの数字式は、バルカンプへの前述の米国特許第４、16
2、480号と、前述のピーターソンとウェルドンの論文の
第９章において述べられる。

上記の一般化誤り訂正手順における第２ステップ、即
ち、誤りロケータ多項式の係数を計算するステップは、
計算的に集約される。誤りロケータ多項式の係数を獲得
するための普及したアルゴリズムは、バールカンプ・マ
ッシー（Berlekamp-Massey）アルゴリズムである。バー
ルカンプ・マッシー・アルゴリズムは、前述の論文にお
いて記載される。

バールカンプ・マッシー・アルゴリズムを解くため
の、そしてこのため、誤りロケータ多項式の係数を獲得
するための先端技術の回路は、一般に、シリアル入力シ
ーケンスのシンドロームを記憶するためのｎ−Ｋ個のｍ
ビット・シフト・レジスターのバンクと、ロケータ多項
式の係数が累算されるｎ−Ｋ＋１個のシフト・レジスタ
ーのバンクと、現ずれ量ｄ_nを獲得するために、シンド
ローム・シフト・レジスターのバンクに記憶された値
と、係数レジスターのバンクに記憶された値とに作用す
るために、畳み込み回路において連結された多数の乗算
器と加算器と、先行ずれ量ｄ_mを獲得するためのレジス
ターと、先行ずれ量の乗法的逆元ｄ_m ^-1を獲得するため
に、先行ずれ量において逆演算を行うための索引テーブ
ル又は同等物を記憶したROMと、現ずれ量ｄ_nを先行のず
れ量の逆元ｄ_m ^-1により掛け算するための掛け算器と、
係数レジスターのバンクに包含されたレジスターの先行
の内容により、積ｄ_nｄ_m ^-1を選択的に掛け算するための
掛け算器と、係数レジスターのバンクにおいて最後に述
べた掛け算の積を累積するための加算器とを具備する。

前節において記載された先行技術の回路は、都合の良
いことに、組み合わせ有限体掛け算器を使用し、以前の
最良回路によって必要とされた回路要素数を縮小する
が、３セットのクロック・サイクルが、三つの掛け算演
算を実行するために必要とされる。これらの三つの掛け
算演算は、畳み込み回路によって行われた掛け算と、積
ｄ_nｄ_m ^-1を獲得するために、先行のずれ量の乗法的逆元
による現ずれ量の掛け算と、係数レジスターの先行の内
容による積ｄ_nd_m ^-1の掛け算である。

上記の先行技術の復号回路は、伝統的に「規約ベー
ス」又は「アルファ・ベース」表現と呼ばれたものを有
するシンドロームに作用する。メッセージ・データの規
約ベース表現において、メッセージ・データは、バイナ
リ・ビットのシーケンスであり、最下位ビットは、α⁰
の係数として、次の下位ビットは、α¹の係数として、
次の下位ビットは、α²の係数として等、解釈され、こ
の場合αは、有限体の要素である。

参照のためにここに編入されたバールカンプへの米国
特許第４、410、989号において説明された如く、「ベー
タ・ベース」表現として公知な「二重ベース」表現がま
た、メッセージ・データを表現するために使用される。
二重ベース表現は、次のセットの式により規約ベース表
現に関連する。

この場合トレース関数は、ｘは要素である有限ガロア体GF（２^m）にある。

バールカンプへの上記の米国特許第４、410、989号
は、ビット・シリアル符号器であり、この場合冗長ビッ
トが、ビット・シリアル乗法手順によって実現される。
バールカンプの'989特許は、本質的に、符号化プロセス
に対して、シリアル出力を有するために、定数だけ掛け
算する掛け算器の二重ベースにおける表現の使用を教え
る。バールカンプの'989特許は、復号プロセスにおいて
誤りロケータ多項式の係数を獲得するために、二重ベー
ス表現を使用するための回路を示さない。

リード・ソロモン・コードは、最小距離ｄ_min＝ｎ−
Ｋ＋１を有し、そしてｖ数の誤りとｅ数の消去を同時に
訂正することができ、この場合2v＋ｅ＜ｄ_minである。
消去は、そのロケーションが既知であるが、その絶対値
が既知ではない誤りである。

消去ロケータ多項式λ（ψ）は、次の如く規定され
る。

この場合ｅは、符号語における消去数（即ち、提示され
たポインター数）である。D.O.カーホーン（Carhoun）
他（カーホン、D.O.、ジョンソン、B.L.とミーハン、S.
J.、「リード・ソロモン・コードの変形復号化、第１
巻：アルゴリズムと信号処理構造」、ESD-TR-82-403、
第１巻、1982年11月）によって、既知のα_eiにより、バ
ールカンプ・マッシー・アルゴリズムを実現する構造が
また、消去ロケーション（λ₁）の基本対称関数を生成
するために使用され、そしてこれらの値によりバールカ
ンプ・マッシー・アルゴリズムを初期化することによ
り、アルゴリズムは、誤り／消去ロケーションの基本対
称関数を生成することが示された。

前述により、復号プロセスにおいて誤り／消去ロケー
タ多項式の係数を効率的に獲得するための方法と装置を
設けることが、本発明の目的である。

本発明の利点は、誤り／消去ロケータ多項式の係数の
両方を効率的に獲得するために使用される誤り／消去ロ
ケータ回路と、誤りと消去の絶対値を獲得するために使
用される修正シンドロームとの準備である。

本発明の別の利点は、誤り／消去ロケーション装置と
方法の準備であり、この場合縦続掛け算器配置が、誤り
／消去多項式の係数の決定に関連して、３セットではな
く、２セットのクロック・サイクルにおいて、三つの掛
け算演算を行うために使用される。

本発明の別の利点は、シンドローム生成器と、誤り／
消去ロケータ多項式の係数を獲得するために使用された
回路とをインターフェースするためのシフト・レジスタ
ーを必要としない復号器の準備である。

本発明のいっそうの利点は、誤り／消去ロケータ回路
の準備であり、この場合シンドローム・レジスターは、
両シンドローム値を記憶し、そして誤りと消去の絶対値
を獲得するために使用される修正シンドロームを計算す
る二重機能のために使用される。

本発明のさらいにいっそうの利点は、誤り／消去ロケ
ーションの基本対称関数を生成するためのバールカンプ
・マッシー・アルゴリズムの初期化のために、誤りロケ
ーションの基本対称関数を使用する回路の準備である。

要約復号器は、パイプライン方式において符号語を処理す
る。所与の符号語サイクル中、シンドローム生成器は、
符号語ｎに作用し、誤り／消去ロケータは、符号語ｎ−
１に作用し、そして根サーチと誤り／消去絶対値生成器
は、符号語ｎ−２に作用する。

誤り／消去ロケータにおいて、各符号語サイクルは、
（ｎ−Ｋ）の「係数」反復を含み、（ｎ−Ｋ）の「修正
シンドローム」反復によって従われる。すべての係数反
復の完了により、誤り／消去ロケータ多項式の係数を生
成する。修正シンドローム反復の完了により、誤りと消
去の絶対値を獲得するために使用される修正シンドロー
ムを生成する。各係数反復は、２セットのクロック・サ
イクル又はクロック・パルスを必要とする。各修正シン
ドローム反復は、１セットのクロック・サイクル又はク
ロック・パルスを必要とする。

誤り／消去ロケータ回路は、複数の同時にロード可能
なシンドローム・レジスターと、複数の係数レジスター
とを含む。シンドローム・レジスターは、回路シフト・
パスにおいて互いに連結される。

係数反復の第１セットのクロック・サイクル中、複数
のパラレル入、シリアル出（PISO）の掛け算器の第１バ
ンクを含む畳み込み回路が、（規約ベース表現において
表された）シンドローム・レジスターの内容と（二重ベ
ース表現において表された）係数レジスターの内容とに
作用し、（二重ベース表現において表された）シリアル
現ずれ量ｄ_nを獲得する。シリアル入、パラレル出（SIP
O）掛け算器は、二重ベース表現において表された先行
ずれ量のパラレル・フォーマット乗法的逆元ｄ_m ^-1によ
り、シリアル現ずれ量ｄ_nを掛け算するために使用され
る。

符号化／復号化手順のために使用された特定生成多項
式の動作を反映するために設計された、複数のベース・
コンバータが、係数レジスターの幾つかの内容を、規約
ベース表現において表される如く、変換する。特殊カウ
ンター回路が、係数レジスターの規約表現された内容
が、関連補助レジスターにロードされるかを決定するた
めに使用される。PISO掛け算器の第２バンクは、シリア
ル積を獲得するために、特殊レジスターの内容により、
補助レジスターの内容を掛け算する。幾つかの反復にお
いて、特殊レジスターの内容は、積ｄ_nｄ_m ^-1である。第
２バンクにおける各PISO掛け算器に関連して、アキュミ
ュレータがあり、PISO掛け算器によって生成された連続
的なシリアル積を累算し、そして二重ベース表現におい
て表された累算値を関連係数レジスターにロードする。

畳み込み回路に包含されたPISO掛け算器は、本質的
に、シンドローム・レジスターの内容と係数レジスター
の内容の内積を獲得する。各係数レジスターの内容は、
シンドローム・レジスターの内容と異なり、二重ベース
表現において表される。この目的のために、第１バンク
に包含された各PISO掛け算器は、内積を獲得するための
論理AND及びXORゲートと共に、係数レジスターのための
掛け算フィードバック・ループを含む。フィードバック
・ループは、係数の内容を体要素αにより掛け算するた
めの掛け算器を含み、その結果係数レジスターの最初の
内容は、究極的に、体要素αのべきによって掛け算され
る。

上記の如く、クロック・サイクルの第１セット中、畳
み込み回路のシリアル出力は、先行ずれ量のパラレル・
フォーマットされた乗法的逆元ｄ_m ^-1によって掛け算さ
れる。掛け算は、ずれ量の積ｄ_nｄ_m ^-1を獲得するため
に、SIPO掛け算器を使用して達成される。クロック・サ
イクルの第２セット中、ずれ量の積ｄ_nｄ_m ^-1は、係数レ
ジスターのいろいろなものの規約表現された内容によ
り、PISO掛け算器を使用してさらに掛け算され、係数レ
ジスターの内容を改定するために、累算されるシリアル
積を生ずる。こうして、PISO-SIPO-PISO縦続掛け算器配
置が、復号プロセスのために使用され、そして２セット
のクロック・サイクルにおいて三つの掛け算演算を達成
する。

各係数反復の完了により、シンドローム・レジスター
の内容は、シンドロームの円形シフト・パスに沿って時
計回りにシフトされる。シンドローム・レジスターの内
容の時計回りシフトは、最下位シンドローム値Ｓ₀が最
高位シンドローム・レジスターに達するまで、ｎ−Ｋの
係数反復に対して行われる。ｎ−Ｋの係数反復の完了に
より、誤り／消去ロケータ多項式の係数は、係数レジス
ターに記憶される。それから、誤り／消去ロケータ回路
が、ｎ−Ｋの修正シンドローム反復の実行を開始する。

各修正シンドローム反復中、内／積が、シンドローム
・レジスターと係数レジスターのいろいろな対の間で獲
得される。各修正シンドローム反復の後、シンドローム
・レジスターの内容は、シンドローム円形パスに沿って
反時計回りにシフトされ、そして修正シンドロームであ
る前に獲得された内積が、最高位シンドローム・レジス
ターにロードされる。こうして、ｎ−Ｋの修正シンドロ
ーム反復の完了により、修正シンドロームは、すべて、
シンドローム・レジスターに記憶される。この方法によ
り、シンドローム・レジスターは、係数反復中最初のシ
ンドロームを記憶することと、修正シンドローム反復中
修正されたシンドロームを記憶することとの二重目的を
果たし、これによりさらに他のレジスターの必要性を除
去する。

図面の簡単な説明発明の前述と他の目的、特徴と利点は、添付の図面に
示された如く、好ましい実施態様の次の詳細な説明から
明らかになり、この場合参照文字は、多様な図面を通し
て同一部分を言及する。図面は、必ずしも一定尺度では
なく、発明の原理を示すことが強調される。

第１図は、復号器を含む誤り訂正復号化の一般スキー
ムを示すブロック概略図。

第２図は、特に、誤り／消去ロケータ多項式の係数を
決定するための発明の実施態様による誤り／消去ロケー
タ回路の概略図。

第３図は、発明の実施態様による誤り／消去ロケータ
回路に包含されたPISO掛け算器の第１バンクの部分の配
線図。

第４図は、発明の実施態様による誤り／消去ロケータ
回路に包含されたSIPO掛け算器の部分の配線図。

第５図は、発明の実施態様による誤り／消去ロケータ
回路に包含された掛け算器の第２バンクに包含されたPI
SO掛け算器の配線図。

第６図は、一つの特定生成多項式により構成されたベ
ース・コンバータ回路の実施態様の配線図。

第７図は、発明の実施態様によるアルファ・フィード
バック掛け算器である、第６図のベース・コンバータ回
路の導出のために使用されたシフト・レジスター回路の
配線図。

第８図は、発明の実施態様によるシンドローム生成器
回路の配線図。

第９図は、発明の実施態様によるシンドローム生成器
回路の配線図。

第10図は、発明の実施態様によるカウンター回路の配
線図。

第11図は、発明の実施態様による根サーチ及び誤り／
消去絶対値生成器の配線図。

第12図は、発明の実施態様による根サーチ及び誤り／
消去絶対値生成器の配線図。

第13図は、同一ベースにおいて表された入力に作用す
るシーケンシャルなシリアル入、パラレル出の掛け算器
の配線図。

第14図は、発明の実施態様によるパラレル入、シリア
ル出の掛け算器の導出を示すために使用された線形フィ
ードバック・シフト・レジスターの配線図。

第15図は、発明の実施態様によるパラレル入、シリア
ル出の掛け算器の配線図。

第16図は、シリアル入力を有し、かつ第２ベース表現
においてオペランドに作用する掛け算器の配線図。

図面の詳細な説明第１図は、一般に情報の復号に関与した構造を図式的
に示し、そして特に、磁気テープ20の如く、媒体に記憶
された符号語の復号を示す。第１図は、従来のリーダー
・ヘッド22と従来のチャネル信号処理回路23を示し、さ
らに、復号器26を示す。チャネル信号プロセッサー24
は、公知の形式であり、データ・バス27においてｍビッ
ト・データ信号と、ライン28において消去ポインター信
号と、ライン29において符号語リセット信号（CODEWORD
RST）を生成する。第１図に示された復号器26は、特に
「ｎ」数のｍビット・シンボルを含むリード・ソロモン
符号語において動作し、ｎ数のシンボルは、Ｋ数の情報
シンボルと、ｎ−Ｋ数の検査信号とを含む。

復号器26は、シンドローム生成器30と、消去ロケーシ
ョン値生成器31と、誤り／消去ロケータ32と、根サーチ
と誤り／消去絶対値生成器34と、FIFOバッファー36と、
加算器38と、タイマー／コントローラ39とを含む。復号
器26はまた、複数のバスを含む。シンドローム・バス40
（（ｎ−Ｋ）のｍビット・リード線を含む）は、シンド
ローム生成器30の出力ポートを、誤り／消去ロケータ32
に包含されたシンドローム・レジスターに連結する。ｍ
ビット消去ロケーション値バス42は、消去ロケーション
値生成器31の出力ポートを誤り／消去ロケータ32に連結
する。（ｎ−Ｋ）のｍビット・リード線を含む係数バス
44は、誤り／消去ロケータ32に包含された係数レジスタ
ーを根サーチと誤り／消去絶対値生成器34に連結する。
（ｎ−Ｋ）のｍビット・リード線を含む修正シンドロー
ム・バス46はまた、誤り／消去ロケータ32を根サーチと
誤り／消去絶対値生成器34に連結する。

消去ロケーション値生成器31は、ライン28において信
号プロセッサー24からポインター信号を受信し、そして
誤り／消去ロケータ32へバス42における転送のために、
消去ロケーション値を生成する。シンドローム生成器30
は、バス27において信号プロセッサー24からデータ信号
を受信し、そしてシンドローム文字Ｓ_n-K-1、・・・
Ｓ₁、Ｓ₀を生成する。シンドローム文字は、誤り／消去
ロケータ32にバス40においてパラレルに転送される。シ
ンドローム文字と消去ロケーション値を使用して、誤り
／消去ロケータ32は、誤り／消去ロケータ多項式の係数
と、誤りと消去の絶対値を獲得するために使用される修
正シンドローム値とを計算する。バス44における誤り／
消去ロケータ多項式の係数と、バス46における修正シン
ドローム値は、根サーチと誤り／消去絶対値生成器34に
適用される。

第８図に示されたシンドローム生成器30は、それぞ
れ、シンドロームＳ₀、Ｓ₁、・・・Ｓ_n-K-1を生成する
ためのｎ−Ｋ数のレジスター45₀、45₁、・・・45_n-K-1
を具備する。各レジスター45は、CODEWORD RSTのための
ライン29への連結により、リセット可能である。各レジ
スター45は、タイミング目的のためにラインSYNGEN CLK
に連結される。各レジスター45は、データ入力ポートを
加算器46に連結し、そしてデータ出力ポートをフィード
バック・ループ47によって加算器46に連結される。第１
フィードバック・ループ47₀以外の各フィードバック・
ループ47は、掛け算器48を設けられる。掛け算器48
₁は、レジスター45₁の内容を体要素αの１乗で掛け算す
るために使用される。掛け算器48₂は、レジスター45₂の
内容を体要素αの２乗（即ち、α²）で掛け算するため
に使用される。以下同様である。フィードバック・ルー
プ掛け算の積は、加算器46が、入力端子をバス27と関連
フィードバック・ループの両方に連結している限り、バ
ス27において受信データに加算される。

誤り／消去ロケータ32（誤り／消去ロケータ多項式の
係数を決定する）が、第２図に示され、シンドローム・
レジスター52₀−52_n-K-1のバンク52と、PISO（パラレル
入、シリアル出）掛け算器54₀−54_n-K-1の第１バンク54
を含む畳み込み回路53と、係数レジスター56₀−56_n-Kの
バンク56と、先行ずれ量生成器58と、SIPO（シリアル
入、パラレル出）掛け算器60と、PISO掛け算器61₁−61
_n-Kの第２バンク61と、補助レジスター62₀−62_n-K-1の
バンク62と、アキュミュレータ64₁−64_n-K-1のバンク64
と、ベース・コンバータ66₁−66_n-K-1のバンク66とを含
む。

誤り／消去ロケータ32はまた、マルチプレクサー6
9₀、69₁、・・69_n-K-1の第１バンク69と、マルチプレク
サー70₀、70₁、・・・70_n-K-1の第２バンク70と、マル
チプレクサー72と、マルチプレクサー74₀、74₁、・・・
74_n-K-1の第３バンク74とを含む。第１バンクにおける
各マルチプレクサーは、対応するシンドローム・レジス
ターへの入力データの選択を制御するために、バンク52
においてシンドローム・レジスターの対応するものに関
連する。同様に、第２バンク70における各マルチプレク
サーは、対応するシンドローム・レジスターへの出力デ
ータの選択を制御するために、バンク50における係数レ
ジスターの対応するものに関連する。同様に、第３バン
ク74における各マルチプレクサーは、対応する補助レジ
スターへの入力データの選択を制御するために、バンク
62において補助レジスターの対応するものに関連する。

タイマー／コントローラ39の監視下において、誤り／
消去ロケータ32に包含された各マルチプレクサーは、関
連レジスターのデータ入力ポートを、複数の入力オプシ
ョンの選択されたものと連結する。各マルチプレクサー
のための入力オプションは、第２図にアルファベットで
ラベル付けされ、タイマー／コントローラ39によって生
成された類似基準のイネーブル信号に対応する。例え
ば、バンク52におけるマルチプレクサーは、各々、入力
オプションＡ、ＫとＢを有し、それぞれの信号ENA−
Ａ、ENA−ＫとENA−Ｂのタイマー／コントローラ39によ
る生成によりアクティブになる。第２図を参照して示さ
れた如く、マルチプレクサー・オプション・イネーブル
信号ENA−Ａ乃至ENA−ＦとENA−Ｉ乃至ENA−Ｋが、タイ
マー／コントローラ39によって生成される。

タイマー／コントローラはまた、（バンク52において
シンドローム・レジスターのCKAピンに適用された）CKA
信号と、（バンク56において係数レジスターのCKBピン
に適用された）CKB信号と、（先行ずれ量生成器58のピ
ンに適用された）CKC及びCKD信号と、（SIPO60のCKEピ
ンに適用された）CKE信号と、（アキュミュレータのバ
ンク64のCKFピンに適用された）CKF信号と、（バンク62
において補助レジスターの62のCKGピンに適用された）C
KG信号と、（レジスター154に適用された）RST-DNDM-AC
C信号の如く、信号を生成するための機構である。

バンク52におけるシンドローム・レジスターは、円形
シフト・パス91において連結される。シンドローム円形
シフト・パス91は、（ｍビット・リード線92₀−92_n-K-1
を具備する）時計回りパス92と、（ｍビット・リード線
93₀−93_n-K-1を具備する）反時計回りパス93とを含む。
信号ENA−Ｂが、生成される時、リード線92₁は、レジス
ター52₀のデータ出力ポートを、マルチプレクサー69₁を
経てレジスター51₁のデータ入力ポートに連結し、リー
ド線92₂は、レジスター52₁のデータ出力ポートを、マル
チプレクサー69₂を経てレジスター52₂のデータ入力ポー
トに連結し、以下同様である。レジスター52_n-K-1のデ
ータ出力ポートは、ｍビット・リード線92Rによって、
マルチプレクサー69₀を経てレジスター52₀のデータ入力
ポートに連結可能である。信号ENA−ＡとCKAが、生成さ
れる時、リード線93₀は、レジスター52₁のデータ出力ポ
ートを、マルチプレクサー69₀を経てレジスター52₀のデ
ータ入力ポートに連結し、リード線93₁は、レジスタ52₂
のデータ出力ポートを、マルチプレクサー69₁を経てレ
ジスター52₁のデータ出力ポートに連結する。

バンク52に包含されたシンドローム・レジスターのデ
ータ出力ポートはまた、ｍビット・リード線94₀乃至94
_n-K-1によって、それぞれ、PISOマルチプレクサー54₀乃
至54_n-K-1に連結される。

バス40におけるｍビット・リード線40₀、40₁、・・40
_n-K-1は、信号ENA−Ｋの生成により、それぞれの関連マ
ルチプレクサー69₀、69₁、・・・69_n-K-1を通して、そ
れぞれ、シンドローム・レジスター52₀、52₁、・・・52
_n-K-1のデータ入力ポートに連結される。こうして、シ
ンドローム値は、バンク52における対応するシンドロー
ム・レジスターにパラレルに適用される。シンドローム
値の所望の時計回り円形シフトをレジスター・バンク52
を通して実現するために、リード線40₀は、シンドロー
ム・レジスター52₀に関連したマルチプレクサー69₀に連
結される。リード線40_n-K-1は、シンドローム・レジス
ター52₁に関連したマルチプレクサー69₁に連結される。
リード線40_n-K-1は、シンドローム・レジスター52₂に関
連したマルチプレクサー69₂に連結される。以下同様で
ある。その結果リード線40₁は、シンドローム・レジス
ター52_n-K-1に関連したマルチプレクサー69_n-K-1に連結
される。

バンク56に包含された係数レジスター56₀−56
_n-K-1は、各々、信号ENA−Ｃが生成される時、ｍビット
・フィードバック・ループ100₀−100_n-K-1により、デー
タ出力ポートをデータ入力ポートに連結される。各ｍビ
ット・フィードバック・ループ100₀−100_n-K-1は、それ
ぞれの掛け算器102を設けられる。

バンク56に包含された係数レジスター56₀−56_n-Kは各
々、データ入力ポートをマルチプレクサー70₀、70₁、・
・・70_n-K-1の関連したものによって制御される。マル
チプレクサー70は、係数レジスターのデータ入力ポート
に適用された信号の選択を支配する。例えば、マルチプ
レクサー70₀は、信号ENA−Ｄが生成される時、リード線
104における初期値α⁰を係数レジスター56₀のデータ入
力ポートに適用し、そして信号ENA−Ｃが生成される
時、ループ100₀からフィードバック値を適用する。

以後にさらに詳細に記載される如く、バンク54におけ
るPISO掛け算器は、クロック・サイクルの２セットのみ
において、三つの掛け算演算を行うために、バンク61に
おけるSIPO掛け算器60とPISO掛け算器との縦続配置にお
いて包含される。SIPO掛け算器60とバンク54におけるPI
SO掛け算器の縦続は、クロック・サイクルのただ１セッ
トにおいて、二つの掛け算演算の動作を容易にする。特
に、SIPO掛け算器60とバンク54におけるPISO掛け算器の
縦続は、係数反復のクロック・サイクルの第１セット
中、現ずれ量ｄ_nとずれ量積ｄ_nｄ_m ^-1の両方を生ずる。

バンク54におけるPISO掛け算器とSIPOの掛け算器60の
縦続の理解のための数学的基礎が、今提供される。この
点において、第13図は、ANDゲート手段105と、加算器10
6と、レジスター107と、フィードバック・ループ109に
おいて設けられた掛け算器108とを具備するシーケンシ
ャルなシリアル入、パラレル出の掛け算器を示す。AND
ゲート手段は、ｍ数の２入力ANDゲートを具備する。加
算器106は、ｍ数の２入力XORゲートを具備する。入力の
一方Ａは、パラレルに適用され、そして他方Ｂは、シー
ケンシャルに適用される。ｍクロックの後、レジスター
107は、積Ｃを含む。第13図の掛け算器は、入力ＡとＢ
が両方共、標準ベース表現であることを仮定する。即
ち、ベースは、αⁱであり、この場合ｉ＝０、１、・・
・ｍ−１である。

生成器αを有する各有限体は、二重ベース表現β_iを
有し、ｉ＝０、１、・・・ｍ−１であり、そして二重ベ
ースは、次のセットの式により標準ベースに関連され
る。

この場合GF（２^m）（ｘが要素である有限体）におい
て、さらに、すべてのｋに対してこれは、 tr（Ｘ＋Ｙ）＝tr（Ｘ）＋tr（Ｙ）を意味する。

また、Ｘ∈｛０、１｝ならば、これは、tr（xA）＝xtr（Ａ）を意味する。今、Ｚをβ
表現であるとすると、である。

和におけるすべての項は、ｉ＝ｊである時を除いて、０
であるために、である。

これは、を意味する。

さらに、（αＺ）_i＝tr（αⁱ（αＺ））＝tr（αⁱ⁺¹Ｚ）＝_i+1 ｊ＝０、１、・・・ｍ−２を意味する。

今、である。

このため、Ｚがβ表現であるならば、第14図の線形フ
ィードバック・シフト・レジスターが、αＺを生成する
ために使用される。

第14図のレジスターが、初期的にＺを含むならば、１
クロックの後、レジスターは、αＺを含む。Ｚ＝XYであ
り、Ｘがα表現であり、そしてＹがβ表現であるなら
ば、このため、積XYのｉ番目のビットは、Ｘとα^iYＹの内積
であり、そしてこのため、積は、シリアルに生成され
る。

第15図は、パラレル入、シリアル出の掛け算器を示
し、この場合αレジスターは、初期的に「Ａ」をロード
され、そして掛け算器の出力は、「₀」であり、各ク
ロック毎に、積の次のビットが生成される。入力「Ａ」
は、β表現であり、そして入力「Ｂ」は、α表現であ
る。

前述により、シリアル出力を有する第１掛け算器は、
第２掛け算器にシリアル入力を送るならば、二つの掛け
算が、ｍ数のクロック・パルスにおいて、同時に行われ
る。こうして、SIPO掛け算器によって従われたPISO掛け
算器は、ｍ数のクロック・パルスにおいて積（AXB）XC
を生成する。しかし、SIPO掛け算器の構造は、標準ベー
スに対して、α_i＝αⁱ、ｉ＝０、１、・・・ｍ−１であ
り、そしてそのため、α_i+1＝α−α_i、ｉ＝０、１、・
・・ｍ−１であるという事実に基づく。こうして、必要
なものは、シリアル入力を有し、かつβ表現であるオペ
ランドに作用する掛け算器構造である。第16図は、その
ような掛け算器を示し、パラレル入力は、Ａではなく、
β_iＡであることが観察される。本発明の誤り／消去ロ
ケータ回路32は、第15図に類似するPISO掛け算器と、
（前述の方法において導出された如く）第16図の掛け算
器に類似するSIPO掛け算器60とを使用し、そして単一セ
ットのクロック・サイクルにおいて二つの掛け算演算を
行うために、二つの形式の掛け算器を縦続接続させる。

（破線53によって枠付けされた）畳み込み回路は、バ
ンク54に包含されたPISO掛け算器54₀−54_n-K-1を具備す
る。バンク54に包含された各PISO掛け算器は、バンク56
と関連フィードバック・ループにおける係数レジスター
の一つと、複数の論理ANDゲート手段110₀−110
_n-K-1と、バンク54に包含されたPISO掛け算器の各々に
よって共有された加算器112とを含む。各フィードバッ
ク・ループ100は、掛け算器102を設けられ、掛け算器10
2の構造は、特定生成多項式に対して、第７図を参照し
て理解される。第３図に示された如く、各論理ANDゲー
ト手段110は、ｍ数のANDゲートを具備し、各ANDゲート
は、リード線94と120から同一順序で入力ビットを受信
する。

論理ANDゲート手段110の入力端子は、ｍビット・リー
ド線94によって関連シンドローム・レジスター52のデー
タ出力ポートに連結され、そしてｍビット・リード線12
0によって関連係数レジスターのデータ出力ポートに連
結される。各ANDゲート手段110₀−110_n-K-1は、イネー
ブル・ピンＥを有し、ANDゲートが起動される時、コン
トローラ／タイマー39から信号を受信する。各論理AND
ゲート手段110₀−110_n-K-1の出力端子は、関連ｍビット
・リード線122₀−122_n-K-1によって、それぞれ、加算器
112の入力端子に連結される。

第３図に示された如く、加算器112は、ｍビット・リ
ード線122₀−122_n-K-1において表されたｎ−Ｋ数の入り
値に関して、論理XOR演算を行う論理排他的OR（XOR）ゲ
ートである。加算器112の出力端子は、１ビット・ライ
ン124によってSIPO掛け算器60に連結され、そして１ビ
ット・ライン126によって、先行ずれ量生成器58に連結
される。

前述により、畳み込み回路53は、シンドローム・レジ
スターの内容を対の係数レジスターと掛け算するために
機能することが見られ、論理ANDゲート手段を使用して
積を獲得し、そして加算器112を使用して、各レジスタ
ー対に関して同様に獲得されたそのような積のすべてを
合計する。こうして、加算器112の出力は、シンドロー
ム・レジスターのバンク52と係数レジスターのバンク56
の内容の内積であり、レジスターの関連したものは、関
連添字により対にされる。加算器112からの出力は、ビ
ットｄ_niであり、現ずれ量として既知のシリアル・ビッ
ト・ストリームの一部になる（ｉは、０〜ｍ−１であ
る）。

先行ずれ量生成器58は、シリアル対パラレル・シフト
・レジスター130と、先行ずれ量決定レジスター132と、
先行ずれ量の乗法的逆元ｄ_m ^-1を含む積ｄ_m ^-1β_iを決定
するために使用された読み取り専用メモリ（ROM）134と
を具備する。シフト・レジスター130は、１ビット・ラ
イン126において、現ずれ量ｄ_nのシリアル・ビット・ス
トリーム・フォーマットを受信し、そして連続するクロ
ック信号中、現ずれ量ｄ_nをシリアル・フォーマットか
らパラレル・フォーマットに変換する。シフト・レジス
ター130のｍ出力ピンは、リード線93_n-K-1によって、マ
ルチプレクサー69_n-K-1を経て、シンドローム・レジス
ター52_n-K-1に連結され、そしてｍビット・リード線136
によって、先行ずれ量決定レジスター132の入力ピンに
連結される。レジスター132は、従来の方法により、先
行ずれ量ｄ_mを決定するために、現ずれ量ｄ_nを使用す
る。パラレル・フォーマットされた先行ずれ量は、ｍビ
ット・リード線138において、ROM134に転送される。

ROM134は、先行ずれ量の乗法的逆元積ｄ_m ^-1β_iを獲得
するために索引テーブルを記憶している。データがROM1
34の索引テーブルに記憶される方法が、第12図を参照し
て以下に記載される。索引テーブルにおける適切な値
は、リード線138によって適用された先行ずれ量値と、
リード線140に適用された指標値ｉとを使用して、アド
レス指定される。値ｉは、連続するクロック・サイクル
中、ｉ＝０〜ｍ−１を取る。ROM134は、ｍビット・リー
ド線又はバス142によって、SIPO掛け算器60に連結され
る。

SIPO掛け算器60は、ROM134と、論理ANDゲート手段150
と、加算器152と、特殊レジスター又はずれ量積レジス
ター154と、レジスター154の内容を加算器152の入力端
子に適用するための手段156とを具備する。第４図にさ
らに詳細に示された如く、論理ANDゲート手段150は、８
つのANDゲート150A-150Hを具備する。現ずれ量ｄ_nを保
持する１ビット・ライン124は、ANDゲート150A-150Hの
各々に対して、第１入力端子に連結される。ANDゲート1
50A-150Hの第２入力端子は、先行ずれ量の乗法的逆元積
ｄ_m ^-1β_iを保持するｍビット・リード線142において包
含された一意的なラインに連結される。レジスター154
の内容を加算器152の入力端子に適用するための手段156
は、レジスター154のデータ出力ポートを加算器152に連
結するｍビット・リード線を具備する。加算器152は、
２入力論理排他的OR（XOR）ゲートを具備する。

マルチプレクサー72は、複数の可能データ信号のどれ
が、ずれ量積レジスター154のデータ入力端子に適用さ
れるかを制御する。この点において、マルチプレクサー
72は、（１）信号ENA−Ｆが生成される時、加算器152の
出力端子か（２）信号ENA−Ｅが生成される時、フィー
ドバック・ループ164か、又は（３）信号ENA−Ｇが生成
される時、消去ロケーション・バス42かのいづれかに、
レジスター154のデータ入力端子を連結する。フィード
バック・ループ164は、掛け算器166を設けられ、これに
より、マルチプレクサー72がフィードバック・ループ16
4を選択する時、マルチプレクサー166は、レジスター15
4の内容を体要素αで掛け算し、その結果積が、レジス
ター154にロードされる。

PISO掛け算器の第２バンク61は、ｎ−Ｋ個のPISO掛け
算器61₁、61₂、・・・61_n-K-1を含む。バンク61に包含
された各PISO掛け算器は、フィードバック・ループ164
と掛け算器166と共に、ずれ量積レジスター154を共有
し、そしてさらに、複数の論理ANDゲート手段のそれぞ
れのもの170₁−170_n-K-1と、複数の加算器172₁−172
_n-K-1のそれぞれのものとを具備する。掛け算器166の構
造は、一つの特定生成多項式を参照して、第７図から理
解される。ｍビット・リード線174は、ずれ量積レジス
ター154のデータ出力ポートを、論理ANDゲート手段170₁
−170_n-K-1の各々の適切な入力端子に連結する。

第５図は、バンク61に包含された一つのPISO掛け算器
を詳細に示す。第５図から、各論理ANDゲート手段は、
ｍ数のANDゲートを具備する。第５図はまた、ｍビット
・リード線174への論理ANDゲート手段170-170_n-K-1の入
力端子の連結を示す。各論理ANDゲート手段の出力端子
は、リード線182によって、関連加算器172の入力端子に
連結される。第５図に示された如く、加算器172₁、17
2₂、・・・172_n-K-1の各々は、論理排他的OR（XOR）ゲ
ートを具備する。各加算器の出力端子は、ライン186₁,1
86₂、・・・186_n-K-1のそれぞれのものによって、アキ
ュミュレータ64₁、64₂、・・・64_n-K-1の関連したもの
にそれぞれ連結される。

各アキュミュレータ64₁、64₂、・・・64_n-K-1は、シ
リアル対パラレル・シフト・レジスターであり、データ
出力ポートを、ｍビット・リード線188₁、188₂、・・・
188_n-K-1のそれぞれのものによって、それぞれの加算器
172₁、172₂、・・・172_n-K-1の入力端子に連結される。
さらに、レジスター64₁、64₂、・・・64_n-K-1の出力ポ
ートは、それぞれマルチプレクサー70₁、70₂、・・・70
_N-K-1の制御の下で、それぞれのｍビット・リード線190
₁、190₂、・・・190_n-K-1によって、それぞれ、関連係
数レジスター56₁、56₂、・・・56_n-K-1のデータ入力ポ
ートに連結される。

係数レジスター56₁、56₂、・・・56_n-K-1のデータ出
力ポートは、ｍビット・リード線192₁、192₂、・・・19
2_n-K-1によって、それぞれ、関連ベース・コンバータ回
路66₁、66₂、・・・66_n-K-1の入力端子に連結される。
ここで説明された如く、ベース・コンバータ回路66の構
造は、符号及び復号プロセスにおいて使用された特定生
成多項式に依存する。即ち、ベース・コンバータ回路66
の構造は、所望の結果を設けるために、各生成多項式に
対して特別に構成される。

ベース・コンバータ回路66₁、66₂、・・・66_n-K-1の
出力端子は、信号ENA−Ｈの生成中、マルチプレクサー7
4₁、74₂、・・・74_n-K-1の制御の下で、それぞれ、補助
レジスター62₁、62₂、・・・62_n-K-1のデータ入力ポー
トに連結される。補助レジスター62₁、62₂、・・・62
_n-K-1のデータ入力ポートはまた、信号ENA−Ｊの生成
中、それぞれ、マルチプレクサー74₁、74₂、・・・74
_n-K-1の制御の下で、それぞれ、補助レジスター62₀、62
₁、・・・62_n-K-1のデータ出力ポートに連結される。補
助レジスター62₀、62₁、・・・62_n-K-1のデータ出力ポ
ートは、ｍビット・リード線196₀、196₁、・・・196
_n-K-2によって、それぞれ、PISO掛け算器61₁、61₂、・
・・61_n-K-1に連結され、そして特に、PISO掛け算器に
おいて包含された論理ANDゲート手段に連結される。補
助レジスター62_n-K-1のデータ出力ポートは、ｍビット
・リード線196_n-K-1によって、論理ANDゲート手段198に
連結される。論理ANDゲート手段198の出力端子は、代わ
って、係数レジスター56_n-Kに連結される。

上記の如く、ベース・コンバータ回路66₁−66
_n-K-1は、所与の符号／復号動作において使用された特
定生成多項式により、特別に構成される。この点におい
て、各ベース・コンバータ回路66は、第２又は二重ベー
ス表現から第１ベース表現に関連係数レジスター56の内
容を変換するために必要とされる。この必要事項は、補
助レジスター62から第１ベース表現入力と、横ずれ量レ
ジスター154から第２ベース表現入力とを必要とするPIS
O掛け算器61との使用によって課せられる。

次は、以下の与えられた一つの特定の例示生成多項式
のためのベース・コンバータ回路66の構成の導出であ
る。即ち、Ｇ（Ｘ）＝ψ⁸＋ψ⁴＋ψ³＋ψ²＋１上式から、 α⁸＝α⁴＋α³＋α²＋１が理解される。

上記の如く、二つのベース表現の間の関係は、トレース
関数によって設けられ、その結果例示の生成多項式に対
して、上の基準が与えられると、第７図のシフト・レジスター
回路は、内容が、第２ベース（又はβベース）表現にお
いて表される時、レジスターを第１ベース（又はαベー
ス）で表現するために使用される。

今、とする。この場合_iは、Ｚのβ表現の成分である。

そしてとする。この場合Ｚ_iは、Ｚのα表現の成分である。

前述により、_j ＝tr（α^jＺ）である。そしてＺ＝α⁰であるならば、_j ＝tr（α^j）である。

前述により、 tr（α⁰）＝tr（α¹）＝tr（α²）＝tr（α³）＝tr（α
⁴）＝tr（α⁶）＝０である。そして tr（α⁵）＝１である。

このため、α⁰のためのα表現は、［10000000］^T であり、そしてα⁰のためのβ表現は、［00000100］である。

この場合最下位ビット（即ち、ビット０）は、左にあ
る。

第７図は、αⁿ⁺¹のβ表現を生成するために、αⁿの第
２ベース表現を使用するが、次のテーブルを生成するた
めに使用される。

要素表現 α⁰ ［00000100］ α¹ ［00001000］ α² ［00010001］ α³ ［00100011］ α⁴ ［01000111］ α⁵ ［10001110］ α⁶ ［00011100］ α⁷ ［00111000］（第７図は、上記で仮定された生成多項式が使用される
時、掛け算器102と166の構造を示すことが、観察され
る。）上記のテーブルは、変換マトリックスＴを形成する。

TA＝Ａであり、この場合Ａは、第１ベースにあり、そし
てＡは、第２ベースにある次の関係が、上記のマトリックスから見られる。Ａ₀＝
Ａ₅ ₁ ＝Ａ₄ ₂ ＝Ａ₃＋Ａ₇ ₃ ＝Ａ₂＋Ａ₆＋Ａ₇ ₄ ＝Ａ₁＋Ａ₅＋Ａ₆＋Ａ₇ ₅ ＝Ａ₀＋Ａ₄＋Ａ₅＋Ａ₆ ₆ ＝Ａ₃＋Ａ₄＋Ａ₅ ₇ ＝Ａ₂＋Ａ₃＋Ａ₄ 上記の関係から、次の逆関係が獲得される。

Ａ₀＝₀＋₂＋₃＋₅＋₇ Ａ₁＝₃＋₄＋₆＋₇ Ａ₂＝₀＋₆＋₇ Ａ₃＝₀＋₁＋₆ Ａ₄＝₁ Ａ₅＝₀ Ａ₆＝₁＋₂＋₃＋₇ Ａ₇＝₀＋₁＋₂＋₆ 前述の逆関係は、こうして、第６図のベース・コンバ
ータ回路を構成するために使用される。上記で指定され
た例示の生成多項式が使用される時、第２図のコンバー
タ回路66₁−66_n-K-1の各々は、第６図の構造を有する。
異なるベース・コンバータ回路が、上記の手順を使用し
て、種々の生成多項式に対して導出される。

第９図に示された、消去ロケーション値生成器31は、
線形フィードバック・シフト・レジスター220と、FIFO
シフト・レジスター222と、第1ANDゲート224と、「昇
順」カウンター226と、「降順」カウンター228と、第2A
NDゲート230と、インバータ232とを具備する。線形フィ
ードバック・シフト・レジスター220は、レジスタ234と
関連マルチプレクサー236とを含む。レジスター234のデ
ータ出力ポートは、掛け算器240を設けられたフィード
バック・ループ238によって、マルチプレクサー236に連
結される。掛け算器240は、体要素α（即ち、α^-1）の
乗法的逆元により、レジスター234の内容を掛け算する
ように構成される。マルチプレクサー236は、コントロ
ーラ／タイマー39の制御の下で、レジスター234のデー
タ入力ポートが、フィードバック・ループ238に連結さ
れる（信号ENA−Ｍ）か、又は第２ベース（即ち、βベ
ース）表現においてバイト・ポインター信号α^2m-2を保
持するライン242に連結される（信号ENA−１）かを選択
する。

昇順カウンター226は、増分ピンをポインター信号を
保持するライン28に連結される。昇順カウンター226の
リセット・ピンは、信号CODEWORD RSTを保持するライン
29に連結される。昇順カウンター226のデータ出力ピン
は、リード線242によって、降順カウンター228のプリセ
ット・データ入力ピンに連結される。降順カウンター22
8のロード・イネーブル・ピンは、信号CODEWORD RSTを
保持するライン29に連結される。真である時に、カウン
ター228の内容が非ゼロであることを指示する降順カウ
ンター228の出力ピン243は、リード線244によって、昇
順カウンター228の減分ピンに連結され、そしてリード
線246によって、ANDゲート230の第１入力ピンに連結さ
れる。ANDゲート230の第２入力ピンは、クロック信号CK
Eを保持するクロック・ラインに連結される。出力ピン2
43はまた、第10図を参照して以後に記載されるカウンタ
ーと、マルチプレクサー72とへの信号ENA−Ｇを保持す
るリード線248に連結される。

ANDゲート224は、第１入力ピンを、ポインター信号を
保持するライン28と、信号SYNGEN CLKを保持するライン
とに連結される。ANDゲート224の出力ピンは、FIFOレジ
スター222のシフト入りピンに連結される。FIFOレジス
ター222のシフト出ピンは、ANDゲート230の出力ピンに
連結される。FIFOレジスター222のデータ入力ポート
は、リード線250によって、レジスター234のデータ出力
ピンに連結される。FIFOレジスター222のデータ出力ポ
ートは、ｍビット消去値ロケーション・バス42によっ
て、第２図の誤り／消去ロケータ回路32のずれ量積レジ
スター154に関連したマルチプレクサー72に連結され
る。

第９図はまた、ライン29における信号CODEWORD RST
が、ライン252においてENA−Ｌ信号を発生するために使
用され、そしてライン254においてENA−Ｍ信号を生成す
るために、インバータ232によって反復されることを示
す。

第10図は、カウンター回路260を示し、（生成器58か
ら）リード線261において現ずれ量値ｄ_nを受信し、ライ
ン29において信号CODEWORD RSTを受信し、そして信号EN
A−ＨとENA−Ｊを生成するために、（消去ロケーション
値生成器31から）ライン248において信号ENA−Ｇを受信
する。信号ENA−ＨとENA−Ｊは、バンク74におけるマル
チプレクサーが、補助レジスターの下位の一つの内容
か、又は係数レジスター56の適切な一つのアルファ・ベ
ース（即ち、第１ベース）変換された内容にいづれか
を、（バンク62における関連補助レジスターに）適用す
るかを決定する際に使用される。

信号ENA−Ｈは、現誤りロケータ多項式の長さの変化
が発生する時常に生成される。信号ENA−Ｊは、信号ENA
−Ｈが偽である時、生成される。マッシー（マッシー、
J.L.、「シフト・レジスター合成とBCH復号化」、情報
理論におけるIEEE会報、IT-15、第１号、pp.122-123、1
969年１月）は、この発生を「Ｌの変化」として記載
し、この場合Ｌは、現誤りロケータ多項式の長さであ
る。Ｌは、α_n≠０かつ2L≦Ｎである時更新され、この
場合Ｎは、反復回数である。これが発生する時、Ｌは、
Ｎ＋１−Ｌにより更新される。これは、カウンター
（Ｎ）、比較器（2L≦Ｎ）、加算器（Ｎ＋１−Ｌ）、及
びレジスター（Ｌ）の使用を必要とする。

Ｎ⁺が新Ｎを表現し、Ｌ⁺が新Ｌを表現し、Ｎ^-が旧Ｎ
を表現し、そしてＬ^-が旧Ｌを表現するとするならば、
上記の規則は、次の如く述べられる。Ｎ⁺＝Ｎ^-＋１各反
復においてＬ⁺＝Ｌ^- ｄ_n＝０又は（Ｎ^-＋１）≦2L^-ならばＬ⁺＝Ｎ^-＋１−Ｌ^- ｄ_n≠０かつＮ^-＋１＞2L^-ならばＮ^-＋１≦2L^-ならば、Ｎ^-−2L^-＞−１そのため、Ｌの変化の等価条件は、数量（Ｎ^-−2L^-）が
負でなく、かつｄ_n≠０の時である。今、二つのカウン
トを有する代わりに、ただ一つ、Ｎ−2Lを有すると仮定
する。Ｌの変化が必要でない時、Ｎ⁺−2L⁺＝Ｎ^-＋１−2
L^-又は（Ｎ−2L）⁺＝（Ｎ−2L）^-＋１である。Ｌの変化
が必要である時、Ｎ⁺−2L⁺＝Ｎ^-＋１−２^*（Ｎ^-＋１−2
L^-）＝−１−（Ｎ^-−2L^-）又は（（Ｎ−2L）⁺＝（Ｎ−2
L）^-−１である。２の補数表現において、負数の最上位
ビットは、「１」であり、そしてゼロ又は正数に対し
て、MSBはゼロである。また、数の負を取り、そして
「１」を減算する演算が、単に最初の数の補数を取るこ
とにより、達成される。例えば、３に対する４ビットの
２の補数表現は、0011である。−４に対する２の補数表
現は、1100である。

第10図のカウンター260は、ｄ_n＝０であるか、又は現
在カウンターが負であるならば、増分する。そうでなけ
れば、カウンター260は、現在カウンターの補数をロー
ドする。第10図のカウンター回路260は、レジスター262
と、それぞれインバータ270、272と274を設けられた三
つのフィードバック・ループ264、266と268と、ANDゲー
ト276と、第1ORゲート278と、第１インバータ280と、第
２及び第3ORゲート282と284と、第２インバータ286とを
含む。

根サーチと誤り／消去絶対値生成器34は、（第11図に
おいて破線300によって枠付けされた）除数生成器と誤
りロケーション検出器と、（第11図において破線302に
よって枠付けされた）誤りパターン被除数生成器と、
（第11図において破線304によって枠付けされた）訂正
器回路とを含む。

第11図に示された除数生成器と誤りロケーション検出
器300は、数量（ｎ−Ｋ）が偶数である場合に対して設
計される。検出器300は、ｎ−Ｋ数のレジスター310を含
む。各レジスターは、関連したマルチプレクサー312
と、関連マルチプレクサー312を経て、レジスター310の
データ出力ポートをデータ入力ポートと連結するための
フィードバック・ループ314とを有する。各フィードバ
ック・ループは、レジスター310の内容を体要素αの適
切なべきにより掛け算するための掛け算器316を有す
る。この点において、掛け算器316₁は、α¹により掛け
算し、掛け算器316₂は、α²により掛け算する、等であ
る。

レジスター310のデータ入力端子は、関連マルチプレ
クサー312を経て、係数バス44における適切なリード線
か、又はそれぞれのフィードバック・ループ314に連結
される。係数バス44におけるリード線は、第２図のバン
ク56における係数レジスターの適切なものに連結され
る。例えば、リード線44₁は、マルチプレクサ312₁と係
数レジスター56₁を連結し、リード線44₂は、マルチプレ
クサー312₂と係数レジスター56₂を連結する、等であ
る。

検出器300の奇数レジスター（即ち、レジスター31
0₁、310₃、310₅、・・・）のデータ出力ポートは、加算
器320に適用される。加算器320は、適用された入力値に
おいて論理XOR演算を行い、そしてｍビット・リード線3
22において除数として公知の結果を生成する。検出器30
0の偶数レジスター（即ち、レジスタ310₂、310₄、31
0₆、・・・）は、リード線324における除数と共に、加
算器326に適用される。加算器326は、リード線328にお
いてｍビット出力を生むために、除数と（二重又はβ表
現である）体単位要素α⁰とに対して、偶数レジスター
の内容における論理XOR演算を行う。リード線328は、入
力反転ANDゲート330の入力ピンに連結される。ANDゲー
ト330の出力は、ライン332における誤り／消去ロケータ
信号として、訂正器回路304に適用される。

除数生成器と誤りロケーション検出器300は、異なる
根において誤り／消去ロケータ多項式を評価する。すべ
てのレジスター310の内容の合計が、ゼロである時、多
項式の根が、突き止められ、そしてこうして、誤りロケ
ーションが、見いだされる。例えば、第１クロック・サ
イクル中、ゼロ合計が獲得されるならば、誤りが、符号
語の第１バイト又はシンボルにおいて発生したと知られ
る。第２クロック・サイクル中、ゼロ合計が獲得される
ならば、誤りが、符号語の第１バイトにおいて発生した
と知られる。第２クロック・サイクル中、ゼロ合計が獲
得されるならば、誤りが、第２バイトにおいて発生した
と知られる。以下同様である。レジスター310の内容の
合計は、加算器326によって獲得される。

加算器326における合計がゼロであるならば、すべて
のリード線328は、ゼロ信号を保持し、そして反転入力A
NDゲート330は、ライン332において、誤りロケーション
を指示する高信号を生成する。

誤りパターン被除数生成器302は、数量（ｎ−Ｋ）の
シフト・レジスター340を含む。検出器300に関する如
く、生成器302における各レジスター340は、関連フィー
ドバック・ループ342と関連マルチプレクサー344を含
む。フィードバック・ループ324₁〜324_n-K-1は、それぞ
れ、マルチプレクサー326₁〜346_n-K-1を設けられ、体要
素αの適切なべきにより、関連シフト・レジスター340
の内容を掛け算する。この点において、掛け算器346
₁は、α¹で掛け算し、掛け算器346₂は、α²で掛け算す
る、等である。マルチプレクサー344は、関連フィード
バック・ループ342又はバス46における適切なリード線
のいづれかに、レジスター340のデータ入力ポートを連
結するために使用される。例えば、マルチプレクサー34
4₀は、レジスター340₀をｍビット・リード線46₀に選択
的に連結し、これは、代わって、第２図のシンドローム
・レジスター52₀に連結される。こうして、バス42は、
消去と誤りの絶対値を獲得するために使用された修正シ
ンドロームを、バンク52におけるシンドローム・レジス
ターから生成器302における対応するレジスターに転送
するために役立つ。

レジスター340のデータ出力ポートは、ｍビット・リ
ード線において、関連ｍ対１マルチプレクサー348に適
用される。各マルチプレクサー348はまた、ライン350に
おいて、現クロック・サイクル・セットにおける現クロ
ック・サイクルを受信する。マルチプレクサー348は、
ｍビット入力のどのビットが、シリアル出力ライン352
に多重化されるかを決定するために指示ｉを使用する。
シリアル出力ライン352₀−352_n-K-1は、論理XORゲート
である加算器354に連結される。加算気354によって実行
されるXOR演算の１ビット出力は、ライン356において、
訂正器回路304に適用される。

訂正器回路304は、ROM370と、（第11図において破線3
72によって枠付けされた）掛け算器と、ベース・コンバ
ータ回路374とを具備する。掛け算器372は、ANDゲート
手段376と、加算器378と、レジスター380と、レジスタ
ー380のデータ出力ポートを加算器378の入力ピンに連結
するフィードバック・ループ382とを含む。

ROM370は、ROM134と同一形式のメモリ装置であり、そ
して同一索引テーブルを記憶している。ROM370の索引テ
ーブルにおける値は、（リード線322における）除数の
値と、現クロック・セットの現クロック・サイクル又は
指標ｉの値とを使用して、アドレス指定される。ROM370
から獲得された値は、β_iと、除数の乗法的逆元との積
である。ROM370からのこの積は、リード線356における
被除数値とライン332における誤りロケータ信号とによ
り、ゲート手段376において、ANDを取られる。

掛け算器372は、ANDゲート手段376を含み、そのよう
に示されていないが、ｍ数のANDゲートを具備し、ゲー
ト手段376における該ANDゲートの各々は、三つの入力ピ
ンを有する。即ち、誤り／消去ロケータ・ライン332に
連結された第１入力ピンと、シリアル被除数ライン356
に連結された第２入力ピンと、除数リード線322におけ
るラインの一意的なものに連結された第３入力ピンであ
る。

加算器378は、ｍ数の入力ピンを有するXORゲートを具
備し、ANDゲート手段376を具備するｍ数のANDゲートの
各々の出力ピンに連結される。ゲート376の出力は、こ
うして、誤り／消去多項式の根が、突き止められる時
（即ち、誤り又は消去ロケーションが検出される時）の
み、非ゼロである。ANDゲート376の出力は、レジスター
380と加算器378により、クロック・サイクル・セットに
おけるシーケンシャルなクロック・サイクルで累算さ
れ、第２又はβベース表現である累算誤りパターンを生
成する。第２ベースにおける累算誤りパターンは、ベー
ス・コンバータ回路374に適用され、その結果累算誤り
パターンは、第１又はαベース表現に変換される。ベー
ス変換回路374は、所与の生成多項式に対して、前述の
ベース・コンバータ回路66の構造に本質的に同一であ
る。

第12図は、ROM134と370に記憶された索引テーブルの
エントリが生成される方法を示す流れ図である。ROM134
とROM370における各アドレスは、ビット指標（“i"）と
GF（２^m）の要素（“A"）の連結である。ビット指標ｉ
は、ゼロ〜ｍ−１の範囲であり（バイナリ表現）、そし
てＡは、α⁰〜α^2m−２の範囲である（βベース表
現）。i:Aのアドレスに対して、出力は、Ａ^-1・β_iであ
る。第12図の流れ図は、ROM134と370のためのエントリ
（２^m・log₂ｍ）を生成するために使用される。

ROM134のテーブルのエントリを生成することに関連し
て、ｍ＝８とＧ（Ｘ）＝Ｘ⁸＋Ｘ⁴＋Ｘ³＋Ｘ²＋１に対す
る例を考える。記載された如く、αによる掛け算は、高
位ビットから低位ビットに１位置シフトし、そしてビッ
ト０、２、３と４の排他的ORを高位位置にシフトするこ
とにより、達成される。α^-1による掛け算が、低位から
高位にシフトし、そしてビット１、２、３と７の排他的
ORを低位位置にシフトすることにより達成されることが
示される。β_iによる掛け算は、次の方法において行わ
れる。β表現におけるβ_iは、ｉ番目位置において“1"
であり、そしてその他で“0"のベクトルである。PISO掛
け算器は、β_iによりレジスターを初期化し、かつ積を
シリアルに生成するために８回クロックを取ることによ
り、β_i・Ｂを生成するために使用される。Ｂは、α表
現でなければならない。

動作第１図の復号器26は、連続する符号語サイクル中、パ
イプライン方式において符号語を処理する。即ち、第１
符号語サイクル中、シンドローム生成器30と消去生成器
31は、第１符号語に作用する。第２符号語サイクル中、
誤り／消去ロケータ32は、第１符号語に作用し、一方、
シンドローム生成器30と消去生成器31は、第２符号語に
作用する。第３符号語サイクル中、生成器34は、第１符
号語に作用し、ロケータ32は、第２符号語に作用し、そ
して生成器30と31は、第３符号語に作用する。こうし
て、三つの異なる符号語が、同時に、復号器26によって
作用される。

符号語サイクルの開始において、チャネル信号プロセ
ッサー24は、ライン29においてCODEWORD RST信号を適用
する。信号CODEWORD RSTは、シンドローム生成器30のレ
ジスター45と、消去ロケーション値生成器31の昇順カウ
ンター226をリセットするために使用される。信号CODEW
ORD RSTはまた、前符号語サイクルの最後において、昇
順カウンター226に記憶された値を降順カウンター228に
ロードするために使用される。それからチャネル信号プ
ロセッサーは、受信された符号語データ・シンボルをシ
ンドローム生成器のレジスター45に適用し、その結果シ
ンドロームＳ₀、Ｓ₁、・・・Ｓ_n-K-1が、生成される。
シンドロームは、先行技術において非常に公知な方法で
生成される。

チャネル信号プロセッサー24は、消去を検出すること
ができる形式であるが、また、符号語サイクル中、消去
ポインターに関連した信号を生成する。チャネル信号プ
ロセッサー24は、信号ENA−Ｌのマルチプレクサー236に
よる受信により、符号語におけるバイトを追跡するため
の（β表現における）初期値を、線形フィードバック・
シフト・レジスター234にロードする。α^2m-2として表
記された追跡初期値は、ライン242において適用され
る。各データ・シンボルが以後受信される時、ENA−Ｍ
信号が生成され、そして線形フィードバック・シフト・
レジスター234のデータ入力ポートをフィードバック・
ループ238に連結するために、マルチプレクサー236によ
って使用される。結果として、連続するデータ・シンボ
ルの受信により、ロケーション追跡値α^2m-2、α^2m-3、
・・・α¹、α⁰が生成される。チャネル信号プロセッサ
ー24が、符号語におけるデータ・シンボルに対してライ
ン28に真信号を置くならば、レジスター234においてそ
の時発生する値は、FIFOレジスター222にシフトされ、
そして昇順カウンター226は、増分される。FIFOレジス
ター222への現符号語の消去ロケーション値のシフトと
同時に、前符号語に対する消去ロケーション値は、誤り
／消去ロケータ32への適用のために、FIFOレジスター22
2から、バス42にシフトされる。

誤り／消去ロケータ32において、各符号語サイクル
は、（ｎ−Ｋ）の「係数」反復を含み、（ｎ−Ｋ）の
「修正シンドローム」反復によって従われる。各係数反
復は、２セットのｍクロック・サイクル又はクロック・
パルスを必要とする。各修正シンドローム反復は、１セ
ットのｍクロック・サイクル又はクロック・パルスを必
要とする。すべての係数反復の完了は、誤り／消去多項
式の係数を生む。その後、修正シンドローム反復の完了
は、誤りと消去の絶対値を獲得するために、第11図の回
路によって使用される修正シンドロームを生む。

符号語サイクルの開始において、信号ENA−Ｋが、生
成され、そしてシンドローム生成器30から誤り／消去ロ
ケータ32にシンドローム値をロードするために、誤り／
消去ロケータ32のマルチプレクサー67によって使用され
る。シンドローム値Ｓ₀、Ｓ₁、・・・Ｓ_n-K-1は、バス4
0においてパラレル方式で、シンドローム生成器30から
誤り／消去ロケータ32に転送される。即ち、シンドロー
ムＳ₀は、バス47におけるｍビット・リード線40₀におい
て、シンドローム・レジスター52₀に（マルチプレクサ
ー69₀を経て）転送され、同時に、シンドロームＳ₁が、
リード線40₁において、シンドローム・レジスター52
_n-K-1に（マルチプレクサー69_n-K-1を経て）転送され、
同時に、シンドロームＳ_n-K-1が、リード線40_n-K-1にお
いて、レジスター52₁に転送される、等である。誤り／
消去ロケータ32へのシンドローム値の同時のパラレル転
送は、こうして、シンドローム生成器と誤りロケータ回
路との間の先行技術のシフト・レジスター・インターフ
ェース構造を除去する。

前符号語サイクル中、第９図の消去ロケーション値生
成器31が、誤り／消去ロケータ32によって現在作用され
る符号語に関して、一つ以上の消去を検出したならば、
誤り／消去ロケータ32は、誤り／消去多項式の係数を決
定する際に、消去ロケーション値α^eiを考慮することを
必要とされる。例えば、数ｑの消去ロケーション値が、
符号語に対して検出されるならば、第１のｑ数の係数反
復は、消去ロケーション値を使用する。即ち、第１消去
ロケーション値は、第１係数反復中使用される。第２消
去ロケーション値は、第２係数反復中使用される、等で
ある。

ｑ＝２消去が、誤り／消去ロケータ回路32によって作
用される符号語に対して存在すると仮定すると、回路32
は、本質的に、符号語サイクルの第１のｑ係数反復中、
二つの基本動作を行う。ｍクロック・サイクルの第１セ
ットにおいて発生する第１動作により、バンク54におけ
るPISO掛け算器は、現ずれ量ｄ_nのビットを生成するた
めに、内積を獲得し、そしてSIPO掛け算器60は、ずれ量
積ｄ_nｄ_m ^-1を生む。ｍクロック・サイクルの第２セット
において発生する第２動作により、バンク61におけるPI
SO掛け算器は、バンク62における補助レジスターの内容
により、（レジスター154にロードされた）適切な消去
ロケーション値α^eiを掛け算する。

残りの（ｎ−Ｋ）−ｑ係数反復に対して、現ずれ量を
見いだすための第１動作はまた、クロック・サイクルの
第１セット中発生するが、さらに、ずれ量積ｄ_nｄ_m ^-1が
また、ずれ量積レジスター154に記憶される。残りの
（ｎ−Ｋ）−ｑ係数反復に対するクロック・サイクルの
第２セット中、バシク61におけるPISO掛け算器は、バン
ク62における補助レジスターの内容により、レジスター
154におけるずれ量積ｄ_nｄ_m ^-1を掛け算する。

誤り／消去ロケータ32への符号語のシンドロームの転
送に続く第１係数反復中、ロケータ32は、主に、レジス
ター52₀におけるシンドローム値Ｓ₀に作用する。第２係
数反復中、シンドローム値Ｓ₀は、リード線92₀におい
て、シンドローム・レジスター52₁にシフトされ、そし
てシンドローム値Ｓ₁は、リード線93において、シンド
ローム・レジスター52₀にシフトされ、その結果ロケー
タ32は、第２反復中、シンドローム値Ｓ₁とＳ₀に主に作
用する。各係数反復により、バンク52におけるレジスタ
ーの内容は、こうして、シンドロームシフト・パス92に
沿って右側（時計回り）にシフトされる。符号語のため
の反復数は、現在作用されるシンドローム値の数であ
り、アクティブなシンドローム値の次元は、連続する反
復と共に増大する。こうして、符号語に対する第４係数
反復中、４つのシンドローム値（Ｓ₀、Ｓ₁、Ｓ₂とＳ₃）
が作用される。

第１係数反復の第１クロック・サイクル（ｔ＝１）の
開始において、バンク52におけるシンドローム・レジス
ターの各々は、上記の方法でロードされる。さらに、バ
ンク56における係数レジスターの各々と、バンク62にお
ける補助レジスターの各々とが、初期化される。係数レ
ジスターの初期化に関して、第１係数反復の時間ｔ＝１
中、マルチプレクサー104は、（第２ベースにおける）
乗法的単位体要素α⁰を係数レジスター56₀にロードし、
そしてヌル値を残りの係数レジスターにロードする。レ
ジスター132はまた、第２ベース表現における値α⁰にお
いて初期化される。補助レジスター62₀は、（第１ベー
スにおける）値α⁰で初期化される。残りの補助レジス
ターは、ヌル値で初期化される。

PISO掛け算器バンク54に包含された各ANDゲート手段1
10は、シンドローム・レジスターのｍビット内容と、入
力端子が連結された係数レジスターのｍビット内容とに
おいて、理論AND演算を行う。こうして、第１係数反復
のｔ＝１において、ANDゲート手段は、シンドローム・
レジスター52₀の内容と係数レジスター56₀の内容
（α⁰）との論理的なANDを取る。残りの係数レジスター
に記憶されたヌル値により、ｔ＝１において、他のAND
ゲート手段のどれも、非ヌル出力を有さない。加算器11
2は、複数のANDゲート手段110からの出力に排他的OR（X
OR）演算を行う。加算器112のXOR演算の結果は、対のレ
ジスターの内積であるか、又はｔ＝１に対して、ｄ_n1で
ある現ずれ量ｄ_ntの第１ビットである。現ずれ量ｄ
_nは、シリアルにフォーマットされ、そして以後に見ら
れた如く、第２ベース表現である。

第１反復の時間ｔ＝１において、ずれ量ｄ_n1の第１ビ
ットは、先行する生成器58とSIPO掛け算器60の両方に適
用される。シリアルにフォーマットされた現ずれ量ｄ_n1
は、シフト・レジスター130にロードされるが、パラレ
ルにフォーマットされたｍビット値は、先行ずれ量決定
レジスター132への転送のために、レジスター130の出力
端子に出現する。第10図のカウンター回路が、信号ENA
−Ｈを生成する時、レジスター132のピンCKDは、ｄ_nを
レジスター132にラッチさせるために、パルスを送られ
る。レジスター132は、技術における熟練者に非常に公
知の従来の方法において、先行ずれ量ｄ_mを決定する。

ｍビット値_mは、ROM134に適用され、先行ずれ量の乗
法的逆元ｄ_m ^-1β_iを決定するために、内部に記憶された
索引テーブルが使用される。ROM34から抽出された適切
な値は、レジスター132によって決定された先行ずれ量
ｄ_mの値と、現セットの特定クロック・サイクルの数ｉ
との両方に依存する。後者に関して、ライン140におい
て、値ｉ＝ｔ−１が、ROM134に適用される。SIPO掛け算
器60は、ｍビット乗法的逆元量ｄ_m ^-1β_iにより、シリア
ルな現ずれ量ｄ_niを掛け算する。

第１係数反復の時間ｔ＝２において、値αが、第１係
数レジスター56₀にロードされる。この点において、ｔ
＝１中、フィードバック・ループ100₀における掛け算器
102₀は、積αを獲得するために、体要素αにより、（時
間ｔ＝１において、α₀であった）係数レジスター56₀の
内容に掛け算する。時間ｔ＝２において、マルチプレク
サー70₀は、掛け算器102₀の積αを係数レジスター56₀に
適用する。第１係数反復のクロック・サイクルｔ＝２
中、本質的に、同一段階が、ｔ＝１に関して記載された
如く、PISO掛け算器のバンク54と先行ずれ量生成器58に
関して行われ、一つの差は、係数レジスター50₀の内容
が、体要素αによって掛け算されたことであり、従っ
て、出力値ｄ_niに影響を与える。

第１反復の時間ｔ＝３において、値α²は、フィード
バック・ループ100₀とマルチプレクサー70₀により、係
数レジスター56₀にロードされる。こうして、連続する
クロック・サイクルに対して、係数レジスター56₀の内
容は、体要素αの高位べきになることが見られる。この
点において、第１反復のそれぞれｔ＝４、ｔ＝５、ｔ＝
６、ｔ＝７とｔ＝８に対して、レジスター56₀の内容
は、α³、α⁴、α₄、α⁵、α⁶とα⁷である。従って、そ
れらの連続するクロック・サイクル中、係数レジスター
56₀の掛け算された内容は、ｄ_nに対する新値を生成する
ために使用される。

係数反復のｍ番目のクロック・サイクルにおいて、信
号ENA−Ｂは、バンク52を具備するレジスターの内容
が、次に最も右側のレジスターに時計回りにシフトされ
る如く、活動化される。即ち、レジスター52₀の内容
は、レジスター52₁にシフトされ、レジスター52_n-K-1の
内容は、レジスター52₀にシフトされる、等である。ま
た、ｍ番目のクロック・サイクルにおいて、レジスター
・バンク56は、レジスター・バンク64からマルチプレク
サー70を経てロードされる。

ｍ＝８と仮定すると、係数反復の時間ｔ＝９におい
て、積ずれ量レジスター154のデータ入力ポートは、加
算器152又は消去値ロケータ・バス42のいづれかに連結
される。レジスター154が加算器152に連結される時、第
２ベース表現におけるずれ量積ｄ_nｄ_m ^-1は、レジスター
154に記憶される。レジスター154がバス42に連結される
時、消去ロケータ値α^eiは、レジスター154に記憶され
る。

前符号語サイクル中、消去ロケーション値生成器31
が、誤り／消去ロケータ32によって現在処理される符号
語に対して、消去数が検出されたことを決定するなら
ば、レジスター154は、９番目のクロック・サイクルに
おいて消去ロケータ値を記憶している。ｑ＝２である議
論中の例における符号語のための第１係数反復の９番目
のクロック・サイクルにおいて、第１消去ロケータ値α
^eiが、レジスター154にロードされる。符号語に対する
第２係数反復の９番目のクロック・サイクルにおいて、
第２消去ロケータ値α^eiは、レジスターにロードされ
る。残りの（ｎ−Ｋ）−ｑの係数の反復の９番目のクロ
ック・サイクルに対して、レジスター154は、ずれ量積
ｄ_nｄ_m ^-1をロードしている。

係数反復のクロック・サイクルの第２セット（即ち、
クロック・サイクルｍ＋１〜2m）中発生する如く、バン
ク61においてPISO掛け算器を使用して、レジスター154
の内容の掛け算を議論する前に、第９図に関する簡単な
議論により、一般に、レジスター154への消去ロケータ
値のロードが説明される。信号CKEの生成により、FIFO
レジスター222は、消去ロケータ値α^eiの退出時刻を記
録する。符号語に対してFIFOレジスター222の退出時刻
を記録した消去ロケータ値の数ｑが、降順カウンター22
8によって制御される。降順カウンター228は、降順カウ
ンター228の減分がゼロに達しない限り、消去ロケータ
値の退出時刻を記録するために、FIFOレジスター222を
イネーブルする。降順カウンター228が、降順カウンタ
ー226からｑカウンターをプリロードされるために、ｑ
数の減分のみが、符号語に対して発生する。さらに、カ
ウンター228の内容が、非ゼロである限り、ライン248
は、真であり、そして信号ENA−Ｇが生成される。ENA−
Ｇが真である間、マルチプレクサー72は、FIFOレジスタ
ー222の退出時刻を記録された消去ロケータ値α^eiのロ
ケータ32による受信に対して、レジスター154のデータ
入力ポート消去値ロケータ・バス42に連結するように命
令される。

こうして、符号語に対する二つの消去の特定例におけ
る第１係数反復の時間ｔ＝９において、積ｄ_nｄ_m ^-1では
なく、第１消去値α^eiが、信号ENA−ＧとCKEにより、ず
れ量積レジスター154にロードされる。符号語の初期化
により、バンク74におけるマルチプレクサーは、体単位
要素α₀を補助レジスター62₀にロードし、かつ補助レジ
スター62₁−62_n-K-1を初期化するために動作された。時
間ｔ＝９において、補助レジスター62の各々のｍビット
内容は、バンク61におけるPISO掛け算器を使用して、レ
ジスター154のｍビット内容によって掛け算される。し
かし、第１係数反復の時間ｔ＝９において、PISO掛け算
器61のみが、非ゼロ補助レジスター62₀において動作す
る。

第１係数反復の時間ｔ＝９において、PISO掛け算器61
₁による掛け算の結果は、ライン186₁において、シフト
・レジスター64₁に適用されるシリアル出力である。シ
フト・レジスター64₁の内容のパラレルにフォーマット
されたｍビット表現は、レジスター64₁のデータ出力ポ
ートに出現し、そしてマルチプレクサー70₁に連結され
たｍビット・リード線190₁に適用される。

第２反復のクロック・サイクルｔ＝10中に、レジスタ
ー154の内容は、掛け算器166と復元された積の演算によ
り、体要素αによって掛け算される。レジスター154の
内容は、クロック・サイクルｔ＝９中に発生したと同様
の方法において、バンク61におけるPISO掛け算器を使用
して、補助レジスターの各々の内容によって掛け算され
る。再び、補助レジスター62₀のみが、ヌル内容を有さ
ない。掛け算の結果は、加算器172₁によってシフト・レ
ジスター64₁の現内容に加算され、改訂されたｍビット
信号が、リード線190₁に出現する。こうして、シフト・
レジスター64と加算器172は、本質的に、バンク61にお
けるPISO掛け算器の関連したものによって生成された連
続する積を累算するために役立つ。同様の演算は、第１
係数反復のクロック・サイクルの第２セットにおいて、
各残りのクロック・サイクル（ｔ＝11、12、・・・16）
に対して発生する。

第１係数反復の最後のクロック・サイクル（即ち、ク
ロック・サイクル 2m＝16）において、幾つかのいっそ
うの作用が行われる。最初に、レジスター154は、タイ
マー／コントローラ39によって生成された信号RST DNS
M ACCを使用して、クリアされる。第２に、信号ENA−
ＤとCKBは、リード線190におけるｍビット信号をそれぞ
れ係数レジスター56₁−56_n-K-1にロードするために生成
される。第３に、信号CKGが生成され、補助レジスター
のバンク62に、（信号ENA−Ｈが活動化されるならば）
ベース・コンバータ66を経てバンク56における係数レジ
スターの対応するものから値をロードさせるか、又は
（信号ENA−Ｊが活動化されるならば）右側の高位補助
レジスターにシフトさせる。

類似の作用は、各係数反復の最後のクロック・サイク
ルにおいて発生する。前述の如く、第10図のカウンター
回路は、信号ENA−Ｈ又はENA-DJが生成されるかの決定
において使用される。信号ENA−Ｈが生成されるなら
ば、レジスター132のピンCKDはまた、パルスを送られ、
ｄ_nを先行ずれ量レジスター137にラッチさせる。

第２係数反復のクロック・サイクルｔ＝１において、
次の作用が、取られた。即ち、（１）以前にレジスター
52₀にあったシンドロームＳ₀が、レジスター52₁にシフ
トされ、（２）次に高位のシンドローム値、即ち、シン
ドロームＳ₁が、上記のシンドロームの時計回り円形シ
フトにより、シンドローム・レジスター52₀にシフトさ
れた。（３）係数レジスター56₀が、再び、内容α⁰で初
期化された。そして（４）マルチプレクサー70が、リー
ド線190におけるｍビット信号をそれぞれの係数レジス
ター56₁−56_n-K-1にロードした。クロック・サイクルｔ
＝１中、ｄ_nとｄ_m ^-1β_iの新値が、畳み込み回路53と先
行ずれ量生成器58によって獲得される。第２係数反復の
時間ｔ＝１において、非ヌル値が、係数レジスター56₁
において出現する。値ｄ_nとｄ_m ^-1β_iが、第１反復に対
して記載された方法における如く、決定されるが、第２
係数反復中、係数レジスター56₀と56₁における値のみ
が、ヌルではないことが理解される。

上記の点において、第２係数反復のクロック・サイク
ルの第１セット中、掛け算器102₁は、係数レジスターの
内容を体要素αで掛け算する。こうして、第２係数反復
のｔ＝１において、値Ｗがレジスター56₁にロードされ
たならば、第２反復の時間ｔ＝２において、レジスター
56₁は、Ｗαを含む。時間ｔ＝３において、Ｗα²を含
み、以下ｔ＝ｍ＝８まで行われる。こうして、レジスタ
ー56の内容を体要素αの増大べきにより掛け算すること
により、フィードバック・ループ100における掛け算器1
02は、第２又は二重ベースにおいて、関連係数レジスタ
ー56の内容の掛け算を容易にするために役立つ。

第２係数反復の時間ｔ＝９において、バンク61におけ
るPISO掛け算器は、レジスター154の内容（第２消去
値）を補助レジスター62の内容により掛け算する。こう
して、PISO掛け算器61は、（補助レジスター62におけ
る）第１ベース表現値を第２又は二重ベース表現値によ
り掛け算する。

第２係数反復において発生するクロック・サイクルの
第２セット（ｔ＝ｍ＋１〜ｔ＝2m）の各々中、シフト・
レジスター64と加算器172は、関連PISO掛け算器61の連
続する掛け算動作によって生成されたシリアル積を累算
するために役立つ。第１反復を参照して説明された如
く、シフト・レジスター64は、それぞれのリード線190
においてｍビット出力信号を生成する。リード線190に
おけるｍビット信号は、各反復の最後において、係数レ
ジスター56の関連したものに適用される。

連続する係数反復３、４、・・・ｎ−Ｋ中、レジスタ
ー52におけるシンドローム値は、円形（第２図に示され
た如く、右側）にシフトされ、その結果高位シンドロー
ム値が、シンドローム・レジスター56₀にロードされ
る。さらに、各新反復中、高位係数レジスター56は、関
連シフト・レジスター64におけるシリアル値に対応する
ｍビット値をロードしている。議論中の例の消去数は、
２（即ち、ｑ＝２）であるために、消去値は、第３及び
連続係数反復中、レジスター154に適用されない。第３
及び連続係数反復中、消去値を使用するよりも、各係数
反復のｍ＋１番目のクロック・サイクルにおいて、加算
器152の積ｄ_nｄ_m ^-1が、信号ENA−Ｆの生成により、レジ
スター154にロードされる。

各係数反復クロック・サイクルの第２セット３、４、
・・ｎ−Ｋ中、レジスター154の内容は、符号語サイク
ルの最初の二つの係数反復を参照して、前述されたと同
一の方法において作用される（例えば、バンク61におけ
るPISO掛け算器を使用して掛け算し、そしてバンク64に
おけるレジスターに累算する）。このようにして、累算
値は、バンク56における係数レジスターにロードされ
る。こうして、ｎ−Ｋ反復の最後に、係数レジスター56
₀−56_n-Kの内容は、受信信号語の誤りロケータ多項式の
係数の第２ベース表現になる。

（ｎ−Ｋ）数の係数反復の完了により、誤り／消去ロ
ケータ32は、（ｎ−Ｋ）数の修正シンドローム反復中、
修正シンドロームを生成し、そして根サーチと誤り／消
去絶対値カルキュレータ34への（バス46における）転送
のために、シンドローム・レジスターのバンク52におい
て修正シンドロームを記憶することができる。ガラーガ
ー（Gallager）R.G.著「情報理論と信頼性通信」、Wile
y、ニューヨーク、1987年によって表された修正シンド
ロームは、次の如く表現される。

この場合σ_iは、誤り／消去係数であり、そしてＳ
_i-jは、シンドローム値である。

符号語に対する（ｎ−Ｋ）数の係数反復の最後に、最
下位シンドローム値Ｓ₀が、最高位シンドローム・レジ
スター52_n-K-1にあり、シンドローム値Ｓ₁は、シンドロ
ーム・レジスター52_n-K-2にある、等である。誤り／消
去係数σ₀、σ₁、σ₂、・・・σ_n-Kは、それぞれ、係数
レジスター56₀、56₁、56₂、・・・56_n-Kに記憶される。

各修正シンドローム反復は、ｍクロック・サイクルを
含む。各修正シンドローム反復のｍクロック中、信号EN
A−Ｃが、活動化される。係数反復における如く、各修
正シンドローム反復のｍクロック・サイクル中、バンク
54におけるPISO掛け算器が、対になったバンク52におけ
るシンドローム・レジスターとバンク56における係数レ
ジスターの内積を発生させるために使用される。修正シ
ンドローム反復に対するｍクロック・サイクルの完了に
より、加算器112によって生成されたｍシリアル・ビッ
トが、シフト・レジスター130に記憶される。シフト・
レジスター130の内容は、修正シンドロームＴ_iである。

修正シンドロームの反復のｍ番目のクロック・サイク
ルにおいて、信号ENA−Ａが活動化され、そしてバンク5
2におけるシンドローム・レジスターのピンCKAは、パル
スを送られ、バンク52におけるシンドローム・レジスタ
ーの内容は、第２図に示された如く、左方又は反時計回
りにシフトされ、そしてシフト・レジスター130の内
容、即ち、修正シンドロームＴ_iは、シンドローム・レ
ジスター52_n-K-1にシフトされるという結果を有する。
修正シンドローム反復のｍ番目のクロック・サイクルに
おいて、係数レジスターは、信号ENA−Ｄの活動化によ
り、ｎ−Ｋ数の係数反復中に生成された係数値を再ロー
ドされる。

連続する修正シンドローム反復中、バンク54における
PISO掛け算器は殆ど活動化されない。例えば、符号語に
対する第１修正シンドローム反復中、PISO掛け算器のす
べて54₀〜54_n-K-1が、活動化される。第２修正シンドロ
ーム反復中、PISO掛け算器54₀〜54_n-K-2は、（シンドロ
ーム・レジスター52_n-K-1は修正シンドロームＴ_n-K-1を
含むために）活動化される。第３修正シンドローム反復
中、PISO掛け算器54₀〜54_n-K-3が、（シンドローム・レ
ジスター54_n-K-1と54_n-K-2は、それぞれ、修正シンドロ
ームＴ_n-K-2とＴ_n-K-1を含むために）活動化される。以
下同様に行われる。こうして、（ｎ−Ｋ）数の修正シン
ドローム反復の最後に、シンドローム・レジスター52₀
〜52_n-K-1は、それぞれ、修正シンドロームＴ_n-K-1〜Ｔ
₀を記憶している。

各修正シンドローム反復のｍクロック・サイクル中、
バンク54におけるPISOマルチプレクサーは、係数反復に
おけると本質的に同様な方法において動作し、体要素α
によるバンク56における係数レジスターの内容の連続す
る掛け算を含む。しかし、上記の如く、各修正シンドロ
ームの開始において、バンク56におけるすべての係数レ
ジスターは、（ｎ−Ｋ）数の係数反復の実行の後獲得さ
れた係数値を再ロードしている。再ロードのためのデー
タは、バンク64における関連シフト・レジスターから獲
得される。

符号語サイクルに対する（ｎ−Ｋ）数の修正シンドロ
ームの完了により、誤り／消去係数σ₁、σ₂、・・・σ
_n-Kは、係数レジスター56₁〜56_n-Kに記憶され、そして
修正シンドロームＴ_n-K-1、Ｔ_n-K-2、・・・Ｔ₀は、シ
ンドローム・レジスター52₀、52₁、・・・52_n-K-1に記
憶される。誤り／消去係数は、（（ｎ−Ｋ）xm数のリー
ド線を有する）バス44において根サーチと誤り／消去絶
対値生成器34に転送され、一方、修正シンドロームは、
（同様に（ｎ−Ｋ）xm数のリード線を有する）バス46に
おいて生成器34に転送される。除数生成器と誤りロケー
ション検出器300の前述の構造的説明から理解される如
く、回路300は、誤り又は消去が発生する符号語におい
てバイトを突き止め、かつ除数を生成するために、誤り
／消去係数σ₁，σ₂，・・・σ_n-Kを使用する。回路300
が、符号語のバイトに対して誤り又は消去を突き止める
ならば、真信号が、ライン332において、訂正器回路304
に適用され、一方、回路300によって生成された除数
が、ｍビット・リード線322において、訂正回路304に適
用される。

誤りパターン被除数生成器302の前述の構造的説明か
ら理解される如く、生成器回路302は、被除数のビット
のシリアル・ストリームを生成するために、修正シンド
ロームＴ₀、Ｔ₁、・・・Ｔ_n-K-1を使用する。被除数シ
リアル・ビット・ストリームは、リード線356によっ
て、訂正器回路304に適用される。

第11図の訂正器回路304は、誤り又は消去が突き止め
られたバイトに対して、ライン356における誤りパター
ン被除数ビット・ストリームを、除数関連量により掛け
算し、連続するそのような掛け算の積を累算し、そして
第２ベース表現（即ち、βベース表現）から第１ベース
表現（即ち、αベース表現）に累算された積を変換する
ために役立つ。

ROM370から獲得され、訂正器回路304によって実行さ
れた掛け算動作において使用された除数関連量は、（回
路300によって生成され、かつライン322において適用さ
れた）除数の乗法的逆元と値β_iとの積である。ROM370
は、ROM134と本質的に同一の索引テーブルを記憶してお
り、ROM370のテーブルにおける値は、除数値と現クロッ
ク・サイクル数（即ち、“i"）の両方を使用してアドレ
ス指定される。

ｍクロック・サイクル中、掛け算器372は、ライン356
における被除数シリアル・ビット・ストリームを、ROM3
70から抽出されたｍビット値により掛け算する（即ち、
β_iと除数の乗法的逆元の積）。ｍクロック・サイクル
で、掛け算器372からの連続する積は、レジスター380に
おいて累算される。レジスター380における積は、第２
又はβベース表現から第１又はαベース表現にコンバー
タ回路374によって変換される。

前述から理解される如く、第11図の根サーチと誤り／
消去絶対値生成器は、次式により誤り絶対値Ｅ_iを計算
する。

この場合Ｕ_jは、誤り／消去ロケーション（０〜２^m−２
の整数であり、２^m−２は、第１符号語シンボルにおい
て誤りを表現し、そして０は、最終符号語シンボルにお
いて誤りを表現する）であり、そしてＴ_iは、上記の如
く、規定される。

発明が、好ましい実施態様を参照して詳細に示されか
つ記載されたが、形式と詳細における多様な変形が、発
明の精神と範囲を逸脱することなしに行われることが、
技術における熟練者に理解される。例えば、示されたも
の以外の生成多項式が使用されるならば、掛け算器102
と106とベース・コンバータ回路66と374の如く、要素の
構造が、異なる生成多項式の使用を考慮するために、こ
こに示された原理により再構成されることが理解され
る。

Claims

【特許請求の範囲】

【請求項１】受信された符号語を復号するための誤り訂
正装置であって、該誤り訂正装置は、該符号語のシンドロームを格納する複数のレジスター
（52₀−52_n-K-1）と、ロケータ多項式の係数が累算される複数の係数レジスタ
ー（56₀−56_n-K）と、該シンドローム・レジスターの内容と該係数レジスター
の内容とに作用することにより、現ずれ量を決定する手
段（53）と、該現ずれ量を先行ずれ量の乗法的逆元に掛け算すること
により、ずれ量積を得る手段（60）と、該ずれ量積を該係数レジスターの内容に掛け算し、該掛
け算によって得られる積を該係数レジスターに累算する
手段（61）とを具備しており、該シンドローム・レジスターの内容と該係数レジスター
の内容とに作用する該手段（53）が、第１ベース表現を
有するシンドロームと、第２ベース表現を有する該係数
レジスターにおける値とに作用することと、該ずれ量積を得る手段（60）が、第２ベース表現を有す
るずれ量積を得ることと、該係数レジスターの内容を第２ベース表現から第１ベー
ス表現に変換する手段（66₁−66_n-K-1）が設けられてい
ることと、該ずれ量積を掛け算する手段（61₁−61_n-K-1）が、該係
数レジスターの該変換された第１ベース表現に関連した
値に該ずれ量積を掛け算し、その結果得られる積を第２
ベース表現において該係数レジスターに累算することと
を特徴とする誤り訂正装置。
【請求項２】該係数レジスター（56₀−56_n-K）の該変換
された第１ベース表現に関連した値に該ずれ量積を掛け
算する手段（61₁−61_n-K-1）が、該係数レジスターの該
変換された第１ベース表現に関連した値を第２ベース表
現を有する消去ロケータ値（α^ej）に掛け算する請求項
１に記載の誤り訂正装置。
【請求項３】該シンドローム・レジスター（52₀−52
_n-K-1）の内容と該係数レジスター（56₀−56_n-K）の内
容とに作用する該手段（53）が、該シンドローム・レジ
スターの内容と該係数レジスターの内容とを用いて内積
を決定し、該内積が、シリアル・フォーマットである請
求項１に記載の誤り訂正装置。
【請求項４】該シンドローム・レジスターの内容と該係
数レジスターの内容とに作用する該手段が、複数のパラ
レル入、シリアル出（PIOS）掛け算器（54₀−54_n-K-1）
の第１バンク（54）を具備しており、該PISO掛け算器の
各々が、該第１ベース表現におけるシンドローム・レジ
スター（52₀−52_n-K-1）の内容と該第２ベース表現にお
ける係数レジスター（56₀−56_n-K）の内容とに作用し
て、該第２ベース表現における該現ずれ量を得るように
適合されており、該PISO掛け算器の各々が、該係数レジスターのそれぞれのものの内容を体要素に掛
け算する手段（102₀−102_n-K-1）と、該係数レジスターの該それぞれのものの該第２ベース表
現された内容と該シンドローム・レジスターのうち対の
ものの該第１ベース表現された内容とに対して論理AND
演算を実行して、出力を形成する論理ANDゲート手段（1
10₀−110_n-K-1）と、論理排他的OR（XOR）演算において該論理ANDゲート手段
からの該出力を使用する手段（112）とを具備する請求
項１に記載の誤り訂正装置。
【請求項５】該係数レジスターのそれぞれのものの内容
を該体要素に掛け算する該手段が、該係数レジスターの出力端子を該係数レジスターの入力
端子に接続するフィードバック・ループ（100）と、該フィードバック・ループに含まれた掛け算器手段であ
って、該係数レジスターの内容を該体要素に掛け算する
ことにより、積を得る掛け算器手段（102）と、該掛け算器手段の該積を該係数レジスターにロードする
手段（70）とを含む請求項４に記載の誤り訂正装置。
【請求項６】該現ずれ量が、シリアル・フォーマットを
有する該第２ベース表現において表現され、該乗法的逆
元に関連した量が、パラレル・フォーマットを有する該
第２ベース表現において表現され、該現ずれ量が、シリ
アルにフォーマットされた該現ずれ量をパラレルにフォ
ーマットされた該乗法的逆元に関連した量に掛け算し
て、該第２ベース表現において表現されたパラレルにフ
ォーマットされたずれ量積を得るように適合されたシリ
アル入、パラレル出（SIPO）掛け算器（60）によって、
該乗法的逆元に関連した量に掛け算される請求項１に記
載の誤り訂正装置。
【請求項７】該SIPO掛け算器（60）が、複数の論理ANDゲートであって、該複数の論理ANDゲート
の各々が、該現ずれ量の受信のためにシリアル・リード
線によって該畳み込み回路（53）に接続されている第１
端子と、該乗法的逆元に関連した該量を得る該手段（5
8）から発するケーブル（142）における特有のリード線
に接続されている第２端子と、出力端子とを有する、複
数の論理ANDゲート（150）と、該SIPO掛け算器を含む該ANDゲートの出力端子が接続さ
れている入力端子を含む入力端子と、出力端子とを有す
る論理排他的OR（XOR）ゲート（152）と、シリアル・フォーマットからパラレル・フォーマットに
該現ずれ量を変換する手段と、パラレル・フォーマットにおける該現ずれ量を使用し
て、パラレル・フォーマットにおける先行ずれ量を決定
する手段（134）と、該先行ずれ量を使用して、該先行ずれ量の乗法的逆元に
関連した量を取得し、該先行ずれ量の乗法的逆元に関連
した該量を該第２ベース表現において表現する手段とを
具備する請求項６に記載の誤り訂正装置。
【請求項８】該ずれ量積を該係数レジスターの該変換さ
れた第１ベース表現に関連した値に掛け算する該手段
が、複数のパラレル入、シリアル出（PISO）掛け算器
（61₁−61_n-K-1）の第２バンク（61）を具備しており、
PISO掛け算器のうち該第２バンクを具備する該PISO掛け
算器の各々が、フィードバック・ループ（164）を有するずれ量積レジ
スターであって、該フィードバック・ループが該ずれ量
積レジスターの出力端子を該ずれ量積レジスターの入力
端子に接続し、該フィードバック・ループが該ずれ量積
レジスターの内容を体要素に掛け算する掛け算器（16
6）を含み、該ずれ量積レジスターと該フィードバック
・ループとが、PISO掛け算器のうち該第２バンクを具備
する該複数のPISO掛け算器に共通である、ずれ量積レジ
スター（154）と、該ずれ量積レジスターの内容と該係数レジスター（56₀
−56_n-K）のうち適切なものの該変換された内容とに対
して論理AND演算を実行して、結果を得る手段（170₁−1
70_n-K-1）と、該論理AND演算からの該結果を使用して、論理排他的OR
（XOR）演算を実行する手段（172₀−172_n-K-1）とを具
備する請求項１に記載の誤り訂正装置。
【請求項９】該誤り訂正装置は、複数累算手段（64₁−6
4_n-K-1）をさらに具備し、該複数の累算手段の一つが、 PISO掛け算器のうち該第２バンク（61）に含まれる該PI
SO掛け算器のうち適切なもののシリアル積をロード可能
なシリアル対パラレル・シフト・レジスター（64）と、該シフト・レジスターからの出力データと該適切なPISO
掛け算器からの該シリアル積とに対して排他的OR（XO
R）演算を実行する手段（172₀−172_n-K-1）とを具備す
る請求項８に記載の誤り訂正装置。
【請求項１０】該誤り訂正装置は、該シンドローム・レ
ジスター（52₀−52_n-K-1）のうち少なくとも一つの内容
を該係数レジスター（56₀−56_n-K）のうち対のものの内
容に掛け算して、第２ベース表現における修正されたシ
ンドローム値を得る手段をさらに具備する請求項１に記
載の誤り訂正装置。
【請求項１１】該誤り訂正装置は、該係数レジスターの内容を使用して、誤り又は消去が発
生した符号語におけるバイトを位置付けし、除数を生成
する手段（300）と、該シンドローム・レジスターに格納された修正シンドロ
ームを使用して、誤りパターン被除数を生成する手段
（302）と、該除数を該被除数に掛け算して積を得て、連続するその
ような掛け算の積を累算する手段（304）と、第２ベース表現から第１ベース表現に該累積された積を
変換する手段（374）とをさらに具備する請求項１に記
載の誤り訂正装置。
【請求項１２】受信された符号語を復号するための誤り
訂正方法であって、該誤り訂正方法は、複数のシンドロ
ーム・レジスター（52₀−52_n-K-1）が該符号語のシンド
ロームを格納するためにロードされ、現ずれ量が該シン
ドローム・レジスターの内容とロケータ多項式の係数が
累算される複数の係数レジスター（56₀−56_n-K）の内容
とに作用することによって決定され、ずれ量積が該現ず
れ量を先行ずれ量の乗法的逆元に掛け算することによっ
て得られ、該ずれ量積が該係数レジスターの内容に掛け
算されることにより、該係数レジスターに累算される積
が得られるタイプのものであり、該誤り訂正方法は、第１ベース表現を有する該シンドローム・レジスターの
内容と、第２ベース表現を有する該係数レジスターにお
ける値とに作用することにより、該現ずれ量を決定する
段階と、第２ベース表現を有するずれ量積を得る段階と、第２ベース表現から第１ベース表現に該係数レジスター
の内容を変換する段階と、第２ベース表現における該ずれ量積を該係数レジスター
の該変換された第１ベース表現に関連した値に掛け算す
る段階と、その結果得られる積を第２ベース表現において該係数レ
ジスターに累算する段階とを包む誤り訂正方法。
【請求項１３】現ずれ量を得る該段階が、係数レジスターとシンドローム・レジスターとの複数の
対の内容を使用して、内積を決定する段階を含み、該内
積が、シリアル・フォーマットである請求項12に記載の
誤り訂正方法。
【請求項１４】シンドローム値が、該複数のシンドロー
ム・レジスターのうち適切なものに同時にロードされる
請求項12に記載の誤り訂正方法。
【請求項１５】該現ずれ量が、シリアル・フォーマット
を有するものとして得られ、該乗法的逆元に関連した量
が、シリアル・フォーマットからパラレル・フォーマットに
該現ずれ量を変換する段階と、パラレル・フォーマットにおける該現ずれ量を使用し
て、パラレル・フォーマットにおける先行ずれ量を決定
する段階と、該先行ずれ量の該乗法的逆元に関連した量を決定し、該
第２ベース表現において該量を表現する段階とを含む請
求項12に記載の誤り訂正方法。
【請求項１６】該誤り訂正方法は、該シンドローム・レジスターの各々の内容を隣接するシ
ンドローム・レジスターにシフトする段階をさらに含
み、該シフトが、該シンドローム・レジスターを接続す
る円形パス（91）に沿って第１方向において行われる請
求項12に記載の誤り訂正方法。
【請求項１７】すべてのシンドロームが得られた後に、
該シンドローム・レジスターのうち少なくとも一つの内
容が、該係数レジスターのうち対のものの内容に掛け算
され、その結果、第２ベース表現を有する修正されたシ
ンドローム値が得られる請求項12に記載の誤り訂正方
法。
【請求項１８】該誤り訂正方法は、該係数レジスターの内容を使用して、誤り又は消去が発
生した符号語におけるバイトを位置付けし、除数を生成
する段階と、該シンドローム・レジスターに格納された修正シンドロ
ームを使用して、誤りパターン被除数を生成する段階
と、該除数を該被除数に掛け算して積を得て、連続するその
ような掛け算の積を累算する段階と、第２ベース表現から第１ベース表現に該累算された積を
変換する段階とをさらに含む請求項17に記載の誤り訂正
方法。
【請求項１９】該係数レジスターの該変換された第１ベ
ース表現に関連した値が、該ずれ量積よりも、第２ベー
ス表現を有する消去ロケータ値に掛け算される請求項12
に記載の誤り訂正方法。