JPS59197940A - 誤り検出・補正メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデジタルメモリ用の誤り検出・補正方式及び方
法に関するものである。

高密度メモリシステムがハード及びソフト上のエラー即
ち誤りに対して影響を受は易くなるに連れ、システムの
信頼性を向上させる為に誤り補正コードを使用すること
が一層注目を浴びて来ている。例えば、この事に関して
インテル　コーポレーションのメモリ設計ハンドブック
、　１９８１年１月。

４−１３乃至４−３３頁が参照される。現在１６ビツト
ワードの装置に於いて一般的に使用されてイル方法は、
ｌ−１ｓｉａｏ、　Ｍ、　Ｙ、著のパ一種の最適最小奇
数−重み一層５ＥＣ−ＤＥＤコード（ＡＣ１ａｓｓ　　
ｏｆ　　Ｏｐｔｉｍａｌ　　Ｍ　ｉｎｉｍｕｍ　　Ｏｄ
ｄ　−Ｗｅｉｇｈｔ　−Ｃｏｌｕｍｎ　　５ＥＣ−ＤＥ
Ｄ　　Ｃｏｄｅｓ＞　”　、　　ＩＢＭジャーナル　オ
ブ　リサーチ　アンド　デベロップソフト、、　１９７
０年７月、　　３９５−４０１頁に開示されている如く
、（２２，１６，４＞単−誤り補正−二重誤り検出修正
ハミングコード（ｓｉｎｇｌｅ　−ｅｒｒｏｒ　−ＣＯ
ｒｒｅＣｔｉｎ（１（Ｓ　Ｅ　Ｃ）　ｄｏｕｂｌｅ−ｅ
ｒｒｏｒ　−ｄａｔｅｃＮｎＱ（Ｄ　Ｅ　Ｄ　）　ｍｏ
ｄｉｆｉｅｄ　　Ｈａｍｍｉｎｇ　　ｃｏｄｅ）を使用
してワードをコード化即ちエンコードすることである。

コーディング技術に於ける当業者にとって、括弧で括っ
た表現（２２，ｉ６．４）内に於ける最初の数字２２は
コードワード内のビットの総数を表わしており、数字１
６はコードワード内の情報ビットの数を表わしており、
３番目の数字４はコードの最小距離を表わしている。こ
こで、゛°最小距離″とは、任意の２個のコードワード
が異なった値をとらねばならない位置の最小数のことを
意味している。

修正ハミングコードチップは市場に於いて入手可能であ
る（例えば、テキサス　インストルメンツ　５Ｎ５４／
７４Ｓ　６３０）　。Ｅｌｋｉｎｄ及び３ｉｅｗｉｏｒ
ｅｋは、パ誤り補正メモリ及びレジスタアレイの信頼性
及び性能（Ｒｅｌ　１ａｂｉ　ｌ　ｉｔｙ　　ａｎｄ　
　Ｐ　ｅｒｆ。

ｒｍａｎｃｅ　　ｏｆ　　Ｅ　ｒｒｏｒ　−Ｃｏｒｒｅ
ｃｔｉｎｇ　　Ｍ　ｅｍｏｒｙａｎｄ　　Ｒｅｇｉｓｔ
ｅｒ　　Ａｒｒａｙｓ　）　”　、　　Ｉ　Ｅ　Ｅ　Ｅ
　　Ｔｒａｎｓ、　Ｃｏｍｐ、、　Ｖｏ’１．　Ｃ−２
９ＮＯ，１０，１９８０年１０月、　　９２０−９２７
頁、において同様な方法でブロックコードを使用するこ
とを提案している。Ｂｏｓｓｅｎ及びＨ８ｔａｏは一層
強力なマイクロコード及びハードウェア補正アルゴリズ
ムに関連して同一のタイプの一層長いコードを使用する
ことを提案シテイル。コノことは、Ｂｏｓｓｅｎ、　　
Ｄ　、　Ｃ、及Ｕ・＠　５ｉａｏ、　Ｍ　、　Ｙ　、共
著の“メモリのソフトエラー問題に対するシステム解法
（Ａ　　Ｓ　ｙｓｔｅｍ　　Ｓ　ｏｆｕｔｉｏｎ　　ｔ
ｏ　　Ｔｈｅ　　Ｍｅｍｏｒｙ　　５ｏｆｔ　　Ｅｒｒ
ｏｒｐｒｏｂｌｅｍ）　”　、　　Ｉ　８Ｍジャーナル
　オブ　リサーチ　アンド　デベロップソフト、　ＶＯ
ｌ、　２４．　Ｎｏ、３．１９８０年５月、　　３９０
−３９７頁が参照される。

１９８１年７月１日に発行されたＲｏｂｅｒｔ　、ノ、
Ｈａｎｃｏｃｋ等の米国特許第３，９４９，２０８号は
、ハミング（Ｈａｍｍｉｎｇ）コードと循環冗長コード
の組合せを使用した誤り検出・補正方法を開示している
。

Ｑ　ｓｍａｎ著の″ランダムアクセスメモリ川原り補正
技術（Ｅ　ｒｒｏｒ　−Ｃｏｒｒｅｃｔｉｏｎ　　Ｔ　
ｅｃｈｎｉｑｕｅ　　ｆ。

ｒ　　Ｒａｎｄｏｍ　−Ａｃｃｅｓｓ　　Ｍｅｍｏｒｉ
ｅｓ　）　”　、　　Ｉ　ＥＥＥジャーナル　オブ　ソ
リッドステイト　サーキッツ、　Ｖｏｌ、　５Ｃ−１７
，Ｎｏ、５．１９８２年１０月、　　８７７−８８１頁
に於いては、ｂをメモリ幅としてブロック数がｂ＋１に
制限されているメインメモリ内のブロックへプロダクト
コードを適用することを基礎にした誤り補正方法を提案
している。

Ｂａｒｔｏｎのカリフォルニア工科大学のコンピュータ
サイエンス部に於ける博士論文の゛欠陥により影響を受
けない集積回路メモリ（Ａ　　ＦａｕｌｔＴｏｌｅｒａ
ｎｔ　Ｉ　ｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ　　Ｍ
ｅｍｏｒｙ　）　”１９８０年４月、に於いては、多数
の欠陥によって悪影響を受けることのない多層の誤り補
正コーティングに基づいた序列的メモリの構成を提案し
ている。３　ａｒｔｏｎの設計思想は、′誤り無しコー
ディング（Ｅ　ｒｒｏｒ−ｆｒｅｅ　　ＣｏｃｌｉｎＱ
）　”　、　　Ｉ　ＲＦ　’ｔ−ランズアクションズ　
オブ　インフォメーションセオリー、Ｖｏ１．ＰＧＩＴ
−４，２９−３７頁。

１９６４年９月、に記載されているＥｌｉａｓのプロダ
クトコードの構造的実現化を構成している。

プロダクトコードは矩形アレイであり、アレイ内の各行
は何等かの誤り訂正コードでのコードワードを形成して
おり、各列は何等かの誤り訂正コードでのコードワード
を形成している。両方のコードは通常リニアである。

これら全ての方法は、Ｑｓｍａｎのものを除いて、物理
的なメモリのかなりの部分を冗長なパリティチェックの
貯蔵用に使用されるので、比較的高いコーディングオー
バーヘッドを有している。このことは、エンコード時間
及びデコード時間が最終的なメモリアクセス時間のかな
りの部分を占めるので、これらのエンコード時間及びデ
コード時間を短くする為に比較的短いコーディングブロ
ックを使用することが原因となっている。

メモリを保護する為に誤り訂正コードを使用するという
ことは、一方に於いて、コーディング効率、他方に於い
て演算及び通信との間の兼合いを考慮せねばならない。

コーディング理論に於いて周知の如く、一定数の誤りを
極めて少ないコーディングオーバーヘッドで訂正しよう
とする場合には、コードのブロック長が長くなければな
らず、可能化従属性が多くのビットに亘って分布される
こととなる。しかしながら、これと対応して、コードワ
ードの任意のビットの正しい値の演算はコードワードの
多数のビットを巻込まねばならず、そのことはビットへ
アクセスする為の通信線が必要であり且つそれらを相互
に関係付ける演算に於いて遅れを発生することを意味す
る。

本発明は以上の点に鑑みなされたものであって、全てで
はないにしても多数のストアされているビットが大きな
ブロック長のコードに於いて単一のコードワードを形成
する様にデジタルメモリを組立てることにより高いコー
ディング効率を得ることを可能とした構成を有する方式
及び方法を提供することを目的とする。以下の記載から
理解される如く、本発明の基本となる原理は、基本のメ
モリユニットの性質く即ち、その基本メモリユニットが
バイナリ−ビットであるか又はバイナリ−ビット列であ
るか）に応じて、メモリ構成の異なったレベルに適応す
ることが可能なものである。

本発明の２つの実施例に於いては、１個のビットを基本
メモリユニットとする２５６にメモリの単一チップを多
数の副アレイへのアクセスを調整することによって構成
されている。その意味に於いて、誤り訂正の為に必要と
される通信線が通常のＶＬＳＩ回路構成に於いて自然的
に得られる様にコードが構成されている。

本発明によれば、誤り検出及び誤り訂正グラフコードを
メモリ内に組込むことによってメモリを構成している。

グラフコードとは、エツジによって接続されている１組
のノードで構成されるグラフによって定義付けられるコ
ードであり、コードワードとはこのグラフに於けるサイ
クル又はサイクルのリニアな和である。特に、プロダク
トコ−ドグラフに基づくと共に修正プロダクトコードグ
ラフに基づ＜５ＥＣ−ＤＥＤコード及び投影面から派生
されるグラフに基づく二重誤り補正三重検出コードがメ
モリ内に組込まれている。

本明細書に開示されているメモリ方式及び方法は従来の
ものとは概念を異にするものである。本発明に於いては
、誤り訂正・誤り検出メモリが最小サイクル長が６又は
それ以上のツリーグラフ（ｔｒｅｅ　　ｇｒａｐｈ　）
を実施することによって構成されている。

１好適実施例に於いては、メモリ全体が単一のコードワ
ードに構成されており、それはコーディング効率が高く
、全ての単−誤りを訂正し、多数の誤りを検出する。通
信コストは行及び列のイネーブル及び出力がどれだけ利
用できるかということに依存している。

第２の好適実施例に於いては、情報ビットが正方形アレ
イ内に収納されているメモリが、ツリーグラフ及び修正
プロダクトコードによって単一のコードワードに構成さ
れている。この実施例は第１実施例のコーディング効率
が高いということを有すると共に、出力線を時間多重さ
せることによって占有面積を減少させている。これは全
ての単−誤りを訂正すると共に、多数の誤りを検出する
。

本発明の別の実施例（これも全ての単−誤りを訂正する
と共に多数の誤りを検出するものである）に於いては、
一連の独立したメモリ副アレイを統合しており、その際
に各副アレイは複数個の行を有しており、且つこれら副
アレイは一体となって相互依存的な方法で１個のメモリ
を構成しており、従ってメモリ内の全てのビットが幾つ
かの長いコードワードとして配列されており、独立的な
副アレイの各々に於けるコードワードの一部が副アレイ
内の単一の行を占有する様な特性を有している。

２５６にメモリを構成する場合に、そのコーディング効
率は矩形アレイの行及び列の両方に於けるパリティチェ
ックコードから組立てられる６４×６４のプロダクトコ
ードのものであり、メモリ全体の約１／３３がパリティ
用に使用される。

メモリが誤り訂正コードに於ける単一のコードワードを
形成する様にメモリを構成することにより、更に別の本
発明の実施例に於いては、全ての二重誤りを訂正し、多
くの三重誤りを訂正し、且つ種々のその他の欠陥を訂正
する能力を有すると共に、２５６にメモリの約３％のみ
を冗長なパリティチェックビット用に使用することが必
要とされるに過ぎない。

この実施例に於いては、メモリの相互接続は投影面グラ
フに基づいてなされている。ビットが読出される場合に
は多少の遅れが発生する。アドレスは、副アレイアドレ
スコンピュータに於ける１個又はそれ以上のレベルの排
他的ＯＲを通過せねばならない。アクセスされたビット
は６５人力排他的ＯＲツリー内へ供給され、次いで３人
力多数決論理回路へ供給される。単一チップで実現され
る場合には、アクセス時間に於ける増加はメモリから情
報を読取り且つそれを別のチップ上の誤り訂正回路を介
して通過させるのに必要とされる時間よりも短い。ビッ
トをメモリ内に書込むには、誤り訂正コードの最小距離
である６個のビットを読取、修正し且つ再書込を行なう
必要がある。面積及び時間遅れの両方のオーバーヘッド
ば、一連のプロダクトコードを使用する５ＥＣ−ＤＥＤ
実施例に於けるものと同等である。

この最後の実施例はＱ＝６４（Ｑ’はメモリ内にストア
されている情報ビットの数である）である２５６にチッ
プに関して記載しであるが、同一の発明を任意の指数の
ｑに対して適用することが可能であり、指数が２のもの
がコンピュータシステムにとって最も関すのあるもので
ある。この場合の写指数はｐｋの形であり、ｐ及びｋは
夫々正の整数である。

これら全ての実施例に於いて、ここに開示されている方
式及び方法は基本ユニットとしてビットを使用している
。しかしながら、同一の発明を、例えば、ワード等の様
な一層大きな基本ユニットを有する高次のレベルに使用
することも可能であり、又付加的なアドレス機能を有す
るメモリチップに使用することも可能である。

従って、本発明の目的としては以下の様なものを包含す
る。

ａ）メモリをコーディングする為の効率の増加ｂ）誤り
を検出し訂正する為の通信時間の減少Ｃ）製造上の欠陥
を有するチップがあたかも完全な非冗長メモリとして機
能することを可能とすることによる歩留の上昇 ｄ〉欠陥を有することのないチップがフィールドに於い
て一軸大きな信頼性を有する様にすること ｅ）デジタルメモリ内にストアされているデータに於け
る二重誤りを検出し且つ訂正する方法を提供すること ｆ）メモリハードウェア内の成る種の回路上の欠陥を検
出すること 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

本発明によれば、全てではないにしても多数のストアさ
れているビットを大きなブロック長コードに於ける単一
のコードワードを形成する様にメモリを構成することに
よってコーディング効率を向上させた幾つかの方式及び
方法を提供するものである。以下の本発明の説明に於い
て、１個のビットを基本メモリユニットとして説明する
。しかしながら、ｎを選択した整数とし、例えばｎ個の
ビットからなるビット列で構成されるその他の基本メモ
リユニットを本発明に於いて使用することも可能である
。

本発明の１実施例は、［：ｌ１ａｓ、　Ｐ、著の゛誤り
無しコーディング（Ｅ　ｒｒｏｒ　−ｆｒｅｅ　　Ｃｏ
ｄｉｎｇ）　”　。

ＩＲＥ　　ＴｒａｎＳ、　　　ｉｎｆｏｒｍ、　　Ｔ、
ｈｅｏｒｙ、　　Ｖｏｌ。

ＰＧＩＴ−４，２９−３７頁、　１９５４年９月の文献
に記載されているプロダクトコードに基づくものであっ
て、コード自身の精緻性に惑わされることなく構成を明
確に理解することが可能である。本実施例に於いては、
効率が極めて高く、例えば、２５６Ｋ　　ＲＡ　Ｍに対
するメモリの約１／２５６のみが冗長パリティチェック
であるに過ぎないが、現在の製造技術によれば通信条件
は大きな面積を必要とする。その他の実施例はこのコー
ドの幾つかの変形例を提供しており、それらはコーディ
ング効率と、読取遅れと、通信及び演算の複雑性との間
の種々の兼合いを有している。これら実施例の全ては単
−誤り訂正二重誤り検出コードである。

最後に、二重誤り訂正三重誤り検出グラフコード及びア
ルゴリズムが開示されており、それは一層複雑、なアド
レス機能を犠牲にして高いコーディング効率を得ている
。尚、Ｒ，Ｍ、　Ｔａｎｎｅｒ著の“低複雑性コードへ
の帰納的アプローチ（Ａ　　Ｒｅｃｕｒｓｉｖｅ　　Ａ
　ｐｐｒｏａｃｈ　　ｔｏ　　Ｌ　ＯＷ　−ＣＯｍｐｌ
ｅＸｉｔｙＣｏｄｅｓ）”、　　Ｉ　Ｅ　Ｅ　Ｅ　　Ｔ
ｒａｎｓ、　　Ｉ　ｎｆｏｒｍ、　　Ｔｈｅｏｒｙ、　
　Ｖｏｌ、　　２７．　Ｎｏ、４．１９８１年９月、　
　５３３−５４７頁の文献を参照されたい。

第１実施例に於いては、プロダクトコード構成を使用し
てパリティチェックから単−誤り訂正コードが形成され
ている。１組のバイナリ−情報ビットを使用してｑＸｌ
矩形アレイを形成している。

パリティチェックビットが各行に付加されており、それ
がその行に於ける情報ビットのパリティ和である。次い
で、パリティチェックビットが各列に付加されており、
それがその列に於けるビットのパリティ和である。く第
１図参照）従って、このアレイは（Ｑ＋１）Ｘ（ρ＋１
）であり、（ｑ＋β＋１）のパリティビットが元の情報
ビットに付加されている。全てのパリティ方程式を維持
する為に単一の情報ビットを変えることは３個のパリテ
ィビットを変えることを必要とするので、この得られた
コードは最小距離４を有している。

アレイ内の何れかに於いて単一の誤りを訂正する為には
、全ての行のパリティを計算しく即ち、各行に対しては
、その行に於ける全てのビットのモジュロ−２和を計算
する）、全ての列のパリティを計算する。単に１個の行
に於けるパリティ違反と単に１個の列に於けるパリティ
違反がある場合には、その行及び列に於けるビット（即
ち、その行とその列との交点に於けるビット）に誤りが
あることを示し、一方２個以上の行又は２個以上の列に
パリティ違反がある場合には、複数個の誤りが存在する
ことを表わす。注意すべきことであるが、このことは任
意の二重誤りを検出することが可能であるということで
ある。

アレイ内のビットが、例えば、ＲＡＭ内にス！−アされ
ているビットであり、アレイ内のアドレスがＲＡＭ内の
物理的位置にそのまま対応する場合について考慮する。

情報ビットをｂ（ｉ、ｊ）、　　ｉ−〇、・・・、ｑ−
１，ｊ＝ｏ、・・・、ρ−１とした場合に、行パリティ
チェックビットはｂ（１，ρ）で表わされ、それは以下
の如く定義される。

ρ−１ ｂ　（＋、β）＝　Σｂ（ｉ、ｔ）、　ｉ＝○、・・・
、（１−１（Ａ）１＝０ 一方、列パリティチェックビットは以下の如く定義され
る。

−１ ｂ（ｑ、ｊ）　　−Σｂ（ｔ、ｊ　＞、　ｊ＝ｏ、・・
・、！２（Ｂ）１＝０ チェックビット　ｂ（１，ρ）は４番目の列に於ける１
番目行の終りに於ける位置を占有しており、その列は行
パリティチェックビットのみを有しており、チェックビ
ット　ｂ（ｑ、ｊ）は列パリティチェックビットのみを
有するｑ番目の行に於ける３番目の列の端部の位置を占
有しており、一方ビット（ｂ、ｑ、Ｊ２）はメモリ内の
全ての情報ビットの和を表わしている。（注意すべきこ
とであるが、ｂ（Ｑ、ρ）は、行パリティの和として計
算されるか又は列パリティの和として計算されるかによ
らず、全ての情報ビットのパリティ和である。）メモリ
内にストアされている値がプロダクトコード内のコード
ワードを形成するか又は高々１個の誤りがある為にコー
ドワードを形成しないものと仮定する。ビットｂ（ｉ、
ｊ）に対し誤り訂正を行なう為の読取をなす為には、３
個の値が必要である。

Σｂ（ｔ、ｊ　）十ｂ（Ｌｊ　）、　　　　　　（１，
１）１＝０ ρ Σｂ（ｉ、ｔ　）十ｂ（ｉ、ｊ　）、　　　　　　　（
１，２）１＝０ 及びｂ（ｉ、ｊ）自身であり１．全ての和はモジュロ−
２であり、ｔはインデックス用に使用されているダミー
変数である。第１のものはビットそれ自身を除いた列内
に於ける全てのビットの和であり、第２のものはビット
それ自身を除いた行内に於ける全てのピントの和である
。注意すべきことであるが、値（Ｌｌ＞は、ビットｆ）
（ｉ、ｊ＞を２度有している。しかしながら、加算はモ
ジュロ−２であるから、このビットの和に与える影響は
排除されている。このことは、ビットｂ（ｉ、ｊ）がＯ
又は１の何れかでなければならないということを考慮す
ると明らかである。そのビットがバイナリ−〇であると
、２個のバイナリ−〇の和は尚且つバイナリ−Ｏである
。ビットがバイナリ−１である場合には、２個のバイナ
リ−１の和もバイナリ−Ｏ（モジュロ−２）である。同
様に、値（１，２）によって与えられる和に対しても同
一の効果が適用する。パリティチェック条件により、誤
りが発生しなかった場合には、３つの値全ては同一であ
り、即ちｂ（ｉ、ｊ＞である。これら３個の組のビット
は共通光を有することがなくばらばらであり（即ち、各
組に於けるビットは他の組に於けるアドレスとオーバー
ラツプすることの無い固有のアドレスからのものである
）、単一の誤りが高々これら３つの内の１つに影響を与
えるに過ぎない、従って、メモリからの出力値がこれら
３個の内の多数決である場合には、それは正しいもので
あり、従ってこの値をメモリ内に書込むことが可能であ
る。多数決手順によってビットｂに対して読出された値
はｂの配達値（ｄｅｌｉｖｅｒｅｄ　　ｖａｌｕｅ　）
と呼ばれる。復数個の誤りが存在するということは、２
個又はそれ以上の行又は２個又はそれ以上の列のパリテ
ィ違反を探し出すパリティの組を組織的に計算すること
によって検出される。

メモリ内にビットを書込む場合に、その目的とするとこ
ろは、プロダクトコードに於い゛てメモリが尚且つコー
ドワード（それは多分新しいコードワードかもしれない
が）を確保することである。

その手順は、新しい値がエンターされるとコードワード
をアップデートすることである。初期的には、最初にメ
モリをターンオンさせ情報をその中にストアする前に、
メモリ内の金工のビットは０とされ、定義上コードワー
ドを形成する。ｂ（ｉ。

Ｊ）をメモリ内に書込む為には、（ｉ、ｊ）番目の位置
に於ける値を読取り単−誤り訂正読取手順を使用して訂
正する。ビット　ｂ（ｉ、２　＞　、　　ｂ（ｑ、ｊ　
＞及びｂ（ｑ、ρ）も読取られる。ｂ（ｉ、ｊ）の新し
い値が訂正されたく配達）値と一致する場合には、訂正
した値及びｂ（１，β）、ｂ（ｑ、ｊ）及びｂ（Ｑ、β
）を不変のままメモリ内に再度書込む。新しい値が訂正
した値と異なる場合には、訂正した値及びｂ（ｉ、、Ｉ
２）、ｂ（ｑ、ｊ）、及びｂ（ｑ、＊）をコンブリメン
トさせ且つメモリ内に書込む。元の値がコードワードを
形成していた場合には新しいメモリ値がコードワードを
形成し、且っｂ（ｉ。

ｊ）に対し現在ストアされた値が正確に読出される限り
この手順によって誤りが発生されることがないというこ
とを証明することは容易である。

自動ＳＥＣ読取手順用に必要な全ての値をアクセスする
為の手段は、公知の構成を有しておりアレイのｉＭ目の
行内にストアされている全てのビットをラインに沿って
全相パリティツリー（ｐａｒｉｔｙ　　ｔｒｅｅ）へ並
列して転送することの可能な行アドレスデコーダと、ア
レイの３番目の列内にストアされている全てのビットを
ラインに治って層相パリティツリーへ並列して転送する
ことの可能な列アドレスデコーダとを有しており、書込
み手順の為に必要な４個のビットをアクセスする為の手
段は、公知の構成を有しており、ｉ番目の行に於ける最
後のピッｌ”ｂ（ｉ、ρ）及び３番目の列に於ける最後
のビット　ｔｌ（Ｑ、ｊ）及びアレイ内の角のビット　
ｂ（β、Ｑ）を読取り、ｂ（ｉ、ｊ＞のストアされてい
る値がｂ（ｉ、ｊ）の書込まれるべき値と異なる場合に
は、コンブリメントさせ、且つアレイ内に再度ストアさ
せることを可能とする回路を有している。この構成を第
２図に示しである。

所要の全ての計算を行なう為の手段は、ｉ番目の行にお
けるビットのモジュロ−２の和を計算しｂ（ｉ、ｊ）の
値を加算してそれを和からキャンセルさせる排他的ＯＲ
ゲートのパリティツリーと、３番目の列内のビットのモ
ジュロ−２の和を計算し且つｂ（ｉ、ｊ）の値を加算し
てそれを和からキャンセルさせる排他的ＯＲゲートのパ
リティツリーと、入力ライン上に最も頻繁に現われる値
Ｏ又は１を出力する多数決論理ゲートとで構成されてお
り、この構成を第２図に示しである。

複数個のデータ誤り及び回路欠陥検出手順に於ては、最
初に、全ての行のパリティ和及び列パリティ和を計算し
、パリティ違反の数をカウントし、複数個の誤り条件が
次の何れであるかを検知し、（ａ）パリティ違反の数が
偶数であるがＯ又は２でばないか、又は （１））違反の数が２であるが、１個を超えて行パリテ
ィ違反があるか又は１個を 超えて列パリティ違反がある、 且つ、パリティ違反の数が奇数である場合には、回路欠
陥を検出する。

欠陥によって影響を受けないメモリとしてのこのコード
の実施例は極めて高効率である。例えば、２５６にメモ
リに於いて、２　（５１２）　＋１個のパリティチェッ
クピッ］・が必要とされるに過ぎず、メモリの約１／２
５７が冗長の為に使用されるに過ぎない。上述したコー
ドアレイ（即ち、メモリアレイ）は従来のＲＡＭとして
直接的に実現化されたものであり、アレイ内のアドレス
はＲＡＭ１内の物理的な位置にそのまま対応している。

式（７，１）又は（１，２）によって表わされる和の一
方は、実際のメモリに於いて公知の並列読取ラインを利
用することによって容易に計算される。例えば、行アド
レスが全ての行をイネーブルさせる場合、式（１，１）
によって必要とされるその行のパリティ和はアレイの下
部にパリティツリーを置くことによって計算することが
可能である。所望のビットがイネーブルされた行から選
択され、且つその行のパリティ和へ加算される。行及び
列に関してＲＡＭを対称とさせることにより、式（１，
２）によって要求される如く、列全体を列パリティツリ
ーに対して並列に読取ることが可能である。所望のビッ
ト及び行パリティツリー及び列パリティツリーの出力を
ゲートへ供給して訂正したビット値を形成する。しかし
ながら、この実施例は現在の半導体製造技術によった場
合その通信コストは高いものである。使用される特定の
半導体技術に依存して、行及び列の両方に対して並列イ
ネーブル及び出力を供給することは基本のメモリセル寸
法を２倍以上のものとする。

ビットｂ（ｉ、ｊ）をこのメモリ内に書込む為には、訂
正回路を使用してストアされているビットを読取らねば
ならず、且つｂ（ｉ、ρ）、ｂ（ｑ、ｊ＞及びｂ（ｑ、
ρ）を読取り、必要に応じコンブリメントさせ、且つ再
度書込まねばならない。例えば、第１図に於いてアレイ
として示したメモリが初期的に全てＯであり且つｂ（２
，１＞を１として書込むべき場合には、ｂ（２，１）の
現在の値、即ちＯが訂正読取によって決定される。書込
むべき値がストアされているものと異なっているので、
ｂ（２，１＞、ｂ（２，４＞、ｂ（４，１＞及びｂ（４
，４）のストアされている値は全てコンブリメントされ
ると共に再度書込まれ、第１図に示した様にメモリの値
・をさせる。任意のビットが書込まれる場合にｂ（ｑ、
ρ）が検査されるので、半導体メモリ技術に於いて周知
の方法によりそれに対する別のアクセスが与えられる。

その他の３個のビットに対する並列アクセスは、第２図
に示した対称なＲＡＭアーキテクチャによって容易に与
えられる。このメモリの基本的なレイアウトをｑ＝ρ＝
４の場合の１例に対し第２図に示しであるが、上述した
構成は任意のｑ及びρに対して適用可能であることは明
らかである。注意すべきことであるが、第２図の構成に
於いて、ｉ及びｊの両方はＯから４の間を変化する。

このプロダクトコードの表示法をグラフコードとして導
入することが有用である。この表示法は、上述した゛低
複雑性コードへの帰納的アプローチ＜　Ａ　　Ｒｅｃｕ
ｒｓｉｖｅ　　Ａ　ｐｐｒｏａｃｈ　　ｔｏ　　Ｌ　ｏ
ｗ　−Ｃｏｍｐｌｅｘｉｔｙ　　Ｃｏｄｅｓ）　”の文
献に詳細に記載されており、特定のアーキテクチャ構成
とは独立して実際のコード構成を明確に理解することを
可能とする。それは又プロダクトコード及び修正プロダ
クトコードの両方のみならず更に精緻な後述する実施例
として説明する投影面コードに関し統一的な外観を与え
るのに役立つ。第３図に於いて、アレイプロダクトコー
ドが２部構成のグラフに変換されている。このコードに
於けるビットは中実ノードで表わされており、１組のビ
ットに作用するパリティチェックは特定のパリティ方程
式によってチェックされる１組のビットに接続されてい
る中空ノードで表わされている。プロダクトコードに於
いては、各ビットは行パリティチェック及び列パリティ
チェックによってチェックされ、従って各ビットのノー
ドは次数２を有しており、各ピッ　（トが２つのパリテ
ィ方程式に於いて使用されるという事実を反映している
。各行パリティノードは次数ρを有しており、且つ各列
パリティノードは次数ｑを有しており、列パリティ方程
式は与えられた列に於けるｑビットの和をとるという事
実を反映しており、又各行パリティノードは次数ρを有
しており、各行パリティ方程式は与えられた行に於いて
ρビットの和をとるという事実を反映している。このア
レイによって形成されるグラフは２部構成グラフ（ｔｒ
ｉｐａｒｔｉｔｅ　）として認識することが可能であり
、第３ｂ図に示した如く、行及び列ノードは２つのクラ
スに別れている。第３Ｃ図に於いて、このグラフは任意
のビットを根として使用しツリー形態に描き直したもの
である。後に理解される如く、本発明は、情報ビットで
あろうがパリティチェックビットであろうが根としてど
のビットを使用しようが、ツリーは同一の形態を有して
いるという事実を利用するものである。ツリーの頂部に
於けるビットを実際のメモリから読取る場合には、３個
の値が必要である。即ち、ビットそれ自身と、その行の
パリティ和と、その列のパリティ和である。第２図に於
けるブロック線図で示した如く、ＲＡＭアーキテクチャ
のアクセス路及びアドレス信号は２個の実際のパリティ
ツリーが任意の所望のビットに対し演算を実行すること
を可能とする。従って、ビット　ｂ（１，０）をメモリ
から読取るものと仮定する。ＲＡＭメモリアドレス回路
がこのビットのアドレスを読取る。

次いで、公知の構成を有するセンスアンプを使用してこ
のビットの値が読取られる。次いで、本発明によれば、
２個のパリティ和が計算される。最初のパリティ和は、
ｂ（１，０＞が位置している列に於けるビットの和であ
る。第３ａ図及び第３ｂ図に示した如く、この和はビッ
ト　ｂ（０，０）。

ｂ（１，０）、ｂ（２，０）、ｂ（３，０）及びｂ（４
，Ｏ）を加算することによって計算される。

注意すべきであるが、第１列ビット（ｂ（０，０＞乃至
ビットｂ（３，’Ｏ））内の情報が最初にメモリ内にス
ｌ〜アされている場合には、ｂ（４，Ｏ）が以前に計算
されたパリティビットである。従って、方程式（ｉ、ｉ
）によって上述した如く必要とされる計算が成されたこ
とになる。この計算は、第３ｂ図の２部構成グラフに於
いて、ノードＣＯからビット　ｂ（０，０＞乃至ｂ（４
，Ｏ）を介して延在するラインによって表わされている
。更に、ビット　ｂ（１，０）を有する行に於けるビッ
トもその和がとられる。これらのビットは、ビットｂ（
１，０）、ｂ（１，１）、　　　ｂ（１，２）、　　　
ｂ（１゜３）及びｂ（１，４）を有している。ビットｂ
＜１．４）は、ビットｂ（１，０＞乃至ｂ（１゜３）が
この行内にストアされていた場合に以前に計算された行
パリティピットである。この計算は、第３ｂ図の２部構
成グラフに於いて、行ノードＲ１からｂ（１，Ｏ）を有
する行に於ける適宜のビットを介して延在するラインに
よって表わされている。

この動作を実行する構成を第２図に概略ブロック線図で
示しである。第２図に示したブロックの各々は半導体技
術に於いて公知のタイプのものであり、従ってその詳細
は割愛する。

第２図の構成に於いて、イネーブル回路２１及び２２は
行イネーブル回路及び列イネーブル回路を夫々有してお
り、これらの両方のタイプは半導体メモリ技術に於いて
公知のものである。例えば、イネーブル回路２１はアド
レス回路によって選択された任意の行をイネーブル状態
とさせ、一方イネーブル回路２２はアドレス回路によっ
て選択された任意の列を同時的にイネーブル状態とさせ
る。

典型的なメモリセルに於ける行イネーブルライン及び行
読取ライン及び同一のメモリセルに於ける列読取ライン
及び列イネーブルラインの概略構成を更に詳細に第２ｂ
図に示しである。第２ｂ図に於いて、メモリセル２９は
列イネーブルライン２９ａと列読取ライン２９ｂと行イ
ネーブルライン２９ｃと行読取ライン２９ｄを有してい
る。列イネーブルライン２９ａは、更に、メモリセル２
９を有する列内に配列されているその他のメモリセル（
第２ｂ図には示していない）の各々をイネーブルさせる
一方、行イネーブルライン２９Ｇはメモリセル２９を有
する行内に配列されているその他のメモリセル（不図示
）の各々をイネーブルさせる。

列読取ライン２９ｂからの出力信号がとられて回路２３
を選択する。選択回路２３は同時的に到着する列ビット
の中からアクセスされている特定の列ビットを選択する
。選択回路２３はアクセスされているビットに関し２つ
のことの内の何れか一方のことをする。それは、このビ
ットが方程式＜　　ｉ、ｉ）によって必要とされる和を
与える為にビットを加算するパリティツリー２４内に於
いて加算されることを防止するか、又はそれはパリティ
ツリー２４がその列内の全てのビットを加算させ次いで
このアクセスされているビットをその和から減算して方
程式（１，１）によって必要とされる結果を与える。同
様に、選択回路２５は第２ｂ図に於いて行読取ライン２
９ｄに対応する行読取ライン上を同時的に伝送される行
ピッ１〜の中からアクセスされているビットを選択し、
パリティツリー２６が読出されたビットを包含すること
なしに方程式（１，２）によって必要とされる計算を行
なわせるか、又はそれがその行に於ける全てのビットの
総和からアクセスされているビットを減算することによ
って方程式（１，２）によって必要とされる結果を与え
る。

パリティツリーからの出力信号はアクセスされているビ
ットｂ（ｉ、ｊ）と共に多数決ゲート２８へ伝送され、
そこでビット　ｂ（ｉ、ｊ＞に対する値として、多数決
ゲート２８へ伝送された３個の信号の内生なくとも２つ
によって表わされる値を選択する。従って、ビット　ｂ
（ｉ、ｊ）が誤りであると、多数決ゲート２８から読取
られた値はパリティツリー２４及び２６からの出力信号
によって決定されるビット値であり、これらパリティツ
リーからの出力信号は同一であり且つビットｂ（ｉ、ｊ
）に対して最初にストアされた値を表わしている。

第２図に示した構造を実施する為の半導体回路及び製造
技術はデジタルメモリ設計及び製造技術に於いて全て公
知であり、従ってその詳細な説明は割愛する。

ここで、第３ｂ図の２部構成（ｂｉｐａｒｔｉｔｅ　）
グラフについて説明すると、コードの最小距離はグラフ
のガース（ｇｉｒｔｈ　＞即ち最小サイクル長の半分で
ある。最小サイクル長はグラフ理論に於いて周知の概念
である。従って、最小サイクル長はあるノードから開始
してその開始したノードへ１回を超えて同一のラインを
超えることなしに戻る為に通り過ぎねばならないノード
数として定義される。全てのパリティ方程式を満足させ
る為に、最小重みワードがグラフ内に於いてサイクルを
形成せねばならない。プロダクトコードグラフはガース
８を有しており、最小サイクルとして８／２−４ビツト
を通過する。全てのコード方程式を維持しながらコード
内の任意の１個のビット（即ち第３ａ図のメモリ内にス
トアされている任意のビット）を変化させる為には、少
なくとも４個のビット（変化されるビットと、行パリテ
ィピットと、列パリティビットと、ｂ（ｑ、β））を変
化させねばならない。本発明に基づいて提案されている
書込み手順は最小の組（即ち、４個のビットを超えて変
化させることがない）で動作する。

第３Ｃ図のツリーは根に任意のビットを有するグラフを
表わすことが可能である一方、ツリーの下部に於けるビ
ット（即ち、第３図のグラフの下部に於けるビット）を
情報ビットとし且つ根をビットｂ（Ｑ、Ｊ２）として考
えることによりコード構成に関し付加的な洞察を得るこ
とが可能である。

情報ビットが変化されると、ツリーの左側情報径路に於
けるビットでそのビットから根まで変化されねばならず
、右側の径路上のビットも変化されねばならず、且つ根
ビットも変化されねばならない。しかしながら、明らか
なことであるが、ツリーの下部に於けるビットは任意の
値を与える事が可能であり、次のレベルに於けるビット
及び根を適切に選択することによって全てのパリティ方
程式を満足させることが可能である。どの様に根にアプ
ローチしようとそれは同一の値を有している。

本発明の第２実施例は、第２ａ図及び第２ｂ図に関連し
て上述した様に行及び列を同時的に読取ることに関連す
る面積上の不利益を減少させており、且つ出力ラインを
時間多重することによってコーディング効率を維持し、
その際に読取遅れを増加させている。この第２実施例は
、１実施例として、上述したグラフをＲＡＭに於ける修
正プロダクトコードのグラフとして読替えている。

ｑ＝βとして、（Ｑ＋１）２のビットを前と同様に正方
形の（Ｑ＋１）Ｘ　（（１＋１）アレイに構成し、任意
の行に於けるビットのモジュロ−２和が０でなければな
らないという条件を課している。

注意すべきことであるが、このことが可能であるのは、
各行が情報ビットと１個のパリティビットとを有するか
らである。次いで、各列の和がＯのモジュロ−２となる
ということを要求する代りに、任意の循環的な対角線（
各循環的な対角線が５個の個別的に引かれた線の１つと
して定義されている第４図を参照）に沿っての和がＯで
あることを必要とし、全ての　１に対して次式が成立す
る。

Σ　ｂ（ｉ−に、ｋ）　　＝　Ｏ（Ｃ）ｋ＝０ 尚、この和はモジュロ−２であり、そのインデックス演
算（１ｎｄｅｘ　　ａｒｉｔｈｍｅｔｉｃ）はモジュロ
−ｑ＋１である。１番目の対角線の和及び３番目の行は
正確に１個のビットを共用し、従ってそのコードは元の
コードに対して同形写像（ｉｓｏｍｏｒｐｈｉｃ）であ
る。ここに於いても、ビットｂ（ｔ、ｊ　）　、　ｉ。

ｊ　＝Ｏ，・・・、ｑ−１を情報ビットとしてとること
が可能である。ビット　ｂ（ｉ、ｑ　）　、　ｉ　＝Ｏ
，・・・。

Ｑ−１は行の和で決定され、従ってビットｂ（ａ。

ｊ）、ｊ＝０．・・・、ｑは対角線の和によって決定さ
れ前の様にストアされる。メモリを単一のコードワード
としてＨ持したままビット　ｂ（ｔ、ｊ）をメモリ内に
書込む為には、ビットｂ（Ｑ、ｉ）、ｂ（ｉ、Ｑ＞及び
ｂ（ｑ、ｉ　＋ｊ　＋１　）をアクセスせねばならない
。

１個のビットを読む為には、そのビットは対応する行の
和及び対角線の和に沿ってアクセスされねばならない。

前の様に行をイネーブルし、例えば、ＲＡＭのメモリの
下部にパリティツリーを設けた場合、そのビット及び行
の和牛ｂ（ｉ、ｊ）が第１サイクルに於いて得られる。

ｉ番目の行に於けるビットはラインに沿ってその行の下
部に於けるパリティツリーへ並列して転送される。１番
目の行がパリティツリーに入ると、列アドレスデコーダ
がそれからビット　ｂ（ｉ、ｊ）を選択することが可能
であり、且つ上の方程式（１，２）によって必要とされ
る。行の和パリティチェックビット（＋、Ｑ）が書込み
手順を行なう為に得られる。対角線の和を得る為には、
当該技術に於いて周知の技術を使用して、対角線アドレ
ス（ｉ＋ｊ＋１）モジュロｑ＋１が計算される。例えば
、第４図に示した如く、行の和及び対角線の和を使用し
て、行パリティチェックピット及び列パリティチェック
ビットの両方を計算する為には１個のパリティツリー４
４のみが必要である。従って、対角線イネーブル回路４
１が第４図に於ける個別的なラインによって表わされて
いる様に選択された対角線に於けるメモリセルをイネー
ブルさせ、特定の識別された対角線上のセルの各々にス
トアされているビットが選択回路４３に読込まれる。選
択回路４３はアクセスされているビット　ｂ（ｉ、ｊ）
を選択し、列パリティピットに対して方程式（１，１）
に従って使用されるのと同様の方法でパリティツリー４
４によって対角線の和を計算させる。しかしながら、注
意すべきことであるが、対角線パリティを計算するのに
使用されるビットはアクセスされている特定のビットｂ
（ｉ、ｊ）を有する対角線から選択される。パリティツ
リーはどット　ｂ（ｉ、ｊ）なしでパリティを計算する
が、又はこのビットを包含してパリティを計算し次いで
このビットを総和から減算する。この計算に続いて、行
イネーブル回路４２がごット　ｂ（ｉ、ｊ）を有する行
をイネーブルさせる。次いで、この行が選択回路４３へ
送られ、選択回路４３はアクセスされているビット　ｂ
（ｉ、ｊ＞を非選択状態としてビットｂ（ｉ、ｊ＞なし
でパリティツリー４４が選択された行に於けるビットの
和を計算することを可能とするか又はビット　ｂ（ｉ、
ｊ）を保持し選択された行に於ける全てのビットからパ
リティツリー４４によって計算された和へ後に加算した
り減算したりする。その結果パリティツリーから得られ
る和が以前に計算されメモリ４５（通常バイナリ−１又
はＯの何れかを保持する為に単にノリツブフロップの組
を有している）に保持されている行の和と共に、選択回
路４３からのビット　ｂ（ｉ、ｊ）と同時的に多数決ゲ
ーｌ〜４６へ送られる。次いで、多数決ゲート４６は、
再び、それへ送られた３個の入力信号の肉受なくとも２
個のものを表わす出力ビットを発生する。ｂ（ｉ、、ｊ
＞が誤りである場合には、多数決ゲート４６は行の和及
び対角線の和の夫々の操作からの入力であり同一の値を
有する入力の値を表わす信号を発生し出力する。従って
、本回路はビット　ｂ（ｉ、ｊ）に於ける単一の誤りを
形成する。第４図の回路は２個のパリティ和を計算する
為に１個の選択回路４３と１個のパリティツリー回路４
４とを必要とするものであって、第２ａ図に示したこの
様な構成を２個必要とするものと比べて著しく経済性が
高い。従って、第４図の回路は２のサイクルで動作する
。第１サイクルに於いては、行の和が計算されメモリ４
５内にストアされる。第２のサイクルに於いては、この
対角線アドレスが対角線アドレスデコーダへ転送され、
それが循環的に継続される対角線全体を動作させる。同
一の並列出力ラインが対角線からの値をアレイの下部に
於ける排他的ＯＲゲーＩ〜のパリティツリーへ転送し、
その時点に於いて対角線パリティ和十ｂ（ｉ、ｊ）を計
算する。この対角線アドレスは又書込手順を行う為に、
ｂ（ｉ、ｊ）を通過する対角線がｑ番目の行を通過する
位置にある対角線チェックビットｂ（ｑ、（ｉ＋ｊ＋１
）モジュロｑ＋１）をその対角線から選択する。（同様
に、書込み手順を行なう為に、アドレス　１がアレイの
下部行から対角線パリティビット　ｂ（ｑ、ｉ）を選択
する。）第１サイクル期間中に計算され一時的にストア
された行パリティ和及び第２サイクルの期間中に計算さ
れたビット値及び対角線パリティ和が多数決ゲートへ転
送され、そのゲートは訂正された値、即ちそのゲートの
入力ライン上に最も屡々現われる○又は１の値を発生す
る。

複数個のデータ誤り回路欠陥を検知する方法に於いては
、最初に、全ての行パリティ和及び対角線パリティ和を
計算し、パリティ違反の数をカウントし、次の何れかの
条件が満足される場合に複数個の誤りが発生したことを
検出する。

（ａ＞パリティ違反の数が偶数であるがＯ又は２ではな
い場合か、 （ｂ　’）パリティ違反の数が２であるが、１個を超え
た行パリティ違反か、又は１ 個を超えた対角線パリティ違反が存在 する場合。

そして、パリティ違反の数が奇数である場合に回路欠陥
が検出される。このアーキテクチャを第４図に示しであ
る。

このアーキテクチャの主要な利点は、各行の値を読取り
且つ各対角線にストアされている信号の値を読取る為に
行イネーブルライン及び行読取ラインが必要とされるに
過ぎないということである。

与えられた対角線に於けるメモリセルの各々が同時的に
イネーブルさせることを可能とする為にはチップ上に対
角線イネーブルが形成されねばならない。しかしながら
、対角線セルの各々にストアされているビットの読取は
そのセルに関連する行読取ラインを使用して行なわれる
。

任意の１個のビットに対して単一の誤り訂正を行なう為
に多数の組のビットをアクセスせねばならなかったので
出力ラインの多重操作を行なう必要性が生じた。この通
信上の障害はコーディング効率を減少させることによっ
て緩和させることが可能である。明らかに、通常のＲＡ
Ｍ半導体アーキテクチャに於いては、与えられた行に於
ける全てのビットが容易にアクセスされる。このことは
、あるビットをデコードする為に必要とされる全てのビ
ットが単一の行内に存在するというコード化技術を使用
することを意味している。任意の誤り訂正コードを使用
することが可能ではあるが、パリティチェックコードの
プロダクトをエンコード及びデコードする為の計算が簡
単であるということが望まれる。各々が（ｑ＋１）ｘ　
（ｑ”＋１）のマトリクス次元であり各々がプロダクト
コードとして組立てられている４個のマトリクスの各々
を各プロダクトコードの連続する行を連結させることに
よって単一のＲＡＭ行へ変換する場合について考察する
。ｑ及びｑ−が大きい場合にはコーディング効率が最大
であり、従って、コーディング効率の点からは、高次に
矩形状のρｘ（ｑｑ′＋　ｑ＋　ｑ−＋１　＞ＲＡＭと
することが望ましい。　一本発明の第３実施例に於ける
ＲＡＭの縦横比を保持する為に、各々がβｘ（ｑ−＋１
）の次元を有するＱ＋１個の副アレイを連結させる。ビ
ットはｂ（ｕ、ｖ、ｖ　）によってインデックスされて
おり、Ｕは副アレイを与え、■は副アレイに於ける行を
与え、Ｗは副アレイに於ける列を与え、一定の■を有す
る１組のビットはＵがプロダクトコードの行をインデッ
クスしＷがプロダクトコードの列をインデックスするプ
ロダクトコードを形成する。

この構成をｑ−４，ρ＝５．ｑ＝＝４の場合に対し第５
図に示しである。

特定のビット　ｂ（ｕ、ｖ、ｗ　）に対してプロダクト
コード付和を計算する為には、Ｕ副アレイの１行の付和
がアクセスされねばならない。このことは、パリティツ
リー５２−０乃至５２−４を各副アレイと関連付けるこ
とによって達成され、Ｕアドレスｕ＝Ｑ乃至ｕ＝４が使
用されるべき適宜のパリティツリー出力を選択する。プ
ロダクトコード死相は同一のＶ及びＷアドレスを有する
全ての副アレイに於けるビットのＵに関する和である。

副アレイの各々から単一の列ビットを選択する為にアド
レスＶ及びＷが使用され、これらは所要の和を発生させ
る副アレイに股がる加算器５３−Ｏ乃至５３−４からな
るパリティツリーへ供給される。

更に詳細に説明すると、このメモリは通常のアドレス機
能を有する一連のＱ＋１個の矩形状のアレイの形態をな
しており、ｑ番目のアレイに於ける（ｖ、ｗ　）位置は
ｕ＝ｏ、−、ｑ−１，ｖ＝０．１゜・・・、（ｋ＝１）
、　　Ｗ＝０．１．・・・、　　Ｑ−−１に対する情報
ビット　ｂ　（ｕ、ｖ、ｗ　）によって占有されている
。（注意すべきことであるが、プロダクトコードは正方
形である必要がない。） このコードは次式のパリティチェック方程式によりｕ＝
ｑ副アレイ５及びｗ＝　ｑ−列内にチェックビットを定
義することによって発生される一連の独立的なプロダク
トコードで構成されている。

一 （Ａ）　　　Σ　ｂ（ｕ、Ｖ、ｋ）　　＝　０ｋ＝０ 但し、ｕ＝０．・・・、ｑ、及びｖ−０，・・・、ｋ＝
１従って、副アレイのｑ番目の列に於けるビットは同一
の行及び副アレイに於けるその他のビットのモジュロ−
２和である。

（Ｂ）　　　Σｂ（ｋ、ｖ、ｗ）　　＝　Ｑｋ＝＝０ 但し、Ｖ＝Ｏ，・・・、ｋ＝１．及びｗ＝０．・・・、
ｑ−従って、Ｕがｑと等しくない場合には、ビットｂ（
ｑ、ｖ、ｗ　）は全てのＵ副アレイに於ける同一の行及
び列に於ける全てのビットのモジュロ−２和であり、■
＝０．・・・、ｋ＝１．ｗ＝ｏ、・・・、　ｑ−−１に
対して定義されたチェックビットｂ　（Ｑ、Ｖ、Ｗ　）
はｕ＝ｑ副アレイ内にストアされ且つチェックビットｂ
（ｕ、ｖ、　Ｑ−）はｑ番目の副アレイのｑ′番目の列
内にストアされる。この状態を第５図に示しである。

ビットｂ（ｕ、ｖ、ｗ　）に対する自動的なＳＥＣ読取
手順に対して必要とされるストアされた値は以下の如く
である。

（Ａ）　　ビットｂ（ｕ、ｖ、ｗ） （Ｂ）、− Σｂ　（ｕ、ｖ、ｋ　）　　＋　　ｂ　（ｕ、ｖ、ｗ　
）　　　　　　（３，１）ｋ＝０ 即ち同一の副アレイ及び行に於けるその信金てのビット
のモジュロ−２和、 ｋ＝０ その他の副アレイに於ける同一の行及び列に於けるその
他の全てのビットのモジュロ−２和。

書込み手順を行なう為に必要なストアされている値は以
下の如くである。

（Ａ）　　　ｂ（ｕ、ｖ、ｗ　） （Ｂ）　　　ｂ（ｕ、ｖ、　ｑ−） （Ｃ）　　　ｂ（ｑ、ｖ、ｗ　） （Ｄ）　　　１）（Ｑ、Ｖ、Ｑ′） ＳＥＣ読取手順を行なう為に必要とされる全ての値をア
クセスする為の手段は、ｑ番目の副アレイからのビット
　ｂ（ｕ、ｖ、ｗ　）とｑ番目の副アレイと関連するパ
リティツリーからの出力及び各副アレイから１個の入力
を有するパリティツリー内へ各ｋに対しに番目の副アレ
イから供給すべきビットｂ（ｋ、ｖ、ｗ　）を選択する
為のアドレスラインを有している。書込手順を行なう為
に必要とされる全ての値をアクセスする為の手段は、訂
正されストアされた値ｂ（ｕ、ｖ、ｗ　）が書込まれる
べき値と異なる場合にコンブリメントされ夫々の位置に
書込まれるべきｑ番目の副アレイのＶ番目の行からのビ
ットｂ（ｕ、ｖ、ｗ　）及びビットｂ（ｕ、ｖ、　Ｑ′
）とｕ＝ｑ副アレイのＶ番目の行からのビットｂ（ｑ、
ｖ、ｗ　）とビットｂ（ｑ、ｖ、　ｑ−）を選択するア
ドレスラインで構成されている。

所要の全ての計算を行なう手段は、各ｕ＝Ｑ。

１、・・・、ｑに対しｑ番目の副アレイと関連する排他
的ＯＲゲートのツリー５２−ｕの様なパリティツリーで
あってその副アレイの行及びｂ（ｕ、ｖ、ｗ）に於ける
ビットのモジュロ−２和を計算するパリティツリーと、
ｑ個の副アレイの各々から１個の入力を受は副アレイの
各々から選択されたｂ（ｕ。

ｖ、ｗ　）を有するプロダクトコード及びｂ　（ｕ、ｖ
、ｗ　）に於ける列に於ける単一ビットのモジュロ−２
和を計算す−る加算器５３−０乃至５３−４からなるパ
リティツリーと、入力ライン上に最も屡々発生するＯ又
は１の値を出力する多数法論理ゲート５４とを有してあ
り、その構成を第５図に示しである。

第３図に示した実施例に関連して前述した如く、複数個
のデータ誤り及び回路欠陥を検出する方法を本発明の構
成を使用して実施することが可能である。この方法によ
れば、メモリ回路が故障したか否かを決定することが可
能であると共に、回路内の何れかのビットが誤りである
かを検出し、且つ誤りである場合には、そのビットを訂
正することを可能とする。

この複数個のデータ誤り・回路欠陥検出方法によれば、
最初に、ｑ個の副アレイの各々の１番目の行に対する行
パリティ和及び全ての副アレイの１番目の行及びＷ番目
の列に於ける全てのビットのパリティ用、即ち各Ｗに対
し１個の和、を計算し、パリティ違反の数をカウントし
、以下の条件が満足される場合には複数個の誤りが存在
することを検出し、 ′（ａ）パリティ違反の数が偶数であるがＯ又は２でな
い場合か、又は （ｂ　）パリティ違反の数が２であるが、１を超えた行
パリティ違反又は１を超え た列パリティ違反がある場合、 且つ、パリティ違反の数が奇数である場合には回路欠陥
を検出する。何故ならば、読取られた任意の１個のビッ
トに誤りがある場合には２個のパリティエラーを発生し
、従って１個のパリティのみでは回路欠陥を表わすこと
ができるに過ぎない。

この手順を各Ｖに対して繰返し行なうことが可能である
。

一定のメモリ寸法に対しては、この複数個の独立したプ
ロダクトコードブロックへ構成することはコーディング
効率を減少させることとなる。この方法を２５６にメモ
リへ実施すると、Ｑ＝＝Ｑ＝ρ−６４及び６４　（２（
６４）　＋１　）個のパリティとなる。この場合のコー
ディング効率は６４×６４プロダクトコードの効率であ
り、メモリの約１／３３がパリティ用に占有される。し
かしながら、この場合の最大の面積上の問題はパリティ
用の貯蔵面積ではなく、寧ろ別々の副アレイ及びパリテ
ィツリーに対して別々のセンスアンプを設けるというこ
とである。何れの列も高々１ビツトを出力和に対して貢
献するので、その他の誤りが存在しないと仮定した場合
に、メモリに故障が発生しなくとも副アレイの１個の列
全体が故障する。

次の実施例に於いては、別々の行アドレス機能及びアド
レスコンピュータを各々の副アレイに使用しており、メ
モリが組直されて投影的幾何学形状から得られるグラフ
コードに於ける単一のコードワードを形成する。第５図
に示した実施例と比較して、パリティチェックビットに
よって占有されるメモリの部分は事実上不変である。類
似したパリティツリーが、１個のビットが読出された時
点に於いて、単一の誤り訂正を行なうことを可能とする
。このコードは最小路１１１ｆ６を有してあり、二重誤
り訂正を行なうことが可能である。

前掲の゛″低複雑性コードへの帰納的アプローチ（Ａ　
　　Ｒｅｃｕｒｓｉｖｅ　　Ａ　ｐｐｒｏａｃｈ　　　
ｔｏ　　Ｌ　ＯＷ　−ＣＯｍｐ＋ｅｘ＋ｔｙ　　Ｃｏｄ
ｅｓ）　”に記載されている如く、又Ｑａｍｅｒｏｎ、
　Ｐ　、　Ｊ　、及びＶａｎ　　Ｒｕｎｔ、　　Ｊ、　
ｌ−１゜共著の“グラフ理論、コーディング理論及びブ
ロック設計（Ｇ　ｒａｐｈ　　Ｔ　ｈｅｏｒｙ、　　Ｃ
ｏｄｉｎｇ　　Ｔ　ｈｅｏｒｙ、　　ａｎｄ　　３１ｏ
ｃｋ　　Ｄ　ｅｓｉｇｎｓ）　”　、ケンブリッジ。

ケンブリッジ大学出版、　１９７５年、に記載されてい
る如く、投影幾何学形状ＰＧ　（２，Ｑ　’）を使用し
て任意の写９に対しフィールド面六辺形コードを構成す
ることが可能である。点及び線でパリティチェックを表
わし且つ全ての点−線の対に対しビットノードを形成す
ることにより、ガース即ち最小サイクルが１２である２
部構成グフフが形成される。この様なグラフに於いて、
任意のビットノードは、深さ６を超えてサイクルが形成
されていない第３Ｃ図のものと類似したツリーの形態で
グラフの根として使用することが可能である。ｑ＝２に
対するこのタイプのグラフを第６Ａ図に示しである。今
度の場合には、グラフを形成する場合に実際のツリーか
ら開始し、ツリーの一側部の下部に於ける葉の端部を他
側部に於ける葉の端部へ接続させ、そうすることにより
形成されるグラフの最小サイクルが１２となることを確
保する。

１度この様にしてグラフが構成されると、その実施、例
えば、ＲＡＭとして使用することはプロダクトコード技
術の拡張である。注意すべきことであるが、例えば、ツ
リー形態に於けるグラフの下部にはｑ３のビットノード
（即ち、ｑ＝２の場合は８個のビットノードがある。）
これらの下部ノードを実際のデータビットとしてとるこ
とが可能であり、グラフの上の方にあるノードはパリテ
ィチェックである。ツリー形態に於けるグラフの下部に
於けるｑ３　ビットに対し任意の値が与えられると、残
りのビットの値を適切に選択することによって全てのパ
リティ方程式を満足させることが可能である。従って、
コードは（（（１＋１＞（ｑ２＋　（１＋１）、　　ｑ
３，６）コードである。このことは、第６Ａ図のツリー
形態に於けるグラフを考慮することによって理解するこ
とが可能であり、そのグラフに於いて、典型的な値が深
さ６に於ける情報ビットへ与えられている。第６Ａ図に
示した如く、深さ５に於けるノードによって表わされる
パリティ方程式は、深さ４に於ける各ビットを深さ５に
於けるパリティノードの下側に接続され且つ深さ４に於
けるビットに接続されている深さ６に於けるビットの全
てのモジュロ−２和とすることによって満足させること
が可能である。

同様に、深さ３に於けるノードによって表わされるパリ
ティ方程式は、深さ２に於ける各ビットを深ざ３に於け
るノードに接続され深さ２に於けるビットに接続されて
いる深さ４に於けるビットの和と等しくすることによっ
て満足させることが可能である。最後に、深さ１に於け
る両方のパリティ方程式は深ざ０に於ける頂部ビットを
、同じ値でなければならない左側の組及び右側の組のパ
リティ、即ちツリーの下部に於ける深さ６に於ける８個
のビットのモジュロ−２の和とすることによって満足さ
れる。

このコードは、驚くべきことに、回路コードである。抽
象回路コードは、Ｐｅｔｅｒｓｏｎ、　　Ｗ、　Ｗ。

及びＷｅｌｄｏｎ、　　Ｅ　、　Ａ　、共著の゛誤り訂
正コード（Ｅｒｒｏｒ−ＣｏｒｒｅｃｔｉｎｇＣｏｄｅ
ｓ）”、ケンブリッジ、　マサチューセッツ　ＭＩＴ出
版、　１９７２年、及びＨｕｆｆｍａｎ、　ｏ、　Ａ、
　　”グラフコード（Ｇ　ｒａｐｈＣｏｄｅｓ）　”　
、未出版、　１９６６年の文献に記載されている。この
ツリーはスパニングツリ−（５ｐａｎｎ　ｉ　ｎｇｔ　
ｒｅｅ　）を形成しており、従って、パリティチェック
を確立するのに十分である。本発明者の知見したところ
によれば、投影面に基づくグラフコードをメモリアーキ
テクチャに適用することにより著しい効果が得られるこ
とが分った。特に、この様なメモリは二重誤り補正及び
三重誤り検出を行なうことが可能となる。

任意の基数ｑに対し投影面グラフを構成する為には、Ｑ
＝２の場合に対し第６Ｂ図に示した如く、２つに分岐、
した両側型ツリーから開始する。左側の頂部には線ノー
ド（中空の四角で示しである）が設けられており、右側
の頂部には点ノード（中空の円で示しである）が設けら
れており、これら２つのノードはエツジによって接続さ
れている。

左側の線ノードから、ｑ個のエツジを下側に加算し、各
々新しい点ノードで終了し且つ各々がガロイス（Ｇａｌ
ｏｉＳ　）フィールドＧＦ　（Ｑ　）の要素によってイ
ンデックスされる。（ｑ＝２の場合には、これらフィー
ルド要素はＯ及び１である。）右側の点ノードから、ｑ
個のエツジを下側に加算し、その場合に各々新しい線ノ
ードによって終了され且つ各々フィールドＧＦ　（Ｑ　
）の要素によってインデックスされる。同様に、左側に
今構成された各点ノードから、線ノードによって終了さ
れ且つフィールド要素によってインデックスされて１組
のｑ個の新しいエツジが付加される。これと対応して、
右側に今構成された各線ノードから、点ノードによって
終了され且つフィールド要素によってインデックスされ
て１組の新しいｑ個のエツジが付加される。この時点で
、両側型のツリーは夫々の側部に於いて異なったタイプ
、点及び線、のノードからなる３個のレベルを有してい
る。左側の下部線ノードの各々から、ｑ個の新たなエツ
ジが下側に付加され、その場合にその各々がフイールド
要素によってインデックスされるが、これらのエツジは
新しいノードで終了されることはない。

注意すべきことであるが、これらの新しいエツジはＧＦ
　（Ｑ　）からの要素の３個の集合によってインデック
スされるものと見ることが可能であり、特定のエツジに
対するこの３個の集合はそのエツジに到達する為にツリ
ーの左側を下側へ下降せねばならないエツジの連続する
インデックスによって定義される。左側の下部に於ける
エツジに対するこの３個の集合は（Ｕ、Ｖ、Ｗ　）によ
って与えられる。同様に、ツリーの右側の下部に於ける
各ノードにｑ個の新たなエツジを付加し、これらのエツ
ジはツリーの右側を下部エツジへ向かって下降する径路
に沿うエツジインデックスによって定義されるＣＸ、Ｖ
、Ｚ　）によってインデックスされる。

このツリーは、左側のツリーの下部に於ける各エツジを
右側に於けるツリーの下部に於ける１個のエツジへ接続
させることによってグラフの形態に変形される。この様
な接続が１度なされると、そのグラフはグラフ内のエツ
ジの各々の中間にビットノードを差込み且つグラフの点
ノード及び線ノードの両方をパリティノードとして使用
することによりコードグラフに変換される。これらの接
続は、下部左側のエツジのアドレス及び下部右側のエツ
ジのアドレスをマツピングする関数Ｘを与えることによ
って定義される。これらの新しく接続されたエッジヘビ
ットノードを導入した後に、エツジアドレスは実効的に
これらのビットに対し２個の異なったアドレスを提供す
る。ツリー形態に於けるグラフの下部に於けるピッ１へ
に対し２個の異なったアドレスを関係付ける関数ｆを与
える事によってこれらの接続をなす事につき説明する。

ツリーの左側は、下部ビットの自然にｑに関するアドレ
ス動作を与え、且つ右側は異なったｑに関するアドレス
機能を与える。（ｑ＋１）番目の記号φを使用すること
により、（ｑ＋１）に関するアルファベットで３個の集
合の形態でツリーに於ける全てのビットに対するアドレ
スを与えることが可能である。左側半分を介してアドレ
スする場合には、これら３個の集合は括弧で括られる。

右側半分を介してアドレスする場合には、これらの３個
の集合は大括弧で括られる。頂部に於けるビットは（φ
、φ、φ）−〔φ、φ、φ〕である。

左側の深さ２に於けるビットは（Ｕ、φ、φ）である。

深さ４に於けるものは（Ｕ、Ｖ、φ）であり、左側のツ
リーを介してアドレスされる下部ビットは（Ｕ、Ｖ、Ｗ
　）である。右側に関しても同様に、深さ２に於けるビ
ットは（Ｘ、φ、φ〕であり、深さ４に於いては（ｘ、
ｙ、φ〕であり、下部に於けるものは（ｘ、ｙ、ｚ　）
である。これらのアドレス要素Ｕ、Ｖ。

ｗ、ｘ、ｙ及びＺは全てＧＦ（（１）の要素どして解釈
することが可能である。

下部に於けるデータビットによって形成されるツリーの
左側半分及び右側半分の間のリンクは、アドレスマツピ
ングｆ　：　（ｕ、ｖ、ｗ　）→（Ｘ、Ｖ、Ｚ　）によ
って表わすことが可能であり、従って左側半分を介して
のビットのアドレスは（Ｕ、Ｖ、Ｗ　）であり右側半分
を介してのアドレスは（ｆ　（ｕ、ｖ’、ｗ　）　）で
ある。この場合に、このコードは、グラフ内に１２より
少ないサイクルが存在することがない様にマツピングｆ
を選択することにより、最小距離６を有している。この
ことは常に行なうことが可能である。例えば、アドレス
マツピングがｆ（ｕ。

ｖ、Ｗ）　＝　（ｘ、ｙ、ｚ　’）　＝　（ｗ、　ｖ−
ｕｗ、　ｕ　）によって与えられ且つＧＦ　（Ｑ　）で
演算される場合、このグラフは１２より短いサイクルを
有することはない。このことは以下の記載から理解する
ことが可能である。

マツピングｆは明らかに全単写（即ち、１対１のマツピ
ング）である。又、このグラフは二重に２部構成（ｂｉ
ｐａｒＮｔｅ　）であり、線ノードはごットノードを介
してのみ点ノードへ接続し、他の線ノードを介してでは
なく、又その逆も真であるので、任意のサイクルは長ざ
４，８又は１２を有するものでなければならないという
ことを理解するのは容易である。４又は８の短いサイク
ルが根ノードを通過することができず、深さ１に於ける
パリティノードを通過することもできない。右側の深さ
３に於けるパリティノードを通過する短いサイクルがあ
る場合には、それは左側の深さ５に於ける１個のパリテ
ィノードを通過せねばならない。

しかしながら、アドレス（ｕｏ、　　Ｖｏ、　　Ｗｏ　
）及び（ｌｌｏ　、　　ＶＯ、Ｗｌ　）　、　Ｗ　Ｏ’
Ｆ　Ｗｌを有する任意の対のビットは右側に於いて異な
ったＸアドレスを有しており、従ってこの様なサイクル
は右側の深さ１に於けるパリティノードを通過せねばな
らない。このことは、それが長さ１２又はそれ以上の長
さを有することを示している。同様に、短いサイクルは
右側の深さ５に於ける１個のパリティノードを通過する
ことができない。唯一の残された可能性は、深さ５及び
６に於けるノードに制限された短いサイクルである。そ
の場合には、この短いサイクルはこの形態の左側及び右
側のアドレスを有する４個のビットを通過せねばならな
い。

左側アドレス　　　　　　右側アドレス（ｕｏ、　　Ｖ
Ｑ、　　ｗｏ）　　　　（ｘｏ、　　ｙｏ、　　ｚ＋）
（ｌＪｏ、、Ｖｏ、　　Ｌ）　　　　（ＸＩ、　　Ｖｌ
、　　Ｚ２）（ｕｌ　　　ｌ　　　Ｖｌ　　　＊　　　
　Ｗ２　　　）　　　　　　　　（ＸＩ　　　、　　　
Ｖｌ　　　ｌ　　　Ｚ３　　　）（ｌＪ＋、　　Ｖｌ、
　　Ｗ３）　　　　（ＸＯ，Ｉｌｏ、　　ＺＯ）ｆの定
義により、このことはＷｌ　＝　Ｗ２　＝　ｘｌ　。

ｗｏ　＝　Ｗ３’＝　ｘｏ　、　　Ｚ１＝　Ｚ２　＝　
ｕｏ及び２０　＝Ｚ３　＝　ＬＩ＋である事を示す。従
って、ｙｌ　＝　ＶＯ−ｔｌＯＷｌ＝％Ｊ−ｕＩＷｌ及
びＶＯ＝ＶＱ’−１ｌＯｗｏ”’　Ｖｌ　−ＵＩ　　Ｗ
Ｑである。従って、ｖＯ−Ｖｌ　＝　Ｌ　　（Ｕｏ　−
ｕｌ　）　＝　Ｗｏ　　（Ｕｏ　−Ｕ＋　）である。こ
れらはフィールドの要素であり且つゼロでない要素は逆
数を有しているので、このことはＩＪＱ　＝　Ｌｌｌ又
はＷｏ　＝　Ｗｌの何れかであることを示しており、こ
れは矛盾である。従って、この様なサイクルが存在する
ことはなく、且つこのグラフはガース１２を有している
。

このマツピングの（１＝２に対するものを第６Ｃ図に示
しである。勿論、任意の均等な関数、即ち関連するグラ
フに於ける最小サイクル長が１２である特性を有するも
のはグラフを形成する為に使用することが可能である。

このコードの場合にメモリ内に書込みを行なう手順の目
的は、ストアされている値をアップデー　　　　　−ト
してメモリが常にコードワードを形成する様にさせると
いうことである。電源が投入されてメモリをセットして
その全てのビットを○とするか又はメモリがリセットさ
れてその全てのビットを○とする場合には、それは明ら
かに正しいコードワードを形成する。データビットを書
込む為には、ストアされているビットが、頂部に於ける
ビットも含めて、そのビットからの２個の径路上のその
他の５個のビットと共にメモリからツリーの頂部へ読取
られる（第６Ｃ図に於いては、これらのビットは中実円
形黒点として示しである）。書込むべき値が読出された
ものと同じである場合には、６個のビット全てが不変の
まま書込まれる。新しい値が異なる場合には、６個の値
全てがコンブリメントされ、次いで書込まれる。メモリ
のアドレス機能配列（後に説明する）により、これら６
個のビット全てをアクセスし並列に書込むことが可能で
ある。この書込手順が適切に機能する為には、読出され
た値が正しいものでなければならない。

そうでないと、コンブリメント動作によりパリティビッ
ト内に誤りを発生し、それが後の読取誤りを発生させる
可能性がある。従って、読出された値は誤り訂正読取手
順によって与えられるものでなければならなず、それは
単−誤り訂正か、又は付加的な保護の為の後述するソフ
トウエア二重誤り訂正手順である。

単−誤り訂正を伴う読取動作は、プロダクトコードに対
する手順と類似している。第６Ａ図を参照すると、誤り
が発生しなかった場合には、ツリーの左側半分に於ける
深さ２に於けるビットのパリティ和及び右側半分に於け
る深さ２に於けるビットのパリティ和の両方がツリーの
頂部に於けるビットの値と同じである。高々１個の誤り
が発生する場合には、これら３個の多数決により正しい
値が与えられる。本発明に基づ＜ＲＡＭ構成により、こ
れら３個の値が任意のビットの読出しに対して使用する
ことが可能な状態とされる。

その場合に使用されるコードは最小距離６を有しており
、従って二重誤りを補正し且つ３個以上の誤りを検出す
ることが可能である。この目的の為に、Ｔａｎｎｅｒ、
　　Ｒ，Ｍ、　　”低複雑性コードへの帰納的アプロー
チ（Ａ　　Ｒｅｃｕｒｓｉｖｅ　　Ａ　ｐｐｒｏａｃｈ
ｔｏ　　Ｌ　ＯＷ−Ｃｏｍｐｌｅｘｉｔｙ　　　Ｃｏｄ
ｅｓ）”　　、　　Ｉ　　Ｅ　Ｅ　ＥＴｒａｎｓ、　　
　　Ｉｎｆｏｒｍ、　　　Ｔｈｅｏｒｙ、　　　Ｖｏｌ
、　　２７゜Ｎｏ、４．　１９８１年９月、　　５３３
−５４７頁に記載されているツリーアルゴリズムを使用
することが可能であり、次にそれをどのようにしてメモ
リの内容に適応することが可能であるかということを説
明する。ビットが読取られるごとにハードウェア内の二
重誤り訂正手順を完全に実行しようとすると、アクセス
遅れを増加させ且つかなりの付加的な回路を必要とする
。従って、メモリ及びそのアクセス回路とともにシステ
ムマネージメントプログラム内に設けられるソフトウェ
アで実行するようにすることが一層適切である。例えば
、このソフトウェアはダイナミックメモリ用のリフレッ
シュプログラム内に自然に組込むことが可能である。

このグラフはガース１２を有しており、このグラフに於
ける任意のビットは第６Ａ図に示したツリー形態に於け
るグラフの根として使用することが可能であると仮定す
る。ツリーの頂部に於けるビットの値は、二段手順を使
用する２個の誤りが存在するにも拘わらず、正確に取返
すことが可能である。第１段に於いては、深さ３に於け
るパリティノードの各々に接続されている全てのビット
のモジュロ−２の和が計算される。これらの何れかがＯ
でない場合にはパリティ違反が存在することを表わして
おり、不確かな値であることを表わす“Ｘ″がそのパリ
ティノードに隣接する深さ２に於けるビットノード上に
位置される。第２段に於いては、深さ２に於けるビット
の値（０，１か又は’Ｘ”）を使用してツリーの頂部に
於けるビットの値に対する２個の予測値を形成する。ツ
リーの左側半分に於ける深さ２に於ける全てのビットの
モジュロ−２の和を計算する。これらのビットの何れか
が値゛Ｘ　ＩＴを有している場合には、その和も又“Ｘ
″であると考えられる。この和はツリーの頂部に於ける
ビットの値に対する一方の予測値である。同様に、ツリ
ーの右側半分に於ける深さ２に於ける全てのビットのモ
ジュロ−２の和が計算される。これらのビットの何れか
１つが値″′Ｘ′′を有している場合には、その和も又
ｒｒ　Ｘ　ｕを有しているものと考えられる。この和は
ツリーの頂部に於けるビットの値に対するもう１つの予
測値である。次いで、３個の値が頂部ノードに与えられ
る。即ち、左側からの予測値と、右側からの予測値と、
ビットそれ自身のストアされた値である。頂部ビットの
値に関し最終的な決定をする為に、Ｏ又は１の予測値２
の重みが与えられる。

一方、ｒ（Ｘ　＋＋の予測値には重みが与えられない。

そのビットに対しストアされているＯ又は１の値には１
の重みが与えられる。全体として最大の重みを有する値
が答である。従って、対立するＯ及び１の予測値はスト
アされた値によって決定される。１１　ＸＩ　＋＋の１
個の予測値とストアされた値と他方の予測値との間の対
立は予測値の方が優ることとなる。２個の（Ｌ　Ｘ　＋
＋とストアされた値の場合はストアされた値が与えられ
る等々である。

上述した説明に於いては値ＩＩ　Ｘ　＋＋の概念を使用
しているが、ハードウェアは実際的に非バイナリ−値を
与える必要はない。グラフ内の深さ３に於けるパリティ
ノードの１つに於いてパリティ違反が発見された場合に
は、そちらの側のツリーから来る予測値は常に“Ｘ″で
あり、それには何等重みが与えられていない。ソフトウ
ェア二重誤り訂正手順は、単−誤り訂正読取手順を使用
して深さ２に於ける全てのビットを読取ることによりこ
の様なパリティ違反の存在を決定することが可能である
。多数決論理ゲートへのラインは、パリティ違反がある
か否かを表わす。これらはソフトウエア二重誤り訂正手
順によって使用する為に外部的に使用可能な状態とされ
る。

誤りが存在しない場合には、正しい値に対して最終的な
決定は全部で５の重みを有している。左側から２、右側
から２及び頂部に於けるビットから１、且つツリー内の
何れかに於ける単一の誤りが最終的な重みに高々２の変
化を起こさせるということをチェックすることは簡単明
瞭である。従って、最終的なビット値は、２個又はそれ
以下の誤りが発生している限り、正しいものである。メ
モリの訂正が望まれる場合には、このＲ柊的なビット値
がメモリ内に書込まれる。

この手順を実行する際の詳細について検討する前に、投
影面を形成する為に使用されたツリーをどの様にしてＲ
ＡＭ等の様な半導体メモリに実現することが可能である
かということを示した実際のハードウェアについて説明
する。

このメモリの物理的な組立における開始点は、ツリーの
左側によって与えられるアドレス機能である。データビ
ットはｑ個の副アレイ内にストアされ、その各々はｑ個
の行及びｑ個の列を有している。これらの副アレイはり
によってインデックスされ、又副アレイ内の行はＶによ
ってインデックスされ又その列はＷによってインデック
スされる。左側の深さ４に於けるパリティビットは各１
副アレイ内にエキストラな列としてストアすることが可
能である。これが第７図に示した形態であり、そこに於
いては、各々が４個の情報ビット含有しているｕ＝Ｑ及
びｕ＝１の２個の主要な副アレイがエキス１〜うな３番
目の列を有している。左側の深さ２に於けるパリティピ
ットは各Ｕ副アレイに関連した付加的なビット、即ち（
Ｕ、φ、φ）ビットである。

アドレス（ＬＩＯ，ＶＯ，ＷＯ）を有しており　ｂ（Ｕ
ｏ、　　Ｖｏ、　　Ｗｏ　）によって表わされるビット
が読取られると、前に述べた訂正手順がビットそれ自身
及び２個のパリティ和を必ばとする。即ち、（１−１ ｂ（ｕｏ、Ｖｏ、φ）十Σｂ（ｕｏ、ｖｏ、ｗ）＋ｂ（
ｕｏ、ｖｏ、ｗｏ）Ｗ＝０ （４，１＞ 及び −１ １）（Ｘｏ、Ｖｏ、φ〕十Σｂ　（Ｘｏ　、　　Ｖｏ　
、　Ｚ　）　十ｂ　（Ｘｏ　、　　Ｖｏ　、　　Ｚｏ　
）−０ （４，２） 尚、ｆ（ｕｏ、　　、ｖｏ、　　ＷＯ＞＝〔ＸＱ、　　
ｙｏ。

Ｚｏ　）であり、これらの和はモジュロ−２である。

最初の和は簡単明瞭である。即ち、それは、ビット値そ
れ自身で排他的ＯＲ動作されたエキストラな（［０，Ｖ
Ｏ，φ）ビットを有するｕＯ副アレイの全ＶＱ行の排他
的ＯＲの和である。ビット値それ自身を加算するのは、
行の和尚にそれが存在することを相殺させる為である。

２ｓ目の和はそれ程自明なものではないが、次式が成立
することに注意すべきである。

−１ｑ１ 尚、％”０＝（Ｖｏ　−ｕＯＷｏ　）である。どットｂ
（Ｘｏ、ｙｏ、φ）は要素が×０及びｙＯか又は等価的
にｖ″ｏ及びＷＯによってインデックスされるツリーの
右側に対する別の特別の副アレイ内に於けるビットとし
て考えることが可能である。

このことは、第７図に於いてＵ−φのアレイとして示し
た（φ、ｖ′、ｗ）副アレイとして言及される。同様に
、〔×、φ、φ〕のアドレスを有するビットを、Ｕ−φ
副アレイに付随している（φ。

φ、Ｗ）列内にストアさせることが可能である。

上部の（φ、φ、φ）ビットはその副アレイに対するエ
キストラなビットである。上式の和（４，２）は各主要
な副アレイからの１個のビット、即ち（φ、ｍ、ｗ）副
アレイからの１個のビット、の排他的ＯＲの和及びビッ
トそれ自身である。前と同様に、ビット値それ自身が加
算されて最後の和から消去される。ガロイス（Ｇａｌｏ
ｉｓ　）フィールド上のメモリアドレスの計算は本発明
の新規な特徴事項である。従って、並列パリティ計算と
共にこの特徴事項について以下詳細に説明する。

第８図に於いて、ｑ＝４に対するメモリの概略図が与え
られている。ビットが読取られると、入力アドレスが３
個の部分Ｕ、　Ｖ−及びＷに分割される。アドレス計算
を簡単化する為に、内部アドレス（Ｕ、Ｖ、Ｗ　）を有
するビットに対する外部アドレスは（ｕ、　ｖ−−ｖ−
ｕｗ、　ｗ　）である。勿論、このことはユーザに対し
て何等差異をもたらすものではない。ｑ個の異なった副
アレイの各々は行アドレスコンピュータを有しており、
それは入力としてＶ′及びＷを受取り、それ自身のＵの
独特な値を使用して、ＵＶと、その副アレイに対する行
アドレスと、Ｖ′＋ＬＩＱＷを計算する。乗算は単に定
数をフィールドに掛けるだけであり、３ｅｒｌｅｋａｍ
ｐ、　Ｅ、　Ｒ，著の゛′代数的コーディング理論（Ａ
Ｉｇｅｂｒａｉｃ　　Ｃｏｄｉｎｇ　　ＴｈｅＯｒｙ　
）”、マクグローヒル出版社、　１９６８年、４４−５
１頁、に記載されているベースフィールドに亘るマトリ
クス乗算と等しい。

例えば、ＧＦ　（２２）は、原始的で簡単化が不可能な
多項式α２＋α＋１＝Ｏによって発生される。ＧＦ　（
２２＞の要素はα：０，１．α、１十αに於ける多項式
によって表現するか、又は係数ベクトル（０，’Ｏ）、
（１，０）、（０，１）及び（１，１）によって表現す
ることが可能である。

アレイＵＱに対する行アドレスコンピュータは入力され
るＶ′及びＷラインからシー＋ＵＱＷを計算せねばなら
ない。これらのラインは又多項式Ｖ′及びｖｔの係数で
ある。ｕＯ＝　ＩＪＱＱ　＋　ＵＯ１α−（ｕｃｏ、ｕ
ｏｔ）及びＷ＝（ＷＯ、Ｗｉ　）＝　ＷＯ＋Ｗ１αであ
る場合には、通常、００−　　ｗ＝　（ｕｏｏＷｏ　）
十（Ｕ（ＫＩ　　Ｗｌ　＋　ＬＩＯＩ　　ｗＱ　）α十
（ｕｏＩＷ＋　）α２である。従って、α２＝α＋１で
あるから、ＩＪＯ−Ｗ＝　（ｕＱＯＷＱ　＋ｕｏｔ　Ｗ
ｉ　）　＋（Ｕ［ＸＩ　Ｗ＋＋　１１０１　ＷＯ＋　ｕ
ｏｌＷｌ　）αである。一定のｕＯに対しては、これは
リニアであり、従ってマトリクスによって以下の如く表
わすことが可能である。

４個の異なったＵＯに対する実施形態を第９図に示しで
ある。第９図に示した如く、Ｖ′及びｙの加算は２個の
２ビツトベクトルのビット的排他的ＯＲである。ｕＱ　
＝φ副アレイは、単に、Ｗを行デコーダへ与えＶ′を列
デコーダへ与える。ｑ＝６４の場合の実施例に対しては
、加算は２個の６ビツトベクトルのビット的な排他的Ｏ
Ｒである。

１個の副アレイに対する計算全体は６個の多数入力排他
的ＯＲゲートで実施することが可能である。

副アレイの各々は（Ｑ＋１）入力排他的ＯＲからなるツ
リーを有しており、それは計算された行アドレスによっ
て特定される行に於けるビットのモジュロ−２の和を計
算する。Ｗアドレスはその行からビットを選択する。そ
の行に於ける最後のビットはそのｕＯに対して（Ｕ、Ｖ
＝、φ）ビットである。

ｑ＝６４に対しては、例えば、原始的な簡単化する事が
不可能な多項式α６＋α＋１−０を使用することが可能
である。この場合のフィールド要素は６個の集合からな
り、次式の如く表わさ１する。

ｗ＝　　（Ｗｏ、　ＷＩ＋　Ｗ２．　Ｗ３．　ｗａ、　
Ｗ５）＝ＷＱ＋Ｗ、α＋Ｗ２α２＋Ｗ３α１＋ｗ４α４
＋Ｗ５α５６４個のｕＯに対する全てのマトリクスは、
第１０Ａ図に示した如く、ｕｏ　＝　１　、　　ｕｏ　
＝’ａ。

ｕｏ−α３．ｕＯ−α４　、　　ｕｏ　＝α５に対する
マトリクスの和である。

これらのマトリクスが排他的ＯＲ接続を決定する。例え
ば、ＬＩＯ＝α２副アレイに対して（よ、その行アドレ
スコンピュータを第１０Ｂ図に示しである。

ここで注意すべきは、第１　’Ｏ８図に於ける排他的Ｏ
Ｒ接続Ａ＊、Ｂ＊、・・・、Ｈ＊がどの様にマトリクス
入力Ａ、Ｂ、・・・、Ｈの像となっているかということ
である。

別のｔｌＯに対するマトリクスを得る為に、存在するα
の箒に対するマトリクスが付加される。例えば、Ｕ＝　
（１，０，０，１，０，１，ｌ＝１＋α３＋α５の場合
には１．α３及びα５に対するマトリクスが付加される
。尚この状態を第１１Ａ図に示しである。

これに対応する行アドレスコンピュータを第・１１Ｂ図
に示しである。第１１Ｂ図に於いて、排他的ＯＲ要素は
例えば要素１１１の様な構成によって示しである。

これは゛典型的な″複雑性を有する行アドレスコンピュ
ータである。即ち、例えば、定数の乗算を行なう為に約
１２個の排他的ＯＲを使用しており、ベクトル加算を行
なう為に加算器１１２の様な６個の加算器を使用してい
る。図示した構成は（６５ｘ６４）＋１ビツトを有する
アレイに役立つ。

その他の原始的で簡単化することの不可能な多項式を使
用してフィールドを発生させることが可能であり、その
場合には機能的には等価であるが異なった行アドレスコ
ンピュータが与えられる。

Ｕアドレスで特定の副アレイを選択することによって和
（４，１）が発生される。その副アレイのＷ選択された
ビットは所望のデータビットであり出力ライン上に与え
られる。その副アレイに対する排他的ＯＲツリーの出力
は式（４，１）の最初の２つの項であり、それは゛′Ｗ
和出力″へ通ずるライン上へ与えられる。実際の゛Ｗ和
出力″１式（４，１）は選択されたビットを有するもの
の排他的ＯＲである。

和（４，２）は９個の副アレイの各々からのＷ選択され
たビットと（φ、ｖ′、ｗ）の付加的な副アレイのＷ行
及びＶ−列からのビットを結合させル別の（Ｑ＋１＞入
力排他的ＯＲツリーによって形成される。実際の（へ）
、Ｖ、Ｗ　）ビットはこれと排他的ＯＲ操作されて和（
４，２）を与える。

書込動作を行なう為には、前に述べた６個のビット（５
個のパリティビット＋１個の情報ビット）がアクセスさ
れねばならない。これらのビットの最初のものは所望の
ビットそれ自身である。２番目のものはＵ選択された副
アレイのエキストラな列と同一の行に於けるビットであ
る。３番目のものはその副アレイに対するエキストラな
ビットである。（φ、ｖ−、ｗ）ビット及び（φ、φ、
ｗ）ビットはＵ＝φ副アレイの同一の行内に存在する。

第７図に示した如く、６番目のものはその副アレイに対
するエキストラな（φ、φ、φ）ビットである。第８図
にブロック線図の形態で概略水したハードウェアはこれ
らを並列で書込むことを可能とする。何故ならば、任意
の副アレイからの２個のビットは常に同一の行からとら
れるからである。

独立的なプロダクトコードに対するメモリ構成を表わす
第５図と投影面コードに対する第８図と比較検討すると
、それらは互いに良く似ていることに気が付く。主要な
相違点としては、投影面によって副アレイの各々からと
られる単一のビットは全て異なった行に存在することが
可能であるということである。このことは、第５図の独
立的なプロダクトコード構成に於いて存在していない行
の間の相互依存性を形成し、投影面コードによって二重
誤りを訂正することを可能とする。それに対応する犠牲
としては、副アレイの各々に対して個々の行アドレスが
計算されねばならず、且つ各副アレイがそれ自身の行ア
ドレスデコーダを持たねばならないということである。

これらの行アドレスデコーダは第８図に於いてデコーダ
８４として示しである。ｑ＝６４（即ち、２５６にメモ
リ）の場合の副アレイｔｌ＝　（１，Ｏ，０，１，０，
１）に対し第１１８図に示した行アドレスコンピュータ
は、−一層複雑なものではあるが、第８図の構造に使用
した行アドレスコンピュータのタイプのものよりも代表
的なものである。勿論、第８図はｑ＝４の場合の状態を
表わしており、又行アドレスコンピュータは、第１１８
図に示した如く、６ライン×６ラインではなく、第９図
に示した如く、２ライン×２ラインを有している。

ノ ランダムに発生された二重誤りは比較的部であると仮定
した場合には、ハードウェアによって自動的な二重誤り
訂正を入れ込む為にアクセス遅れを増加させ且つ回路複
雑性を増加させることは得策ではない。寧ろ、リフレッ
シュ手順の１部としてグラフ内の全てのパリティチェッ
クノードを系統的に調査することによりメモリマネージ
メントシステムが複数個の誤りを検出すべきである。

２個を超えてパリティチェック違反が存在する場合又は
パリティチェック違反を有する２個のノードが共通ビッ
トと照合しない場合には複数個の誤りが検出される。複
数個の誤りが検出された場合、それが二重誤りである場
合にそれを取除く為の慎重なアルゴリズムは、違反のあ
ったパリティによってチェックされた全てのビットに対
して、第６Ｃ図に関連して上述した二重誤り訂正ツリー
アルゴリズムを使用することである。

特定のビットに対して二重誤り訂正ツリーアルゴリズム
を実行する為には、問題のビットから距離２に於ける全
てのビットに対して単−誤り訂正回路によって自動的に
３個の出力を発生させることで十分である。訂正される
べきビットを第６Ａ図の様なツリーに於ける頂部ビット
として見た場合に、そのツリーアルゴリズムは深さ３に
於けるパリティノードによって与えられる深さ２に於け
るビットに対する予測値から開始する。深さ２に於ける
ビットが読まれる場合、深さ２に於けるビットに対する
予測値は、実際上、多数決論理ゲー］・への３個の入力
の１個である。従って、多数決論理ゲートへの３個の入
力が外部的に使用可能な状態とされ、深さ２に於ける２
ｑ個のビットを読取ることによってソフトウェア訂正を
開始し、深さ３に於けるパリティ違反に関する情報を得
る。

この情報は、頂部ビットを読取って得られる３個の多数
決ゲート入力と共に、このツリーアルゴリズムに必要と
される全てのものである。パ頂部ビットを読取る７′と
いうことは、手続によってメモリから頂部ピッ１〜が読
取られるプロセスのことを意味する。この様な手続に関
しては単−誤り訂正手順に関する説明に於いて既に説明
済みであり、ビット及びそのビットに関連する少なくと
も２個のパリティ和の読取が含まれる。

本解析を完全なものとする為に、パリティビットを包含
したメモリ内の全てのビットに対して多数決論理ゲート
への３個の入力が与えられるということを証明する。等
何泊には、グラフ内の各パリティノードに対するパリテ
ィ和を計算する事が可能である。第８図に示した様なア
ルキテクチャに於いては、全ての副アレイの全ての行の
パリティが偶数でなければならない。これらは、第８図
に示したツリー８２の様な各副アレイと関連したハード
ウェアの排他的ＯＲツリーによって計算される。ビット
（φ、φ、φ）を頂部に有する第６Ａ図のツリーの場合
には、このことは、左側の深さ５に於けるパリティノー
ドと右側の深さ３に於けるパリティノードの全てのもの
を包含する。加算器８３−１乃至８３−４を有しており
各副アレイから１個のビットを取出す排他的ＯＲツリー
は、右側の深さ５に於けるパリティノード及び左側の深
ざ１に於けるパリティノードに対する全ての和を計算す
ることが可能である。残りのパリティ和は、エキストラ
な列に於けるビット及び各副アレイに於ける離隔された
ビットの和である。これらを計算する為の１方法は、各
副アレイのエキストラな列に関して動作する別のパリテ
ィツリーを設けることである。別法であって好適な方法
としては、エキストラな列に於けるピッｊ・の現在のパ
リティ和を当然のことどして各リフレッシュサイクル毎
に容易に計算し、その際に１個の排他的ＯＲとリフレッ
シュザイクルが引続いて行を読む毎に計算されるパリテ
ィ和を保持する為の１個の付加的な貯蔵ビットとを使用
するものである。

二重誤りの訂正にはアドレス関数ｆの計算が必要であり
、成るビットから距離２に於けるビットを見付けねばな
らない場合にこの必要性が発生する。この計算の最も困
難な部分はＧＦ　（ｑ　）に関するＵ及びＷの乗算であ
る。これを行なう為の方法はＢ　ｅｒｌｅｋａｍｐ、　
Ｅ　、　Ｒ−著の“代数的コーディング理論（Ａｌｇｅ
ｂｒａｉｃ　　Ｃｏｄｉｎｇ　　Ｔｈｅｏｒｙ）”。

マクグローヒル出版社、　１９６８年、４７−４８頁の
文献に記載されている。一方、２５６にメモリに対して
は、４Ｋ　　ＲＯＭを使用して実施することが可能であ
る。

この最後の実施例の誤り訂正能力により、離隔されたビ
ット以上のものに影響を与えることのある回路欠陥が存
在するにも拘わらずメモリを正しく動作させることを可
能とする。メモリはアクセス用のライン及び排他的ＯＲ
ツリー内に於けるある程度の数の欠陥を許容することが
可能であり、副アレイの内で１個の副アレイのある列全
体が欠陥性のものであっても許容することが可能である
。

最終出力段である３人力多数決論理回路に於ける誤りに
は不可避的に弱いものであるが、アドレスコンピュータ
やデコーダの欠陥の場合はそれほどでもない。

単−誤り訂正手順は多数決論理回路の入力の１個のみに
影響を与える全ての誤りを訂正する。ビット内に誤りが
ない場合には、排他的ＯＲツリーの１つが欠落し、３個
の入力の１つのみが誤りとなる。同様に、最終出力回路
へ通ずるアクセスラインの１つが欠落しても出力の誤り
を発生することがない。任意のビットが読取られると、
与えられた副アレイに於ける任意の与えられた列から高
々１個のビットがとられる。従って、それ以外のビット
誤りが存在しない限り、この様な列欠陥があったとして
も、メモリは正確に動作することが可能である。

アドレスコンピュータ及びデコーダの欠陥は明らかにも
っと破壊的なものである。１個の副アレイに欠陥が封じ
込められている場合にはその副アレイからのビットが実
際上外部的に使用されることがない場合には許容するこ
とが可能である。その副アレイが全体的な排他的ＯＲツ
リーに対し１個のビットのみを供給する場合には、明ら
かに直接的に出力に悪影響を与えるものではない。しか
しながら、その副アレイからビットを読取ろうとする場
合に２個の不正確な値を発生させる可能性がある。

グラフ内のパリティノードの１つは冗長であるので、こ
の回路も又部分的に自己検査型である。

ビット誤りのパターンがどの様なものであろうと、満足
されることのないパリティチェックの数は偶数でなけれ
ばならない。各々のピッ１〜誤りは２個のパリティチェ
ック違反を発生させ、その違反の数は常にＯモジュロ−
２（即ち、偶数）でなければならない。従って、メモリ
をリフレッシュする際に、マネージメントシステムが奇
数個の不満足なパリティノードを見付は出した場合には
、それは単にデータ誤りだけではなく回路の１゛つに於
ける欠陥が存在するということを表わしている。

本発明の方式及び方法は多数の損益分岐上の兼合いを実
施化するものである。実際のランダムなソフトエラーの
発生率は通常極めて低いという仮定の下に、誤り訂正回
路に於ける並列性は小さくされており、内部的な訂正は
読取又は書込の時又はメモリマネージメントシステムの
制御下に於いてのみ行なわれる。ランダムな誤り発生率
が増加した場合には、与えられた時間間隔で行なわれる
誤り訂正計算の数をそれに対応して増加させねばならず
、その場合にはマネージメントシステムによる監視の度
合を−Ｈ頻繁にさせるか又は内部的な並列訂正の度合を
増加さゼる。本発明は、特に、読取及び書込の間の期間
中に於げるメモリ内の自動的なビット誤り訂正として（
合成することが可能であり、そうすることにより前記メ
モリ内にストアされているデータの完全性を維持するこ
とが可能である。

本発明は基本的なメモリユニットの性質によって、種々
の寸法のメモリやメモリ構成の異なったレベルに於いて
適用することが可能である。より高度のレベルに於いて
は、それを−膜化すると、加算操作＜Ｘ−０Ｒとして示
されている排他的ＯＲ）を有する１佃のピッ１−とじて
上述した実施例に記載しであるものをベクトル加算（コ
ンポーネント毎のＸ−０Ｒ）を有するビットのベクトル
によって置換づることが可能である。

例えば、８ビットバイト装置く即ち、各バイトが８ビツ
トを有する装置）用の２２１バイトメモリを組立てる場
合について検討する。このことは、本発明に基づくメモ
リの１実施例の２”−，１＝１２９副アレイの各々を８
ビン１〜即ち１バイトをメモリユニットとして有する１
個のチップ上に設けることによって行なうことが可能で
ある。従って、１個の副アレイは８ビツト修正されたメ
モリにより２”＝１６にである。例えば、この様なメモ
リをランダムアクセスメモリ（ＲＡ　Ｍ　＞とすること
が可能である。Ｒ，ＡＭは行のベクトル和の為にエキス
トラに８個の列を必要とすると共に８個のパリティツリ
ーを必要とし、８ビツトを並列で出力する。しかしなが
ら、１バイトに於ける８ビツトの全ては同一のアドレス
を有しているので、ＲＡＭは１個の行アドレスコンピュ
ータと１組の行アドレスデコーダと列アドレスデコータ
とを必要とするに過ぎない。

１ビツトのものを８回繰返すことによって、アドレス用
のハードウェアも不必要に繰返される。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は全てのパリティ方程式を満足する典型的な１組
のビット値を示したプロダクトコードアレイの説明図、
第２Ａ図及び第２Ｂ図は行及び列のビットの両方を同時
的にアクセスすることが可能な対称的なランダムアクセ
スメモリのアーキテクチャを示した各説明図、第３Ａ図
乃至第３Ｃ図はアレイ内の全てのビットに対してごット
ノードを形成すると共に全てのパリティチェック方程式
に対してパリティチェックノードを形成することにより
プロダクトコードアレイをツリー形態の２部構成グラフ
へ変換させる技術を示した各説明図、第４図は１行のビ
ット又は循環的に継続した対角線を同時的にアクセスす
ることを可能とした対角線上のイネーブルライン及び行
イネーブルラインを具備したランダムアクセスメモリを
示した説明図、第５図は全ての副アレイ内の特定のアド
レスを有する１組の行がプロダクトコードを形成してい
る複数個の副アレイからなるメモリを示した説明図、第
６Ａ図はグラフの点ノード及び線ノードによって定義さ
れる全てのパリティ方程式を満足する典型的な１組のビ
ット値を示したツリー形態の投影面グラフを示した説明
図、第６Ｂ図はエツジアドレスを示すと共にパラメータ
Ｑ＝２を有する投影面グラフを構成する為に使用される
両側型ツリーを示した説明図、’４６０図はグラフ内の
全てのビットのアドレスを示したパラメータ　ｑ＝２を
有する投影面グラフを示した説明図、第７図はグラフ内
の全てのビットに対する貯蔵位置を与える一連の副アレ
イに対するツリー形態の投影面グラフのマツピングを示
した説明図、第８図はパラメータＱ＝４の場合の投影面
グラフにおける任意のパリティノードに隣接した複数組
のビットに同時的にアクセスすることを可能とするアド
レスコンピュータを有する複数個の副アレイからなるメ
モリアーキテクチャを示した説明図、第９図はパラメー
タ　ｑ−４の場合の投影面メモリに対する行アドレスコ
ンピュータを示した説明図、第１０Ａ図はガロイス（Ｇ
　ａｌｏｉｓ　）フィールドＧＦ　（６４＞に対する基
本的な１組の要素に対するバイナリ−マトリクスを示し
た説明図、第１０Ｂ図はパラメータｑ＝６４の場合の投
影面アーキテクチャに於けるｕｏ　＝　（０，０，１，
０，０，Ｏ）副アレイに対する行アドレスコンピュータ
を示した説明図、第１１Ａ図は基本要素ＬＩ＝　（１，
Ｏ，Ｏ，Ｏ，０゜０）、ｕ＝　（０，０，０，１，Ｏ，
Ｏ）及びＵ＝（０，０，０，０，０，１＞に対しバイナ
リ−マトリクスを付加することによってＧＦ（６４）上
のｕ＝　＜１．０，０，１．０．１）に対するバイナリ
−マトリクスを形成する状態を示した説明図、第１１Ｂ
図はパラメータがｑ−６４の場合の投影面アーキテクチ
ャに於けるアレイＵ−（１，０゜０．１，０．１）に対
する行アドレスコンピュータを示した説明図、である。 （符号の説明） ２１．２２　：　　イネーブル回路 ２３．２５：　　選択回路 ２４．２６　：　　パリティツリー ２８：　多数決ゲート ２９：　メモリセル ２９ａ：　　列イネーブルライン ２９ｂ：　　列読取りライン ２９Ｃ二　　行イネーブルライン ２９ｄ：　　行読取ライン 特許出願人　　　ザ　ボード　オブ トラスティーズ　オブ　ザ リーランド　スタンフォード ジュニア　ユニバーシティー 図面の浄書（内容に変更なし） ＦＩＧ、　２Ａ ＦＩＧ、　　３八 ＦＩＧ、　　３Ｂ ＦＩＧ、　３　Ｃ ４１つ、ビ、−θ　（ｑ＝４） Ｕ♂（０，Ｏ）　　　　ｕＯｗ　・Ｏ剖イトレスつンｅ
′Ｌ−／３　Ｓ’（ＦＩＧ、ｌＯ八 手続補正拡 昭和５９年４月２６日 特許庁長官　　若　杉　和　夫　殿 １、事件の表示　　昭和５９年　　特　許　願　　第３
７４０７号２６発明の名称　誤り検出・補正メモリ３、
補正をする者 事件との関係　　　特許出願人 ４、代理人 ６、補正により増加する発明の数　　　な　　し７、補
正の対象　　　図面　及び　非営利法人証明書（訳文付
）８、補正の内容　　　別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、バイナリ−データビット内の誤りを検出し訂正する
   方式に於いて、情報ビットによって占有される第１組の
   アドレス可能な貯蔵位置を有すると共に冗長チェックビ
   ットによって占有される第２組の付加的なアドレス可能
   な貯蔵位置を有するデジタルメモリが設けられており、
   前記メモリは２部構成グラフによって特性付けられるコ
   ードによって定義されるアーキテクチャを有しており、
   前記グラフは６以上の最小サイクル長を有しており、前
   記メモリは前記第１組のアドレス可能な貯蔵位置内にス
   トアされている情報から前記冗長なチェックビットを発
   生させる手段を有しており、前記冗長チェックビットは
   チェック方程式を満足する様に選択されており、発生さ
   れたチェックビットを前記第２組の付加的な貯蔵位置に
   ストアさせる手段が設けられており、情報ビット又は冗
   長チェックビットを有する任意のビットｂに対して次の
   ３個の独立した値の多数決としてｂを読取ることにより
   配達値と呼ばれる値を配達する手段が設けられている方
   式。 ビットｂそれ自身。 ツリーの頂部にビットｂを有するコードのツリー形態に
   於けるグラフの深さ２に於けるビットで前記ツリーグラ
   フの左側の深さ１に於けるノードによってチェックされ
   るビン１〜のモジュロ−２和。 ツリーの頂部に於けるビットｂを有するコードのツリー
   グラフの深さ２に於けるビットでツリー形態に於ける前
   記グラフの左側の深さ１に於けるノードによってチェッ
   クされるビットのモジュロ−２の和。 ２、特許請求の範囲第１項に於いて、ビットｂの配達値
   をビットｂが取られた前記メモリ内の位置へ戻す為の手
   段が設けられている方式。 ３、特許請求の範囲第１項に於いて、与えられたビット
   ｂに対する新しい値をｂのメモリ位置へ書込む為の手段
   が、２前記ビツトｂに関連する・選択された数のパリテ
   ィ−チェックビットの値を決定する手段と、ｂの新しい
   値がｂの配達値と一致するか否かを決定する、手段と、
   ｂの新しい値が前記配・連鎖と一致する場合には前記メ
   モリ内にｂの配達値を再書、込し且つｂの新しい値がか
   の配達値と異なる場合にばｂの配達値のコンブリメント
   と前記選択した数のパリティ−チェックピットをメモリ
   内に読取らせる手段とを有する方式。 ４、特許請求の範囲第３項に於いて、選択されたビット
   の前記読取及び書込に於いて必要とされる全ての値をア
   クセスする手段であって特に選択された組の情報及びチ
   ェックビットを読取及び書込回路ヘラｒンに沿って並列
   的に伝送させることを可能とし且つ貯蔵位置へ再書込さ
   れるべきビットの修正値に対するアドレス回路を有する
   アクセスする為の手段が設けられており、前記読取及び
   書込手順に於いて必要とされる全ての計算をなす手段が
   設けられており、前記計算を成す手段が、選択された１
   組のビット値のモジュロ−２の和を計算する為の排他的
   ＯＲゲートからなる１個又はそれ以上のパリティ−ツリ
   ーと、その入力ラインに於いて最も屡々発生するＯ又は
   １の値を出力する多数決論理ゲートと、選択したビット
   に対する配達値がそのビットに対して書込まれるべき値
   と同じであるか否かを判別する為の比較回路と、前記比
   較回路が前記２者が異なることを表わす場合に特定の組
   のチェックピットの値をコンブリメントする手段とを有
   する方式。 ５、特許請求の範囲第４項に於いて、前記メモリアーキ
   テクチャに対応するコードグラフ内のパリティ−チェッ
   クノードに対応する全てのパリティ−チェック和を計算
   する手段を具備しており複数個のデータ誤り及び回路欠
   陥を検出する為の手段が設けられており、パリティ−違
   反の数をカウントする手段が設けられており、パリティ
   −違反の数が偶数であるかＯ又は２ではないか又は違反
   の数が２であるが違反のパリティ−チェックはコードグ
   ラフ内の単一ビットによって接続されているノードでな
   い場合に複数個の誤り状態を検出する手段が設けられて
   おり、パリティ−違反の数が奇数である場合に回路欠陥
   を検出する手段が設けられている方式。 ６、特許請求の範囲第１項に於いて、前記メモリがメモ
   リセルからなる矩形アレイを有しており且つ前記アレイ
   内の（ｉ　、　ｊ　）番目の位置がｉ−〇、・・・、　
   ａ　−１，ｊ　＝Ｏ，・・・、β−１に対し情報ビット
   ｂ（ｔ、ｊ）によって占有されるアドレス機能を有して
   おり、前記メモリが最小サイクル長８を有するツリーグ
   ラフのプロダクトコードによって定義されるアーキテク
   チャを有しており、そのフードは ＜Ａ）　　Ｊ２ Σ　ｂ（ｉ　、　ｔ　）＝Ｏ但し、１＝Ｏ２・・・、ｑ
   １＝０ 従って ２−１ ｂ（ｉ　、Ｉ＞＝　　Σ　ｂ（ｉ、ｔ）　　但し、　ｉ
   ＝ｏ、・・・、ｑ−１１＝０ 及び、 Ｂ）　　　ａ Σ　ｂ（ｔ、ｊ）＝Ｏ但し、ｊ＝ｏ、・・・、ｊ２−０ 従って、 −１ ｂ（ｑ、ｊ）＝　　Σ　ｂ（ｔ、ｊ＞　　但し、ｊ＝０
   ．・・・、β１＝０ 上に記載したパリティ−チェック方程式によるチェック
   ピットを定義することによって発生され、且つチェック
   ビットｂ（ｉ、ρ）但し、ｉ　＝Ｏ。 ・・・、ｑ及びｂ（ｑ、ｊ）但し、ｊ　＝Ｏ，・・・、
   βが前記メモリ内の加算された列及び加算された行内に
   ストアされる方式。 ７、特許請求の範囲第６項に於いて、チェックビットｂ
   （ｉ、β）はβ番目の列内の１番目の行の終わりの位置
   を占有し、その列は行パリティーチェックのみを有して
   おり、チェックビットｂ（ｑ　、　ｉ　）は列パリティ
   ーチェックピットのみを包含するｑ番目の行内の１番目
   の列の終わりの位置を占有しており、ビットｂ（ｑ、Ｉ
   ２）が前記メモリ内の全ての情報ビットの和を表わす方
   式。 ８、特許請求の範囲第７項に於いて、ｂの配達値を決定
   する為の読取手順に於いて必要とされる前記メモリから
   の全てのビットの値をアクセスする為の手段が、付和パ
   リティーツリーヘラインに沿って並列して転送されるべ
   き前記アレイの１番目の行内にストアされている全ての
   ビットをイネーブルさせる為の行アドレスデコーダ手段
   及び死相パリティーツリーヘラインに沿って並列して転
   送されるべき前記アレイの３番目の列内にストアされて
   いる全てのビットをイネーブルさせる為の列アドレスデ
   コーダ手段と、情報ビットｂ　（１゜Ｊ）と１番目の行
   に於ける最後のビットとｂ（ｉ。 ρ）と３番目の列内の最後のビットとｂ（ｑ、ｊ）と前
   記アレイ内の角のビットｂ　（ρ、Ｑ）とを有する前記
   メモリ内の４個のビットを読取る為の手段と、ｂ（ｉ、
   ｊ）の配達値が書込まれるべきｂ（ｉ　、　ｊ　）の新
   しい値と異なる場合に４個のビットｂ（ｉ、ｊ）とｂ（
   ｉ、Ｉ２＞とｂ（ａ、ｊ）とｂ（Ｉ２．Ｑ）をコンプリ
   、・メントする為の手段と、前記新しい値がｂ（ｉ、ｊ
   ）の配達値と同じである場合にｂ（ｉ、ｊ）に対する新
   しい値をそのメモリ位置に書込且つ前記新しい値がｂ（
   ｉ、ｊ）の配達値と異なる場合には前記４個の値のコン
   ブリメントをそれらのメモリ位置へ書込む為の手段とを
   有する方式。 ９、特許請求の範囲第８項に於いて、ビットｂ　（ｉ、
   ｊ）に対する配達値を決定する為の手順に於いて必要と
   される前記３個の値が、（Ａ＞　　ビットｂ（ｉ、ｊ） （Ｂ）　　ａ Σ　ｂ（ｔ、ｊ）＋ｂ（ｉ、ｊ） −０ 即ち、ビットｂ（ｉ、ｊ＞それ自身を除いた３番目の列
   内の全てのビットの和（Ｃ）１２ Σ　ｂ（ｉ　、　ｔ　）＋ｂ（ｉ　、ｊ　）１＝０ 即ち、ビットｂ（ｉ、ｊ）それ自身を除いたｉ番目の行
   内の全てのビットの和且つ、書込手順の為に必要とされ
   るストアされている値がｂ（ｉ、ｊ）とｂ（ｉ、Ｉ２＞
   とｂ　　（ｑ。 ｊ）と１）（Ｑ、β）である方式。 １０、特許請求の範囲第９項に於いて、ｉ番目の行に於
   けるビット及びビットｂ（ｉ、Ｊ）のモジュロ−２和を
   計算すると共にそれを表わす第１信号を発生する排他的
   ＯＲゲートからなる第１パリティ−ツリーが設けられて
   おり、３番目の行に於けるビットとビットｂ（ｉ、ｊ＞
   のモジュロ−２和を計算すると共にそれを表わす第２信
   号を発生する排他的ＯＲゲートからなる第２パリティ−
   ツリーが設けられており、前記第１信号と前記第２信号
   と読取られるべき情報ビットであるｂ（ｉ。 ｊ）を表わす信号を受取る為の３個の入力リードを有す
   ると共にその入力ラインに於いて最も頻繁に発生するＯ
   又は１の値を有する出力信号を発生する多数決論理ゲー
   トが設けられている方式。 ７１、特許請求の範囲第１０項に於いて、複数個のデー
   タ誤りと回路欠陥とを検出する手段が、全ての行パリテ
   ィー和と列パリティー和とを計算する手段と、（ａ　）
   パリティ−違反の数が偶数であるがＯ又は２でない場合
   か又は（ｂ）違反の数が２であるが１個を越えた行パリ
   ティー違反があるか又は１個を越えた列パリティー違反
   がある場合に複数個の誤り状態を検出する手段と、パリ
   ティ−違反の数が奇数である場合に回路欠陥を検出する
   手段とを有する方式。 １２、特許請求の範囲第１項に於いて、前記メモリがア
   ドレス機能を有する正方形アレイを有しており、前記ア
   レイ内の（ｉ　、　ｊ　）番目の位置が情報ビットｂ（
   ｉ、ｊ）但し、ｉ　＝Ｏ，・・・、Ｑ−１、ｊ　＝Ｏ，
   ・・・、ｑ−１によって占有されており、前記コードが
   修正されたプロダクトコードであって、そのツリーグラ
   フが最小サイクル長８を有しておりそのチェックビット
   は次式のパリティ−チェック方程式を課することによっ
   て定義され、従って、 ｋ＝１　　　　　　　　　　　　　　　　　　　　　　
   　　　　　　　　　　　　　　　　　　　　　　　　　
   （Ａｂ（ｔ　、ｘ）−Σ　　ｂｏ、ｔ）　　　但し、　
   ｉ＝Ｏ＋−、Ｑ−’？ｉ＝ｏ　　　　　　　　　　　　
   　　　　　　　（Ｂ即ち、ビットｂ（１，β）は１番目
   の行に於ける情報ビットの和であり、従って、ｂ（Ｑ、
   ｊ）但しｊ　＝Ｏ，・・・、βは位置（ｉ　、　ｊ　）
   を通過する循環的に継続した対角線上のその他のビット
   の和であり、且つチェックビットｂ　　（ｉ　、６）（
   ＦＩＬｉ　＝Ｏ，−，ｑ−１及びｂ（Ｑ　、　ｊ　＞但
   しｊ−０，・・・、ρはメモリ内の加算した列及び加算
   した行内にストアされ、且っｂ（ｉ、Ｊ２＞はｉ番目の
   列内のｉ番目行の終わりの位置を占有し、ｂ（Ｑ、ｊ）
   はｑ番目の行内の１番目の列の底部の位置を占有する方
   式。 １３、特許請求の範囲第１２項に於いてビットｂ（ｉ、
   ｊ＞に対する自動的な単−誤り訂正読取手順に於いて必
   要とされるストアされた値は、）　ビットｂ（ｉ、ｊ＞ ）　　ｑ Σ　ｂｌ、ｔ）＋ｂ（ｉ、ｊ） ｋ＝Ｑ 即ち、その行と前記ビット自身のパリティ−和Σ　ｂ（
   ｉ−に、ｋ）十ｂ（ｉ、ｊ）　　　（ｉ−にはモジュロ
   ｑ＋１）ｋ＝０ 即ち、その循環的対角線と前記ビット自身のパリティ−
   和である方式。 １４、特許請求の範囲第１３項に於いて、ビットｂ（ｉ
   、ｊ）に対する書込手順に於いて必要とされるストアさ
   れた値は、 （Ａ）　　ｂ（ｉ、ｊ） （Ｂ）　　ｂ（Ｑ、１） （Ｃ）　　ｂ（ｉ、ｑン （Ｄ）　　ｂ（ｑ、ｉ＋ｊ＋１モジュロ（ｑ＋１）） である方式。 １５、特許請求の範囲第１４項に於いて、前記自動的な
   単−誤り訂正多数決読取手順に於いて必要とされる全て
   の値をアクセスする為の手段が、前記アレイに隣接する
   パリティ−加算回路に伝達されるべき前記アレイの前記
   ｉ番目の行内にストアされている全てのビットをイネー
   ブルさせる為の行アドレスデコーダ手段と、前記パリテ
   ィ−加算回路へ伝達されるべき前記アレイの循環的に継
   続した対角線に沿ってストアされている全てのビットを
   イネーブルする為の対角線アドレスデコーダ手段と、ｂ
   （ｉ、ｊ）を通過する前記対角線が前記ｑ番目の行を通
   過する場所に位置しているビットｂ（ｉ、ρ）と前記ｑ
   番目の行に於けるｉ番目のビットとｂ　（ｑ、ｉ）とご
   ットｂ　　（ｑ、　　（ｉ十ｊ十β）モジュロｑ＋１）
   とをアクセスする手段と、ｂ（ｉ、ｊ）の配達値が書込
   まれるべきｂ（ｉ　、　ｊ　）の値と異なる場合に前記
   アクセスする手段によって配達される前記４個のビット
   のコンブリメントを供給し且つ前記ビット又はコンブリ
   メントを前記アレイ内のそれらの元の位置へ書込む手段
   とを有する方式。 １６、特許請求の範囲第１５項に於いて、第１及び第２
   出力信号を発生させる為に選択された対角線及び選択さ
   れた行内に於ける前記ビットのモジュロ−２和を計算す
   る為の複数個の排他的ＯＲゲートが設けられており、前
   記第１及び第２信号を受取ると共にｂ（ｉ、ｊ）の配達
   値を表わす信号を受取る為の入力リードを有してありそ
   の入力リードに於いて最も頻繁に発生するＯ又は１の値
   を発生させる多数決論理ゲートが設けられている方式。 １７、特許請求の範囲第１６項に於いて、複数個のデー
   タ誤り及び回路欠陥を検知する回路が、全ての行パリテ
   ィー和及び対角線パリティ−和を計算する為の手段と、
   パリティ−違反の数をカウントする手段と、（ａ）パリ
   ティ−違反の数が偶数であるがＯ又は２ではない場合か
   又は（ｂ）違反の数が２であるが１個を越えた行パリテ
   ィー違反又は１個を越えた対角線パリティ−違反がある
   場合に複数個の誤り状態を検出する手段と、パリティ−
   違反の数が奇数である場合に回路欠陥を検出する手段と
   を有する方式。 １８．特ｌＦｆ請求の範囲８１項に於いて、前記メモリ
   が通常のアドレスｍ能を有する一連のＱ＋１個の矩形ア
   レイの形態であり、Ｕ番目のアレイ内に於ける（Ｖ　、
   　Ｗ　）位置が情報ビットｂ（ｕ、ｖＷ）但しｕ　＝ｏ
   、−、ｑ−１，ｖ　＝ｏ、ｉ、　・・＝。 （β−１）、Ｗ＝０．１．・・・、（Ｑ−−１）によっ
   て占有されており、前記コードが以下のパリティ−チェ
   ック方程式によるｕ＝ｑ副アレイ及びＷ＝Ｑ　′列に於
   けるチェックビットを定義することによって発生される
   一連の独立したプロダクトコードで構成されており、 （Ａ）　　ａ− Σ　ｂ（ｕ、ｖ、ｋ）＝Ｏ但し、ｕ＝Ｑ、−、ｑ　　及
   びに＝ｏ　　　　　　　　　　ｖ＝Ｑ、・・・、β−１
   従って、副アレイのｑ番目の列に於けるビットは同一の
   行及び副アレイ内のその他のビットのモジュロ−２和で
   あり、舷＝Ｏｗ＝ｏ、・・・、（＋− 且つ、上に定義した如くチェックビットｂ（ｑ。 ｖ、ｗン但しシー〇、・・・、Ｊ２−１及びｗ　＝Ｏ，
   ・・・。 、　　　Ｑ−−１はｕ＝Ｑ副アレイ内にストアされ又チ
   ェックビットｂ（ｕ、ｖ、ｑ−ンはＵ番目の副アレイの
   ｑ′番目の列内にストアされる方式。 １９、特許請求の範囲第１８項に於いて、ビットｂ（ｕ
   、ｖ、Ｗ）に対する読取手順によりビットｂ（ｕ、ｖ、
   ｗ）の配達値を決定する為に必要とされるストアされた
   値が、 （Ａ）　　ビットｂ（ｕ４．ｖ） 一 （Ｂ）　　Σ　ｂ（ｕ、ｖ、ｋ）＋ｂ（ｕ、ｖ、ｗ）ｋ
   ＝０ 即ち、同一の副アレイ及び行内のその他の全てのビット
   のモジュロ−２和（Ｃ）　　　Σ　ｂ（ｋ、ｖ、ｗ）＋
   ｂ（ｕ、ｖ、ｗ）ｋ＝０ 即ち、前記副アレイ内の同一の行及び列内のその信金て
   のビットのモジュロ−２和である方式。 ２、特許請求の範囲第１９項に於いて、前記書込手順の
   為の必要とされる前記ストアされた値が、 （Ａ）　　ｂ（ｕ、ｖ、ｗ） （Ｂ）　　ｂ　　（Ｌｌ、Ｖ、Ｑ　−）（Ｃ）　　ｂ（
   ｑ、ｖ、ｗ） （Ｄ）　　ｂ（ｑ、ｖ、ｑ−） ２、特許請求の範囲第２０項に於いて、ビットの配達値
   を決定する手順に於いて必要とされる全ての値をアクセ
   スする為の手段が、各副アレイから１個の入力リードを
   有するパリティ−加算回路内へ供給されＯからｑへ変化
   する各ｋに対しに番目の副アレイからのビットｂ（ｋ、
   ｖ、ｗ）及びＵ番目の副アレイからビットｂ（ｕ、ｖ、
   ｗ）を選択する為に前記メモリをアドレス手段と、前記
   Ｕ番目の副アレイのｖ番目の行からビットｂ（ｕ　、　
   ｖ　、　Ｗ　）及びビット１）（ｕ、ｖ、ｑ−）及び前
   記ｕ＝ｑ副アレイのＶ番目の行からビットｂ（Ｑ　、　
   ｖ　、　ｗ　）とビットｂ（ｑ、ｖ、ｑ−）をアクセス
   すると共に読取る為の手段と、ｂ（ｕ、ｖ。 Ｗ）の配達値が書込むべき値と異なる場合に前記アクセ
   ス手段によって選択される前記ビットをコンブリメント
   させると共に夫々の位置へ再書込を行なう手段とを有す
   る方式。 ２、特許請求の範囲第２１項に於いて、各Ｕ＝０．１．
   ・・・、ｑに対しＵ番目の副アレイに関連した排他的Ｏ
   Ｒゲートからなりその副アレイの行に於けるビットのモ
   ジュロ−２和を計算するパリティ−ツリーが設けられて
   おり、Ｑ＋１副アレイの各々から１個の入力を受【ブ前
   記副アレイの各々から選択された単一ビットのモジュロ
   −２和を計算するパリティ−ツリーが設けられており、
   行に於けるビットのモジュロ−２和及び前記副アレイの
   各々から選択された単一ビットのモジュロ−２和を表わ
   す信号とビットｂ（ｕ、ｖ、ｗ）の値を受取る為の入力
   ラインを具備した多数決論理ゲートが設けられており、
   前記多数決論理ゲートがその入力ライン上に最も頻繁に
   現れる０又は１の値を発生する方式。 ２、特許請求の範囲第２２項に於いて、複数個のデータ
   誤りと回路欠陥を検出する手段が、最初にｑ＋１副アレ
   イの各々のｖ番目の行に対する行パリティー和及び各Ｗ
   に対し７個の和である全ての副アレイのｖ番目の行及び
   Ｗ番目の列に於ける全てのビットのパリティ−和を計算
   する手段と、パリティ−違反の数をカウントする手段と
   、（ａ　＞パリティ−違反の数が偶数であるがＯ又は２
   でない場合又は（ｂ）違反の数が２であるが１個を越（
   Ａ）えた行パリティー違反又は１個を越えた列パリティ
   ー違反がある場合に複数個の誤り状態を検出す　（Ｂ）
   る手段と、パリティ−違反の数が奇数である場合に回路
   欠陥を検出する手段とを有する方式。 ２、特許請求の範囲第１項に於いて、ｑを素数の暮とし
   て、前記メモリが各々がＱ（ｑ＋１）十１ビットをスト
   アする一連のｑ＋１副アレイの形態であり、前記コード
   が最小サイクル長１２を有する投影面グラフに基づいて
   いる方式。 ２、特許請求の範囲第２４項に於いて、前記コードが関
   数ｆ　　（ｕ、ｖ、ｗ）＝（ｘ、ｙ、ｚ）を使用したツ
   リーから構成される投影面に基づいており、尚ｘ＝ｕ　
   、　ｙ、＝ｖ−ｕｗ及びｚ＝ｕであり、従ってｑ３ビッ
   トｂの各々は１）（ｕ、ｖ、ｖ）を通常のインデックス
   として有すると共にｂ（ｘ。 ｙ、ｚ）を別のインデックスとして有し、前記メモリが
   ２１２＋２０　＋１個のチェックビットを有する方式。 ２、特許請求の範囲第２５項に於いて、Ｄ（ｕｏ　、　
   Ｖｏ　、　Ｗｏ　） −１ ｂ（Ｕｏ、Ｖｏ、φ）＋Σ　ｂ（ＬＩｏ、Ｖｏ、　ｗ）
   ＋ｂ（ｕｏ、　ｖＱ、　ｗｏ）＾ｒ−〇 即ち、ビット値それ自身と排他的ＯＲ処理されたエキス
   トラな（ＵＯ，ＶＯ，φ）ビットを包含するｕＱ副アレ
   イのｖＯ行全体の排他的ＯＲ和であり・　ｑ−１ （Ｃ）　　　ｂ（φ、Ｖｏ−、Ｗｏ＞＋　Σ　ｂ　（Ｕ
   、　　Ｖｏ　−＋ＵＷｏ　、　　ＷＯ）ｕ＝Ｑ ＋ｂ（ｕｏ、　　Ｖｏ、　　Ｗｏ　） Ａｖ＝　　ｖｏ　−＝　（ＶＯ−Ｌｌｏ　　ＷＱ　）尚
   、ｂ　（φ、ＶＯ−、ＷＯ）はＶＯ′およびＷＯによっ
   てインデックスされる要素を有するツリー形態にに於け
   るコードグラフの右側に対する（φ、Ｖ−、Ｗ）副アレ
   イとして言及される特別の副アレイ内のチェックビット
   であり、又、和（Ｃ）は各主要な副アレイからの１個の
   情報ビットと（φ、ｖ−、ｗ）副アレイからの１個のチ
   ェックビットと該ビットそれ自身の排他的ＯＲ和であり
   、 前記ビットの多数決により情報ビットｂ　　（ＬＩＱ　
   。 Ｖａ、Ｗｏ）の配達値を決定する手段が設けられている
   方式。 ２、特許請求の範囲第２６項に於いて、ｂ（ｕｏ、　　
   ＶＱ、　　ＷＱ　）に対する書込手順に於いて使用され
   るビットは、 （Ａ）　　ｂ　　（ｕｏ、　　Ｖｏ、　　ｗｏ）（Ｂ）
   ｌ）（υｏ、ｖｏ、φ）、ビットｂ（ｕｏ、Ｖｏ、Ｗｏ
   ）上方ツリー形態に於けるコードグラフの左側に於ける
   深さ４に於けるチェックビット （Ｃ）ｂ（ｕｏ、φ、φ）、チェックビットｂ（ｕＯ，
   ｖｏ、φ）上方の前記ツリーの左側に於ける深さ２に於
   けるチェックビット（Ｄ）ｂ（φ、　　Ｖｏ　＝、　　
   Ｗｏ　）、ビットｂ　　（ＩＪｏ、　　Ｖｏ、　　ｗｏ
   ）上方の前記ツリーの右側に於ける深ざ４に於けるチェ
   ックビット（’Ｅ）ｂ（φ、φ１ｗｏ　）　、チェック
   ビットｂ（Ｕｏ、Ｖｏ、φ）上方の前記ツリーの右側に
   於ける深さ２に於けるチェックビット（Ｆ）ｂ（φ、φ
   、φ）、前記ツリーの根に於けるチェックビット によって与えられる方式。 ２８、デジタルメモリ内に２個の誤りが存在するにも拘
   わらずピントｂの正確な値を決定する方法に於いて、ビ
   ットｂを根とするツリー形態に於けるコードグラフの深
   さ３に於けるバリティーノードの各々に接続されている
   全てのビットのモジュロ−２和を形成し、成るノードに
   接続されている全てのヒツトのモジュロ−２和が０でな
   い場合に前記パリティ−ノードに隣接する前記ツリーの
   深さ２に於けるビットノード上にＸを附することによっ
   て前記任意のパリティ−ノードに於けるパリティ−違反
   を表示し、前記ツリーの左側に於ける深さ２に於けるビ
   ットのモジュロ−２加算することにより前記ツリーの頂
   部に於けるビットの値に対する予測値を発生し、前記和
   に於けるビットの何れかが値Ｘを有する場合にその和を
   “ｘ″で識別し、前記ツリーの右側半分に於ける深さ２
   に於ける全てのビットのモジュロ−２和を計算すること
   により前記ツリーの頂部に於けるビットの値に対する予
   測値を発生し、前記和に於けるビットの何れかが値“Ｘ
   　Ｉ＋を有する場合にはその和を１１　ＸＩＩで識別し
   、前記左側からの予測値と前記右側からの予測値と前記
   ビット自身のストアされている値から前記頂部ノードの
   値を予測する、上記各工程を有する方法。 ２、特許請求の範囲第２８項に於いて、Ｏ又は１の予測
   値に対し重み２を与え、１１　Ｘ　１１の予測値に対し
   重みを与えず、該ビットに対しストアされているＯ又は
   １の値に対し重み１を与え、最大の合計重みを有する値
   を正しい値として選択する方法。 ３０、特許請求の範囲第２９項に於いて、前記正しい値
   を前記メモリ内に書込む工程を有する方法。 ３１゜複数個の副アレイとその中にストアされているビ
   ット内の誤りを検出し且つ訂正する手段を有するメモリ
   方式に於いて、前記ビット内の単−誤りを訂正する為に
   前記メモリ内にストアされている全てのビットをアクセ
   スする手段が設けられており、前記アクセスする手段が
   、前記副アレイの各々に対する行アドレスコンピュータ
   と、パリティ−加算回路へラインに沿って並列的に伝達
   されるべき特定の副アレイの行アドレスコンピュータに
   より選択される行内にストアされている全てのビットを
   イネーブルさせる行アドレスデコーダと、選択された行
   からのビットの何れが１つ又は前記副アレイの各々から
   の１個の入力を有するパリティ−ツリーへの入力として
   使用される前記副アレイからのエキストラなビットを選
   択する為のアドレスデコーダとを有する方式。 ３２、特許請求の範囲第３１項に於いて、前記方式が投
   影面から派生されたコードに基づいており、前記方式が
   メモリ内にビットを書込む為に必要とされる６個のピッ
   １〜をアクセスする為の手段を有しており、前記アクセ
   スする為の手段が、前記メモリ内に、ビットｂ（ｕ、ｖ
   、ｗ）と□して同一の行及び副アレイ内の最後のビット
   と、その副アレイのエキストラなビットと、Ｕ＝φ副ア
   レイ内の同一のＷ及び計算したｖ′を有するビットと、
   Ｕ−φ副アレイの同一のＷ行に於ける最後のビットと、
   読取られるべきＵ−φ副アレイのエキストラなビットと
   を書込む為の手段を有してあり、これら全てのビットは
   、ｂ（ｕ、ｖ、ｗ）のストアされている値がｂ（ｕ、ｖ
   、ｗ）の値と異なる場合にはコンブリメントされ且つ再
   び前記アレイ内にストアされる方式。 ３３、特許請求の範囲第３２項に於いて、前記副アレイ
   の各々の選択した行に於けるビットのモジュロ−２和を
   計算する為の排他的ＯＲゲートのパリティ−ツリーが設
   けられており、前記副アレイの各々から１個の選択した
   ビットを入力信号として有する排他的ＯＲゲートからな
   るパリティ−ツリーが設けられており、最後の列に於け
   るビットと各副アレイに於けるエキストラなビットのモ
   ジュロ−２和を計算する為の手段が設けられており、前
   記パリティ−ツリー及び前記計算する為の手段からの信
   号を受取る為の入力リードを有しておりその入力ライン
   上に最も頻繁に発生するＯ又は１の値を出力する多数決
   論理ゲートが設けられているメモリ方式。 ３４、特許請求の範囲第３３項に於いて、複数個のデー
   タ誤り及び回路欠陥を検出する手段が、投影面グフラ内
   の全てのパリティ−ノードに対するパリティ−和を計算
   する手段と、パリティ−違反の数をカウントする手段と
   、（ａ　）パリティ−違反の数が偶数であるが０又は２
   ではない場合か、又は（ｂ）３３反の数が２であるがこ
   れらの違反に対応する２個のパリティ−ノードが投影面
   グラフ内の単一ビットによって接続されていない場合に
   複数個の誤り状態を検出する手段と、パリティ−違反の
   数が奇数である場合に回路欠陥を検出する手段とを有す
   るメモリ方式。 ３５、メモリ方式内の回路部品の欠陥を検出する方式に
   於いて、前記メモリ内にストアされている各ビットに対
   する２個のパリティ−チェックの和を求める手段と、前
   記メモリに関連するパリティ−チェックの欠陥の奇数を
   検出する手段とを有しており、前記奇数の欠陥がビット
   誤りではなく前記メモリの回路部品又はその他の構造に
   於ける欠陥を表わすものであることを特徴とする方式。 ３６、特許請求の範囲第３５項に於いて、前記訂正を行
   なう手段が、読取及び書込の間の時間中にメモリ内にス
   トアされている各ビットを有する２個のパリティ−和を
   計算し且つ各パリティー和が偶数か奇数かを決定すると
   共に奇数である場合に奇数のパリティ−和が奇数である
   か否かを検出し前記メモリ内のビット誤り以外のタイプ
   の欠陥の表示を与える手段を有する方式。 ３７、特許請求の範囲第３６項に於いて、前記メモリ内
   の各ビットをテストする手段が、前記メモリ内にストア
   されている各ビットを順番にアドレスする手段と、各ビ
   ットを有する２個のパリティ−和を順番に形成する手段
   と、前記各パリティ−和が偶数か奇数かを決定する手段
   と、奇数であるパリティ−和の数が偶数であるか奇数で
   あるかを決定し且つ奇数である場合には前記メモリ方式
   がビット誤り以外の誤りに遭遇したということを表わす
   信号を供給する手段とを有する方式。