JP5259343B2 - メモリ装置 - Google Patents
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Description
前記エラー検出訂正システムは、読み出しデータから求められたシンドロームに基づいて有限体要素間の積や和を計算する計算回路を備えてエラー位置探索を行うものであり、前記計算回路は、内部クロックにより時分割で使用される共通化回路を有する
ことを特徴とする。
前記エラー検出訂正システムは、
前記メモリコアに情報ビットと共に書き込むべきチェックビットを生成するエンコード部と、
前記メモリコアの読み出しデータからシンドロームを求めるシンドローム演算部と、
求められたシンドロームに基づいて有限体要素間の計算を行い、エラー位置探索の計算に必要な各種量を求めるシンドローム要素計算部と、
前記シンドローム要素計算部とのデータ授受と有限体要素間の計算によりエラー位置探索の計算を行うエラー探索部と、
前記シンドローム要素計算部及びエラー探索部において有限体要素間の積演算を行うアダー回路及び和演算を行うパリティチェック回路について、それぞれ時分割で動作させるための内部クロックを生成するクロック発生器と、を有する
ことを特徴とする。
前記エラー検出訂正システムは、エラー位置を表す有限体要素を根とする3次のエラー探索方程式を解く際に、前記エラー探索方程式の係数をシンドロームで表現した2元連立方程式を解いて係数を確定し、更に前記エラー探索方程式を2次方程式と1次方程式の積の形に変換して、その解探索を行う
ことを特徴とする。
・データのエンコーディング(encoding)
ガロア体GF(2)上の原始既約多項式をm1(x)としてこの根をαとする。有限体としてGF(2n)を考えるので、m1(x)はn次の多項式となる。この根αを用いるとGF(2n)の要素は、h=2n−1として、0,α0,α1,…,αh−2,αh−1の2n個である。
f(x)=ah−1xh−1−2n+ah−2xh−2−2n+
…+a2n+2x2+a2n+1x+a2n
f(x)x2n=q(x)g(x)+r(x)
r(x)=b2n−1x2n−1+b2n−2x2n−2+…+b1x+b0
データビットに生じたエラーはh−1次のエラー多項式e(x)で表され、メモリから読み出したデータは、次の数3で表されるν(x)となる。
ν(x)=f(x)x2n+r(x)+e(x)
=q(x)g(x)+e(x)
ν(x) ≡ S1(x)mod m1(x)
→ e(x)≡ S1(x)mod m1(x)
ν(x) ≡ S3(x)mod m3(x)
→ e(x)≡ S3(x)mod m3(x)
X1=pi(α)=αi
X2=pj(α)=αj
S1=S1(α)=ασ1
S3=S3(α)=ασ3
e(α)=X1+X2=S1
e(α3)=X1 3+X2 3=S3
ここで、X1,X2のインデックスがそれぞれi,jであり、S1,S3のインデックスがそれぞれσ1 (=σ),σ3である。
ΛR(x)=(x−X1)(x−X2)=x2+Sx+D
S=S1=X1+X2
D=X1X2
これらの係数とシンドロームである対称式S1(=S),S3の間には関係があって、SD=S3+S3=ζとおいて、数8が得られる。
D=ζ/S
次に、2次方程式x2+Sx+D=0を満たす有限体要素を探索する。
y2+y=ζ/S3
・データのエンコーディング(encoding)
2ECの場合の既約多項式m1(x),m3(x)に加えて、もう一つの既約多項式、即ちα5を根とする既約多項式m5(x)を用いる。これらの既約多項式m1(x),m3(x),m5(x)から、コード生成多項式g(x)=m1(x)m3(x)m5(x)を作る。
f(x)=ah−1xh−1−3n+ah−2xh−2−3n+
…+a3n+2x2+a3n+1x+a3n
f(x)x3n=q(x)g(x)+r(x)
r(x)=b3n−1x3n−1+b3n−2x3n−2+…+b1x+b0
データビットに生じたエラーはh-1次のエラー多項式e(x)で表されるのでメモリから読み出したデータは、下記数1 2に示した構成の多項式ν(x)となる。
ν(x)=f(x)x3n+r(x)+e(x)
=q(x)g(x)+e(x)
ν(x) ≡ S1(x)mod m1(x)
→ e(x)≡ S1(x)mod m1(x)
ν(x) ≡ S3(x)mod m3(x)
→ e(x)≡ S3(x)mod m3(x)
ν(x) ≡ S5(x)mod m5(x)
→ e(x)≡ S5(x)mod m5(x)
X1=pi(α)=αi
X2=pj(α)=αj
X3=pk(α)=αk
S1=S1(α)=ασ1
S3=S3(α)=ασ3
S5=S5(α)=ασ5
e(α)=X1+X2+X3=S1
e(α3)=X1 3+X2 3+X3 3=S3
e(α5)=X1 5+X2 5+X3 5=S5
ここで、X1,X2,X3のインデックスがそれぞれi,j,kであり、S1,S3,S5のインデックスがそれぞれσ1 (=σ),σ3,σ5である。
ΛR(x)=(x−X1)(x−X2)(x−X3)=x3+Sx2+Dx+T=0
S=S1=X1+X2+X3
D=X1X2+X2X3+X3X1
T=X1X2X3
ΛR(x)の係数は数16に示すように、X1,X2,X3の基本対称式S,D,Tとなる。これらの係数とシンドロームである対称式S1=S,S3,S5の間には関係があって、SD+T=S3+S3=ζ,S3D+S2T=S5+S5=ηとおいて、数17の関係式で表すことが出来る。
ζD=ζS2+η
ζT=ζS3+ηS+ζ2
x3+Sx2+D+T=(x+a)(x2+b)
x=az+b
a=(η/ζ)1/2
b=S
z3+z=ζ5/2/η3/2
次に、3EC−EWのデータデコードの解法その2を説明する。これは、4EC−EWの分岐の場合に回路システムを共通化する上で好ましい方法である。
SD+T=ζ
(ζ+S3)D+S2T=η
x3+Ax+ζ=0
x3+Ax+ζ=(x+α)(x2+β1x+β0)=0
{(δ+A)/A}3+{(δ+A)/A}+ζ2/A3=0
(x/β1)2+(x/β1)+β0/β1 2=0
・データのエンコーディング(encoding)
3ECの場合の既約多項式m1(x),m3(x),m5(x)に加えて、更にもう一つの既約多項式、即ちα7を根とする既約多項式m7(x)を用いる。これらの既約多項式m1(x),m3(x),m5(x),m7(x)から、コード生成多項式g(x)=m1(x)m3(x)m5(x)m7(x)を作る。
f(x)=ah−1xh−1−4n+ah−2xh−2−4n+
…+a4n+2x2+a4n+1x+a4n
f(x)x4n=q(x)g(x)+r(x)
r(x)=b4n−1x4n−1+b4n−2x4n−2+…+b1x+b0
データビットに生じたエラーはh−1次のエラー多項式e(x)で表されるので、メモリから読み出したデータは、下記数28に示した構成の多項式ν(x)となる。
ν(x)=f(x)x4n+r(x)+e(x)
=q(x)g(x)+e(x)
ν(x) ≡ S1(x)mod m1(x)
→ e(x)≡ S1(x)mod m1(x)
ν(x) ≡ S3(x)mod m3(x)
→ e(x)≡ S3(x)mod m3(x)
ν(x) ≡ S5(x)mod m5(x)
→ e(x)≡ S5(x)mod m5(x)
ν(x) ≡ S7(x)mod m7(x)
→ e(x)≡ S7(x)mod m7(x)
X1=pi(α)=αi
X2=pj(α)=αj
X3=pk(α)=αk
X4=pl(α)=αl
S1=S1(α)=ασ1
S3=S3(α)=ασ3
S5=S5(α)=ασ5
S7=S7(α)=ασ7
e(α)=X1+X2+X3+X4=S1
e(α3)=X1 3+X2 3+X3 3+X4 3 =S3
e(α5)=X1 5+X2 5+X3 5+X4 5 =S5
e(α7)=X1 7+X2 7+X3 7+X4 7 =S7
ΛR(x)=(x−X1)(x−X2)(x−X3)(x−X4)
=x4+Sx3+Dx2+Tx+Q
S=S1=X1+X2+X3+X4
D=X1X2+X2X3+X3X4+X4X1
T=X1X2X3+X2X3X4+X3X4X1+X4X1X2
Q=X1X2X3X4
SD+T=ζ
(ζ+S3)D+S2T+SQ=η
(η+S5)D+S4T+(ζ+S3)Q=θ
Γ=S3ζ+Sη+ζ2
ΓD=S3η+S2ζ2+Sθ+ζη
ΓT=S4η+S2θ+ζ3
ΓQ=S4ζ2+S2ζη+ζθ+η2
x4+Sx3+Dx2+Tx+Q=0
x4+Sx3+Dx2+Tx+Q=(x2+a)(x2+bx+c)
ここで、a=D/S,b=D2+ST,c=S2Q+SDT+T2,B=a4+Ta+Qとする。なお、c=0は重根の条件となるので、4ECの解法を考える限りc≠0である。
x4+Sx3+(b/S)x+B=(x2+α1x+α0)(x2+β1x+β0)=0
(δ/b1/2)3+(δ/b1/2)+c/b3/2=0
(ε/δ)2+(ε/δ)+B/δ2=0
(ε/S)2+(ε/S)+δ/S2=0
(x/α1)2+(x/α1)+α0/α1 2=0
(x/β1)2+(x/β1)+β0/β1 2=0
ここでa=D/S,b=D2+ST=0,c=S2Q+SDT+T2,B=a4+Ta+Q であり、これらからS2B=cである。なおc=0は重根の条件となるので4ECの解法を考える限りc≠0である。
x4+Sx3+B=(x2+α1x+α0)(x2+β1x+β0)=0
δ3+c=0
aはS=0で定義出来ず、b=D2+SD=D2,c=S2Q+SDT+T2=T2であり、c=0は重根の条件となるので4ECの解法を考える限り、c≠0である。 ΓD=ζη≠0からζ≠0,η≠0であり、Γ=ζ2, D=η/ζ, T=ζ, Q=η2/ζ2+θ/ζとなる。
X4+DX2+TX+Q=(X2+α1X+α0)(X2+β1X+β0)=0
{(δ+D)/D}3+{(δ+D)/D}+c/D3=0
(ε/δ)2+(ε/δ)+Q/δ2=0
ε2+δ+D=0
(X/α1)2+(X/α1)+α0/α1 2=0
(X/β1)2+(X/β1)+β0/β1 2=0
b=D2+ST=D2=0,c=S2Q+SDT+T2=T2であり、c=0は重根の条件となるので、4ECの解法を考える限りc≠0である。Γ=ζ2≠0からζ≠0、S=0及びD=0からη=0であり、T=ζ, Q=θ/ζとなる。
X4+TX+Q=(X2+α1X+α0)(X2+β1X+β0)=0
δ3+c=0
(ε/δ)2+(ε/δ)+Q/δ2=0
ε2+δ=0
3次方程式w3+w=c/b3/2より、デコードにより1根wを選び、δ=b1/2wとする。次に2次方程式u2+u=B/δ2,v2+v=δ/S2の根を、デコードして求め、それぞれu1,u2,v1,v2として、α0=δu1,β0=δu2及びα1=Sv1,β1=Sv2とする。
δ=c1/3とする。次に2次方程式u2+u=B/δ2,v2+v=δ/S2の根をデコードして求め、それぞれu1,u2とv1,v2として、α0=δu1,β0=δu2及びα1=Sv1,β1=Sv2とする。
3次方程式w3+w=c/b3/2より、デコードにより1根wからw+1を選び、δ=b1/2(w+1)とする。次に2次方程式u2+u=Q/δ2の根をデコードして求め、それぞれu1,u2としてα0=δu1,β0=δu2及びα1=β1=(b1/2w)1/2とする。
δ=c1/3とする。次に2次方程式u2+u=Q/δ2の根をデコードして求めて、それぞれu1,u2として、α0=δu1,β0=δu2及びα1=β1=δ1/2とする。
Γ=0,ζ=0の条件での、ζ=0から、4ECでのシンドロームと係数の関係は、次の数50のようになる。
SD+T=ζ → SD+T=0
(ζ+S3)D+S2T+SQ=η → SQ=η
(η+S5)D+S4T+(ζ+S3)Q → ηD+S3Q=η(S2+D)=θ
Γ=S3ζ+Sη+ζ2 → Γ=Sη
c=S2Q+SDT+T2 → c=S2Q=Γ
Γ=0で4ECが3EC以下となり、2EC以下になるには、ζT3=Γ=0であるが、ζ=0とすると1EC以下なので、ζ≠0からT3=0となる。
SD3+T3=ζ → SD3=ζ
(ζ+S3)D3+S2T3=η → ζ(S2+D3)=η
Γ=S3ζ+Sη+ζ2 → Γ=0
Γ=0またはcQ=0の条件で3EC以下となるが、Γ=0は2EC以下となるので、3ECへの分岐条件は、Γ≠0の時のc=0又はQ=0である。
Γ≠0かつcQ≠0が4ECの条件、言い換えれば、Γ≠0かつc≠0かつQ≠0が4ECの分岐条件となる。
4ECであるので、Γ≠0,Q≠0,c≠0であり、さらにCase 1の条件として、S≠0とb≠0である。
4ECであるので、Γ≠0,Q≠0,c≠0であり、さらにCase 2の条件として、S≠0,b=0である。
4ECであるので、Γ≠0,Q≠0,c≠0であり、更にCase 3の条件として、S=0とη≠0である。
4ECであるので、Γ≠0,Q≠0,c≠0であり、更にCase 4の条件として、S=0,η=0である。
αm⇔ m(mod h)
⇔ {m(mod p1),m(mod p2),,m(mod pi(h)}
αi×αj=αi+j ⇔
{i(p1),i(p2),…,i(pi(h))}{j(p1),j(p2),…,j(pi(h))}
={i+j(p1),i+j(p2),…,i+j(pi(h))}
{α, β}(=(F(w):w mod 3=α and w mod 11)=α*∧β*
α*={α,0}∨{α,1}∨{α,2}∨{α,3 }∨ … ∨{α, 9}∨{α,10}
β*={0,β}∨{1,β}∨{2,β}
xn=pn(x)=Pn 9x9+Pn 8x8+Pn 7x7+…+Pn 2x2+Pn 1x+Pn 0
として、係数の組として多項式表現となる。
σ(AαBβ)≡ασ(A)+βσ(B) (mod 3),(mod 11),(mod 31)
を各成分ごとにバイナリ数の和として計算する。
Claims (4)
- ガロア有限体を用いて読み出しデータのエラー検出と訂正を行うエラー検出訂正システムを備えたメモリ装置において、
前記エラー検出訂正システムは、
読み出しデータからシンドロームを求めるシンドローム演算部と、
求められたシンドロームに基づいて有限体要素間の計算を行い、エラー位置探索の計算に必要な各種量を求めるシンドローム要素計算部と、
前記シンドローム要素計算部とのデータ授受と有限体要素間の計算によりエラー位置探索の計算を行うエラー探索部と、
前記シンドローム要素計算部及びエラー探索部において有限体要素間の積演算を行うアダー回路及び和演算を行うパリティチェック回路について、それぞれ時分割で動作させるための内部クロックを生成するクロック発生器と
を有し、
前記シンドローム要素計算部及び前記エラー探索部は、前記有限体のドメインの異なる素因数をp及びqとした場合、当該有限体要素をpを法とする数とqを法とする数との組で表わしたものである表現インデックスを用いて前記有限体要素間の計算を行う
ことを特徴とするメモリ装置。 - 前記エラー検出訂正システムは、4ビットまでのエラー訂正を行うものであって、1ビットエラー、2ビットエラー、3ビットエラー及び4ビットエラーへのエラー探索の分岐を、前記シンドロームから導かれた量の間の排他的条件に従って判定し、各分岐先でエラー位置が求まらない場合に5ビットエラーと判定する
ことを特徴とする請求項1記載のメモリ装置。 - 前記エラー検出訂正システムは、ガロア有限体GF(2 10 )を用いて、その有限体要素のインデックスを、3、11及び31を法とする前記表現インデックスの組で表して、有限体要素間の積和演算を行う
ことを特徴とする請求項1記載のメモリ装置。 - ガロア有限体を用いてメモリコアの読み出しデータのエラー検出と訂正を行うエラー検出訂正システムを備えたメモリ装置において、
前記エラー検出訂正システムは、
前記メモリコアに情報ビットと共に書き込むべきチェックビットを生成するエンコード部と、
前記メモリコアの読み出しデータからシンドロームを求めるシンドローム演算部と、
求められたシンドロームに基づいて有限体要素間の計算を行い、エラー位置探索の計算に必要な各種量を求めるシンドローム要素計算部と、
前記シンドローム要素計算部とのデータ授受と有限体要素間の計算によりエラー位置探索の計算を行うエラー探索部と、
前記シンドローム要素計算部及びエラー探索部において有限体要素間の積演算を行うアダー回路及び和演算を行うパリティチェック回路について、それぞれ時分割で動作させるための内部クロックを生成するクロック発生器と
を有し、
前記シンドローム要素計算部及び前記エラー探索部は、前記有限体のドメインの異なる素因数をp及びqとした場合、当該有限体要素をpを法とする数とqを法とする数との組で表わしたものである表現インデックスを用いて前記有限体要素間の計算を行う
ことを特徴とするメモリ装置。
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