JP2014068058A - 誤り位置検索回路、誤り検出訂正回路、及びメモリ装置 - Google Patents

Abstract

【課題】回路規模の縮小された誤り探索方程式一括処理回路（誤り位置検索回路）、誤り検出訂正回路、及びメモリ装置を提供することにある。
【解決手段】ガロア体ＧＦ（２^ｍ）上（ｍは整数、以下同じ）のｍビットによりベクトル表現される（２^ｍ−１）個の元を誤り位置探索式へ代入し、各元に対応したデータ列のビットに誤りが有るか否かを示すエラー検出信号を生成する誤り位置検索回路であって、誤り位置探索式の次数毎に元を代入する複数の位置検索回路（ＳＲＣ３３＿１、３３＿２、３３＿３、３３＿４）を含んで構成され、１ビットのみが１となる規定値の固定ベクトルにより表した元（ｘ）を、複数の位置検索回路各々に代入し、代入して得られた各位置検索回路の結果ｉ０，・・・，ｉ５１０，ｊ０，・・・，ｊ５１０，ｋ０，・・・，ｋ５１０，ｌ０，・・・，ｌ５１０を元毎に排他的論理和を演算してエラー検出信号ｂｃｈ［５１０：０］とする。
【選択図】図７

Description

本発明は、誤り位置検索回路、誤り検出訂正回路、及びメモリ装置に関する。

電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ；Electrically Erasable and Programmable Read Only Memory）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤセルユニット（ＮＡＮＤストリング）を用いることにより、小さいチップ面積での大容量記憶を可能としている。

ＮＡＮＤ型フラッシュメモリでは、多数回の書き換えに伴うトンネル酸化膜の劣化等に起因して、データ保持中に記憶素子（メモリセル）の保持特性が失われ、エラービットの発生率（エラー率）が大きくなる傾向がある。特に、ＮＡＮＤ型フラッシュメモリでは、メモリセルの大容量化、すなわち製造プロセスにおける微細化が進むとエラー率は上昇してしまう傾向にある。そのため、記憶すべきデータに誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）の冗長データを付加してデータ列としてフラッシュメモリに書込むと共に、読出し時には誤り訂正符号の冗長データを基にしてデータの訂正を行うことで、エラービットが発生したときのデータの補償を行っている。

例えば、特許文献１には、誤り検出訂正回路（ＥＣＣ回路）を備えたＮＡＮＤ型フラッシュメモリが開示されている。特許文献１記載の誤り検出訂正回路では、チェン探索部において、受信情報（データ列）のうちのビットの位置をエラー位置探索方程式に代入し、当該ビットに誤りがあるか否かを検出する。データ列の出力時には、チェン探索部にアドレスを最下位から最上位まで全て代入する。そして、誤り訂正回路（誤り訂正部）では、各ビットに誤りがある場合はビットのデータを訂正して訂正後のデータを出力し、誤りがない場合は訂正しないでビットのデータをそのまま出力する。

特開２００９−１００３６９号公報

しかしながら、上述した特許文献１に記載された構成では、データ列のうち任意のアドレスのビットを読み出そうとする場合、誤り訂正回路の出力するビットを一端バッファメモリ等に記憶させ、その後、読み出すべきビットのアドレスをバッファメモリに対して供給しなければならない。つまり、従来においては、誤り検出訂正回路において、読み出すべきビットが含まれるデータ列の全てのビットに対するエラービットのデータの訂正処理が終了するまで、誤り訂正後のデータを高速に読み出すことができないという問題があった。

誤り訂正後のデータを外部に高速に出力するためには、読み出すべきビットが含まれるデータ列の全てのビットに対するエラービットのデータの訂正処理を高速に行う方策が考えられる。この方策として、チェン探索部にアドレスを最下位から最上位まで全て同時に一括して代入することが考えられる。しかしながら、誤り検出訂正回路のチェン探索部において、エラー位置探索方程式へアドレスを代入する回路（位置検索回路；ＳＲＣ回路とも言う）をビット毎に対応して設ける必要がある。この点について、図面を参照して説明する。

図９は、従来のチェン探索部３３９の構成を示す図である。なお、ここでは、ＧＦ（２^９）のガロア体を利用し、４ビットの誤りが訂正可能なＢＣＨ符号を用いた誤り検出訂正回路を例にとって説明する。ＧＦ（２^９）のガロア体では、５１１ビットの中で４ｂｉｔの誤りを訂正することができる。ＧＦ（２^９）のガロア体では、エラー位置探索方程式は下記の式で表わされる。
Λ(x)＝ｅ_４ｘ^４＋ｅ_３ｘ^３＋ｅ_２ｘ^２＋ｅ_１ｘ＋ｅ_０・・・（１）

データの高速な訂正処理を目的に、５１１ビットに対して一括して訂正処理を行う場合、図９に示すように、位置検索回路３３９＿１〜位置検索回路３３９＿５１０各々において、エラー位置探索方程式の係数（ｅ_４、ｅ_３、ｅ_２、ｅ_１）とｘ（ビットのアドレス）のべき乗との乗算を行い、乗算結果の和を求める演算を行う。各位置検索回路３３９＿ｉ（ｉ＝０〜５１０）では、この演算結果が０である場合、例えばＨ（ハイ）レベルのエラー検出信号ｂｃｈ［ｉ］を出力し、演算結果が１の場合、Ｌ（ロウ）レベルのエラー検出信号ｂｃｈ［ｉ］を出力する。誤り検出訂正回路では、このエラー検出信号の論理レベルに応じて、任意のアドレスのビットのデータの誤り訂正処理を行う。

位置検索回路各々は、式（１）を演算するため４個の乗算器を有する。そして、この乗算器において、各項（係数とべき乗の積）を求めた後に排他的論理和回路（ＥＸＯＲ回路）により各項の足し算を演算処理を行う。係数（ｅ_４、ｅ_３、ｅ_２、ｅ_１）とｘ（ビットのアドレス）とは、ベクトル表現すると、それぞれ９ビットのベクトルであり、ＧＦ（２^９）のガロア体の異なる値の乗算（９ビット×９ビット）は、論理積回路（アンド回路）とＥＸＯＲ回路の組み合わせ回路（１６４個の論理ゲート）により演算できる。

例えば、ビット０用の誤りエラー位置探索方程式にビットの位置を代入する位置検索回路３３９＿０では、１６４×４（１６４論理ゲート×乗算器の個数)＋９×４(各項９ビットの足し算４か所)＝６９２個の論理ゲートが必要となる。
誤り探索方程式一括処理回路（チェン探索部）では、総計６９２×５１１＝３５３６１２個の論理ゲートが必要となる。
このように、チェン探索部３３９を構成する論理ゲートの個数が莫大な個数となり、誤り検出訂正回路を半導体回路に搭載することがチップサイズの観点から困難となる。

そこで本発明が解決しようとする課題は、位置検索回路の回路規模を縮小し、回路規模の縮小された誤り探索方程式一括処理回路（誤り位置検索回路）、誤り検出訂正回路、及びメモリ装置を提供することにある。

本発明の誤り位置検索回路は、ガロア体ＧＦ（２^ｍ）上（ｍは整数、以下同じ）のｍビットによりベクトル表現される（２^ｍ−１）個の元を誤り位置探索式へ代入し、各元に対応したデータ列のビットに誤りが有るか否かを示すエラー検出信号を生成する誤り位置検索回路であって、前記誤り位置探索式の次数毎に前記元を代入する複数の位置検索回路を含んで構成され、１ビットのみが１となる規定値の固定ベクトルにより表した前記元を、前記複数の位置検索回路各々に代入し、代入して得られた各位置検索回路の結果を前記元毎に排他的論理和を演算して前記エラー検出信号とすることを特徴とする。

また、本発明の誤り位置検索回路は、前記位置検索回路が、前記誤り位置探索式の係数であるｍビットの係数ベクトルと、１ビットのみが１となるｍビットの前記元を表す固定ベクトルとから、ｍ個の第１ベクトルを生成する第１ベクトル生成回路と、前記第１ベクトルのうち複数個のベクトルの和で表される（２^ｍ−ｍ−１）個の第２ベクトルを生成する第２ベクトル生成回路と、を備え、前記第１ベクトル生成回路は、前記固定ベクトルのうち１となるビットに応じて、前記係数ベクトルの各ビットとまたは各ビットの組み合わせのうちから前記第１ベクトルの決定を並列に行うｍ個のビット決定部を有し、前記第２ベクトル生成回路は、前記第１ベクトル、及び前記第２ベクトルのうち２つのベクトルの和により前記第２ベクトルを演算する排他的論理和回路を有することを特徴とする。

また、本発明の誤り検出訂正回路は、データ列を格納するデータ格納部と、前記データ列からシンドロームを計算するシンドローム計算部と、前記シンドロームから前記誤り位置探索方程式の係数を算出する誤り係数計算部と、前記データ列のデータのビットの位置を示す前記元と、前記係数との乗算結果の排他的論理和を前記元毎に演算する排他的論理和演算部を有する上記誤り位置検索回路と、前記エラー検出信号により前記データ列におけるビットのデータの誤りを訂正して出力する誤り訂正部と、を備えることを特徴とする。

また、本発明のメモリ装置は、上記誤り検出訂正回路を備えたメモリ装置であって、前記データ格納部は記憶素子から読み出したデータ列を格納する回路であり、前記元は前記記憶素子のメモリにおける列の位置を示すカラムアドレスであることを特徴とする。

本発明の誤り位置検索回路では、（２^ｍ−１）個の元を１ビットのみが１となる規定値により表わし、複数の位置検索回路各々に代入する。この（２^ｍ−１）個の元のうち、（２^ｍ−ｍ−１）個については、ｍ個の規定値のうち複数個の和で表すことができるため、元を求めるために、ガロア体の異なる値の乗算（ｍビット×ｍビット）の乗算を行なう論理積回路とＥＸＯＲ回路の組み合わせ回路（乗算器）が不要となる。

この位置検索回路では、誤り位置探索式の係数であるｍビットの係数ベクトルと、１ビットのみが１となるｍビットの固定ベクトルとから、ｍ個の第１ベクトルを生成する第１ベクトル生成回路と、第１ベクトルのうち複数個のベクトルの和で表される（２^ｍ−ｍ−１）個の第２ベクトルを生成する第２ベクトル生成回路と、を備える。また、第１ベクトル生成回路は、固定ベクトルのうち１となるビットに応じて、係数ベクトルの各ビットとまたは各ビットの組み合わせのうちから第１ベクトルの決定を並列に行うｍ個のビット決定部を有する。また、第２ベクトル生成回路は、第１ベクトル、及び第２ベクトルのうち２つのベクトルの和により第２ベクトルを演算する排他的論理和回路を有する。

ガロア体ＧＦ（２^ｍ）においてｍ＝９の場合を考えると、第１ベクトル生成回路において、各ビットの組み合わせを生成する回路（係数ベクトルを演算する回路）には、ＥＸＯＲ回路が８個必要となる。また、この係数ベクトルと固定ベクトルとからｍ個の第１ベクトルを生成する第１ベクトル生成回路は、固定ベクトルのうち１となるビットに応じて、係数ベクトルの各ビットとまたは各ビットの組み合わせのうちから第１ベクトルの決定を行なうため、アンド回路やＥＸＯＲ回路といった論理ゲートが不要となる。一方、第１ベクトルのうち複数個のベクトルの和により表される第２ベクトルを演算する第２ベクトル生成回路には、（２^９−９−１）×９（元の個数×９ビット）＝４５１８個のＥＸＯＲ回路が必要となる（詳細後述）。

つまり、次数毎に設けられた位置検索回路では、論理ゲートの個数が、８＋４５１８＝４５２６個必要となる。４ビットの誤りが訂正可能なＢＣＨ符号を用いた誤り検出訂正回路を例にとる場合、チェン探索部における位置検索回路は４個であるので、４個の位置検索回路では、論理ゲートが４５２６×４＝１８１０４個必要となる。
また、この４個の位置検索回路各々の出力（９ビット×５１１個）の和をとって、エラー検出信号を生成するため、４×９×５１１＝１８３９６個のＥＸＯＲ回路を必要とする。

従って、チェン探索部では、１８４２８＋１８３９６＝３６８２４個の論理ゲートが必要となるが、上述の従来のチェン探索部が３５３６１２の論理ゲートを必要とすることに対して、論理ゲートの個数を約１／１０にまで、大幅に削減することができる。
よって、本発明によれば、位置検索回路の回路規模を縮小し、回路規模の縮小された誤り探索方程式一括処理回路（誤り位置検索回路）、誤り検出訂正回路、及びメモリ装置を提供することができる。

不揮発性半導体記憶装置１０であるＮＡＮＤ型フラッシュメモリの構成例を示す概略ブロック図である。 誤り検出訂正回路１３の詳細な構成例を示す図である。 原始多項式として、Ｘ^９＋Ｘ^４＋１を採用した場合のガロア体ＧＦ（２^９）の元を示した図である。 Ｘ［８：０］とＹ［８：０］との乗算によりＺ［８：０］を出力するときの条件を示した図である。 ｙ［０］〜ｙ［８］の組合せから、ｐ［０］〜ｐ［８］を求める際の論理式、及び論理演算を行うｐ生成回路２０を示す図である。 規定元を用いてＸ［８：０］＝（１、０、１、０、１、０、１、０、１）と係数ベクトルｅ_１との積を求める場合の論理式を示す。 チェン探索部３３の構成の一例を示す図である。 位置検索回路ＳＲＣ３３＿１、ＳＲＣ３３＿２、ＳＲＣ３３＿３、ＳＲＣ３３＿４の構成を示すブロック図である。 従来のチェン探索部３３９の構成を示す図である。 Ｚ［８：０］のベクトル成分を示した図である。

以下、図面を参照して、本発明の実施の形態について説明する。
［概要］
まず、情報データ長２５６ビットを訂正単位とし、その中の４ビットの誤りが訂正可能なＢＣＨ符号で使われるガロア体ＧＦ（２^９）のシステムでの乗算について説明する。ここで、ガロア体ＧＦ（２^９）において、２つのベクトルＸ［８：０］、Ｙ［８：０］の乗算を行ない、乗算結果Ｚ［８：０］を求める場合について考える。
まず、２つのベクトルＸ［８：０］、Ｙ［８：０］を、以下のようにベクトル表示する。
Ｘ［８：０］＝（ｘ８，ｘ７，ｘ６，ｘ５，ｘ４，ｘ３，ｘ２，ｘ１，ｘ０）
Ｙ［８：０］＝（ｙ８，ｙ７，ｙ６，ｙ５，ｙ４，ｙ３，ｙ２，ｙ１，ｙ０）
これにより、２つのベクトルを、多項式表現する場合、以下の様に表すことができる。
Ｘ［８：０］＝ｘ８×Ｘ^８＋ｘ７×Ｘ^７＋ｘ６×Ｘ^６＋ｘ５×Ｘ^５＋ｘ４×Ｘ^４＋ｘ３×Ｘ^３＋ｘ２×Ｘ^２＋ｘ１×Ｘ^１＋ｘ０
Ｙ［８：０］＝ｙ８×Ｘ^８＋ｙ７×Ｘ^７＋ｙ６×Ｘ^６＋ｙ５×Ｘ^５＋ｙ４×Ｘ^４＋ｙ３×Ｘ^３＋ｙ２×Ｘ^２＋ｙ１×Ｘ^１＋ｙ０
なお、上記Ｘ、ｘ０〜ｘ８、ｙ０〜ｙ８は、それぞれ０または１である。

Ｘ［８：０］とＹ［８：０］との乗算結果、すなわちＺ［８：０］は下記の様になる。なお、各元の成分の乗算において、乗算記号「×」は省略して示すものとする。
Ｚ［８：０］＝（ｘ８ｙ８）×Ｘ^１６
＋（ｘ８ｙ７＋ｘ７ｙ８）×Ｘ^１５
＋（ｘ８ｙ６＋ｘ７ｙ７＋ｘ７ｙ８）×Ｘ^１４
＋（ｘ８ｙ５＋ｘ７ｙ６＋ｘ６ｙ７＋ｘ５ｙ８）×Ｘ^１３
＋（ｘ８ｙ４＋ｘ７ｙ５＋ｘ６ｙ６＋ｘ５ｙ７＋ｘ４ｙ８）×Ｘ^１２
＋（ｘ８ｙ３＋ｘ７ｙ４＋ｘ６ｙ５＋ｘ５ｙ６＋ｘ４ｙ７＋ｘ３ｙ８）×Ｘ^１１
＋（ｘ８ｙ２＋ｘ７ｙ３＋ｘ６ｙ４＋ｘ５ｙ５＋ｘ４ｙ６＋ｘ３ｙ７＋ｘ２ｙ８）×Ｘ^１０
＋（ｘ８ｙ１＋ｘ７ｙ２＋ｘ６ｙ３＋ｘ５ｙ４＋ｘ４ｙ５＋ｘ３ｙ６＋ｘ２ｙ７＋ｘ１ｙ８）×Ｘ^９
＋（ｘ８ｙ０＋ｘ７ｙ１＋ｘ６ｙ２＋ｘ５ｙ３＋ｘ４ｙ４＋ｘ３ｙ５＋ｘ２ｙ６＋ｘ１ｙ７＋ｘ０ｙ８）×Ｘ^８
＋（ｘ７ｙ０＋ｘ６ｙ１＋ｘ５ｙ２＋ｘ４ｙ３＋ｘ３ｙ４＋ｘ２ｙ５＋ｘ１ｙ６＋ｘ０ｙ７）×Ｘ^７
＋（ｘ６ｙ０＋ｘ５ｙ１＋ｘ４ｙ２＋ｘ３ｙ３＋ｘ２ｙ４＋ｘ１ｙ５＋ｘ０ｙ６）×Ｘ^６
＋（ｘ５ｙ０＋ｘ４ｙ１＋ｘ３ｙ２＋ｘ２ｙ３＋ｘ１ｙ４＋ｘ０ｙ５）×Ｘ^５
＋（ｘ４ｙ０＋ｘ３ｙ１＋ｘ２ｙ２＋ｘ１ｙ３＋ｘ０ｙ４）×Ｘ^４
＋（ｘ３ｙ０＋ｘ２ｙ１＋ｘ１ｙ２＋ｘ０ｙ３）×Ｘ^３
＋（ｘ２ｙ０＋ｘ１ｙ１＋ｘ０ｙ２）×Ｘ^２
＋（ｘ１ｙ０＋ｘ０ｙ１）×Ｘ^１
＋（ｘ０ｙ０）

図１０は、Ｚ［８：０］のベクトル成分を示した図である。図１０（ａ）は、Ｘ［８：０］のベクトル成分とＹ［８：０］のベクトル成分との積を示す。また、図１０（ｂ）は、乗算結果Ｚ［８：０］の各ビットを、ＥＸＯＲ回路を用いてａ０〜ａ１４から演算する場合の論理式を示す。
図１０（ａ）において、Ｘ［８：０］のベクトル成分とＹ［８：０］のベクトル成分と各積を図１０（ａ）の縦方向に足し合わせた論理和が、上記多項式表現における各次数の係数となっている。
ここで、Ｚ［８：０］の多項式表現における各次数の係数を、図１０（ａ）に示すように、Ｘ^１６〜Ｘ^０各々に対応してａ１６〜ａ０とする。すなわち、以下の各式が成り立つ。
ａ１６＝ｘ８ｙ８、
ａ１５＝ｘ８ｙ７＋ｘ７ｙ８、
ａ１４＝ｘ８ｙ６＋ｘ７ｙ７＋ｘ７ｙ８、
ａ１３＝ｘ８ｙ５＋ｘ７ｙ６＋ｘ６ｙ７＋ｘ５ｙ８、
ａ１２＝ｘ８ｙ４＋ｘ７ｙ５＋ｘ６ｙ６＋ｘ５ｙ７＋ｘ４ｙ８、
ａ１１＝ｘ８ｙ３＋ｘ７ｙ４＋ｘ６ｙ５＋ｘ５ｙ６＋ｘ４ｙ７＋ｘ３ｙ８、
ａ１０＝ｘ８ｙ２＋ｘ７ｙ３＋ｘ６ｙ４＋ｘ５ｙ５＋ｘ４ｙ６＋ｘ３ｙ７＋ｘ２ｙ８、
ａ９＝ｘ８ｙ１＋ｘ７ｙ２＋ｘ６ｙ３＋ｘ５ｙ４＋ｘ４ｙ５＋ｘ３ｙ６＋ｘ２ｙ７＋ｘ１ｙ８、
ａ８＝ｘ８ｙ０＋ｘ７ｙ１＋ｘ６ｙ２＋ｘ５ｙ３＋ｘ４ｙ４＋ｘ３ｙ５＋ｘ２ｙ６＋ｘ１ｙ７＋ｘ０ｙ８、
ａ７＝ｘ７ｙ０＋ｘ６ｙ１＋ｘ５ｙ２＋ｘ４ｙ３＋ｘ３ｙ４＋ｘ２ｙ５＋ｘ１ｙ６＋ｘ０ｙ７、
ａ６＝ｘ６ｙ０＋ｘ５ｙ１＋ｘ４ｙ２＋ｘ３ｙ３＋ｘ２ｙ４＋ｘ１ｙ５＋ｘ０ｙ６、
ａ５＝ｘ５ｙ０＋ｘ４ｙ１＋ｘ３ｙ２＋ｘ２ｙ３＋ｘ１ｙ４＋ｘ０ｙ５、
ａ４＝ｘ４ｙ０＋ｘ３ｙ１＋ｘ２ｙ２＋ｘ１ｙ３＋ｘ０ｙ４、
ａ３＝ｘ３ｙ０＋ｘ２ｙ１＋ｘ１ｙ２＋ｘ０ｙ３、
ａ２＝ｘ２ｙ０＋ｘ１ｙ１＋ｘ０ｙ２、
ａ１＝ｘ１ｙ０＋ｘ０ｙ１、
ａ０＝ｘ０ｙ０

つまり、Ｚ［８：０］を、ａ１６〜ａ０を用いて多項式表現すると、以下の式が得られる。
Ｚ［８：０］＝ａ１６×Ｘ^１６＋ａ１５×Ｘ^１５＋ａ１４×Ｘ^１４＋ａ１３×Ｘ^１３＋ａ１２×Ｘ^１２＋ａ１１×Ｘ^１１＋ａ１０×Ｘ^１０＋ａ９×Ｘ^９＋ａ８×Ｘ^８＋ａ７×Ｘ^７＋ａ６×Ｘ^６＋ａ５×Ｘ^５＋ａ４×Ｘ^４＋ａ３×Ｘ^３＋ａ２×Ｘ^２＋ａ１×Ｘ^１＋ａ０・・・（２）

ここで、ガロア体ＧＦ（２^９）の既約多項式（原始多項式）として、Ｘ^９＋Ｘ^４＋１を採用した場合、Ｘ^９以上の高次の次数は、下記のようにＸ^８以下の低次の次数によって表わすことができる。
Ｘ^９＝Ｘ^４＋１、
Ｘ^１０＝Ｘ×Ｘ^９＝Ｘ^５＋Ｘ、
Ｘ^１１＝Ｘ×Ｘ^１０＝Ｘ^６＋Ｘ^２、
Ｘ^１２＝Ｘ×Ｘ^１１＝Ｘ^７＋Ｘ^３、
Ｘ^１３＝Ｘ×Ｘ^１２＝Ｘ^８＋Ｘ^４、
Ｘ^１４＝Ｘ×Ｘ^１３＝Ｘ^９＋Ｘ^５＝Ｘ^５＋Ｘ^４＋１、
Ｘ^１５＝Ｘ×Ｘ^１４＝Ｘ^６＋Ｘ^５＋Ｘ、
Ｘ^１６＝Ｘ×Ｘ^１５＝Ｘ^７＋Ｘ^６＋Ｘ^２である。

これらの、高次の次数を、上記式（２）に代入し、次数毎にまとめると、すなわち同じＸのべき乗の項を纏めると、Ｚ［８：０］は、以下のように多項式表現される。
Ｚ［８：０］＝（ａ８＋ａ１３）×Ｘ^８
＋（ａ７＋ａ１２＋ａ１６）×Ｘ^７
＋（ａ６＋ａ１１＋ａ１５＋ａ１６）×Ｘ^６
＋（ａ５＋ａ１０＋ａ１４＋ａ１５）×Ｘ^５
＋（ａ４＋ａ９＋ａ１３＋ａ１４）×Ｘ^４
＋（ａ３＋ａ１２）×Ｘ^３
＋（ａ２＋ａ１１＋ａ１６）×Ｘ^２
＋（ａ１＋ａ１０＋ａ１５）×Ｘ^１
＋（ａ０＋ａ９＋ａ１４）・・・（３）

ここで、本実施形態において、Ｚ［８：０］をベクトル表現する場合、以下の様に表現する。
Ｚ［８：０］＝（ｚ８，ｚ７，ｚ６，ｚ５，ｚ４，ｚ３，ｚ２，ｚ１，ｚ０）これにより、Ｚ［８：０］を、多項式表現する場合、以下の様になる。
Ｚ［８：０］＝ｚ８×Ｘ^８＋ｚ７×Ｘ^７＋ｚ６×Ｘ^６＋ｚ５×Ｘ^５＋ｚ４×Ｘ^４＋ｚ３×Ｘ^３＋ｚ２×Ｘ^２＋ｚ１×Ｘ^１＋ｚ０

これにより、上記式（３）から、Ｚ［８：０］の各ビットＺ［８］〜Ｚ［０］は、それぞれ下記の様に表される。
ｚ８＝ａ８＋ａ１３、
ｚ７＝ａ７＋ａ１２＋ａ１６、
ｚ６＝ａ６＋ａ１１＋ａ１５＋ａ１６、
ｚ５＝ａ５＋ａ１０＋ａ１４＋ａ１５、
ｚ４＝ａ４＋ａ９＋ａ１３＋ａ１４、
ｚ３＝ａ３＋ａ１２、
ｚ２＝ａ２＋ａ１１＋ａ１６、
ｚ１＝ａ１＋ａ１０＋ａ１５、
ｚ０＝ａ０＋ａ９＋ａ１４・・・（４）

つまり、２つのベクトルの乗算を行う際、乗算結果のうちの下位８（＝ｍ）ビット以外の上位ビットの要素についてそれぞれ排他的論理和演算して求め、その演算結果を予め与えられる原始多項式により、下位ｍビットのベクトル表現に変換する。また、変換後のｍビットの各要素を、乗算結果のうちの下位ｍビットの要素についてそれぞれ排他的論理和演算して求めた演算結果の各要素と排他的論理和演算する。

このようにして、乗算結果Ｚ［８：０］の各ビットＺ［０］〜Ｚ［８］は、Ｘ［８：０］の各ビットとＹ［８：０］の各ビットとの乗算結果の和（ａ０〜ａ１４のいずれか）を組み合わせ、これらの組み合せの和を求めた結果で表される。
Ｘ［８：０］の各ビットとＹ［８：０］の各ビットとの乗算を行うには、９×９＝８１個のアンド回路が必要になる。
また、Ｘ［８：０］の各ビットとＹ［８：０］の各ビットとの乗算結果の和（ａ０〜ａ１４のいずれか）を求めるためには、ＥＸＯＲ回路が用いられる。ａ０〜ａ１６を全て求めるには、上記それぞれ上記（アンド回路の個数−１７）＝６４個のＥＸＯＲ回路が必要になる。
また、ａ０〜ａ１４のいずれかを組み合わせて乗算結果Ｚ［８：０］の各ビットを求めるために、ＥＸＯＲ回路が用いられる。すなわち、上記（４）を求めるために、１９個のＥＸＯＲ回路が必要になる。

図１０（ｂ）は、乗算結果Ｚ［８：０］の各ビットを、ＥＸＯＲ回路を用いてａ０〜ａ１４から演算する場合の論理式を示す。なお、図１０（ｂ）において、符号「＾」は排他的論理和演算を示し、Ｚ［８：０］の各ビットをＺ［０］〜Ｚ［８］で、Ｚ［８：０］の各次数の係数に用いるａ０〜ａ１６をａ［０］〜ａ［１６］で示している。

以上より、乗算結果Ｚ［８：０］の各ビットは、Ｘ［８：０］の各ビットとＹ［８：０］の各ビットとの乗算結果を求めるためのアンド回路（８１個）、乗算結果の和（ａ０〜ａ１４のいずれか）を求めるＥＸＯＲ回路（６４個）、図１０（ｂ）に示す排他的論理和演算を行うＥＸＯＲ回路（１９個）、合計１６４個の論理ゲートにより演算される。

ところで、データの高速な訂正処理を目的に、５１１ビットに対して一括して訂正処理を行う場合、図９に示すように、位置検索回路３３９＿１〜位置検索回路３３９＿５１０各々において、エラー位置探索方程式の係数（ｅ_４、ｅ_３、ｅ_２、ｅ_１）とｘ（ビットのアドレス）のべき乗との乗算を行い、乗算結果の和を求める演算を行う。
位置検索回路各々は、上述の通り、１６４個の論理ゲートにより演算できる。そのため、誤り探索方程式一括処理回路（誤り位置検索回路）では、総計６９２×５１１＝３５３６１２個の論理ゲートが必要となる。
このように、チェン探索部３３９を構成する論理ゲートの個数が莫大な個数となり、誤り検出訂正回路を半導体回路に搭載することがチップサイズの観点から困難となる。

そこで、本実施形態では、誤り位置検索回路を、誤り位置探索式の次数毎に元を代入する複数の位置検索回路を含み、１ビットのみが１となる規定値により表した元を、複数の位置検索回路各々に代入し、代入して得られた各位置検索回路の結果を元毎に排他的論理和を演算する構成とする。

ここで、ＧＦ（２^９）のガロア体を利用し、４ビットの誤りが訂正可能なＢＣＨ符号を用いる場合の、ガロア体の元（上述のＸ［８：０］）について、図面を参照して説明する。図３は、原始多項式として、Ｘ^９＋Ｘ^４＋１を採用した場合のガロア体ＧＦ（２^９）の元を示した図である。図３において、Ｐｏｗｅｒはガロア体の元を、Ｐｏｌｙｎｏｍｉｎａｌは元の多項式表現を、Ｖｅｃｔｏｒはベクトル表現をそれぞれ示している。
図３に示すように、９（＝ｍ）個の元α^０〜α^８が、１ビットのみが１となる規定値（規定元）である。つまり、規定元α^０〜α^８は、ベクトル表示、及びバイナリ表示により下記の様に表される。
α^０＝（０、０、０、０、０、０、０、０、１）＝９’ｂ００００００００１、
α^１＝（０、０、０、０、０、０、０、１、０）＝９’ｂ０００００００１０、
α^２＝（０、０、０、０、０、０、１、０、０）＝９’ｂ００００００１００、
α^３＝（０、０、０、０、０、１、０、０、０）＝９’ｂ０００００１０００、
α^４＝（０、０、０、０、１、０、０、０、０）＝９’ｂ００００１００００、
α^５＝（０、０、０、１、０、０、０、０、０）＝９’ｂ０００１０００００、
α^６＝（０、０、１、０、０、０、０、０、０）＝９’ｂ００１００００００、
α^７＝（０、１、０、０、０、０、０、０、０）＝９’ｂ０１０００００００、
α^８＝（１、０、０、０、０、０、０、０、０）＝９’ｂ１００００００００
である。これらの規定元は、互いに他の規定元を用いて表すことのできない（線形独立な）元である。

一方、図３に示す残りの５０２（＝５１２−９−１）個の元α^９〜α^５１０は、原始多項式によりα^９＝α^４＋１であることを用いて、各元を多項式表示すると、下記の様になる。
α^９＝α^４＋１、
α^１０＝α^９α^１＝（α^４＋１）α＝α^５＋α、
α^１１＝α^１０α^１＝（α^５＋α）α＝α^６＋α^２、
α^１２＝α^１１α^１＝（α^６＋α^２）α＝α^７＋α^３、
α^１３＝α^１２α^１＝（α^７＋α^３）α＝α^８＋α^４、
α^１３＝α^１２α^１＝（α^７＋α^３）α＝α^８＋α^４、
α^１４＝α^１３α^１＝（α^８＋α^４）α＝α^９＋α^５＝α^５＋α^４＋１、
α^１５＝α^１４α^１＝（α^５＋α^４＋１）α＝α^６＋α^５＋α、
α^１６＝α^１５α^１＝（α^６＋α^５＋α）α＝α^７＋α^６＋α^２、
α^１７＝α^１６α^１＝（α^７＋α^６＋α^２）α＝α^８＋α^７＋α^３、
α^１８＝α^１７α^１＝（α^８＋α^７＋α^３）α＝α^９＋α^８＋α^４
＝α^４＋１＋α^８＋α^４
＝α^８＋１、
α^１９＝α^１８α^１＝（α^８＋１）α＝α^９＋α
＝α^４＋α＋１
・・・
α^５１０＝α^５０９α^１＝（α^７＋α^２）α＝α^８＋α^３
である。
このように、規定元α^０〜α^８を除く残りの５０２個の元α^９〜α^５１０は、規定元α^０〜α^８のうちの複数個の和で表すことができる。

従って、誤り位置探索式の次数毎に元を代入する複数の位置検索回路を用意し、１ビットのみが１となる規定値により表した元（係数と元との積）を、複数の位置検索回路各々に代入し、代入して得られた各位置検索回路の結果を元毎に排他的論理和を演算する構成とすれば、位置検索回路の回路規模を小さくすることができる。

続いて、１ビットのみが１となる規定値により表した元（係数と元との積）の生成方法について、引き続いて説明する。上述のベクトルＸ［８：０］とベクトルＹ［８：０］との乗算によりベクトルＺ［８：０］を求める乗算方法が、係数と元との積を求める際に用いられる方法である。ベクトルＸ［８：０］が上述の元（α^０〜α^５１０）であり、ベクトルＹ［８：０］が、各位置検索回路での誤り位置探索式の係数（次数に応じてｅ_１、ｅ_２、ｅ_３、ｅ_４のいずれか）であり、乗算結果のベクトルＺ［８：０］が（係数と元との積、次数に応じてｅ_１ｘ、ｅ_２ｘ^２、ｅ_３ｘ^３、ｅ_４ｘ^４）である。ここでは、係数と元との積として、ｅ_１ｘを求める場合について説明する。

ベクトルＺ［８：０］のうちＺ［０］は、上述の通り、Ｚ［０］＝ａ０＋ａ９＋ａ１４と表されるが（図１０（ｂ）参照）、これを、Ｘ［８：０］、及びＹ［８：０］の成分（要素）を用い、更にＸ［８：０］の成分毎に、すなわちｘ０〜ｘ８毎にまとめると、Ｚ［０］は以下の様に表される。
Ｚ［０］＝ｙ０ｘ０＋ｙ８ｘ１＋ｙ７ｘ２＋ｙ６ｘ３＋ｙ５ｘ４＋ｙ４ｘ５＋（ｙ３＋ｙ８）ｘ６＋（ｙ２＋ｙ７）ｘ７＋（ｙ１＋ｙ６）ｘ８
ここで、ｙ３＋ｙ８＝ｐ０、ｙ２＋ｙ７＝ｐ１、ｙ１＋ｙ６＝ｐ２とすれば、Ｚ［０］は、更に、Ｘ［８：０］の各ビット、Ｙ［８：０］の各ビット、Ｙ［８：０］のビットの組合せを用いて下記の様に表される。
Ｚ［０］＝ｙ０ｘ０＋ｙ８ｘ１＋ｙ７ｘ２＋ｙ６ｘ３＋ｙ５ｘ４＋ｙ４ｘ５＋ｐ０ｘ６＋ｐ１ｘ７＋ｐ２ｘ８

次に、Ｚ［８：０］のうちＺ［１］は、Ｚ［１］＝ａ１＋ａ１０＋ａ１５と表されるが（図１０（ｂ）参照）、これを、Ｘ［８：０］、及びＹ［８：０］の成分（要素）を用い、更にＸ［８：０］の成分毎に、すなわちｘ０〜ｘ８毎にまとめると、Ｚ［１］は以下の様に表される。
Ｚ［１］＝ｙ１ｘ０＋ｙ０ｘ１＋ｙ８ｘ２＋ｙ７ｘ３＋ｙ６ｘ４＋ｙ５ｘ５＋ｙ４ｘ６＋（ｙ３＋ｙ８）ｘ７＋（ｙ２＋ｙ７）ｘ８
ここで、上述のZ［０］と同様に、ｙ３＋ｙ８＝ｐ０、ｙ２＋ｙ７＝ｐ１とすれば、Ｚ［１］は、更に、Ｘ［８：０］の各ビット、Ｙ［８：０］の各ビット、Ｙ［８：０］のビットの組合せを用いて下記の様に表される。
Ｚ［１］＝ｙ１ｘ０＋ｙ０ｘ１＋ｙ８ｘ２＋ｙ７ｘ３＋ｙ６ｘ４＋ｙ５ｘ５＋ｙ４ｘ６＋ｐ０ｘ７＋ｐ１ｘ８

次に、Ｚ［８：０］のうちＺ［２］は、Ｚ［２］＝ａ２＋ａ１１＋ａ１６と表されるが（図１０（ｂ）参照）、これを、Ｘ［８：０］、及びＹ［８：０］の成分（要素）を用い、更にＸ［８：０］の成分毎に、すなわちｘ０〜ｘ８毎にまとめると、Ｚ［２］は以下の様に表される。
Ｚ［２］＝ｙ２ｘ０＋ｙ１ｘ１＋ｙ０ｘ２＋ｙ８ｘ３＋ｙ７ｘ４＋ｙ６ｘ５＋ｙ５ｘ６＋ｙ４ｘ７＋（ｙ３＋ｙ８）ｘ８
ここで、上述のZ［０］、Z［１］と同様に、ｙ３＋ｙ８＝ｐ０とすれば、Ｚ［２］は、更に、Ｘ［８：０］の各ビット、Ｙ［８：０］の各ビット、Ｙ［８：０］のビットの組合せを用いて下記の様に表される。
Ｚ［２］＝ｙ２ｘ０＋ｙ１ｘ１＋ｙ０ｘ２＋ｙ８ｘ３＋ｙ７ｘ４＋ｙ６ｘ５＋ｙ５ｘ６＋ｙ４ｘ７＋ｐ０ｘ８

次に、Ｚ［８：０］のうちＺ［３］は、Ｚ［３］＝ａ３＋ａ１２と表されるが（図１０（ｂ）参照）、これを、Ｘ［８：０］、及びＹ［８：０］の成分（要素）を用い、更にＸ［８：０］の成分毎に、すなわちｘ０〜ｘ８毎にまとめると、Ｚ［３］は以下の様に表される。
Ｚ［３］＝ｙ３ｘ０＋ｙ２ｘ１＋ｙ１ｘ２＋ｙ０ｘ３＋ｙ８ｘ４＋ｙ７ｘ５＋ｙ６ｘ６＋ｙ５ｘ７＋ｙ４ｘ８
このように、Ｚ［２］は、Ｘ［８：０］の各ビット、Ｙ［８：０］の各ビットを用いて下記の様に表される。
Ｚ［３］＝ｙ３ｘ０＋ｙ２ｘ１＋ｙ１ｘ２＋ｙ０ｘ３＋ｙ８ｘ４＋ｙ７ｘ５＋ｙ６ｘ６＋ｙ５ｘ７＋ｙ４ｘ８

次に、Ｚ［８：０］のうちＺ［４］は、Ｚ［４］＝ａ４＋ａ９＋ａ１３＋a１４と表されるが（図１０（ｂ）参照）、これを、Ｘ［８：０］、及びＹ［８：０］の成分（要素）を用い、更にＸ［８：０］の成分毎に、すなわちｘ０〜ｘ８毎にまとめると、Ｚ［４］は以下の様に表される。
Ｚ［４］＝ｙ４ｘ０＋（ｙ３＋ｙ８）ｘ１＋（ｙ２＋ｙ７）ｘ２＋（ｙ１＋ｙ６）ｘ３＋（ｙ０＋ｙ５）ｘ４＋（ｙ４＋ｙ８）ｘ５＋（ｙ３＋ｙ７＋ｙ８）ｘ６＋（ｙ２＋ｙ６＋ｙ７）ｘ７＋（ｙ１＋ｙ５＋ｙ６）ｘ８
ここで、上述のZ［０］と同様に、ｙ３＋ｙ８＝ｐ０、ｙ２＋ｙ７＝ｐ１、ｙ１＋ｙ６＝ｐ２とし、また、ｙ０＋ｙ５＝ｐ３、ｙ４＋ｙ８＝ｐ４、ｙ３＋ｙ７＋ｙ８＝ｐ５、ｙ２＋ｙ６＋ｙ７＝ｐ６、ｙ１＋ｙ５＋ｙ６＝ｐ７とすれば、Ｚ［４］は、更に、Ｘ［８：０］の各ビット、Ｙ［８：０］の各ビット、Ｙ［８：０］のビットの組合せを用いて下記の様に表される。
Ｚ［４］＝ｙ４ｘ０＋ｐ０ｘ１＋ｐ１ｘ２＋ｐ２ｘ３＋ｐ３ｘ４＋ｐ４ｘ５＋ｐ５ｘ６＋ｐ６ｘ７＋ｐ７ｘ８

次に、Ｚ［８：０］のうちＺ［５］は、Ｚ［５］＝ａ５＋ａ１０＋ａ１４＋a１５と表されるが（図１０（ｂ）参照）、これを、Ｘ［８：０］、及びＹ［８：０］の成分（要素）を用い、更にＸ［８：０］の成分毎に、すなわちｘ０〜ｘ８毎にまとめると、Ｚ［５］は以下の様に表される。
Ｚ［５］＝ｙ５ｘ０＋ｙ４ｘ１＋（ｙ３＋ｙ８）ｘ２＋（ｙ２＋ｙ７）ｘ３＋（ｙ１＋ｙ６）ｘ４＋（ｙ０＋ｙ５）ｘ５＋（ｙ４＋ｙ８）ｘ６＋（ｙ３＋ｙ７＋ｙ８）ｘ７＋（ｙ２＋ｙ６＋ｙ７）ｘ８
ここで、上述のZ［４］と同様に、ｙ３＋ｙ８＝ｐ０、ｙ２＋ｙ７＝ｐ１、ｙ１＋ｙ６＝ｐ２、ｙ０＋ｙ５＝ｐ３、ｙ４＋ｙ８＝ｐ４、ｙ３＋ｙ７＋ｙ８＝ｐ５、ｙ２＋ｙ６＋ｙ７＝ｐ６とすれば、Ｚ［５］は、更に、Ｘ［８：０］の各ビット、Ｙ［８：０］の各ビット、Ｙ［８：０］のビットの組合せを用いて下記の様に表される。
Ｚ［５］＝ｙ５ｘ０＋ｙ４ｘ１＋ｐ０ｘ２＋ｐ１ｘ３＋ｐ２ｘ４＋ｐ３ｘ５＋ｐ４ｘ６＋ｐ５ｘ７＋ｐ６ｘ８

次に、Ｚ［８：０］のうちＺ［６］は、Ｚ［６］＝ａ６＋ａ１１＋ａ１５＋a１６と表されるが（図１０（ｂ）参照）、これを、Ｘ［８：０］、及びＹ［８：０］の成分（要素）を用い、更にＸ［８：０］の成分毎に、すなわちｘ０〜ｘ８毎にまとめると、Ｚ［６］は以下の様に表される。
Ｚ［６］＝ｙ６ｘ０＋ｙ５ｘ１＋ｙ４ｘ２＋（ｙ３＋ｙ８）ｘ３＋（ｙ２＋ｙ７）ｘ４＋（ｙ１＋ｙ６）ｘ５＋（ｙ０＋ｙ５）ｘ６＋（ｙ４＋ｙ８）ｘ７＋（ｙ３＋ｙ７＋ｙ８）ｘ８
ここで、上述のＺ［４］、Z［５］と同様に、ｙ３＋ｙ８＝ｐ０、ｙ２＋ｙ７＝ｐ１、ｙ１＋ｙ６＝ｐ２、ｙ０＋ｙ５＝ｐ３、ｙ４＋ｙ８＝ｐ４、ｙ３＋ｙ７＋ｙ８＝ｐ５とすれば、Ｚ［６］は、更に、Ｘ［８：０］の各ビット、Ｙ［８：０］の各ビット、Ｙ［８：０］のビットの組合せを用いて下記の様に表される。
Ｚ［６］＝ｙ６ｘ０＋ｙ５ｘ１＋ｙ４ｘ２＋ｐ０ｘ３＋ｐ１ｘ４＋ｐ２ｘ５＋ｐ３ｘ６＋ｐ４ｘ７＋ｐ５ｘ８

次に、Ｚ［８：０］のうちＺ［７］は、Ｚ［７］＝ａ７＋ａ１２＋a１６と表されるが（図１０（ｂ）参照）、これを、Ｘ［８：０］、及びＹ［８：０］の成分（要素）を用い、更にＸ［８：０］の成分毎に、すなわちｘ０〜ｘ８毎にまとめると、Ｚ［７］は以下の様に表される。
Ｚ［７］＝ｙ７ｘ０＋ｙ６ｘ１＋ｙ５ｘ２＋ｙ４ｘ３＋（ｙ３＋ｙ８）ｘ４＋（ｙ２＋ｙ７）ｘ５＋（ｙ１＋ｙ６）ｘ６＋（ｙ０＋ｙ５）ｘ７＋（ｙ４＋ｙ８）ｘ８
ここで、上述のＺ［４］、Z［５］、Ｚ［６］と同様に、ｙ３＋ｙ８＝ｐ０、ｙ２＋ｙ７＝ｐ１、ｙ１＋ｙ６＝ｐ２、ｙ０＋ｙ５＝ｐ３、ｙ４＋ｙ８＝ｐ４とすれば、Ｚ［７］は、更に、Ｘ［８：０］の各ビット、Ｙ［８：０］の各ビット、Ｙ［８：０］のビットの組合せを用いて下記の様に表される。
Ｚ［７］＝ｙ７ｘ０＋ｙ６ｘ１＋ｙ５ｘ２＋ｙ４ｘ３＋ｐ０ｘ４＋ｐ１ｘ５＋ｐ２ｘ６＋ｐ３ｘ７＋ｐ４ｘ８

次に、Ｚ［８：０］のうちＺ［８］は、Ｚ［８］＝ａ８＋ａ１３と表されるが（図１０（ｂ）参照）、これを、Ｘ［８：０］、及びＹ［８：０］の成分（要素）を用い、更にＸ［８：０］の成分毎に、すなわちｘ０〜ｘ８毎にまとめると、Ｚ［８］は以下の様に表される。
Ｚ［８］＝ｙ８ｘ０＋ｙ７ｘ１＋ｙ６ｘ２＋ｙ５ｘ３＋ｙ４ｘ４＋（ｙ３＋ｙ８）ｘ５＋（ｙ２＋ｙ７）ｘ６＋（ｙ１＋ｙ６）ｘ７＋（ｙ０＋ｙ５）ｘ８
ここで、上述のＺ［４］、Z［５］、Ｚ［６］、Ｚ［７］と同様に、ｙ３＋ｙ８＝ｐ０、ｙ２＋ｙ７＝ｐ１、ｙ１＋ｙ６＝ｐ２、ｙ０＋ｙ５＝ｐ３とすれば、Ｚ［８］は、更に、Ｘ［８：０］の各ビット、Ｙ［８：０］の各ビット、Ｙ［８：０］のビットの組合せを用いて下記の様に表される。
Ｚ［８］＝ｙ８ｘ０＋ｙ７ｘ１＋ｙ６ｘ２＋ｙ５ｘ３＋ｙ４ｘ４＋ｐ０ｘ５＋ｐ１ｘ６＋ｐ２ｘ７＋ｐ３ｘ８

このように、Ｙ［８：０］（他方の元）のビットのうちＸ［８：０］（一方の元）のビットを同一とするビットＹ［８］〜Ｙ［０］を排他的論理和演算してＹ［８：０］の各ビットの組み合わせを求める。
これにより、Ｚ［８：０］のうちの各ビットＺ［０］〜Ｚ［８］は、２つのベクトルのうちＸ［８：０］（元）の各ビットと、Ｙ［８：０］（係数）の各ビットとまたは各ビットの組み合わせとの論理積演算を行い、この論理積演算の演算結果を排他的論理和演算することにより得られることになる。この演算の乗算方法をまとめた図が、図４、及び図５である。図４は、Ｘ［８：０］とＹ［８：０］との乗算によりＺ［８：０］を出力するときの条件を示した図である。また、図５は、ｙ［０］〜ｙ［８］の組合せから、ｐ［０］〜ｐ［８］を求める際の論理式、及び論理演算を行うｐ生成回路２０を示す図である。

ｐ生成回路２０は、ＥＸＯＲ回路２０＿０、ＥＸＯＲ回路２０＿１、ＥＸＯＲ回路２０＿２、ＥＸＯＲ回路２０＿３、ＥＸＯＲ回路２０＿４、ＥＸＯＲ回路２０＿５、ＥＸＯＲ回路２０＿６、ＥＸＯＲ回路２０＿７から構成される。
ＥＸＯＲ回路２０＿０は、第１入力にＹ［８：０］のうちの１ビットＹ［３］が入力され、第２入力にＹ［８：０］のうちの１ビットＹ［８］が入力され、入力される２信号の排他的論理和演算を行い、ｐ０（＝ｙ３＋ｙ８）を出力する。
ＥＸＯＲ回路２０＿１は、第１入力にＹ［８：０］のうちの１ビットＹ［２］が入力され、第２入力にＹ［８：０］のうちの１ビットＹ［７］が入力され、入力される２信号の排他的論理和演算を行い、ｐ１（＝ｙ２＋ｙ７）を出力する。
ＥＸＯＲ回路２０＿２は、第１入力にＹ［８：０］のうちの１ビットＹ［１］が入力され、第２入力にＹ［８：０］のうちの１ビットＹ［６］が入力され、入力される２信号の排他的論理和演算を行い、ｐ３（＝ｙ１＋ｙ６）を出力する。
ＥＸＯＲ回路２０＿３は、第１入力にＹ［８：０］のうちの１ビットＹ［０］が入力され、第２入力にＹ［８：０］のうちの１ビットＹ［５］が入力され、入力される２信号の排他的論理和演算を行い、ｐ４（＝ｙ０＋ｙ５）を出力する。
ＥＸＯＲ回路２０＿４は、第１入力にＹ［８：０］のうちの１ビットＹ［４］が入力され、第２入力にＹ［８：０］のうちの１ビットＹ［８］が入力され、入力される２信号の排他的論理和演算を行い、ｐ５（＝ｙ４＋ｙ８）を出力する。
ＥＸＯＲ回路２０＿５は、第１入力にＥＸＯＲ回路２０＿０の出力信号であるｐ０（＝ｙ３＋ｙ８）が入力され、第２入力にＹ［８：０］のうちの１ビットＹ［７］が入力され、入力される２信号の排他的論理和演算を行い、ｐ５（＝ｙ３＋ｙ７＋ｙ８）を出力する。
ＥＸＯＲ回路２０＿６は、第１入力にＥＸＯＲ回路２０＿１の出力信号であるｐ１（＝ｙ２＋ｙ７）が入力され、第２入力にＹ［８：０］のうちの１ビットＹ［６］が入力され、入力される２信号の排他的論理和演算を行い、ｐ６（＝ｙ２＋ｙ６＋ｙ７）を出力する。
ＥＸＯＲ回路２０＿７は、第１入力にＥＸＯＲ回路２０＿２の出力信号であるｐ２（＝ｙ１＋ｙ６）が入力され、第２入力にＹ［８：０］のうちの１ビットＹ［５］が入力され、入力される２信号の排他的論理和演算を行い、ｐ７（＝ｙ１＋ｙ５＋ｙ６）を出力する。
ｐ生成回路２０は、Ｙ［８：０］のうちのＹ［０］〜Ｙ［８］の組合せから、ｐ［０］〜ｐ［８］を演算する。

これにより、図４に示すように、Ｚ［８：０］のうちの各ビットは、Ｘ［８：０］の各ビットｘ［０］〜ｘ［８］と、Ｙ［８：０］の各ビットｙ［０］〜ｙ［８］またはｐ［０］〜ｐ［８］（ｙ［０］〜ｙ［８］の組合せ）により求めることができる。つまり、Ｘ［８：０］とＹ［８：０］との乗算によりＺ［８：０］を求める際、ベクトルＸ［８：０］は９ビットになる。また、ベクトルＹ［８：０］は、Ｙ［８：０］の９ビットのうちの複数ビットと、９ビットのうちいくつかを組合せた複数ビットとの併せて９ビットになる。

ここで、Ｘ［８：０］を、規定元（α^０〜α^８）とすれば、８ビットのベクトルで表されるＸ［８：０］（元α^０〜α^８）各々と、同じく８ビットのベクトルで表されるＹ［８：０］（以下、係数ベクトルｅ_１＝（ｅ_１８、ｅ_１７、ｅ_１６、ｅ_１５、ｅ_１４、ｅ_１３、ｅ_１２、ｅ_１１、ｅ_１０）とする）との積は、図４、及び図５を参照して、それぞれ以下の様に表される。
ｅ_１α^０＝（ｅ_１８、ｅ_１７、ｅ_１６、ｅ_１５、ｅ_１４、ｅ_１３、ｅ_１２、ｅ_１１、ｅ_１０）
ｅ_１α^１＝（ｅ_１７、ｅ_１６、ｅ_１５、ｅ_１４、（ｅ_１３＋ｅ_１８）、ｅ_１２、ｅ_１１、ｅ_１０、ｅ_１８）
ｅ_１α^２＝（ｅ_１６、ｅ_１５、ｅ_１４、（ｅ_１３＋ｅ_１８）、（ｅ_１２＋ｅ_１７）、ｅ_１１、ｅ_１０、ｅ_１８、ｅ_１７）
ｅ_１α^３＝（ｅ_１５、ｅ_１４、（ｅ_１３＋ｅ_１８）、（ｅ_１２＋ｅ_１７）、（ｅ_１１＋ｅ_１６）、ｅ_１０、ｅ_１８、ｅ_１７、ｅ_１６）
ｅ_１α^４＝（ｅ_１４、（ｅ_１３＋ｅ_１８）、（ｅ_１２＋ｅ_１７）、（ｅ_１１＋ｅ_１６）、（ｅ_１０＋ｅ_１５）、ｅ_１８、ｅ_１７、ｅ_１６、ｅ_１５）
ｅ_１α^５＝（（ｅ_１３＋ｅ_１８）、（ｅ_１２＋ｅ_１７）、（ｅ_１１＋ｅ_１６）、（ｅ_１０＋ｅ_１５）、（ｅ_１４＋ｅ_１８）、ｅ_１７、ｅ_１６、ｅ_１５、ｅ_１４）
ｅ_１α^６＝（（ｅ_１２＋ｅ_１７）、（ｅ_１１＋ｅ_１６）、（ｅ_１０＋ｅ_１５）、（ｅ_１４＋ｅ_１８）、（ｅ_１３＋ｅ_１７＋ｅ_１８）、ｅ_１６、ｅ_１５、ｅ_１４、（ｅ_１３＋ｅ_１８））
ｅ_１α^７＝（（ｅ_１１＋ｅ_１６）、（ｅ_１０＋ｅ_１５）、（ｅ_１４＋ｅ_１８）、（ｅ_１３＋ｅ_１７＋ｅ_１８）、（ｅ_１２＋ｅ_１６＋ｅ_１７）、ｅ_１５、ｅ_１４、（ｅ_１３＋ｅ_１８）、（ｅ_１２＋ｅ_１７））
ｅ_１α^８＝（（ｅ_１０＋ｅ_１５）、（ｅ_１４＋ｅ_１８）、（ｅ_１３＋ｅ_１７＋ｅ_１８）、（ｅ_１２＋ｅ_１６＋ｅ_１７）、（ｅ_１１＋ｅ_１５＋ｅ_１６）、ｅ_１４、（ｅ_１３＋ｅ_１８）、（ｅ_１２＋ｅ_１７）、（ｅ_１１＋ｅ_１６））

従って、規定元と係数ｅ_１との積は、係数ベクトルｅ_１の各ビットまたは各ビットの組合せの和により計算できる。なお、係数ベクトルの各ビットは、後述する誤り係数計算部３２により演算される。そのため、次数ｘに対応して設けられる位置検索回路（ＳＲＣ）では、係数ベクトルｅ_１の各ビットの組合せを演算する論理ゲート（ＥＸＯＲ回路）により構成される回路（図５（ａ）に示す演算を行う図５（ｂ）に示すｐ生成回路２０）が必要となる。なお、ｐ生成回路２０は、上述のように８個のＥＸＯＲ回路で構成することができる。

以上、ｅ_１ｘを求める場合の規定元（α^０〜α^８）各々と係数ｅ_１との積について説明したが、残りの５０２個の元（α^９〜α^５１０）各々と係数ｅ_１との積については、以下のように位置検索回路（ＳＲＣ）において演算される。
図６は、規定元を用いてＸ［８：０］＝（１、０、１、０、１、０、１、０、１）と係数ベクトルｅ_１との積を求める場合の論理式を示す。
図３に示すように、Ｘ［８：０］＝（１、０、１、０、１、０、１、０、１）は、規定元を用いて（α^８＋α^６＋α^４＋α^２＋α^０）と表すことができる。従って、Ｘ［８：０］＝（１、０、１、０、１、０、１、０、１）と係数ｅ_１との積は、規定元（α^０〜α^８）と係数ｅ_１を用いて、図６に示す論理式に示すように表すことができる。
Ｘ［８：０］×ｅ_１＝（１、０、１、０、１、０、１、０、１）×ｅ_１
＝ｅ_１α^０＋ｅ_１α^２＋ｅ_１α^４＋ｅ_１α^６＋ｅ_１α^８
＝（ｅ_１８＋ｅ_１６＋ｅ_１４＋（ｅ_１２＋ｅ_１７）＋（ｅ_１０＋ｅ_１５）、
ｅ_１７＋ｅ_１５＋（ｅ_１３＋ｅ_１８）＋（ｅ_１１＋ｅ_１６）＋（ｅ_１４＋ｅ_１８）、
ｅ_１６＋ｅ_１４＋（ｅ_１２＋ｅ_１７）＋（ｅ_１０＋ｅ_１５）＋（ｅ_１３＋ｅ_１７＋ｅ_１８）、
ｅ_１５＋（ｅ_１３＋ｅ_１８）＋（ｅ_１１＋ｅ_１６）＋（ｅ_１４＋ｅ_１８）＋（ｅ_１２＋ｅ_１６＋ｅ_１７）、
ｅ_１４＋（ｅ_１２＋ｅ_１７）＋（ｅ_１０＋ｅ_１５）＋（ｅ_１３＋ｅ_１７＋ｅ_１８）＋（ｅ_１１＋ｅ_１５＋ｅ_１６）、
ｅ_１３＋ｅ_１１＋ｅ_１８＋ｅ_１６＋ｅ_１４、
ｅ_１２＋ｅ_１０＋ｅ_１７＋ｅ_１５＋（ｅ_１３＋ｅ_１８）、
ｅ_１１＋ｅ_１８＋ｅ_１６＋ｅ_１４＋（ｅ_１２＋ｅ_１７）、
ｅ_１０＋ｅ_１７＋ｅ_１５＋（ｅ_１３＋ｅ_１８）＋（ｅ_１１＋ｅ_１６））

このように、５０２個の元（α^９〜α^５１０）各々についても、位置検索回路（ＳＲＣ）において、規定元（α^０〜α^８）と係数ｅ_１を用いて表すことができることから、これらの元についても、係数ベクトルｅ_１の各ビットまたは各ビットの組合せの和により表すことができる。

なお、上記Ｘ［８：０］×ｅ_１を生成するため、すなわち、規定元（α^０〜α^８）と係数ｅ_１との積の５つの和を演算するため、ＥＸＯＲ回路が４つ必要であるように見える。しかし、実際は、３ビットが１の元（α^９〜α^５１０のいずれか）と２ビットが１の元（α^９〜α^５１０のいずれか）との和を演算するか、あるいは、１ビットが１の規定元と４ビットが１の元（α^９〜α^５１０のいずれか）との和を演算すれば求められるため、位置検索回路（ＳＲＣ）におけるＥＸＯＲ回路の個数としては９個で足りる。
例えば、図３に示す元のうち３ビットが１である元α^１４、α^１５、α^１６各々とｅ_１との積ｅ_１α^１４、ｅ_１α^１５、ｅ_１α^１６は、それぞれ以下のように表される。
ｅ_１α^１４＝ｅ_１（α^５＋α^４＋１）＝ｅ_１（α^５＋α^９）
ｅ_１α^１５＝ｅ_１（α^６＋α^５＋α）＝ｅ_１（α^６＋α^１０）
ｅ_１α^１６＝ｅ_１（α^７＋α^６＋α^２）＝ｅ_１（α^７＋α^１１）
これらの各積を演算するには、規定元を含む５１１個の元のいずれかの元と係数ｅ_１との積と、規定元を含む５１１個の元のいずれかの元と係数ｅ_１との積との和を求めればよいので、演算回路としてはそれぞれ９ビットの和をとる９個のＥＸＯＲ回路があれば演算できる。

その他の元についても、各元と係数ｅ_１との積は、規定元を含む５１１個の元のうちの２つの元に対してそれぞれ係数ｅ_１を乗じた９ビットの値の和をとることにより演算できるので、演算回路としてはそれぞれＥＸＯＲ回路が９個あれば演算できる。

まとめると、９個の規定元と係数ｅ_１との積は、８個のＥＸＯＲ回路で構成することができ、５０２個の規定元と係数ｅ_１との積は、９×５０２個のＥＸＯＲ回路で構成することができ、併せて（８＋９×５０２）＝４５２６個のＥＸＯＲ回路で構成することができる。
他の係数ｅ_２、ｅ_３、ｅ_４と規定元を含む５１０個の元各々との積を求めるＳＲＣ３３＿２、ＳＲＣ３３＿３、ＳＲＣ３３＿４についても、ＳＲＣ３３＿１と同様に４５２６個のＥＸＯＲ回路で構成することができる。つまり、４個の位置検索回路では、論理ゲートを４５２６×４＝１８１０４個で構成することができる。
また、チェン探索部では、この４個の位置検索回路各々の出力（９ビット×５１１個）の和をとって、エラー検出信号を生成するため、４×９×５１１＝１８３９６個のＥＸＯＲ回路を必要とする。
従って、チェン探索部では、１８４２８＋１８３９６＝３６８２４個の論理ゲートが必要となるが、従来のチェン探索部が３５３６１２の論理ゲートを必要とすることに対して、論理ゲートの個数を約１／１０にまで、大幅に削減することができる。

［メモリ装置の構成］
以下、図面を参照して、本発明の実施の形態について説明する。図１は、不揮発性半導体記憶装置１０であるＮＡＮＤ型フラッシュメモリの構成例を示す概略ブロック図である。
不揮発性半導体記憶装置１０は、メモリセルアレイ１１、ページバッファ１２、誤り検出訂正回路１３、バッファ１４、Ｉ／Ｏパッド１５、制御回路１６、アドレスデコーダ１７、及びロウ及びブロックデコーダ１８を含んで構成される。

メモリセルアレイ１１は、複数のスタックゲート構造のトランジスタ、すなわち電気的書き換え可能な不揮発性メモリセル（記憶素子）をカラム方向（列方向）に直列接続して、ビット線毎に設けられたＮＡＮＤセルストリングを、行方向（ビット線の配列方向）に複数個配置したブロックから構成される。このブロックは、ビット線の配線方向に複数個配置される。また、このブロックは、メモリセルのデータの消去単位で設けられている。各ブロックにおいては、同一行に配置された不揮発性メモリ各々のゲートには、ビット線に直行したワード線が接続される。
１本のワード線により選択される不揮発性メモリセルの範囲がプログラム及び読み出しの単位となる１ページである。

ページバッファ１２は、ページ単位のデータのプログラム及び読み出しを行うため、ビット線毎に設けられたページバッファ回路から構成されている。このページバッファ１２におけるページバッファ回路各々は、それぞれのビット線に接続され、接続されたビット線の電位を増幅して判定するセンスアンプ回路として用いるラッチ回路を有する。
ページバッファ１２（データ格納部）は、不揮発性半導体記憶装置１０のデータ読み出し動作において、メモリセルアレイ１１の１ページ分のメモリセルが記憶するデータ（データ列）からなるセルデータＣｅｌｌ Ｄａｔａが入力され、このデータを増幅して誤り検出訂正回路１３に対して出力する。一方、ページバッファ１２は、不揮発性半導体記憶装置１０のデータ書込み（プログラム）動作において、誤り検出訂正回路１３から供給されるデータを内部のラッチ回路に格納し、ベリファイ動作を行いつつ、全てのデータを符号データＣｏｄｅ Ｄａｔａとして１ページ内のメモリセルに書き込む。

この符号データＣｏｄｅ Ｄａｔａには、誤り検出訂正回路１３が生成するパリティデータＰａｒｉｔｙが含まれる。なお、本実施形態において、例えば情報長３２Ｂｙｔｅ （バイト）に対しＢＣＨ符号を用いて４Ｂｉｔ（ビット）訂正を行う誤り訂正システムを例に取るとき、１ページは、２Ｋ（＝２０４８）バイト、すなわち、１６ｋ（＝１６３８４）ビットの通常データを各々記憶するメモリセルと、２３０４ビットのパリティデータを各々記憶するメモリセルから構成される。すなわち、セルデータＣｅｌｌ Ｄａｔａ、及び符号データＣｏｄｅ Ｄａｔａは、（１６ｋ＋２３０４）ビットから構成される。また、１ページは、誤り検出訂正回路１３の訂正の単位として、例えば６４個のセクタに分割されている。つまり、１セクタに対応するデータは、３２バイト（＝２５６ビット）の通常データ、３６ビットのパリティデータから構成される。
また、本実施形態において、メモリ外部よりのアクセスは、通常メモリに対して対応するカラムアドレスＹ［１３：０］を入力することにより行われる。パリティデータは、通常データの訂正用に付加される内部データであり、外部からは直接アクセスされることはない。

誤り検出訂正回路１３は、詳細については後述するが、不揮発性半導体記憶装置１０のデータ読み出し動作において、ページバッファ１２から読み出されたデータを、セクタ毎に処理して、エラー位置探索方程式の係数を算出し、内部のラッチに保持する。また、誤り検出訂正回路１３は、読み出し動作において、カラムアドレスにより位置が示されるビットのデータの誤りを訂正し、バッファ１４に書き込む。このバッファ１４に書き込まれた訂正後のデータは、書き込み後において再びバッファ１４をアクセスすることにより、Ｉ／Ｏパッド１５を介して訂正済データＣｏｒｒｅｃｔｅｄ Ｄａｔａとして外部へ出力される。なお、Ｉ／Ｏパッド１５と誤り検出訂正回路１３との間に入出力回路を設けて、この入出力回路を介して外部へデータを出力してもよい。

また、誤り検出訂正回路１３は、不揮発性半導体記憶装置１０のデータ書き込み動作において、Ｉ／Ｏパッド１５から入力される情報データＩｎｆｏｒｍａｔｉｏｎ Ｄａｔａを、バッファ１４を介して受け取る。誤り検出訂正回路１３は、受け取った情報データＩｎｆｏｒｍａｔｉｏｎ ＤａｔａからパリティデータＰａｒｉｔｙを生成するとともに、受け取った情報データＩｎｆｏｒｍａｔｉｏｎ Ｄａｔａ、及びパリティデータＰａｒｉｔｙをページバッファ１２に対して出力する。ページバッファ１２は、これらのデータを符号データＣｏｄｅ Ｄａｔａとして、選択されているページに接続されるメモリセルに書き込む。

制御回路１６は、各種制御信号が入力され、不揮発性メモリセルに対するデータのプログラム、読み出し、消去などの動作、及びベリファイの動作の制御を行う。
例えば、制御信号は、外部クロック信号、チップイネーブル信号／ＣＥ、読み出しイネーブル信号／ＲＥ、プログラムイネーブル信号／ＷＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトプロテクト信号／ＷＰなどである。制御回路１６は、これらの制御信号と、Ｉ／Ｏパッド１５から入力されるコマンドデータとが示す動作モードに応じて、各回路に対して内部制御信号を出力する。
例えば、制御回路１６は、プログラムイネーブル信号／ＷＥの立ち上がり時にコマンドラッチイネーブル信号ＣＬＥがロウ（Ｌ）レベルからハイ（Ｈ）レベルになることにより、Ｉ／Ｏパッド１５からコマンドデータを取り込み、内部のレジスタに保持する。

アドレスデコーダ１７は、Ｉ／Ｏパッド１５から入力されるアドレス（ロウアドレス、ブロックアドレス、カラムアドレス）を制御回路１６からの内部制御信号に基づいて保持する。また、アドレスデコーダ１７は、保持したアドレスを、制御回路１６からの内部制御信号に基づいて、ロウ及びブロックデコーダ１８、ページバッファ１２、及び誤り検出訂正回路１３へ出力する。
例えば、制御回路１６は、プログラムイネーブル信号／ＷＥの立ち上がり時にアドレスラッチイネーブル信号ＡＬＥがロウ（Ｌ）レベルからハイ（Ｈ）レベルになることにより、Ｉ／Ｏパッド１５からアドレスを取り込み、アドレスデコーダ１７の内部レジスタに保持する。

ロウ及びブロックデコーダ１８は、アドレスデコーダ１７が保持し、出力するロウアドレス、及びブロックアドレスに応じて、メモリセルアレイ１１のブロック、及びワード線の選択を行い、１ページ上のメモリセルを選択する。
また、アドレスデコーダ１７は、内部に保持するカラムアドレスに応じて、メモリセルアレイ１１のビット線及びページバッファ１２の選択を行う。

本実施形態において、データ読み出し動作においては、ページバッファ１２内のセルデータＣｅｌｌ Ｄａｔａが誤り検出訂正回路１３に読み出され、エラー位置探索方程式の係数がセクタ毎に計算される。そして、セクタ毎に計算された係数とカラムアドレスとに応じて、カラムアドレスにより位置が示されるビットのデータ、すなわちメモリセルのデータ（１６ｋビット）に誤りがあるか否かが検出され、誤りがある場合は訂正されて、バッファ１４に書き込まれる。このバッファ１４に書き込まれた訂正後のデータは、書き込み後において再びバッファ１４をアクセスすることにより、訂正済データＣｏｒｒｅｃｔｅｄ ＤａｔａとしてＩ／Ｏパッド１５から出力される。

また、データ書き込み動作においては、バッファ１４にいったんページバッファ１２内に格納されたセルデータＣｅｌｌ Ｄａｔａが読み出される。バッファ１４は、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）により構成される。
バッファ１４では、セルデータＣｅｌｌ Ｄａｔａのうち、入力されるカラムアドレスに対応する部分のデータが、Ｉ／Ｏパッド１５からのデータＩｎｆｏｒｍａｔｉｏｎ Ｄａｔａに書き換えられる。また、誤り検出訂正回路１３では、バッファ１４の書き換え後のデータを含む１セクタ分のデータに対応したパリティデータが算出される。そして、これらのパリティデータを含む６４セクタ分のデータが、符号データＣｏｄｅ Ｄａｔａとして、ページバッファ１２を介して選択されているページに書き込まれる。

次に、図２は、誤り検出訂正回路１３の詳細な構成例を示す図である。
本実施形態においては、誤り検出訂正回路（以下、ＥＣＣ回路とも称する）１３として、ＢＣＨ符号（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ Ｈｏｃｑｕｅｎｇｈｅｍ ｃｏｄｅ）を用いたＥＣＣ回路を例にとって説明する。ＥＣＣ回路は、ＢＣＨ符号で代表されるガロア体演算を利用したブロック符号である。なお、ＢＣＨ符号の替りに、例えばＨａｍｍｉｎｇ符号（Ｈａｍｍｉｎｇ ｃｏｄｅ）、リードソロモン符号（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ ｃｏｄｅ）を用いることも可能である。なお、以下の説明では、情報データ長３２バイト（＝２５６ビット）を訂正単位、すなわち１ページの１／６４のセルのデータを訂正の単位とし、それぞれの訂正単位のうちの４ビットのデータの訂正が可能なＢＣＨ符号を用いたＥＣＣ回路について説明する。

誤り検出訂正回路１３は、データの復号を司るデコーダ部３０と、訂正用パリティデータＰａｒｉｔｙを生成し、訂正用パリティデータＰａｒｉｔｙをセルへの書き込みデータに付加するエンコーダ部４０とを含んで構成される。
このうち、エンコーダ部４０は、パリティ生成回路４１を有する。パリティ生成回路４１は、バッファ１４に書き込まれた情報データＩｎｆｏｒｍａｔｉｏｎ Ｄａｔａを生成多項式で除算して得られるパリティデータＰａｒｉｔｙを生成する。また、パリティ生成回路４１は、情報データＩｎｆｏｒｍａｔｉｏｎ Ｄａｔａに、生成したパリティデータＰａｒｉｔｙを付加して、ページバッファ１２に対して出力する。これらのデータは、不揮発性半導体記憶装置１０のデータ書き込み時において、選択された１ページに書き込まれる符号データＣｏｄｅ Ｄａｔａとなる。なお、本実施形態では、不揮発性半導体記憶装置１０からのデータ読み出し時において、誤り検出訂正回路１３が高速にデータ訂正処理を行うことに特徴を有するものであり、以下ではデコーダ部３０について詳細に説明する。

デコーダ部３０は、シンドローム計算部３１、誤り係数計算部３２、チェン探索部３３、及び誤り訂正部３４を含んで構成される。
シンドローム計算部３１は、不揮発性半導体記憶装置１０のデータ読み出し時に、ページバッファ１２に読み出されたセルデータＣｅｌｌ Ｄａｔａが、符号データとしてセクタ毎に入力され、この符号データを独立な最小多項式で除算することによりシンドロームを計算する。４ビットのデータの誤り訂正が可能なＢＣＨ符号で使用される独立な最小多項式は、４つである。シンドローム計算部３１は、これら４つの最小多項式に対応して、４つのシンドローム算出回路３１＿１〜３１＿４を備えている。これらのシンドローム算出回路３１＿１〜３１＿４は、それぞれシンドロームＳ１、Ｓ３、Ｓ５、Ｓ７を計算する。

誤り係数計算部３２は、これらのシンドロームＳ１、Ｓ３、Ｓ５、Ｓ７を使用して、セクタ毎のエラー位置探索方程式の係数ｅ_４、ｅ_３、ｅ_２、ｅ_１、及びｅ_０を計算する。係数ｅ_４、ｅ_３、ｅ_２、ｅ_１、及びｅ_０は、エラー位置探索方程式Λ（ｘ）＝ｅ_４ｘ^４＋ｅ_３ｘ^３＋ｅ_２ｘ^２＋ｅ_１ｘ^１＋ｅ_０の係数である。エラー位置探索方程式Λ（ｘ）は、ページバッファ１２からセクタ毎に読み出されたビットに誤りがあるか否かを探索する際にチェン探索部３３において用いられる。

次に、チェン探索部３３の構成、及び動作について説明する。図７は、チェン探索部３３の構成の一例を示す図である。
チェン探索部３３は、４個の位置検索回路、及び排他的論理和演算部３３＿１１を含んで構成される。
図７に示すように、４個の位置検索回路は、ＳＲＣ（Ｃａｌｃｕｌａｔｉｏｎ ｏｆ ｅｖｅｒｙ ｂｉｔ ｆｏｒ ｅ_１ｘ）３３＿１、ＳＲＣ（Ｃａｌｃｕｌａｔｉｏｎ ｏｆ ｅｖｅｒｙ ｂｉｔ ｆｏｒ ｅ_２ｘ^２）３３＿２、ＳＲＣ（Ｃａｌｃｕｌａｔｉｏｎ ｏｆ ｅｖｅｒｙ ｂｉｔ ｆｏｒ ｅ_３ｘ^３）３３＿３、ＳＲＣ（Ｃａｌｃｕｌａｔｉｏｎ ｏｆ ｅｖｅｒｙ ｂｉｔ ｆｏｒ ｅ_４ｘ^４）３３＿４である。以下、これらを、それぞれ位置検索回路ＳＲＣ３３＿１、ＳＲＣ３３＿２、ＳＲＣ３３＿３、ＳＲＣ３３＿４と言う。

位置検索回路ＳＲＣ３３＿１、ＳＲＣ３３＿２、ＳＲＣ３３＿３、ＳＲＣ３３＿４がそれぞれ演算するｅ_１ｘ、ｅ_２ｘ^２、ｅ_３ｘ^３、ｅ_４ｘ^４におけるｘは、符号データ、つまりページバッファに格納されたセルデータＣｅｌｌ Ｄａｔａの位置を示す値（図３に示す５１１個の９ビットの元α^ｓ；ｓ＝０〜５１０）である。また、係数ｅ_１、ｅ_２、ｅ_３、ｅ_４は、それぞれ誤り係数計算部３２から入力される９ビットのベクトルである。

位置検索回路ＳＲＣ３３＿１は、係数ｅ_１を取り込み、元α^０〜α^５１０各々に係数ｅ_１を乗じて、ｉ０〜ｉ５１０を演算する。
位置検索回路ＳＲＣ３３＿２は、係数ｅ_２を取り込み、元α^０〜α^５１０各々に係数ｅ_２を乗じて、ｊ０〜ｊ５１０を演算する。
位置検索回路ＳＲＣ３３＿３は、係数ｅ_３を取り込み、元α^０〜α^５１０各々に係数ｅ_３を乗じて、ｋ０〜ｋ５１０を演算する。
位置検索回路ＳＲＣ３３＿４は、係数ｅ_４を取り込み、元α^０〜α^５１０各々に係数ｅ_４を乗じて、ｌ０〜ｌ５１０を演算する。

排他的論理和演算部３３＿１１は、係数ｅ_０と、位置検索回路ＳＲＣ３３＿１、ＳＲＣ３３＿２、ＳＲＣ３３＿３、ＳＲＣ３３＿４の演算結果各々の排他的論理和を各元α^ｓ毎に演算し、例えば元α^０であれば（ｉ０＋ｊ０＋ｋ０＋ｅ_０）を演算し、エラー検出信号ｂｃｈ［５１０：０］を、誤り訂正部３４に対して出力する。排他的論理和演算部３３＿１１における演算は、エラー位置探索方程式Λ（ｘ）＝ｅ_４ｘ^４＋ｅ_３ｘ^３＋ｅ_２ｘ^２＋ｅ_１ｘ^１＋ｅ_０に対して、ｘ＝α^ｓ（ｓ＝０〜５１０）をそれぞれ代入する演算であり、Λ（ｘ）の値が０である場合、エラー検出信号ｂｃｈ［ｘ］はＨレベルとなる。一方、Λ（ｘ）の値が０でない場合、エラー検出信号ｂｃｈ［ｘ］はＬレベルとなる。

誤り訂正部３４は、本実施形態において、５１１個のＥＸＯＲ回路３４＿ｓ（図２参照、ｓ＝０〜５１０）により構成される。ＥＸＯＲ回路３４＿ｓは、エラー検出信号ｂｃｈ［ｓ］がＨレベルであれば、元α^ｓによりビット線の位置が示されるビットのデータの論理（０または１）を反転して、バッファ１４に対して書き込む。この訂正済データは、バッファ１４をアクセスすることにより、Ｃｏｒｒｅｃｔｅｄ Ｄａｔａの１ビットとして出力される。一方、ＥＸＯＲ回路３４＿ｓは、エラー検出信号ｂｃｈ［ｓ］がＬレベルであれば、元α^ｓによりビット線の位置が示されるビットのデータの論理をそのまま、バッファ１４に対して書き込む。この訂正されないデータは、バッファ１４をアクセスすることにより、Ｃｏｒｒｅｃｔｅｄ Ｄａｔａの１ビットとして出力される。

図８は、位置検索回路ＳＲＣ３３＿１、ＳＲＣ３３＿２、ＳＲＣ３３＿３、ＳＲＣ３３＿４の構成を示すブロック図である。
図８に示すように、位置検索回路ＳＲＣ３３＿ｉ（ｉ＝１、２、３、４）は、係数ｅ^ｉと規定元α^０〜α^８各々との積を演算する第１ベクトル生成回路３３ａと、係数ｅ^ｉと規定元α^９〜α^５１０各々との積を演算する第２ベクトル生成回路３３ｂとから構成される。
第１ベクトル生成回路３３ａは、図５（ｂ）に示すｐ生成回路２０と、８個の選択回路（選択回路８０＿０〜８０＿８）とから構成される。

ｐ生成回路２０は、誤り係数計算部３２から入力される係数ベクトルｅ_ｉ＝（ｅ_ｉ８、ｅ_ｉ７、ｅ_ｉ６、ｅ_ｉ５、ｅ_ｉ４、ｅ_ｉ３、ｅ_ｉ２、ｅ_ｉ１、ｅ_ｉ０）から、ｐ０〜ｐ７を生成する。ｐ０〜ｐ７は、図５（ａ）に示す論理式においてｙ［０］〜ｙ［８］を用いて求められる値である。ここで、ｙ［０］〜ｙ［８］の各々は、それぞれｅ_ｉ０〜ｅ_ｉ８である。ｐ生成回路２０は、入力されるｅ_ｉ０〜ｅ_ｉ８と生成したｐ０〜ｐ７とを、選択回路８０＿０〜選択回路８０＿８に対して出力する。

選択回路８０＿０〜選択回路８０＿８は、予め設定された固定値である９’ｂ００００００００１、９’ｂ０００００００１０、９’ｂ００００００１００、９’ｂ０００００１０００、９’ｂ００００１００００、９’ｂ０００１０００００、９’ｂ００１００００００、９’ｂ０１０００００００、９’ｂ１００００００００に応じて、ｅ_ｉ０〜ｅ_ｉ８とｐ０〜ｐ７とのうちから、９個を選択して、ｅ_ｉα^０〜ｅ_ｉα^８を出力する。
このｅ_ｉα^０〜ｅ_ｉα^８は、図４に示す論理式においてｙ［０］〜ｙ［８］の各々を、それぞれｅ_ｉ０〜ｅ_ｉ８と置き換えたときのＺ［８：０］である。

なお、これらの選択回路８０＿０〜選択回路８０＿８は、誤り係数計算部３２が求めるｅ_ｉ０〜ｅ_ｉ８とｐ生成回路２０が生成したｐ０〜ｐ７とから、９個の値を固定値に応じて選択するだけの回路であるので、ＥＸＯＲ回路などの論理ゲートを必要としない。また、それぞれ９ビットのｅ_ｉα^０〜ｅ_ｉα^８の出力先が排他的論理和演算部３３＿１１のＥＸＯＲ回路の入力と第２ベクトル生成回路３３ｂのＥＸＯＲ回路の入力とに決まっている。そのため、選択回路を用いず、ｐ生成回路２０の出力信号である係数ｅの組合せと、誤り係数計算部３２の出力信号である係数との出力先を、既に決められたＥＸＯＲ回路の入力先に、配線接続部を設けて接続してもよい。従って、選択回路８０＿０〜選択回路８０＿８または配線接続部を、規定元と係数との積を演算する決定部（第１ベクトル生成回路）と言うものとする。

第２ベクトル生成回路３３ｂは、係数ｅ_ｉと規定元α^９〜α^５１０各々との積を演算する回路である。この回路は、ＥＸＯＲ回路８１＿ｉ（図８（ｂ）に示す）を（５１１−９）＝５０２個備えている。ＥＸＯＲ回路８１＿ｉは、規定元を含む５１１個の元各々と係数ｅ^ｉとの積（５１１個の乗算結果）のうち２つの乗算結果であるｅ^ｉα^ｐと乗算結果ｅ^ｉα^ｑ（それぞれ９ビットの値）との和を演算する。

例えば、係数ｅ_２とα^０〜α^５１０との積の演算結果は、以下の様になる（図３参照）。
ｅ_２（α^０）^＾２＝ｅ_２（α^０）、
ｅ_２（α^１）^＾２＝ｅ_２（α^２）、
ｅ_２（α^２）^＾２＝ｅ_２（α^４）、
ｅ_２（α^３）^＾２＝ｅ_２（α^６）、
ｅ_２（α^４）^＾２＝ｅ_２（α^８）、
ｅ_２（α^５）^＾２＝ｅ_２（α^１０）＝ｅ_２（α^５＋α）、
ｅ_２（α^６）^＾２＝ｅ_２（α^１２）＝ｅ_２（α^７＋α^３）、
ｅ_２（α^７）^＾２＝ｅ_２（α^１４）＝ｅ_２（α^５＋α^４＋１）＝ｅ_２（α^５＋α^９）、
ｅ_２（α^８）^＾２＝ｅ_２（α^１６）＝ｅ_２（α^７＋α^６＋α^２）＝ｅ_２（α^７＋α^１１）、・・・
これらの演算は、第１ベクトル生成回路３３ａ、または第２ベクトル生成回路３３ｂにおいて行われる。上記演算結果のうち、ｅ_２（α^０）^＾２、ｅ_２（α^１）^＾２、ｅ_２（α^２）^＾２、ｅ_２（α^３）^＾２、ｅ_２（α^４）^＾２については、第１ベクトル生成回路３３ａにおいて演算され、第１ベクトル生成回路３３ａは、これらを第２ベクトル生成部３３ａ、及び排他的論理和演算部３３＿１１に対して出力する。排他的論理和演算部３３＿１１では、これらを、それぞれｊ０、ｊ１、ｊ２、ｊ３、ｊ４として排他的論理和演算に用いる。
また、ｅ_２（α^５）^＾２、ｅ_２（α^６）^＾２、ｅ_２（α^７）^＾２、ｅ_２（α^８）^＾２については、第２ベクトル生成回路３３ｂにおいて演算され、第２ベクトル生成回路３３ａは、これらを第２ベクトル生成部３３ａ、及び排他的論理和演算部３３＿１１に対して出力する。排他的論理和演算部３３＿１１は、これらを、それぞれｊ５、ｊ６、ｊ７、ｊ８として排他的論理和演算に用いる。
なお、第２ベクトル生成回路３３ｂは、ｅ_２（α^５）^＾２、ｅ_２（α^６）^＾２、ｅ_２（α^７）^＾２、ｅ_２（α^８）^＾２の演算を、図８（ｂ）に示すＥＸＯＲ回路により、５１１個のうちの１つの元にｅ_２を乗算した値（９ビット）と５１１個のうちの１つの元にｅ_２を乗算した値（９ビット）との和を求める演算をする。上記例では、ｅ_２（α^５）^＾２＝ｅ_２α^５＋ｅ_２α、ｅ_２（α^６）^＾２＝ｅ_２α^７＋ｅ_２α^３、ｅ_２（α^７）^＾２＝ｅ_２α^５＋ｅ_２α^９、ｅ_２（α^８）^＾２＝ｅ_２α^７＋ｅ_２α^１１、・・・の様に、２つの入力で和を演算する。

つまり、第２ベクトル生成回路３３ｂにおける各回路は、図３に示す規定元のうち複数元の和に対して係数ｅ^ｉを乗じた値（９ビット）を出力する回路である。しかし、規定元以外の元５０２個各々に係数ｅ^ｉを乗じた値は、規定元を含む元５１１個各々に係数ｅ^ｉを乗じた値（計５１１個）のうちの２つの値の和により求めることができるので、第２ベクトル生成部ではＥＸＯＲ回路が４５１８個（＝５０２個×９ビット分）あれば演算を行なうことができる。

このように、本発明は、ガロア体ＧＦ（２^ｍ）上（ｍは整数、以下同じ）のｍビットによりベクトル表現される（２^ｍ−１）個の元を誤り位置探索式へ代入し、各元に対応したデータ列のビットに誤りが有るか否かを示すエラー検出信号を生成する誤り位置検索回路（チェン探索部３３）であって、誤り位置探索式の次数毎に元を代入する複数の位置検索回路（位置検索回路ＳＲＣ３３＿１〜３３＿４）を含んで構成され、１ビットのみが１となる規定値の固定ベクトル（α^０〜α^８）により表した元を、複数の位置検索回路各々に代入し、代入して得られた各位置検索回路の結果（ｉ０〜ｉ５１０、ｊ０〜ｊ５１０、ｋ０〜ｋ５１０、ｌ０〜ｌ５１０、を元毎に排他的論理和を演算してエラー検出信号ｂｃｈ［５１０：０］とする。

また、位置検索回路は、誤り位置探索式の係数であるｍビットの係数ベクトル（ｅ_１〜ｅ_４）と、１ビットのみが１となるｍビットの元を表す固定ベクトル（９’ｂ００００００００１〜９’ｂ１００００００００）とから、ｍ個の第１ベクトル（規定元と係数との積）を生成する第１ベクトル生成回路３３ａと、第１ベクトルのうち複数個のベクトルの和で表される（２^ｍ−ｍ−１）個の第２ベクトルを生成する第２ベクトル生成回路３３ｂと、を備え、第１ベクトル生成回路３３ａは、固定ベクトルのうち１となるビットに応じて、係数ベクトルの各ビットとまたは各ビットの組み合わせのうちから第１ベクトルの決定を並列に行うｍ個のビット決定部（選択回路８０＿０〜８０＿８または配線接続部）を有し、第２ベクトル生成回路３３ｂは、第１ベクトル、及び第２ベクトルのうち２つのベクトルの和により第２ベクトルを演算する排他的論理和回路（３３＿ｉ）を有する。

本発明によれば、９個の規定元と係数（係数ベクトル）との積は、第１ベクトル生成回路３３ａにおいて８個のＥＸＯＲ回路で構成することができる。また、５０２個の規定元と係数との積は、第２ベクトル生成回路３３ｂにおいて９×５０２個のＥＸＯＲ回路で構成することができる。つまり、位置検索回路ＳＲＣ３３＿１〜３３＿４各々を、（８＋９×５０２）＝４５２６個のＥＸＯＲ回路で構成することができる。
従って、４個の位置検索回路では、合計で論理ゲ ートを４５２６×４＝１８１０４個で構成することができる。
また、チェン探索部３３における排他的論理和演算部３３＿１１では、この４個の位置検索回路各々の出力（９ビット×５１１個）の和をとって、エラー検出信号を生成するため、４×９×５１１＝１８３９６個のＥＸＯＲ回路を必要とする。
従って、チェン探索部３３では、１８４２８＋１８３９６＝３６８２４個の論理ゲートが必要となるが、上述の従来のチェン探索部３３９が３５３６１２の論理ゲートを必要とすることに対して、論理ゲートの個数を約１／１０にまで、大幅に削減することができる。
よって、本発明によれば、位置検索回路の回路規模を縮小し、回路規模の縮小された誤り探索方程式一括処理回路（誤り位置検索回路）、誤り検出訂正回路、及びメモリ装置を提供することができる。

以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

１０…不揮発性半導体記憶装置、１１…メモリセルアレイ、１２…ページバッファ、１３…誤り検出訂正回路、１４…バッファ、１５…Ｉ／Ｏパッド、１６…制御回路、１７…アドレスデコーダ、１８…ロウ及びブロックデコーダ、２０…ｐ生成回路、３０…デコーダ部、３１…シンドローム計算部、３１＿１，３１＿２，３１＿３，３１＿４…シンドローム算出回路、３２…誤り係数計算部、３３，３３９…チェン探索部、３３ａ…第１ベクトル生成回路、３３ｂ…第２ベクトル生成回路、３４…誤り訂正部、３４＿ｓ，２０＿０，２０＿１，２０＿２，２０＿３，２０＿４，２０＿５，２０＿６，２０＿７，８１＿ｉ…排他的論理和回路（ＥＸＯＲ回路）、４０…エンコーダ部、４１…パリティ生成回路、８０＿０，８１＿１，８０＿８…選択回路、ＳＲＣ３３＿１，ＳＲＣ３３＿２，ＳＲＣ３３＿３，ＳＲＣ３３＿４，３３９＿０，３３９＿１，３３９＿５１０…位置検索回路、３３＿１１…排他的論理和演算部

Claims (4)

1. ガロア体ＧＦ（２^ｍ）上（ｍは整数、以下同じ）のｍビットによりベクトル表現される（２^ｍ−１）個の元を誤り位置探索式へ代入し、各元に対応したデータ列のビットに誤りが有るか否かを示すエラー検出信号を生成する誤り位置検索回路であって、
   前記誤り位置探索式の次数毎に前記元を代入する複数の位置検索回路を含んで構成され、
   １ビットのみが１となる規定値の固定ベクトルにより表した前記元を、前記複数の位置検索回路各々に代入し、代入して得られた各位置検索回路の結果を前記元毎に排他的論理和を演算して前記エラー検出信号とすることを特徴とする誤り位置検索回路。
2. 前記位置検索回路は、
   前記誤り位置探索式の係数であるｍビットの係数ベクトルと、１ビットのみが１となるｍビットの前記元を表す固定ベクトルとから、ｍ個の第１ベクトルを生成する第１ベクトル生成回路と、
   前記第１ベクトルのうち複数個のベクトルの和で表される（２^ｍ−ｍ−１）個の第２ベクトルを生成する第２ベクトル生成回路と、
   を備え、
   前記第１ベクトル生成回路は、前記固定ベクトルのうち１となるビットに応じて、前記係数ベクトルの各ビットとまたは各ビットの組み合わせのうちから前記第１ベクトルの決定を並列に行うｍ個のビット決定部を有し、
   前記第２ベクトル生成回路は、前記第１ベクトル、及び前記第２ベクトルのうち２つのベクトルの和により前記第２ベクトルを演算する排他的論理和回路を有することを特徴とする請求項１に記載の誤り位置検索回路。
3. データ列を格納するデータ格納部と、
   前記データ列からシンドロームを計算するシンドローム計算部と、
   前記シンドロームから前記誤り位置探索方程式の係数を算出する誤り係数計算部と、
   前記データ列のデータのビットの位置を示す前記元と、前記係数との乗算結果の排他的論理和を前記元毎に演算する排他的論理和演算部を有する請求項１または請求項２に記載の誤り位置検索回路と、
   前記エラー検出信号により前記データ列におけるビットのデータの誤りを訂正して出力する誤り訂正部と、を備えることを特徴とする誤り検出訂正回路。
4. 請求項３に記載の誤り検出訂正回路を備えたメモリ装置であって、
   前記データ格納部は記憶素子から読み出したデータ列を格納する回路であり、
   前記元は前記記憶素子のメモリにおける列の位置を示すカラムアドレスであることを特徴とするメモリ装置。

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