JP4791831B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に係り、特にオンチップのエラー検出訂正システムに関する。

電気的書き換え可能な不揮発性半導体メモリであるフラッシュメモリは、書き換え回数の増加に従ってエラー率が大きくなる。特に、大容量化と微細化が進むと、エラー率は上昇する。このため、フラッシュメモリチップ内に或いはこれを制御するメモリコントローラにＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）回路を搭載することが行われる（例えば、特許文献１参照）。

フラッシュメモリを利用するホストデバイス側で、フラッシュメモリで生じたエラーを検出し訂正するＥＣＣシステムを持つようにすると、エラー率が増えた場合にホストデバイスの負荷が大きいものとなる。例えば、２ビットエラー訂正可能なＥＣＣシステムは、計算規模が大きなものとなることが知られている（例えば、特許文献２参照）。

従ってホストデバイスの負荷増大を抑えると共にエラー率増大に対処するためには、フラッシュメモリ内に２ビットエラー訂正可能なＥＣＣシステムを搭載することが望まれる。その場合に要求されることは、ＥＣＣシステムの演算速度を高速化し、フラッシュメモリの読み出しや書き込み速度の犠牲を抑えることである。
特開２０００−１７３２８９号公報 特開２００４−１５２３００号公報

この発明は、高速演算可能なエラー検出訂正回路を搭載した半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、エラー検出訂正回路が搭載され、前記エラー検出訂正回路は、複数ビットのエラー訂正が可能な巡回符号を用いたものであって、エラー訂正可能な最大ビット数対応の次数を持つ情報多項式の中から、情報ビットとして利用する次数が、シンドローム多項式の計算規模が可及的に小さくなるように選択されている。

この発明によると、高速演算可能なエラー検出訂正回路を搭載した半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるフラッシュメモリの要部構成を示す図である。このフラッシュメモリは、４つのセルアレイ１即ち、Ｔ−ｃｅｌｌアレイ（０−１），Ｃ−ｃｅｌｌアレイ（０−２），Ｔ−ｃｅｌｌアレイ（０−３）及びＣ−ｃｅｌｌアレイ（０−４）により一つのバンクＢＮＫ０を構成し、残りの４つのセルアレイ１即ち、Ｔ−ｃｅｌｌアレイ（１−１），Ｃ−ｃｅｌｌアレイ（１−２），Ｔ−ｃｅｌｌアレイ（１−３）及びＣ−ｃｅｌｌアレイ（１−４）により、もう一つのバンクＢＮＫ１を構成している。

各セルアレイ１には、ワード線選択を行うロウデコーダ（ＲＤＥＣ）３が配置され、また隣接するＴ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイとが共有するセンスアンプ回路（ＳＡ）２を持つ。Ｔ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイは、詳細は後述するが、それぞれ複数の情報セルＴ−ｃｅｌｌとＣ−ｃｅｌｌを有し、それぞれ少なくとも一つずつの参照セルＲ−ｃｅｌｌを有する。

情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌと参照セルＲ−ｃｅｌｌとは同じメモリセル構造を有する。そして、Ｔ−ｃｅｌｌアレイから情報セルＴ−ｃｅｌｌが選択されたときに、これと対をなすＣ−ｃｅｌｌアレイからは参照セルＲ−ｃｅｌｌが選択される。同様に、Ｃ−ｃｅｌｌアレイから情報セルＣ−ｃｅｌｌが選択されたときに、これと対をなすＴ−ｃｅｌｌアレイからは参照セルＲ−ｃｅｌｌが選択される。

上下に４つずつ分けられたセルアレイ１の読み出し／書き込みデータは、データバス５，６を介し入出力バッファ７を介して、センスアンプ回路２と外部入出力端子との間で転送される。上下に４つずつ分けられたセルフアレイ１の間に、読み出しデータのエラー検出訂正回路であるＥＣＣ回路８が設けられている。

図２は、センスアンプ回路２を共有するＴ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイの具体構成を示している。Ｔ−ｃｅｌｌアレイには、一つのビット線ＢＬに、複数の情報セルＮＡＮＤストリング，Ｔ−ＮＡＮＤと、少なくとも一つの参照セルＮＡＮＤストリングＲ−ＮＡＮＤとが接続されている。Ｔ−ｃｅｌｌアレイには、Ｔ−ｃｅｌｌアレイ側のビット線ＢＬと対をなすビット線ＢＢＬに、複数の情報セルＮＡＮＤストリング，Ｃ−ＮＡＮＤと、少なくとも一つの参照セルＮＡＮＤストリングＲ−ＮＡＮＤとが接続されている。

センスアンプ回路２は、ビット線対ＢＬ，ＢＢＬのセル電流差を検出してデータをセンスする、電流検出型のセンスユニットＳＡＵを配置して構成される。図では、一対のビット線ＢＬ，ＢＢＬに一つずつセンスユニットＳＡＵを配置した場合を示しているが、通常は複数対のビット線で一つのセンスユニットを共有する方式が用いられる。

情報セルＮＡＮＤストリングＴ−ＮＡＮＤ，Ｃ−ＮＡＮＤ及び参照セルＮＡＮＤストリングＲ−ＮＡＮＤは、ビット線と直交する方向に複数個配列されて、セルブロックを構成する。セルブロックには共通に、ワード線ＴＷＬ，ＣＷＬ，ＲＷＬが配設される。

図３は、センスユニットＳＡＵに接続される情報セルＮＡＮＤストリングＴ−ＮＡＮＤ（またはＣ−ＮＡＮＤ）と参照セルＮＡＮＤストリングＲ−ＮＡＮＤの具体構成を示している。それぞれ、複数個の直列接続された、電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、選択ゲートトランジスタＳＧ１，ＳＧ２とを有する。同じ不揮発性メモリセルＭ０−Ｍ３１を用いているが、情報セルＮＡＮＤストリングＴ−ＮＡＮＤ（またはＣ−ＮＡＮＤ）ではこれらが情報セルＴ−ｃｅｌｌ（またはＣ−ｃｅｌｌ）として、また参照セルＮＡＮＤストリングＲ−ＮＡＮＤでは参照セルＲ−ｃｅｌｌとして用いられる。

センスユニットＳＡＵは、データセンス時、情報セルＮＡＮＤストリングＴ−ＮＡＮＤ（またはＣ−ＮＡＮＤ）と参照セルＮＡＮＤストリングＲ−ＮＡＮＤ内の対応するセルが同時に選択され、それらのセル電流Ｉｃと参照電流Ｉｒの差を検出して、データセンスを行う。

図４は、４値記憶を行う場合のメモリセルのデータレベル（しきい値レベル）分布を示している。情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌには、４つのデータレベルＬ０，Ｌ１，Ｌ２，Ｌ３のいずれか一つが書かれる。参照セルＲ−ｃｅｌｌには、例えばデータレベルＬ０とＬ１の間に設定された参照レベルＬｒが書かれる。

４つのデータレベルＬ０−Ｌ３のビット割付は、情報セルＴ−ｃｅｌｌとＣ−ｃｅｌｌの間で異なる。例えば、４値データを上位ビットＨＢと下位ビットＬＢで（ＨＢ，ＬＢ）で表すものとして、Ｔ−ｃｅｌｌアレイ側の情報セルＴ−ｃｅｌｌでは、Ｌ０＝（１，０），Ｌ１＝（１，１），Ｌ２＝（０，１），Ｌ３＝（０，０）とされ、Ｃ−ｃｅｌｌアレイ側の情報セルＣ−ｃｅｌｌでは、Ｌ０＝（０，０），Ｌ１＝（０，１），Ｌ２＝（１，１），Ｌ３＝（１，０）とされる。

図４には、読み出し時、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌに読み出すべきデータに応じて与えられる読み出し電圧Ｒ１，Ｒ２，Ｒ３及び参照セルＲ−ｃｅｌｌに与えられる読み出し電圧Ｒｒを示している。また、書き込み時、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌに書き込むべきデータに応じて与えられる書き込みベリファイ電圧Ｐ１，Ｐ２，Ｐ３及び参照セルＲ−ｃｅｌｌに与えられる書き込みベリファイ電圧Ｐｒを示している。

この実施の形態では、二つの５１２ＭｂｉｔのバンクＢＮＫ０，ＢＮＫ１を用いて、１Ｇｂｉｔメモリを構成する場合のＥＣＣ回路８の搭載方法とそのアクセスモードについて説明する。

ここで想定しているメモリは、×１６ＩＯ構成であって、各バンクのページアドレスは独立に設定できるが、アドレス発生は全バンクに共通であり、ページアドレスをどのバンクに適用するのかを指定することによって、各バンクに割り付けるものとする。従って、バンク間でインターリーブしてページアドレスを利用する。

１バンク当たり１０２４ｋページである。各バンクの１６ＩＯに共通のページ長は３２ビットで、このうち８ビットがパラレルに出力できるとする。ページ長は１回のワード線アドレスの設定とセンス動作で読み出せる１ＩＯあたり、バンクあたりの最長データ長である。

このような構成ではセンスアンプ回路２からの1回のデータ転送で１２８ビットのデータが外部に出力される。すなわち構成上２のべき乗のデータが転送される。

このようなフラッシュメモリに搭載するＥＣＣ回路８として、２ビットのエラーが訂正可能なＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号即ち、２重エラー訂正ＢＣＨ符号を導入する。以下、この符号を２ＥＣ−ＢＣＨ符号という。２ビットエラー訂正を可能とするためには、異なる根をもつ連立方程式が必要である。２ＥＣ−ＢＣＨコードは、以下に述べるように、二つの原始多項式の積で表されるコード生成多項式を持つ巡回符号である。

使用するビット長は２^ｎ−１であり、情報として利用できるデータビットは２^ｎ−１−２ｎである。２^ｍビットのデータを扱うにはｎ＝ｍ＋１とすることになり、必要な量の２倍に近いデータ長を用いなければならない。

図１のメモリ構成で、１２８ビットの情報データの２ビットエラー訂正を行なうのに必要な２ＥＣ−ＢＣＨコードは、ガロア体ＧＦ（２^８）であり、使用するビット長は２^８−１＝２５５であり、エラーの検査ビットとして１６ビットが必要である。従って、１２８ビットデータ長に１６ビットの検査ビットを加えた１４４ビットが必須となるが、残りの１１１ビットが余分になる。このとき図１に示すように例えば各バンクを２分した上下セルからのデータバス５は、各々７２ＤＱ線となり、トータル１４４ビットのデータを一括転送することになる。

必要のない余分な１１１ビットの扱いと、ＢＣＨ符号の内でどのように情報ビット選択するかでＥＣＣシステムの効率が変わるので、最適なＥＣＣシステムを構成する方法を検討しなければならない。

必要なビット数は不良セルの置き換えのリダンダンシーをも含めて考えれば１２８ビットより多くなることもあるが、ここで検討する１２８ビットデータ長の場合から容易に拡張可能である。
（データのエンコーディング）
ガロア体ＧＦ（２^８）上の２ＥＣ−ＢＣＨについて概要を説明する。ＧＦ（２５６）の原始根をαとすると、これを根とする対応するＧＦ（２）上の８次の原始多項式ｍ_１（ｘ）は、数１のように表される。即ち、αのべき乗とｍ_１（ｘ）によるｘのべき乗の既約多項式がお互いに対応するＧＦ（２５６）の要素となる。

また、αの３乗を根とする８次の既約多項式として、ｍ_１（ｘ）と互いに素な数１に示す多項式ｍ_３（ｘ）を用いる。

これらの二つの原始多項式をもとに、２ビットエラー訂正可能なＥＣＣが構成される。書き込むべきデータに検査ビットを付加してエンコードするには、コード生成多項式として、数２のようなｍ_１（ｘ）とｍ_３（ｘ）の積多項式ｇ（ｘ）を作る。

２ビットエラー訂正が可能な、情報ビットとして利用できる最大ビット数は、２^８−１＝２５５から検査ビット数１６を引いた２３９ビットである。これらを、ビット位置１６から２５４の係数をａ_１６〜ａ_２５４として、数３のような２３８次の情報多項式ｆ（ｘ）を作る。

実際にはデータとして用いるのは、２３９ビット中例えば１２８ビットであり、このとき１１１ビットの係数は“０” に固定して対応する次数の項がない情報多項式となる。２３９の項数の情報多項式ｆ（ｘ）のうち、その係数を“０”に固定する１１１項として、どの次数を選ぶかによって、後述するデコード時のシンドローム計算の計算量が異なるのでこの選択のしかたが重要となる。これは後に説明する。

情報多項式ｆ（ｘ）から、検査ビット１６ビットを含むデータ多項式ｆ（ｘ）ｘ^１６を作る。このデータ多項式から検査ビットを作るには、データ多項式ｆ（ｘ）ｘ^１６をコード生成多項式ｇ（ｘ）で割った、数４のような１５次の剰余多項式ｒ（ｘ）を求める。

この剰余多項式ｒ（ｘ）の係数ｂ_１５〜ｂ_０を検査ビットとして用いる。すなわち、２３９から選ばれた１２８の係数ａ_{ｉ（１２８）}〜ａ_ｉ（１）を“情報ビット”とし、ｂ_１５〜ｂ_０の１６ビットを“検査ビット”として、下記数５に示す計１４４ビットがメモリに記憶させる“データビット”となる。

ここで、ａ_ｉ（ｋ）は、メモリに外部から書き込むデータであり、このデータをもとに、チップ内部のＥＣＣシステムで検査ビットｂ_ｊが作られ、これが同時にセルアレイに書き込まれることになる。
（データのデコーディング）
次に、セルアレイから読み出した１４４ビットのデータからエラーを検出し、２ビットのエラーまでを訂正する方法について説明する。

ｆ（ｘ）ｘ^１６なる２５４次のデータ多項式の係数をメモリに記憶させてエラーが生じたとすれば、そのエラーも２５４次多項式で表される。このエラー多項式をｅ（ｘ）とすれば、メモリから読み出したデータは、数６のような構造の多項式ν（ｘ）になる。

この数６のエラー多項式ｅ（ｘ）の係数が“１”の項がエラーとなる。即ち、ｅ（ｘ）を検出することがエラー検出と訂正を行なうことに相当する。

第一段階として、読み出しデータ多項式ν（ｘ）を原始多項式ｍ_１（ｘ），ｍ_３（ｘ）で割って各々の剰余をＳ_１（ｘ），Ｓ_３（ｘ）とする。数７に示すように、これは、ｅ（ｘ）をｍ_１（ｘ），ｍ_３（ｘ）で割った剰余に等しいことは、ν（ｘ）の構造から明らかである。

この剰余Ｓ_１（ｘ）とＳ_３（ｘ）をシンドローム（syndrome）多項式という。

２ビットのエラーがｉとｊビットにあるとすれば、ｅ（ｘ）＝ｘ^ｉ＋ｘ^ｊである。ＧＦ（２５６）の要素であるｍ_１（ｘ）に関する既約剰余多項式の計算でｉとｊを求める。即ち、ｘ^ｎ≡ｐ^ｎ（ｘ）ｍｏｄ ｍ_１（ｘ）としたとき、数８に示すように、エラーの次数の対応する剰余ｐ^ｉ（ｘ），ｐ^ｊ（ｘ）のそれぞれをＸ_１，Ｘ_２とし、シンドローム多項式Ｓ_１（ｘ），Ｓ_３（ｘ）に対してＳ_１（ｘ）とＳ_３（ｘ^３）に対応する剰余ｐ^σ1（ｘ），ｐ^σ3（ｘ）のそれぞれをＳ_１とＳ_３とする。

ｍ_３（ｘ^３）がαを根として持ち、ｍ_１（ｘ）で割り切れることから、次の数９の関係式が得られる。

第二段階として未知数Ｘ_１とＸ_２を根とする多項式Λ^Ｒ（ｘ）を考えると、数１０のように、積Ｘ_１Ｘ_２がＳ_１とＳ_３で表現できるので、係数がsyndrome多項式から計算できる。

第三段階としてΛ^Ｒ（ｘ）のＧＦ（２５６）での根となる既約多項式ｐ^ｎ（ｘ）を見つければ、Ｘ_１，Ｘ_２＝ｐ^ｎ（ｘ）からエラービット位置ｉやｊがｐ^ｎ（ｘ）のｎとして求められる。即ち、Λ^Ｒ（ｘ）≡０ ｍｏｄ ｍ_１（ｘ）を、ｎ＝０〜２５４で探索してヒットしたｎがエラービットとなる。

下記数１１に示すように、1ビットエラーの時は、Ｘ_１＝Ｓ_１，Ｘ_１ ^３＝Ｓ_３＝Ｓ_１ ^３となり、エラー位置がＳ_１からわかる。エラーがないときにはＳ_１＝Ｓ_３≡０（ｍｏｄ ｍ_１（ｘ））となる。３ビット以上のエラーでその位置が計算出来ないときにはＳ_１，Ｓ_３の一方のみが０（ｍｏｄ ｍ_１（ｘ））となる。

具体的な計算を行なう際に必要となるものをまとめると、次の通りである。

エンコードでは、最高２５４次のデータ多項式ｆ（ｘ）ｘ^１６からデータビットとして選ばれた１２８個の項のコード生成多項式ｇ（ｘ）による剰余多項式ｒ（ｘ）の係数の表（剰余テーブル）が必要である。検査ビットの計算にはデータビットで選ばれた項に対応するこの係数を選び、“０”または“１”の２元符号を用いたＧＦ（２）上での加算をおこなう。

デコードでは、syndrome多項式Ｓ_１（ｘ）及びＳ_３（ｘ^３）の計算を行なう際に、２５４次から０次までのｍ_１（ｘ）による剰余ｐ^ｎ（ｘ）の係数の表（剰余テーブル）が必要でこれから検査ビットと同様にして計算を行なう。

ＧＦ（２５６）を用いた２ＥＣ−ＢＣＨで使用可能なデータビット２３９を全て使用しないメモリシステムで、ＥＣＣでの計算時間を少なくするためには、情報多項式の中から実際に使用する項（次数）を選択するための具体的な選択方法が必要である。特にシンドロームの計算は剰余を効率的に求められるような項（次数）の選択をしなければならない。

まず剰余の計算の具体的な方法を説明する。

ＧＦ（２）上での計算では掛け算、割り算とも多項式の係数の足し算すなわち“１”の数の偶奇判定で行なわれる。関係する項の係数“１”の数が偶数なら“０”、奇数なら“１”が演算結果となるパリティチェックが基本の計算回路となる。

構成の単純な４ビットのパリティチェック回路（ＰＣ）を図５Ａに示し、その回路記号を図５Ｂに示す。いろいろな構成のパリティチェックが可能な回路は工夫が可能であるが、ここでは簡単のためにパリティチェックのロジックをそのままトランジスタで表現した回路を示す。

このパリティチェック回路は、4ビットａ，ｂ，ｃ，ｄとその相補信号／ａ，／ｂ，／ｃ，／ｄを入力として、偶数個の“１”が入力にあるとき端子ＥＰに“０”を出力する上段回路４０１と、奇数個の“１”が入力にあるとき端子ＯＰに“０”を出力する下段回路４０２とから構成されている。回路４０１，４０２はいずれも、電源Ｖｄｄと接地Ｖｓｓとの間に、４ビットが入力される４つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタが直列接続されたゲートを８個並列接続して構成されている。

即ち上段回路４０１は、“１”入力が０，２，４個のいずれかのときに、Ｖｓｓ側のＮＭＯＳトランジスタが導通して、ＥＰ＝“０”となる。下段回路４０２は、“１”入力が１個又は３個のいずれかのときに、Ｖｓｓ側のＮＭＯＳトランジスタが導通して、ＯＰ＝“０”となる。

このパリティチェック回路では、４ビットのパリティチェックをインバータ１段相当の遅延時間で計算できる。

このようなパリティチェック回路を用いて、ＧＦ（２５６）の多項式のＧＦ（２）上での積の計算法を、図６に示す。ＧＦ（２５６）の多項式の演算は、原始多項式が８次であるから、全て７次多項式ｐ^ｎ（ｘ）間の演算となり、四則演算結果は全てどれかの多項式ｐ^ｎ（ｘ）になる。｛ｐ^ｎ（ｘ）｝^−１なる除算は、ｐ^ｎ（ｘ）^{２５５−ｎ}（ｘ）の積になる。

ｐ^ｎ（ｘ）のｍ次の項の係数をＰ^ｎ _ｍと表して、下記数１２の７次多項式ｐ^ｉ（ｘ），ｐ^ｊ（ｘ）の積は、図６のように計算される。係数Ｐ^ｎ _ｍは無論“０”か“１”である。

ｘ^ｎ≡ｐ^ｎ（ｘ）（ｍｏｄ ｍ_１（ｘ））であるので、１４次の項は掛けるｐ^ｊ（ｘ）の7つ先にｐ^ｊ＋７（ｘ）が出てくる、という規則を使うと、多項式ｐ^ｉ（ｘ）とｐ^ｊ（ｘ）の積は、図６に示すように、各多項式の係数間の掛け算と和演算（＝パリティチェック)とで可能となる。

すなわち、１か０との掛け算を行なったものを7から０の各次数ごとに和であるパリティチェックを行い、その結果がｐ^ｉ（ｘ）ｐ^ｊ（ｘ）の各次数の係数になる。掛けるｐ^ｊ（ｘ）については７つ先までの多項式の係数が必要となる。

回路としてはパリティチェック回路のみでよく、掛けるｐ^ｊ（ｘ）からｐ^ｊ＋７（ｘ）の係数に固有の入力を行なう回路をもうけることになる。これは係数Ｐ^ｊ _ｍ＝０のパリティチェックはないからである。パリティチェック回路は、図７に示すように、４ビットパリティチェック回路のほか、必要な入力数に応じて、３ビットパリティチェック回路、２ビットパリティチェック回路等を用いることができる。

このような演算方法をエンコードで検査ビットを生成する際に応用する。次にこれを説明する。

検査ビットの計算は、コード生成多項式ｇ（ｘ）で情報データから作られたデータ多項式ｆ（ｘ）ｘ^１６を割って剰余多項式ｒ（ｘ）を求めることによって得られる。この演算を行うためには単項のｘ^ｉをｇ（ｘ）で割った１５次の剰余多項式ｒ^ｉ（ｘ）の係数を予め求めておき、この係数をｐ^ｎ（ｘ）の積の場合と同じように用いる。ｒ^ｉ（ｘ）の係数をＲ^ｉ _ｍ（ｍ＝０〜１５）とし、情報ビットとしてのｆ（ｘ）ｘ^１６のｘ^ｉの係数をａ_ｉとする。

具体的な計算は、データビットをａ_１６〜ａ_２５４としたとき、このうちの１１１ビット分を後のシンドローム計算が少なくなるように選んで“０”に固定してから、図８に示すように、データ多項式の係数ａ_ｉと剰余多項式の係数Ｒ^ｉ _ｍの掛け算と、同じ次数の項の係数の和演算（パリティチェック）によって行なわれる。すなわちデータビットa_ｉが“１”である次数の剰余ｒ^ｉ（ｘ）の係数Ｒ^ｉ _ｍを各ｍごとにＧＦ（２）上での和すなわちパリティチェックを行い、結果を検査ビットｂ_ｍとする。

次に、１１１ビットの“０”に固定するビット位置の選択を行なう際に必要となるデコードでの計算法を説明する。

まず、メモリセルから読み出したデータｄ_ｉを係数とする多項式ν（ｘ）のｍ_１（ｘ）での剰余を求めるのがシンドローム多項式Ｓ_１（ｘ）の計算である。この演算は、図９に示すように、ｘ^ｉ（ｉ＝２５４〜０）のｍ_１（ｘ）による剰余ｐ^ｉ（ｘ）の係数Ｐ^ｉ _ｍ（ｍ＝０〜７）とｄ_ｉの積と、その結果の和（パリティチェック）とにより行なわれる。すなわち、ｄ_ｉが“１”であるｐ^ｉ（ｘ）のｍ次の係数Ｐ^ｉ _ｍのパリティチェックの結果をシンドローム多項式Ｓ_１（ｘ）のｍ次の係数とする。

この計算では、ｄ_ｉが“０”であるところと、Ｐ^ｉ _ｍが“０”であるときは計算を行なわないので、２３９の情報ビット全てを使用しない場合に使用しないビットの選択が計算量を決めることになる。

次にもう一つのシンドローム多項式Ｓ_３（ｘ）に関連する計算法を説明する。
シンドローム多項式Ｓ_３（ｘ）に関連してエラー位置ｊの検索に必要なのは多項式Ｓ_３（ｘ^３）である。Ｓ_３（ｘ）自体は、ν（ｘ）のｍ_３（ｘ）での剰余である。ν（ｘ^３）とＳ_３（ｘ^３）との間には、ｘ^ｉのｍ_１（ｘ）による剰余多項式ｐ^ｉ（ｘ）の係数をＰ^ｉ _ｍ（ｍ＝０〜７）とし、ｘ^ｉの係数をｄ_ｉとして、次の数１３のような関係がある。

以上の数１３から、Ｓ_３（ｘ^３）はν（ｘ）の係数ｄ_ｉと剰余ｐ^３ｉ（ｘ）によって計算できる。従って必要なのは、ｘ^ｉのｍ_１（ｘ）でのｐ^ｉ（ｘ）の係数Ｐ^ｉ _ｍであり、具体的な計算法は、図１０のようになる。

この計算でもｄ_ｉが“０”であるところと、Ｐ^３ｉ _ｍが“０”であるときは計算を行なわないので、２３９の情報ビット全てを使用しない場合に使用しないビットの選択が計算量を決めることになる。デコードではシンドローム多項式の計算の後エラー位置を検索する演算などを行なうので、計算時間を短くするためにも計算量を出来るだけ少なくしたい。これは、２３８次の情報多項式ｆ（ｘ）の中から、例えば最適な１２８個の項（次数）の選択を行なうことにより可能となる。次にこの選択の方法について説明する。

シンドローム多項式Ｓ_１（ｘ）とＳ_３（ｘ^３）は同時に並列に計算を行なう。各多項式の各次数の係数の計算は“１”のパリティチェックであるのでどの次数の係数の計算もバラツキなくほぼ同じ時間で行なわれれば計算量は減る。

そのための選択の一つの方法は、シンドローム計算に用いられる７次の剰余多項式ｐ^ｎ（ｘ）とｐ^３ｎ（ｘ）の係数が“１”の総和を、各ｎについて求め、総和の数の少ない方から必要なデータビット数だけのｎを選択する。この際最初の１６個は検査ビットとしてｘ^０〜ｘ^１５の係数を使うので固定し、１７個目以降の選択に係数の“１”の総和の昇順選択をする。

また、同じ総和の数のグループ内で選択が終了する際には、係数“１”がｐ^ｎ（ｘ）とｐ^３ｎ（ｘ）内で各次数の項の間に均等に分布するｎを基準に同じ次数項での“１”の重なりが少ない順に選択する。すなわち基準となるｎのｐ^ｎ（ｘ），ｐ^３ｎ（ｘ）の係数“１”の次数での項の係数の総和が少ない順に選択する。

このような選択方法で選んだ２５４次のデータ多項式ｆ（ｘ）ｘ^１６で１４４ビットデータを扱う場合に使用する、１４４個の次数ｎを、図１１に示す。

この選択方法は必ずしもパリティチェックを行なう多項式の各次数の係数“１”の数の最大のものを最も少なくするとは限らないが、全ての組合せの中から計算ステップが最小となるものを探索する様な大規模な計算を必要としないでシンドローム計算回路規模を減らしかつ、シンドローム計算のステップ数を減らす簡便な方法ではある。

シンドローム計算を最適にするように選んだ次数を用いてエンコードを行なう際には、対応する次数の剰余多項式ｒ^ｎ（ｘ）の係数が必要になるので、これを図１２Ａ及び図１２Ｂに示す。

図１２Ａ及び図１２Ｂは、データ多項式ｆ（ｘ）ｘ^１６をコード生成多項式ｇ（ｘ）で割った１５次の剰余多項式の係数である。ｘ^０からｘ^１５までは情報ビット多項式にはないので実際には使用しない。また０次から３次、４次から７次、８次から１１次、１２次から１５次の係数を１６進表示したものも併せて示した。

これらの剰余多項式ｒ^ｎ（ｘ）の係数表から選択してデータビットとして使用する１２８個のｘ^ｎに対応するものについての各係数をまとめたものを、図１３に示す。即ち図１３は、ｇ（ｘ）の剰余ｒ^ｎ（ｘ）であって、選択されたｘ^ｎの剰余ｒ^ｎ（ｘ）の各次数での係数が“１”であるｎの表である。

例えば、ｘ^１５の係数が“１”であるｒ^ｎ（ｘ）の次数ｎは、図１３のｍ＝１５の列の係数“１”の数が１から６２の欄に書かれている１７，１８，２２，…，２４５，２４９，２５０である。チェックビットのｘ^１５の係数に相当するｂ_１５は情報データ多項式ｆ（ｘ）ｘ^１６の中のこの選択されたｎ次の項の係数のパリティチェックの結果として得られる。

このようにして、図１３の表から行なう検査ビットの計算回路例を図１４に示す。ｘ^ｍのｍ＝１１，５，２は図１３の表からパリティチェックするビット数が最大７２個であるので、図１４ではこの場合を例として示す。ｘ^ｎのｇ（ｘ）による剰余多項式ｒ^ｎ（ｘ）のｍ次項の係数Ｐ^ｎ _ｍが“０”でない次数ｎは表にしてあるので、各ｍについて表からｎを選択し、ａ_ｎと／ａ_ｎを用いてパリティチェックを行なう。

入力の数が４の剰余系のいずれに属するかによって用いるパリティチェック回路（ＰＣ）を組合せる。すなわち、４で割り切れれば4ビットＰＣのみで、１が余れば５ビットＰＣを加え、２が余れば２ビットＰＣを加え、３が余れば３ビットＰＣを加える。

ｍ＝１１，５，２の例では７２入力である。このとき検査ビット計算回路は図１４に示すように、３段のパリティチェック回路により構成することができる。初段は、１８個の４ビットＰＣで構成する。２段目は１８入力となるので、４個の４ビットＰＣと１個の２ビットＰＣを用いて構成する。３段目は５入力となるので１個の５ビットＰＣで構成する。３段目のパリティチェック回路の出力が検査ビットｂ_ｍ，／ｂ_ｍとなる。

検査ビットの計算の場合と同様の計算をシンドローム計算でも行なうので次にこれを説明する。

図１５はシンドローム多項式Ｓ_１（ｘ）の計算で使用する７次の剰余多項式ｐ^ｎ（ｘ）の選択されたｎでの各次数の係数“１”のｎの表である。例えばｘ^７の係数が“１”であるｐ^ｎ（ｘ）の次数ｎは、表のｍ＝７の列の係数“１”の数が1から５６の欄に書かれている７，１１，１２，…，２３７，２４２，２４５である。Ｓ_１（ｘ）のｘ^７の係数はデータ多項式ν（ｘ）の中のこの選択されたｎ次の項の係数のパリティチェックの結果として得られる。

このようにして、図１５の表から行なうシンドロームＳ１（ｘ）の計算回路例を図１６に示す。ｍ＝６，２の場合に、図１５からパリティチェックするビット数が最大６６個となるので、図１６ではこの場合を例として示す。ｘ^ｎのｍ_１（ｘ）の剰余多項式ｐ^ｎ（ｘ）のｍ次項の係数Ｐ^ｎ _ｍが“０”でない次数ｎは表にしてあるので、各ｍについて表からｎを選択し、データビットｄ_ｎと／ｄ_ｎを用いてパリティチェックを行なう。

入力の数が４の剰余系のいずれに属するかによって用いるパリティチェッカ（ＰＣ）を組合せる。すなわち４で割り切れれば４ビットＰＣのみで、1が余れば５ビットＰＣを加え、２が余れば２ビットＰＣを加え、３が余れば３ビットＰＣを加える。

ｍ＝６，２の例では６６入力であるので、この場合も３段のパリティチェック回路で構成する。初段は、４ビットＰＣを１６個と２ビットＰＣ1個で構成する。２段目は１７入力となるから、４ビットＰＣを３個と５ビットＰＣを１個で構成する。３段目は４入力となるので4ビットＰＣ一つでよい。３段目出力が、係数（ｓ１）_ｍとなる。

シンドローム多項式Ｓ_３（ｘ^３）の計算にも同様であり、次にこれを説明する。

図１７は、シンドローム多項式Ｓ_３（ｘ^３）の計算で使用するｘ^３ｎのｍ_１（ｘ）での剰余ｐ^３ｎ（ｘ）の選択されたｎでの各次数の係数“１”の次数ｎの表である。

例えば、ｘ^７の係数が“１”であるｐ^３ｎ（ｘ）の次数ｎは、表のｍ＝７の列の係数“１”の数が１から５８の欄に書かれている４，８，１４，…，２４１，２４２，２４９である。Ｓ_３（ｘ^３）のｘ^７の係数に相当する（ｓ３）_７はデータ多項式ν（ｘ）の中のこの選択されたｎ次の項の係数のパリティチェックの結果として得られる。

その計算回路例を図１８に示す。図１７から、ｘ^ｍのｍ＝５がパリティチェックするビット数が最大７３個であるので、図１８はこの場合を例として示す。ｘ^３ｎのｍ_１（ｘ）の剰余多項式ｐ^３ｎ（ｘ）のｍ次項の係数Ｐ^３ｎ _ｍが“０”でないｎは表にしてあるので、各ｍについて表からｎを選択し、ｄ_ｎと／ｄ_ｎを用いてパリティチェックを行なう。

入力の数が４の剰余系のいずれに属するかによって用いるパリティチェッカを組合せる。すなわち４で割り切れれば4ビットＰＣのみで、１が余れば５ビットＰＣを加え、２が余れば２ビットＰＣを加え、３が余れば３ビットＰＣを加える。

ｍ＝５の例では７３入力であるので、この場合も３段のパリティチェック回路で構成する。初段は、４ビットＰＣを１７個と５ビットＰＣを１個で構成する。２段目は１８入力となるので、４ビットＰＣを４個と２ビットＰＣを１個とで構成する。３段目は５入力となるので５ビットＰＣを１個で構成できる。３段目出力が、係数（ｓ３）_ｍ，／（ｓ３）_ｍとなる。

次に、デコードで必要となる剰余多項式ｐ^ｎ（ｘ）の係数を図１９に示す。図ではｘ^ｎのｍ_１（ｘ）の剰余であるｐ^ｎ（ｘ）の各次数の係数の“０”，“１”と、０〜３次及び４〜７次の係数をそれぞれ１６進表示で表したものを、各次数ｎについて示した。この表を用いて先に説明したようにデータビットとして使用する１２８＋１６の次数ｎを選択する。

次にエラー位置を検索する回路システムについて説明する。

エラー位置検索は、数１０の多項式Λ^Ｒ（ｘ）を少し書き換えた、次の数１４を満たすｐ^ｎ（ｘ）を求めることである。

言い換えれば、エラー位置検索計算システムは、多項式（ｐ^ｎ）Ｓ_１（ｘ）＋（Ｓ_１（ｘ））^２＋Ｓ_３（ｘ^３）／Ｓ_１（ｘ）の係数と、ｐ^２ｎの係数の比較を行い、等しくなるｎを見つけることを目的とする。

図２０はその様なエラー位置検索計算システムの概要である。各ｐ^ｎ（ｘ）（ｎ＝０〜２５４）に対応する２５５個の演算部２０１を持つ。これらの演算部２０１の演算結果と（ｐ^ｎ（ｘ））^２＝ｐ^２ｎ（ｘ）の係数を比較して一致したｎの位置を見つけると、この位置がエラーのデータビット位置となる。

２５５個の演算部２０１は、実際にデータビットとして利用する選択された１４４ビットの第１の演算部分Ｄ−ｐａｒｔ（数１４の右辺第２項、第３項及び第４項対応部分）と、シンドローム多項式のみが関係する第２の演算部分Ｓ−ｐａｒｔ（数１４の右辺第３項及び第４項対応部分）に分かれる。

シンドローム多項式の係数データ（ｓ１）_ｍ，／（ｓ１）_ｍ，（ｓ３）_ｍ，／（ｓ３）_ｍは、データバス２０２に出力され、ここから演算部２０１に供給される。演算部２０１は、第１の演算部分Ｄ−ｐａｒｔと第２の演算部分Ｓ−ｐａｒｔに共通に、シンドローム多項式の係数によって演算部を選択するためのデコーダ部“ｄｅｃ．”を持つ。デコーダ部“ｄｅｃ．”は、各ｐ^ｎ（ｘ）の位置に対してｐ^２ｎ（ｘ）の係数に相当するＳ_１（ｘ）の係数で選択される（ｎ／２）デコーダと、ｐ^{２５５−ｎ}（ｘ）の係数に相当するＳ_１（ｘ）の係数で選択される（−ｎ）デコーダを持つ。

演算部２０１はまた、（ｎ／２）デコーダによって選ばれる（ｐ^ｎ（ｘ））^２＝ｐ^２ｎ（ｘ）の係数を発生させる部分と、（−ｎ）デコーダによって選ばれるシンドローム多項式Ｓ_３（ｘ^３）とｐ^ｎ（ｘ）を掛けた多項式の係数を発生するパリティチェック部とを持っている。これらの部分がデコーダで選ばれて（Ｓ_１（ｘ））^２とＳ_３（ｘ^３）／Ｓ_１（ｘ）をそれぞれ各ｐａｒｔの共通データバス２０３へ出力する。

第１の演算部分Ｄ−ｐａｒｔは更に加えて、ｐ^ｎ（ｘ）とＳ_１（ｘ）の積の多項式の係数を発生するパリティチェック部を持つ。このパリティチェック部は全ての第１の演算部分Ｄ−ｐａｒｔで同時に演算が行なわれる。更にこのパリティチェック演算結果と、各ｐａｒｔ共通のデータバス２０３の（Ｓ_１（ｘ））^２とＳ_３（ｘ^３）／Ｓ_１（ｘ）とのパリティチェックを行うパリティチェック部２０４が、各第１の演算部分Ｄ−ｐａｒｔに付属する。

これらのパリティチェック部２０４の演算結果は、ｐ^ｎ（ｘ）の位置のｐ^２ｎ（ｘ）の係数に相当するデコードを行なう（２ｎ）デコーダ部２０５を選択するようになっている。これにより選択されたｐ^ｎ（ｘ）がエラーのビット位置に対応する選択された項ｘ^ｎであり、１４４ビットのデータ位置ｋとｎの対応でエラーを特定することができる。

図２１は、図２０の演算部２０１のうち、シンドローム多項式（Ｓ_１（ｘ））^２，Ｓ_３（ｘ^３）／Ｓ_１（ｘ）にのみ関係する第２の演算部分Ｓ−ｐａｒｔの計算回路の詳細を、ｐ^ｉ（ｘ）位置について示している。Ｓ_１（ｘ）の係数をデコードしてこの第２の演算部分Ｓ−ｐａｒｔを選択するデコーダとして、係数がｐ^ｉ（ｘ）の係数と同じときに選択されるデコーダ２１１（(i) decoder）と、ｐ^{２５５−ｉ}（ｘ）の係数と同じ時に選択されるデコーダ２１２（(255-i) decoder）とを持っている。

デコーダ２１１の出力はｐ^２ｉ（ｘ）の係数Ｐ^２ｉ _ｍ（ｍ＝０〜７）を発生するラッチ２１３の出力スイッチ２１４につながり、この第２の演算部分Ｓ−ｐａｒｔが選択されれば、その係数をバス２０３の（Ｓ_１）^２側に出力する。デコーダ２１２の出力は、Ｓ_３（ｘ^３）の係数を取り込むスイッチ２１５，２１６と、これらの係数のパリティチェックを行なうパリティチェック回路２１８の出力をバス２０３のＳ_３／Ｓ_１側に出力するスイッチ２１７につながる。

パリティチェック回路２１８は、係数（ｓ３）_ｋと係数Ｐ^ｉ＋ｋ _ｍを掛けて、ｋ＝０〜７の和を求めるものである。即ち、Ｐ^ｉ＋ｋ _ｍが“１”である係数（ｓ３）_ｋのパリティチェックを行い、その結果が係数（ｓ３／ｓ１）_ｍ（ｍ＝０〜７）となる。このパリティチェック結果は、スイッチ２１５，２１６，２１７がオンになることで、バス２０３のＳ_３／Ｓ_１側に出力される。

パリティチェック回路２１８の構成は先に示した計算回路例のようにいろいろな種類の回路を組み合わせて、例えば最大２段で構成される。

図２２は、第１の演算部分Ｄ−ｐａｒｔの詳細を、ｐ^ｊ（ｘ）位置について示している。ここでは、第２の演算部分Ｓ−ｐａｒｔと同じくシンドローム多項式のみに関連した計算に加えて、第１の演算部分Ｄ−ｐａｒｔに特有の計算を行う。即ちデコーダ２１１，２１２、ラッチ２１３、スイッチ２１５−２１７、パリティチェック回路２１８は、図２１に示した第２の演算部分Ｓ−ｐａｒｔと同じである。

第２の演算部分Ｄ−ｐａｒｔに特有の演算は、Ｓ_１（ｘ）の係数を取り込み、これらの係数のパリティチェックを行なうパリティチェック回路２１９の部分である。このパリティチェック回路２１９は、係数（ｓ１）_ｋと係数Ｐ^ｊ＋ｋ _ｍを掛けてｋ＝０〜７の和を求めるものである。即ち、Ｐ^ｊ＋ｋ _ｍが“１”である（ｓ１）_ｋのパリティチェックを行い、その結果がｐ^ｊ（ｘ）Ｓ_１（ｘ）の係数（ｐ^ｊＳ_１）_ｍ（ｍ＝０〜７）となる。このパリティチェック回路２１９の構成も、先に示した計算回路例のようにいろいろな種類の回路を組み合わせて、最大２段で構成される。

図２３は、上述した第１及び第２の演算部分Ｄ−ｐａｒｔ，Ｓ−ｐａｒｔの出力の演算をしてエラー訂正を行なうエラー訂正回路の構成である。ここでは、各第１の演算部分Ｄ−ｐａｒｔに付随して多項式ｐ^ｎ（ｘ）Ｓ_１（ｘ）＋（Ｓ_１（ｘ））^２＋Ｓ_３（ｘ^３）／Ｓ_１（ｘ）を計算し、その計算結果をｐ^２ｎ（ｘ）と比較して、データのエラー訂正を行う。具体的に図２３は、データの実際のビット位置ｋに対応する第１の演算部分Ｄ−ｐａｒｔであるｐ^ｊ（ｋ）（ｘ）について示している。

ｐ^ｊ（ｘ）Ｓ_１（ｘ）＋（Ｓ_１（ｘ））^２＋Ｓ_３（ｘ^３）／Ｓ_１（ｘ）なる多項式係数の計算は、パリティチェック回路２２１で行う。即ちここで、第１の演算部分Ｄ−ｐａｒｔからの係数（ｐ^ｊＳ_１）_ｍと、共通バス２０３上の係数（（Ｓ_１）^２）_ｍと、共通バス２０３上の係数（Ｓ_３／Ｓ_１）_ｍの３ビットパリティチェックを、ｍ＝０〜７の各ｍについて行う。

その計算結果は、ｐ^{２ｊ（ｋ）}（ｘ）の係数と一致するときに選択されるデコーダ２２２（(2j) decoder）に入力される。このデコーダ２２２は、ＮＯＲ回路Ｇ１とＮＡＮＤ回路Ｇ２とで構成され、互いに相補的な出力を出す。すなわち、係数が“一致”とデコードされれば、ＮＯＲ回路Ｇ１からは“１” 、ＮＡＮＤ回路Ｇ２からは“０” が出力される。一致しなければ、これらの逆データが出力される。

このデコーダ２２２の出力は、データビットｄ_ｋとのＸＯＲ回路である２ビットパリティチェック回路（データ反転回路）２２３に入る。この２ビットパリティチェック回路２２３は、図２４に示すように、２ビット入力が一致の場合にＥＰ＝“０”を出力する回路である。従って、デコーダ２２２が一致信号を出せば、データビットｄ_ｋの反転が出力され、不一致ならデータビットｄ_ｋがそのまま出力される。

エラーが３ビット以上あれば訂正は不可能である。これを判断するために判定回路２２４が設けられている。ここでは、シンドローム多項式Ｓ_１（ｘ）とＳ_３（ｘ^３）の一方のみが、ｍｏｄ ｍ_１（ｘ）で０であれば、３ビット以上のエラーが有ることになる、という事実を利用する。具体的には、ｍ＝０〜７の範囲で係数（ｓ１）_ｍ＝０，（ｓ３）_ｍ＝０をそれぞれ判定するためにＮＯＲ回路Ｇ３，Ｇ４を用い、その判定結果を２ビットパリティチェック回路２２５で計算する。

パリティチェックの結果が“１”であれば、訂正不能（non correctable）であることを示す。このパリティチェック回路２２５の“１”出力は、デコーダ２２２を非活性にしてデータ訂正をしないような制御信号として用いられる。

ここまで、２ビットエラーまで訂正可能な２ＥＣ−ＢＣＨコードを説明したが、より一般的に、ｔ≧２として、ｔ重エラー訂正ＢＣＨ符号を用いることができる。この場合、ガロア体ＧＦ（２^ｍ）のｔ個の元α，α^３，…，α^２ｔ−１をコードの根に持つＢＣＨ符号となる。

この発明は、上記実施の形態で説明したフラッシュメモリの他、如何なる半導体メモリにも適用可能である。

例えば図２５は、通常のＮＡＮＤ型フラッシュメモリのメモリコア回路構成を示している。このメモリコア回路は、セルアレイ１ａ、センスアンプ回路２ａ及びロウデコーダ３ａを有する。セルアレイ１ａは、直列接続されたメモリセルＭ０−Ｍ３１を有するＮＡＮＤセルユニット（ＮＡＮＤストリング）を配列して構成されている。ＮＡＮＤセルユニットＮＵの一端は選択ゲートトランジスタＳ１を介してビット線ＢＬｅ（ＢＬｏ）に、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。

メモリセルの制御ゲートは、ワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続されている。ワード線ＷＬ０−ＷＬ３１と選択ゲート線ＳＧＤ，ＳＧＳを選択駆動するのがロウデコーダ３ａである。

センスアンプ回路２ａは、同時書き込み及び読み出しを行う１ページ分のセンスユニットＳＡを有する。各センスユニットＳＡには、ビット線選択回路４により、隣接するビット線ＢＬｅ，ＢＬｏのいずれかが選択されて接続される。これにより、一つのワード線ＷＬｉと複数の偶数番ビット線ＢＬｅ（或いは複数の奇数番ビット線ＢＬｏ）により同時に選択されるメモリセルの集合が、同時に書き込み／読み出しが行われる１ページ（１セクタ）となる。非選択側のビット線は所定電位を与えたシールド線として利用することにより、選択ビット線間の干渉を防止することができる。

ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、データ消去の単位とするブロックを構成し、図のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎが配置される。

この様なコア回路を持つＮＡＮＤ型フラッシュメモリにおいても、微細化や多値化が進むと、２ビット以上のエラー訂正をチップ内で実現する必要性が増える。この発明のエラー訂正システムは、エラー検出訂正の計算規模を抑えて高速演算可能としており、従ってこの様なメモリに適用して有効である。

この発明の実施の形態によるフラッシュメモリの要部構成を示す図である。 同フラッシュメモリのセルアレイの具体的構成を示す図である。 同セルアレイの更に具体的な構成を示す図である。 同フラッシュメモリのデータレベル関係を示す図である。 ＥＣＣ回路に用いられる“１”の偶奇判定を行う４ビットパリティチェック回路を示す図である。 同パリティチェック回路の記号を示す図である。 ＧＦ（２）上での多項式の積演算の方法を示す図である。 その積演算に用いられるパリティチェック回路を示す図である。 ＥＣＣ回路のエンコードにおける検査ビット計算法を示す図である。 ＥＣＣ回路のデコードにおけるシンドローム多項式Ｓ_１（ｘ）の計算法を示す図である。 同じくシンドローム多項式Ｓ_３（ｘ^３）の計算法を示す図である。 情報多項式のうち、データビットに使用するために選択された１４４個の次数を示す図である。 データ多項式をコード生成多項式で割った１５次の剰余多項式の係数表（一部）である。 データ多項式をコード生成多項式で割った１５次の剰余多項式の係数表（残部）である。 同１５次の剰余多項式の各次数の係数が“１”であるｎの表である。 検査ビットの計算に用いられるパリティチェック回路構成を示す図である。 シンドローム多項式Ｓ_１（ｘ）の計算で使用する剰余多項式ｐ^ｎ（ｘ）の選択されたｎでの各次数の係数“１”のｎの表である。 シンドローム多項式Ｓ_１（ｘ）の計算回路例である。 シンドローム多項式Ｓ_３（ｘ^３）の計算で使用する剰余多項式ｐ^３ｎ（ｘ）の選択されたｎでの各次数の係数“１”のｎの表である。 シンドローム多項式Ｓ_３（ｘ^３）の計算回路例である。 デコードで必要となる剰余多項式ｐ^ｎ（ｘ）の係数表である。 ＥＣＣ回路のエラー位置検索回路を示す図である。 同エラー位置検索回路のＳ−ｐａｒｔ部の構成を示す図である。 同エラー位置検索回路のＤ−ｐａｒｔ部の構成を示す図である。 同エラー位置検索回路に付属するエラー訂正回路の構成を示す図である。 同エラー訂正回路に用いられる２ビットパリティチェック回路を示す図である。 この発明が適用されるＮＡＮＤ型フラッシュメモリのコア回路構成を示す図である。

符号の説明

１，１ａ…セルアレイ、２，２ａ…センスアンプ回路、３，３ａ…ロウデコーダ、５，６…データバス、７…ＩＯバッファ、８…ＥＣＣ回路、２０１…演算部、２０２，２０３…データバス、２０４…パリティチェック部、２０５…デコーダ部、２１１，２１２…デコーダ、２１３…係数ラッチ、２１４−２１７…スイッチ、２１８，２１９…パリティチェック回路、２２１…３ビットパリティチェック回路、２２２…デコーダ、２２３…２ビットパリティチェック回路（データ反転回路）、２２４…判定回路。

Claims (5)

1. エラー検出訂正回路が搭載された半導体記憶装置において、
   前記エラー検出訂正回路は、複数ビットのエラー訂正が可能な巡回符号を用いたものであって、エラー訂正可能な最大ビット数対応の次数を持つ情報多項式の中から、情報ビットとして利用する次数が、シンドローム多項式の計算規模が可及的に小さくなるように選択されている
   ことを特徴とする半導体記憶装置。
2. 前記エラー検出訂正回路は、ガロア体ＧＦ（２^ｍ）によるｔ（≧２）ビットエラー訂正ＢＣＨ符号を用いるものであり、その使用ビット長の中から、複数のシンドローム多項式の計算に用いる既約剰余多項式の係数“１”の総和が少ない順に並べた次数から、所定個数の次数が情報ビット用として選択される
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記エラー検出訂正回路は、ガロア体ＧＦ（２^８）による２ビットエラー訂正ＢＣＨ符号を用いるものであり、その使用ビット長２５５の中から、二つのシンドローム多項式の計算に用いる既約剰余多項式の係数“１”の総和が少ない順に並べた１４４の次数が、１６個の検査ビット用及び１２８個の情報ビット用として選択される
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記エラー検出訂正回路の中のエラー位置検索回路は、
   シンドローム多項式Ｓ_１（ｘ），Ｓ_３（ｘ）の係数データが出力される第１のデータバスと、
   第１のデータバスの係数データにより１４４個が選択され、エラービット対応の剰余ｐ^ｎ（ｘ）とシンドローム多項式Ｓ_１（ｘ），Ｓ_３（ｘ）との間で選択された１４４の要素に対応するｐ^ｎ（ｘ）Ｓ_１（ｘ）なる第１の演算と、シンドローム多項式のみの演算である（Ｓ_１（ｘ））^２＋Ｓ_３（ｘ^３）／Ｓ_１（ｘ）なる第２の演算とが同時並行して行われる２５５個の演算部と、
   これらの演算部のうち第２の演算の演算結果を出力する第２のデータバスと、
   第２のデータバス上のデータと前記演算部の第１の演算の演算結果との間で和演算を行う１４４個のパリティチェック部と、
   これらのパリティチェック部の演算結果とｐ^２ｎ（ｘ）とを比較して一致するエラービット位置ｎを求めるデコード部とを有する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記エラー検出訂正回路の中のエラー訂正回路は、
   前記エラー位置検索回路の中の各第１の演算の演算結果と第２のデータバス上の係数Ｓ_１（ｘ）^２とＳ_３（ｘ）／Ｓ_１（ｘ）との間の和演算を行う３ビットパリティチェック回路と、
   この３ビットパリティチェック回路の演算結果に応じて読み出しデータビットを反転させる反転回路とを有する
   ことを特徴とする請求項４記載の半導体記憶装置。

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