JP2021047527A - メモリシステム - Google Patents

Abstract

【課題】一つの実施形態は、不揮発性メモリに格納されるデータの信頼性を効率的に向上できるメモリシステムを提供することを目的とする。【解決手段】一つの実施形態によれば、不揮発性メモリとバッファとコントローラとを有するメモリシステムが提供される。バッファは、不揮発性メモリへ書き込まれるデータを一時的に格納する。コントローラは、パリティを用いて、不揮発性メモリから読み出されるデータに対する誤り訂正処理を行う。コントローラは、不揮発性メモリへ書き込まれる複数のデータと、複数のデータそれぞれの誤り訂正処理に用いられる複数の中間パリティとを、バッファに書き込む。コントローラは、バッファから読み出した複数のデータを不揮発性メモリに書き込む。コントローラは、複数の中間パリティを不揮発性メモリに書き込まない。コントローラは、複数の中間パリティから合成された重ね合わせパリティを不揮発性メモリに書き込む。【選択図】図１

Description

本実施形態は、メモリシステムに関する。

不揮発性メモリを有するメモリシステムでは、パリティを用いて、不揮発性メモリに格納されるデータに対する誤り訂正処理を行う。このとき、不揮発性メモリに格納されるデータの信頼性を効率的に向上することが望まれる。

特開２０１５−１８４５１号公報 特許第５４２６７１１号公報 米国特許第８４３８４５５号明細書

一つの実施形態は、不揮発性メモリに格納されるデータの信頼性を効率的に向上できるメモリシステムを提供することを目的とする。

一つの実施形態によれば、不揮発性メモリとバッファとコントローラとを有するメモリシステムが提供される。バッファは、不揮発性メモリへ書き込まれるデータを一時的に格納する。コントローラは、パリティを用いて、不揮発性メモリから読み出されるデータに対する誤り訂正処理を行う。コントローラは、不揮発性メモリへ書き込まれる複数のデータと、複数のデータそれぞれの誤り訂正処理に用いられる複数の中間パリティとを、バッファに書き込む。コントローラは、バッファから読み出した複数のデータを不揮発性メモリに書き込む。コントローラは、複数の中間パリティを不揮発性メモリに書き込まない。コントローラは、複数の中間パリティから合成された重ね合わせパリティを不揮発性メモリに書き込む。

図１は、実施形態にかかるメモリシステムの構成を示す図である。 図２は、実施形態におけるチャネル及びバンクの構成を示す図である。 図３は、実施形態におけるブロックの構成を示す図である。 図４は、実施形態における重ね合わせパリティの生成を示す図である。 図５は、実施形態にかかる重ね合わせパリティを用いたデータの復元を示す図である。 図６は、実施形態の第１の実装例（１ワードライン消失訂正対応）における不揮発性メモリの構成を示す図である。 図７は、実施形態の第１の実装例における重ね合わせパリティの生成を示す図である。 図８は、実施形態の第１の実装例における重ね合わせパリティを用いたデータの復元を示す図である。 図９は、実施形態の第２の実装例（２ワードライン消失訂正対応）における不揮発性メモリの構成を示す図である。 図１０は、実施形態の第２の実装例における重ね合わせパリティの生成を示す図である。 図１１は、実施形態の第２の実装例における重ね合わせパリティを用いたデータの復元を示す図である。 図１２は、実施形態におけるＯＰ（Ｏｖｅｒ Ｐｒｏｖｉｓｉｏｎｉｎｇ）率の増加を示す図である。 図１３は、実施形態におけるミニマムブロック数の低減を示す図である。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかるメモリシステムは、不揮発性メモリを有する。不揮発性メモリは、複数のメモリチップで構成され得る。各メモリチップは、並列アクセス可能な単位として複数のプレーンを含む。各プレーンは、１以上の物理ブロックを含む。各物理ブロックは、複数のワードラインと複数のビットラインとの交差位置にメモリセルを含む。複数のメモリセルは、複数のワードラインに対応して、複数のページとしてグループ化されている。不揮発性メモリでは、書き込み処理及び読み出し処理がページの単位で行われ、消去処理が物理ブロックの単位で行われる。

メモリシステムは、不揮発性メモリに格納されるデータに対して、パリティを用いて誤り訂正処理を行う。メモリシステムでは、様々な規模の消失エラーが発生し得る。例えば、チップ消失エラーでは、メモリチップ内の全データが消失する。物理ブロック消失エラーでは、物理ブロック内の全データが消失する。ワードライン消失エラーでは、ワードライン内の全データが消失する。様々な規模の消失エラーに対応するために、メモリシステムでは、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ Ｄｉｓｋｓ）の考え方を適用して、複数のチップに跨ったパリティを生成し、誤り訂正の信頼性を向上させることがある。このＲＡＩＤによる消失エラー対策では、大規模な消失エラーに対応しようとすればするほど、パリティの情報量が顕著に増大する可能性がある。

メモリシステムにおけるユーザデータ領域に対する余裕領域は、ＯＰ（Ｏｖｅｒ Ｐｒｏｖｉｓｉｏｎ）領域と呼ばれる。パリティの情報量が増大することは、パリティによりＯＰ領域が消費されて、その他の用途に利用可能なＯＰ領域の容量が少なくなることを意味する。すなわち、パリティの情報量が増大することは、パリティによる、数式１に示すＯＰ消費率が増大することを意味し、数式２に示すＯＰ率が低減することを意味する。
ＯＰ消費率＝（パリティの情報量）／（ストレージ全体の記憶容量）・・・数式１
ＯＰ率＝（ＯＰ領域の容量）／（ユーザデータ領域の容量）・・・数式２

ＯＰ率が低減すると、次の数式３に示すＷＡＦ（Ｗｒｉｔｅ Ａｍｐｌｉｆｉｃａｔｉｏｎ Ｆａｃｔｏｒ）が増大する。
ＷＡＦ＝（不揮発性メモリへ書き込まれるデータの総量）／（ホストから受信した書き込みデータの総量）・・・数式３

ＷＡＦが増大すると、書き込み回数の増加等により不揮発性メモリが劣化し得る。また、ＯＰ消費率が増大すると、所定のＯＰ率を確保するために必要なブロック数（ミニマムブロック数）が増加する可能性がある。ミニマムブロック数が増加すると、メモリシステム全体として、データの単位記憶容量当たりのコストが増加し得る。このため、消失エラーに対する対応力を効率的に向上することが望まれる。

一方、書き込み処理では、書き込み途中のデータの誤り訂正処理に用いられるパリティ（中間パリティ）は、書き込み完了後のデータの誤り訂正処理に用いられるパリティ（データ読み出し時のパリティ）より誤り訂正能力が高いことが多い。例えば、書き込み時にワードライン消失によるデータ消失が、不揮発性メモリ内の所定の記憶領域で起きた場合、当該所定の記憶領域に対応する中間パリティを用いて、消失部分のデータを訂正する。データ読み出し時のパリティは、データの書き込み時にデータとともに不揮発性メモリに格納される（不揮発化される）。中間パリティは、データの書き込み時に揮発性メモリに一時的に保持されるが不揮発化されず、データの書き込みが成功した後に破棄される。この中間パリティをうまく活用できれば、消失エラーの対応力を効率的に向上できることが期待される。

そこで、本実施形態では、メモリシステムにおいて、複数の中間パリティから重ね合わせパリティを合成して不揮発化することで、ＯＰ消費率を抑制しながら消失エラーへの対応力の向上を図る。

具体的には、メモリシステムは、複数の記憶領域へ書き込むデータに対して誤り訂正の符号化演算を行って複数の中間パリティを生成する。生成された複数の中間パリティに対して所定の演算（例えば、排他的論理和）を行って重ね合わせパリティを生成する。重ね合わせパリティのビット長は、複数の中間パリティのビット長の合計より小さい。メモリシステムは、複数の記憶領域へのデータの書き込み時に、不揮発性メモリに（例えば、複数の記憶領域における末尾の部分に）重ね合わせパリティを格納する。重ね合わせパリティに対応した複数の記憶領域のうち、一部の記憶領域のデータは適正であるが、他の記憶領域で消失エラーが発生している場合、メモリシステムは、当該他の記憶領域で消失エラーが発生していることを検出する。メモリシステムは、複数の記憶領域からデータを読み出す場合、その複数の記憶領域のうちの一部の記憶領域から読み出されるデータに対して誤り訂正処理の符号化演算を行って、書き込み時に生成した複数の中間パリティのうちの一部の中間パリティを再び生成する。メモリシステムは、重ね合わせパリティを読み出し、当該一部の中間パリティと重ね合わせパリティとに応じて、複数の中間パリティのうちの他の中間パリティを復元する。メモリシステムは、復元された当該他の中間パリティを用いて、複数の記憶領域における他の記憶領域のデータを訂正する。これにより、複数の記憶領域のうち他の記憶領域での消失エラーに対応することができる。すなわち、複数の中間パリティのビット長の合計より小さいビット長を有する重ね合わせパリティを不揮発性メモリに格納することで、大規模な消失エラーに対応できる。これにより、ＯＰ消費率を抑制しながら消失エラーの対応力を容易に向上できる。

メモリシステム１は、図１に示すように構成され得る。図１は、メモリシステム１の構成を示す図である。

メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とを備える。メモリシステム１は、ホスト３０と接続可能であり、図１ではホスト３０と接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器であってよい。

不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリという）である。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２０として３次元構造フラッシュメモリ、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の種々の半導体メモリを用いることも可能である。また、不揮発性メモリ２０が半導体メモリであることは必須ではなく、半導体メモリ以外の種々の記憶媒体に対しても本実施形態を適用することが可能である。

メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とが１つのパッケージとして構成されるメモリカード等であってもよいし、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等であってもよい。

メモリコントローラ１０は、例えばＳｏＣ（Ｓｙｓｔｅｍ−Ｏｎ−ａ−Ｃｈｉｐ）として構成される半導体集積回路である。以下で説明するメモリコントローラ１０の各構成要素の動作の一部又は全部は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）がファームウエアを実行することによって実現されてもよいし、ハードウエアで実現されてもよい。

メモリコントローラ１０は、例えばホスト３０からの書き込み要求に従って不揮発性メモリ２０への書き込みを制御する。また、メモリコントローラ１０は、例えばホスト３０からの読み出し要求に従って不揮発性メモリ２０からの読み出しを制御する。メモリコントローラ１０は、ホストＩ／Ｆ（ホストインタフェース）１５、メモリＩ／Ｆ（メモリインタフェース）１３、制御部１１、符号化／復号部１４およびＲＡＭ１２を備える。ホストＩ／Ｆ１５、メモリＩ／Ｆ１３、制御部１１、符号化／復号部１４およびＲＡＭ１２は、内部バス１６で相互に接続されている。

ホストＩ／Ｆ１５は、ホスト３０との間のインタフェース規格に従った処理を実施し、ホスト３０から受信した要求、書き込み対象のユーザデータなどを内部バス１６に出力する。また、ホストＩ／Ｆ１５は、不揮発性メモリ２０から読み出されて復元されたユーザデータ、制御部１１からの応答などをホスト３０へ送信する。

メモリＩ／Ｆ１３は、制御部１１の指示に基づいて、不揮発性メモリ２０への書き込み処理を行う。また、メモリＩ／Ｆ１３は、制御部１１の指示に基づいて、不揮発性メモリ２０からの読み出し処理を行う。

制御部１１は、メモリシステム１の各構成要素を統括的に制御する。制御部１１は、例えばプロセッサである。制御部１１は、ホスト３０からホストＩ／Ｆ１５経由で要求を受けた場合に、その要求に従った制御を行う。例えば、制御部１１は、ホスト３０からの要求に従って、不揮発性メモリ２０への書き込みをメモリＩ／Ｆ１３へ指示する。また、制御部１１は、ホスト３０からの命令に従って、不揮発性メモリ２０からの読み出しをメモリＩ／Ｆ１３へ指示する。

また、制御部１１は、ホスト３０から書き込み要求を受信した場合、ＲＡＭ１２内のデータバッファ１２ｂに蓄積されるユーザデータに対して、不揮発性メモリ２０内の格納領域を決定する。すなわち、制御部１１は、ユーザデータの書き込み先を管理する。ホスト３０から受信したユーザデータの論理アドレスと該ユーザデータが格納された不揮発性メモリ２０内の格納領域を示す物理アドレスとの対応は、アドレス変換テーブルとして不揮発性メモリ２０内の図示しない管理情報格納領域に格納される。

また、制御部１１は、ホスト３０から読み出し要求を受信した場合、読み出し要求により指定された論理アドレスを上述のアドレス変換テーブルを用いて物理アドレスに変換し、該物理アドレスからの読み出しをメモリＩ／Ｆ１３へ指示する。

不揮発性メモリ２０は、図２に示すように、複数個のチャネル並列動作要素２−０〜２−３によって構成されており、これら複数のチャネル並列動作要素２−０〜２−３とメモリＩ／Ｆ１３とを複数のチャネルＣｈ０〜Ｃｈ３によって接続している。各チャネルＣｈ０〜Ｃｈ３に、コントロールＩ／Ｏとチップイネーブル信号ＣＥ［０：１］とを有している。各チャネル並列動作要素２−０〜２−３は、複数のバンク（図２では２バンク、Ｂａｎｋ＃０〜Ｂａｎｋ＃１）を構成しており、各々のバンクは、複数のメモリチップによって構成されている。図２では、バンク＃０が４個のメモリチップＣｈｉｐ０〜Ｃｈｉｐ３によって構成され、バンク＃１が４個のメモリチップＣｈｉｐ４〜Ｃｈｉｐ７によって構成される構成が例示されている。

メモリコントローラ１０は、コントロールＩ／Ｏ信号（ＣｔｒｌＩ／Ｏ）を共有する複数のバンク（バンク＃０〜バンク＃１）を２本のチップイネーブル信号ＣＥ［０：１］でバンク毎に個別に制御する。ＣＥ［０］がバンク＃０用のチップイネーブル信号であり、ＣＥ［１］がバンク＃１用のチップイネーブル信号である。ここでは、ＣＥ［０］がバンク＃０（Ｃｈｉｐ０〜Ｃｈｉｐ３）の選択状態を示し、ＣＥ［１］がバンク＃１（Ｃｈｉｐ４〜Ｃｈｉｐ７）の選択状態を示す。不揮発性メモリ２０の各バンクからは、自身がビジー状態であるかレディ状態であるかを示すＲｙ／Ｂｙ信号（Ｒｙ／Ｂｙ［０：１］）がメモリコントローラ１０へ出力されている。Ｒｙ／Ｂｙ［０］がバンク＃０用のレディー・ビジー信号であり、Ｒｙ／Ｂｙ［１］がバンク＃１用のレディー・ビジー信号である。ここでは、Ｒｙ／Ｂｙ＝Ｌｏｗがビジー状態を示し、Ｒｙ／Ｂｙ＝Ｈｉｇｈがレディ状態を示すこととする。夫々のバンクが複数のメモリチップを有する場合、各メモリチップのＲｙ／Ｂｙ信号線、ＣＥ信号線は共通接続されている。

各メモリチップは、ページと呼ばれる単位で書き込み処理及び読み出し処理が行われ、複数のページを含む物理ブロックと呼ばれる単位で消去処理が行われる。メモリコントローラ１０は、物理ブロックを複数含む論理ブロックの単位で一括して消去処理が行い得る。各メモリチップは、並列アクセス可能な単位として複数のプレーン(図２では、Ｐｌａｎｅ０、Ｐｌａｎｅ１)を含む。各プレーンは、１以上の物理ブロックを含む。各物理ブロックは、図３に示すように、複数のワードラインと複数のビットラインとの交差位置にメモリセルを含む。図３は、物理ブロックの構成を示す図である。

各物理ブロックＢＬＫは、複数のストリングユニットＳＵ０〜ＳＵ３を有する。複数のストリングユニットＳＵ０〜ＳＵ３は、複数の選択ゲートラインＳＧＤ０〜ＳＧＤ３に対応しているとともに選択ゲートラインＳＧＳを共有している。各ストリングユニットＳＵ０〜ＳＵ３は、物理ブロックＢＬＫにおける駆動単位として機能する。各ストリングユニットＳＵ０〜ＳＵ３は、複数の選択ゲートラインＳＧＤ０〜ＳＧＤ３のうちその対応する選択ゲートラインと選択ゲートラインＳＧＳとで駆動される。また、各ストリングユニットＳＵ０〜ＳＵ３は、複数のメモリストリングＭＳＴを含む。

各メモリストリングＭＳＴは、例えば４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ３）および選択トランジスタＳＤＴ，ＳＳＴを含んでいる。メモリセルトランジスタＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持する。そして４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ３）は、選択トランジスタＳＤＴのソースと選択トランジスタＳＳＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳＴ内のメモリセルトランジスタＭＴの個数は４個に限定されない。

ビットラインＢＬ０〜ＢＬ（ｐ−１）（各ビットラインを区別しない場合には、ＢＬで示すことにする）は、メモリストリングＭＳＴに接続されている。選択トランジスタＳＤＴがオンされた際に、メモリストリングＭＳＴ内の各メモリセルトランジスタＭＴのチャネル領域がビットラインＢＬに導通される。

ワードラインＷＬ０〜ＷＬ３（各ワードラインを区別しない場合には、ＷＬで示すことにする）は、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内の各メモリストリングＭＳＴ間で、メモリセルトランジスタＭＴのコントロールゲートを共通に接続している。つまり、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内において同一行にあるメモリセルトランジスタＭＴのコントロールゲートは、同一のワードラインＷＬに接続される。すなわち、物理ブロックＢＬＫのストリングユニットＳＵは複数のワードラインＷＬに対応した複数のセルユニットＣＵを含み、各セルユニットＣＵは同一のワードラインＷＬに接続されるｐ個のメモリセルトランジスタＭＴを含む。各メモリセルトランジスタＭＴに１ビットの値を保持可能に構成される場合（シングルレベルセル（ＳＬＣ）モードで動作する場合）には、同一のワードラインＷＬに接続されるｐ個のメモリセルトランジスタＭＴ（すなわち、セルユニットＣＵ）は１つの物理ページとして取り扱われ、この物理ページごとにデータの書き込み処理及びデータの読み出し処理が行われる。なお、図３では、４本のワードラインＷＬ（ＷＬ０〜ＷＬ３）を例示しているが、ワードラインＷＬの本数は４本に限定されない。

各メモリセルトランジスタＭＴに複数ビットの値を保持可能に構成される場合がある。例えば、各メモリセルトランジスタＭＴがｎ（ｎ≧２）ビットの値を記憶可能な場合、セルユニットＣＵ当たりの記憶容量はｎ個の物理ページ分のサイズに等しくなる。各メモリセルトランジスタＭＴが２ビットの値の記憶を行うマルチレベルセル（ＭＬＣ）モードでは、各セルユニットＣＵに２個の物理ページ分のデータが保持される。各メモリセルトランジスタＭＴが３ビットの値の記憶を行うトリプルレベルセル（ＴＬＣ）モードでは、各セルユニットＣＵに３個の物理ページ分のデータが保持される。

図１に戻って、ＲＡＭ１２は、データ転送用、管理情報記録用または作業領域用の記憶部として使用される。ＲＡＭ１２には、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリを用いることができる。

ＲＡＭ１２は、パリティ記憶領域１２ａ及びデータバッファ１２ｂを含む。パリティ記憶領域１２ａは、誤り訂正処理に用いられるパリティを一時的に格納する。パリティ記憶領域１２ａは、書き込み途中のデータの誤り訂正処理に用いられるパリティ（すなわち、中間パリティ）や、複数の中間パリティから合成される重ね合わせパリティを格納する。データバッファ１２ｂは、メモリコントローラ１０がホスト３０から受信したユーザデータを不揮発性メモリ２０へ記憶するまでに一時格納する。また、データバッファ１２ｂは、不揮発性メモリ２０から読み出して復元されたユーザデータをホスト３０へ送信するまでに一時格納する。

ホスト３０から送信されるユーザデータは、内部バス１６に転送されてデータバッファ１２ｂに一旦格納される。符号化／復号部１４は、不揮発性メモリ２０に格納されるユーザデータを符号化し、ユーザデータとパリティとを含む符号語を生成する。また、符号化／復号部１４は、不揮発性メモリ２０から読み出された符号語を復号してユーザデータを復元する。なお、符号化／復号部１４により符号化されるデータには、ユーザデータ以外にも、メモリコントローラ１０内部で用いられる制御データ等が含まれてもよい。

不揮発性メモリ２０へデータが書き込まれる場合、符号化／復号部１４内の符号化器１７は、制御部１１からの指示に基づいて、データに対して符号化演算を行う。

例えば、不揮発性メモリ２０の１番目〜（Ｎ−１）番目（Ｎは２以上の整数）の記憶領域に格納されるべきデータがデータバッファ１２ｂ上に格納されている場合、符号化器１７は、制御部１１からの指示に基づいて、１番目〜（Ｎ−１）番目の記憶領域に格納されるべきデータに対して、それぞれ、符号化演算を行い、中間パリティを生成してパリティ記憶領域１２ａに格納する。不揮発性メモリ２０が複数のメモリチップで構成される場合、Ｎ個の記憶領域のそれぞれは、メモリコントローラ１０からアクセスが可能な記憶領域であって複数のメモリチップに跨った記憶領域であってもよい。メモリＩ／Ｆ１３は、データバッファ１２ｂ上のデータを不揮発性メモリ２０の１番目〜（Ｎ−１）番目の記憶領域に格納させる。不揮発性メモリ２０のＮ番目の記憶領域に格納されるべきデータがデータバッファ１２ｂ上に格納されている場合、符号化器１７は、制御部１１からの指示に基づいて、Ｎ番目の記憶領域に格納されるべきデータに対して符号化演算を行い、中間パリティを生成する。符号化器１７は、１番目〜Ｎ番目の中間パリティを合成して重ね合わせパリティを生成する。すなわち、符号化器１７は、１番目〜Ｎ番目の中間パリティに対して所定の演算を行って重ね合わせパリティを生成する。符号化器１７は、データバッファ１２ｂ上のデータと重ね合わせパリティとをメモリＩ／Ｆ１３へ供給する。メモリＩ／Ｆ１３は、不揮発性メモリ２０のＮ番目の記憶領域にデータと重ね合わせパリティとを格納させる。

例えば、Ｎ＝４である場合、図４に示すように、重ね合わせパリティの生成が行われ得る。図４は、重ね合わせパリティの生成を示す図である。

不揮発性メモリ２０の４個の記憶領域Ｍ_０〜Ｍ_３における１〜３番目の記憶領域Ｍ_０〜Ｍ_２に格納されるべきデータがデータバッファ１２ｂ上に格納されている場合、符号化器１７は、制御部１１からの指示に基づいて、１番目〜３番目の記憶領域Ｍ_０〜Ｍ_２に格納されるべきデータに対して、それぞれ、符号化演算を行い、中間パリティＰ_０〜Ｐ_２を生成する。

なお、各中間パリティＰ_０〜Ｐ_３を生成するための符号化演算は、例えば、リードソロモン（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ）方式の符号化演算であってもよい。

メモリＩ／Ｆ１３は、データバッファ１２ｂ上のデータを不揮発性メモリ２０における１番目〜３番目の記憶領域Ｍ_０〜Ｍ_２に格納させる。不揮発性メモリ２０の４番目の記憶領域Ｍ_３に格納されるべきデータがデータバッファ１２ｂ上に格納されている場合、符号化器１７は、制御部１１からの指示に基づいて、４番目の記憶領域Ｍ_３に格納されるべきデータに対して符号化演算を行い、中間パリティＰ_３を生成する。符号化器１７は、１番目〜４番目の中間パリティＰ_０〜Ｐ_３を合成して重ね合わせパリティを生成する。すなわち、符号化器１７は、１番目〜４番目の中間パリティＰ_０〜Ｐ_３に対して所定の演算を行って重ね合わせパリティＰ_Ｚを生成する。

重ね合わせパリティＰ_Ｚを生成するための所定の演算は、例えば、排他的論理和であってもよい。所定の演算が排他的論理和である場合、重ね合わせパリティＰ_Ｚのビット長は、各中間パリティＰ_０〜Ｐ_３のビット長と同一である。重ね合わせパリティＰ_Ｚを生成するための所定の演算は、例えば、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）方式の符号化演算であってもよい。所定の演算がＢＣＨ方式の符号化演算である場合、重ね合わせパリティＰ_Ｚのビット長は、各中間パリティＰ_０〜Ｐ_３のビット長に比べると大きくなる。どの程度大きくなるかは、ＢＣＨ方式の符号化演算で生成される符号（ＢＣＨ符号）の符号化率に依存する。重ね合わせパリティＰ_Ｚを生成するための所定の演算は、リードソロモン方式の符号化演算であってもよい。所定の演算がリードソロモン方式の符号化演算である場合、重ね合わせパリティＰ_Ｚのビット長は、各中間パリティＰ_０〜Ｐ_３のビット長に比べると大きくなる。どの程度大きくなるかは、リードソロモン方式の符号化演算で生成される符号（ＲＳ符号）の消失訂正能力に依存する。

符号化器１７は、データバッファ１２ｂ上のデータと重ね合わせパリティＰ_ＺとをメモリＩ／Ｆ１３へ供給する。メモリＩ／Ｆ１３は、不揮発性メモリ２０の４番目の記憶領域Ｍ_３にデータと重ね合わせパリティＰ_Ｚとを格納させる。なお、例えば、重ね合わせパリティＰ_Ｚを不揮発性メモリ２０に書き込む前にワードライン消失によるデータ消失が記憶領域Ｍ_１に対して起きた場合、復号器１８は、記憶領域Ｍ_１に対応する中間パリティＰ_１を用いて、記憶領域Ｍ_１内の消失部分のデータを訂正する。

不揮発性メモリ２０からデータが読み出される場合、符号化／復号部１４内の復号器１８は、制御部１１からの指示に基づいて、データ及び重ね合わせパリティを読み出し、データの誤りを検出し、重ね合わせパリティを用いてデータの誤りを訂正する。

例えば、重ね合わせパリティに対応したＮ個の記憶領域のうち、Ｋ番目（Ｋは１≦Ｋ≦Ｎを満たす整数）の記憶領域で消失エラーが発生しているが他の記憶領域で消失エラーが発生していない場合、復号器１８は、制御部１１からの指示に基づいて、Ｋ番目の記憶領域で消失エラーが発生していることを検出する。復号器１８は、Ｎ個の記憶領域におけるＫ番目以外の記憶領域から読み出されるデータに対して誤り訂正処理の符号化演算を行う。復号器１８は、書き込み時に生成されたが不揮発性メモリ２０に格納されなかったＮ個の中間パリティのうちのＫ番目以外の中間パリティを再び生成する。復号器１８は、不揮発性メモリ２０から重ね合わせパリティを読み出し、Ｋ番目以外の中間パリティと重ね合わせパリティとに応じて、Ｎ個の中間パリティのうちのＫ番目の中間パリティを復元する。復号器１８は、復元されたＫ番目の中間パリティを用いて、Ｎ個の記憶領域におけるＫ番目の記憶領域のデータを訂正する。これにより、Ｎ個の記憶領域のうちＫ番目の記憶領域での消失エラーに対応することができる。すなわち、Ｎ個の中間パリティのビット長の合計より短いビット長を有する重ね合わせパリティを不揮発性メモリ２０に格納することで、大規模な消失エラーに対応できるので、ＯＰ消費率を抑制しながら消失エラーの対応力を向上できる。

例えば、Ｎ＝４である場合、図５に示すように、重ね合わせパリティを用いたデータの復元が行われ得る。図５は、重ね合わせパリティを用いたデータの復元を示す図である。

重ね合わせパリティＰ_Ｚに対応する４個の記憶領域Ｍ_０〜Ｍ_３に格納されているデータのうち、記憶領域Ｍ_０，Ｍ_２，Ｍ_３のデータは適正であるが、記憶領域Ｍ_１における斜線ハッチング部分で消失エラーが発生している場合を考える。復号器１８は、制御部１１からの指示に基づいて、記憶領域Ｍ_１における斜線ハッチング部分で消失エラーが発生していることを検出する。復号器１８は、記憶領域Ｍ_０，Ｍ_２，Ｍ_３から読み出されるデータに対して誤り訂正処理の符号化演算を行う。復号器１８は、書き込み時に生成されたが不揮発性メモリ２０に格納されなかった中間パリティＰ_０，Ｐ_２，Ｐ_３を再び生成する。復号器１８は、不揮発性メモリ２０から重ね合わせパリティＰ_Ｚを読み出し、中間パリティＰ_０，Ｐ_２，Ｐ_３と重ね合わせパリティＰ_Ｚとに応じて、中間パリティＰ_１を復元する。復号器１８は、重ね合わせパリティＰ_Ｚの生成時に行った所定の演算に対する逆演算を行うことで、中間パリティＰ_１を復元してもよい。復号器１８は、復元された中間パリティＰ_１を用いて、記憶領域Ｍ_１のデータを訂正する。これにより、４個の記憶領域のうちの記憶領域Ｍ_１での消失エラーに対応することができる。すなわち、４個の中間パリティＰ_０〜Ｐ_３のビット長の合計より短いビット長を有する重ね合わせパリティＰ_Ｚを不揮発性メモリ２０に格納することで、大規模な消失エラーに対応できるので、ＯＰ消費率を抑制しながら消失エラーの対応力を向上できる。

メモリシステム１では、発生し得る消失エラーの規模がある程度予想できることがある。そのため、発生し得る消失エラーの規模に応じて、重ね合わせパリティに対応した複数の記憶領域が決められ、重ね合わせパリティが実装されてもよい。

例えば、発生し得る消失エラーの規模が１ワードラインである場合、図６〜図８に示すように、重ね合わせパリティが実装されてもよい。図６は、実施形態の第１の実装例（１ワードライン消失訂正対応）における不揮発性メモリ２０の構成を示す図である。図７は、実施形態の第１の実装例における重ね合わせパリティの生成を示す図である。図８は、実施形態の第１の実装例における重ね合わせパリティを用いたデータの復元を示す図である。

図６は、不揮発性メモリ２０のストレージ領域全体を示す。図６では、不揮発性メモリ２０が、メモリコントローラ１０と４個のチャネルＣｈ０〜Ｃｈ３でそれぞれ接続された２個のバンクＢａｎｋ＃０〜Ｂａｎｋ＃１を有する構成が例示されている。バンクＢａｎｋ＃０は、複数のチャネルＣｈ（例えば、４個のチャネルＣｈ０〜Ｃｈ３）に対応した複数のチップＣｈｉｐ（例えば４個のチップＣｈｉｐ０〜Ｃｈｉｐ３）を有し、各チップＣｈｉｐが２個のプレーンＰｌａｎｅ＃０、Ｐｌａｎｅ＃１を有する。各プレーンＰｌａｎｅは、２個のブロック(２個の物理ブロック)Ｂｌｏｃｋ＃０〜Ｂｌｏｃｋ＃１を有する。図６では、プレーンＰｌａｎｅ＃０内がＢｌｏｃｋ＃０とＢｌｏｃｋ＃１とに分離して示され、プレーンＰｌａｎｅ＃１内がＢｌｏｃｋ＃０とＢｌｏｃｋ＃１とに分離して示されている。

例えば、チップＣｈｉｐ０は、チャネルＣｈ０に対応し、チャネルＣｈ０を介してメモリコントローラ１０に接続されている（図２参照）。チップＣｈｉｐ０は、プレーンＰｌａｎｅ＃０のブロック＃０、プレーンＰｌａｎｅ＃１のブロック＃０、プレーンＰｌａｎｅ＃０のブロック＃１、Ｐｌａｎｅ＃１のブロック＃１を有する。図６では、プレーンＰｌａｎｅ＃０のブロック＃０及びプレーンＰｌａｎｅ＃１のブロック＃０の第１の組が隣接して示され、プレーンＰｌａｎｅ＃０のブロック＃１及びＰｌａｎｅ＃１のブロック＃１の第２の組が隣接して示され、第１の組及び第２の組が互いに分離して示されている。同様に、チップＣｈｉｐ３は、チャネルＣｈ３に対応し、チャネルＣｈ３を介してメモリコントローラ１０に接続されている（図２参照）。チップＣｈｉｐ３は、プレーンＰｌａｎｅ＃０のブロック＃０、プレーンＰｌａｎｅ＃１のブロック＃０、プレーンＰｌａｎｅ＃０のブロック＃１、Ｐｌａｎｅ＃１のブロック＃１を有する。図６では、プレーンＰｌａｎｅ＃０のブロック＃０及びプレーンＰｌａｎｅ＃１のブロック＃０の第１の組が隣接して示され、プレーンＰｌａｎｅ＃０のブロック＃１及びＰｌａｎｅ＃１のブロック＃１の第２の組が隣接して示され、第１の組及び第２の組が互いに分離して示されている。

また、図６では、各プレーンが、２個の物理ブロックを有し、各物理ブロックが、４本のワードラインＷＬに対応したメモリセル群を有し、各ワードラインＷＬに対応したメモリセル群が、４個のストリングユニットＳＵ０〜ＳＵ３を有する場合について例示されている。ストリングユニットＳＵ０に含まれるワードラインＷＬ０に接続されたメモリセル群、ストリングユニットＳＵ１に含まれるワードラインＷＬ０に接続されたメモリセル群、・・・、ストリングユニットＳＵ３に含まれるワードラインＷＬ３に接続されたメモリセル群の、それぞれのメモリセル群が、図３に示すセルユニットＣＵに対応する。また、図６では、１つのプレーンと１つのセルユニットとの組み合わせで決まる記憶容量の単位をフレームＦＲと呼ぶことにし、中間パリティの誤り訂正能力が２フレームまでである場合を例示する。

図６では、不揮発性メモリ２０のストレージ領域全体について、２個の重ね合わせパリティに対応して記憶領域が決められる場合が例示されている。不揮発性メモリ２０のストレージ領域全体は、１個目の重ね合わせパリティに対応する複数の記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７と、２個目の重ね合わせパリティに対応する複数の記憶領域Ｍ_１２，Ｍ_１４，Ｍ_１６，Ｍ_１８とを含む。複数の記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７を含む記憶領域群をＧＲ１とする。記憶領域Ｍ_１１は、ワードラインＷＬ０に対応した、物理ブロックあたり２個のセルユニットＣＵ０，ＣＵ１のメモリセル群を、２個のバンク（Ｂａｎｋ＃０〜Ｂａｎｋ＃１）、２個の物理ブロック（Ｂｌｏｃｋ＃０〜Ｂｌｏｃｋ＃１）、及び４個のチャネル（チャネルＣｈ０〜Ｃｈ３）の分だけ含んでいる。ここで、ストリングユニットＳＵ０に含まれるワードラインＷＬ０に接続されたメモリセル群がセルユニットＣＵ０に対応する。また、ストリングユニットＳＵ１に含まれるワードラインＷＬ０に接続されたメモリセル群がセルユニットＣＵ１に対応する。記憶領域Ｍ_１１は、６４フレームを含む。他の記憶領域Ｍ_１３，Ｍ_１５，Ｍ_１７についても同様である。複数の記憶領域Ｍ_１２，Ｍ_１４，Ｍ_１６，Ｍ_１８を含む記憶領域群をＧＲ２とする。記憶領域Ｍ_１２は、ワードラインＷＬ０に対応した、物理ブロックあたり２個のセルユニットＣＵ２，ＣＵ３のメモリセル群を、２個のバンク（Ｂａｎｋ＃０〜Ｂａｎｋ＃１）、２個の物理ブロック（Ｂｌｏｃｋ＃０〜Ｂｌｏｃｋ＃１）、及び４個のチャネル（チャネルＣｈ０〜Ｃｈ３）の分だけ含んでいる。ここで、ストリングユニットＳＵ２に含まれるワードラインＷＬ０に接続されたメモリセル群がセルユニットＣＵ２に対応する。また、ストリングユニットＳＵ３に含まれるワードラインＷＬ０に接続されたメモリセル群がセルユニットＣＵ３に対応する。記憶領域Ｍ_１２は、６４フレームを含む。他の記憶領域Ｍ_１４，Ｍ_１６，Ｍ_１８についても同様である。記憶領域群ＧＲ１が１個目の重ね合わせパリティに対応し、記憶領域群ＧＲ２が２個目の重ね合わせパリティに対応する。

記憶領域群ＧＲ１の複数の記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７と、記憶領域群ＧＲ２の複数の記憶領域Ｍ_１２，Ｍ_１４，Ｍ_１６，Ｍ_１８とは、不揮発性メモリ２０内で互いに分散して配されている。記憶領域Ｍ_１３，Ｍ_１５，Ｍ_１７は、記憶領域Ｍ_１２，Ｍ_１４，Ｍ_１６，Ｍ_１８の間に分散して配されている。記憶領域Ｍ_１２，Ｍ_１４，Ｍ_１６は、記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７の間に分散して配されている。

これにより、隣接する複数のフレームで消失エラーが発生した場合に、記憶領域群ごとに消失エラーの影響を受ける記憶領域の数を少なくすることができる。

図６に示す構成では、図７に示すように、重ね合わせパリティの生成が行われ得る。図７は、第１の実装例における重ね合わせパリティの生成を示す図である。

例えば、記憶領域群ＧＲ１について、図７（ａ）に示すように、記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７に格納されるべきデータがデータバッファ１２ｂ上に格納されている場合、符号化器１７は、制御部１１からの指示に基づいて、記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７に格納されるべきデータに対して、それぞれ、符号化演算を行い、中間パリティＰ’Ｐ’を生成する。符号化演算は、例えばリードソロモン方式の符号化演算であり、中間パリティについてＰ’を２個並べた表記は、中間パリティが２フレーム分のビット長を有することを示している。符号化器１７は、生成された中間パリティＰ’Ｐ’をパリティ記憶領域１２ａに格納する。また、メモリＩ／Ｆ１３は、データバッファ１２ｂ上のデータを記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５に格納させる。

次に、図７（ｂ）に示すように、符号化器１７は、記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７の中間パリティＰ’Ｐ’を合成して重ね合わせパリティＰＰを生成する。符号化器１７は、記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７の中間パリティＰ’Ｐ’に対して所定の演算を行って重ね合わせパリティＰＰを生成する。所定の演算は、例えば排他的論理和であり、中間パリティについてＰを２個並べた表記は、重ね合わせパリティＰＰが２フレーム分のビット長を有することを示している。符号化器１７は、生成された重ね合わせパリティＰＰをパリティ記憶領域１２ａに格納する。符号化器１７は、データバッファ１２ｂ上のデータとパリティ記憶領域１２ａ上の重ね合わせパリティＰＰとをメモリＩ／Ｆ１３へ供給する。メモリＩ／Ｆ１３は、不揮発性メモリ２０における記憶領域Ｍ_１７にデータと重ね合わせパリティＰＰとを格納させる。重ね合わせパリティＰＰは、記憶領域Ｍ_１７における末尾の部分（例えば、末尾の２フレーム）に格納され得る。

その後、制御部１１は、パリティ記憶領域１２ａに格納された記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７それぞれの中間パリティＰ’Ｐ’と重ね合わせパリティＰＰとのそれぞれを破棄する。

なお、記憶領域群ＧＲ２についての重ね合わせパリティの生成は、図７（ａ）、図７（ｂ）に示すものと同様に行われ得る。

図６に示す構成では、図８に示すように、重ね合わせパリティを用いたデータの復元が行われ得る。図８は、第１の実装例における重ね合わせパリティを用いたデータの復元を示す図である。

例えば、図８（ａ）に斜線ハッチングで示す１ワードラインで消失エラーが発生した場合を考える。

このとき、記憶領域群ＧＲ１について、重ね合わせパリティＰＰに対応した記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７のうち、記憶領域Ｍ_１３，Ｍ_１５，Ｍ_１７のデータは適正であるが、記憶領域Ｍ_１１における斜線ハッチング部分で消失エラーが発生している。復号器１８は、制御部１１からの指示に基づいて、記憶領域Ｍ_１１における斜線ハッチング部分で消失エラーが発生していることを検出する。

図８（ａ）に示すように、復号器１８は、消失エラーの影響を受けていない記憶領域Ｍ_１３，Ｍ_１５，Ｍ_１７から読み出されるデータに対して誤り訂正処理の符号化演算を行って、記憶領域Ｍ_１３，Ｍ_１５，Ｍ_１７それぞれの中間パリティＰ’Ｐ’を再び生成する。復号器１８は、重ね合わせパリティＰＰを記憶領域Ｍ_１７から読み出す。

図８（ｂ）に示すように、記憶領域Ｍ_１３，Ｍ_１５，Ｍ_１７の中間パリティＰ’Ｐ’と重ね合わせパリティＰＰとに応じて、記憶領域Ｍ_１１の中間パリティＰ’Ｐ’を復元する。復号器１８は、重ね合わせパリティＰＰの生成時に行った所定の演算に対する逆演算を行うことで、記憶領域Ｍ_１１の中間パリティＰ’Ｐ’を復元する。復号器１８は、復元された中間パリティＰ’Ｐ’を用いて、記憶領域Ｍ_１１の斜線ハッチング部分のデータを訂正する。これにより、複数の記憶領域Ｍ_１１，Ｍ_１３，Ｍ_１５，Ｍ_１７のうちの記憶領域Ｍ_１１での消失エラーに対応することができる。

なお、記憶領域群ＧＲ２についての重ね合わせパリティを用いたデータの訂正は、図８（ａ）、図８（ｂ）に示すものと同様に行われ得る。

すなわち、複数の記憶領域の中間パリティＰ’Ｐ’のビット長の合計より小さいビット長を有する重ね合わせパリティＰＰを不揮発性メモリ２０に格納することで、大規模な消失エラーに対応できるので、ＯＰ消費率を抑制しながら消失エラーの対応力を向上できる。

図７、図８では、重ね合わせパリティのビット長が、２フレームであり、記憶領域群ＧＲ１，ＧＲ２の記憶容量が、それぞれ、３２×２×４＝２５６フレームである。このため、記憶領域群ＧＲ１，ＧＲ２のＯＰ消費率は、それぞれ、次の数式４で示すようになる。
ＯＰ消費率＝２／２５６＝０．７８１２５（％）・・・数式４

このように、第１の実装例では、重ね合わせパリティを用いることで、１ワードラインの消失訂正に対応でき、不揮発性メモリ２０のストレージ領域全体についてＯＰ消費率を数式４に示す程度の値に抑制できる。

例えば、発生し得る消失エラーの規模が２ワードラインである場合、図９〜図１１に示すように、重ね合わせパリティが実装されてもよい。図９は、実施形態の第２の実装例（２ワードライン消失訂正対応）における不揮発性メモリ２０の構成を示す図である。図１０は、実施形態の第２の実装例における重ね合わせパリティの生成を示す図である。図１１は、実施形態の第２の実装例における重ね合わせパリティを用いたデータの復元を示す図である。

図９では、不揮発性メモリ２０のストレージ領域全体について、４個の重ね合わせパリティに対応して記憶領域が決められる場合が例示されている。不揮発性メモリ２０のストレージ領域全体は、１個目の重ね合わせパリティに対応する複数の記憶領域Ｍ_１１，Ｍ_１５と、２個目の重ね合わせパリティに対応する複数の記憶領域Ｍ_１２，Ｍ_１６と、３個目の重ね合わせパリティに対応する複数の記憶領域Ｍ_１３，Ｍ_１７と、４個目の重ね合わせパリティに対応する複数の記憶領域Ｍ_１４，Ｍ_１８とを含む。記憶領域Ｍ_１１，Ｍ_１５を含む記憶領域群をＧＲ１１とし、記憶領域Ｍ_１２，Ｍ_１６を含む記憶領域群をＧＲ１２とし、記憶領域Ｍ_１３，Ｍ_１７を含む記憶領域群をＧＲ１３とし、記憶領域Ｍ_１４，Ｍ_１８を含む記憶領域群をＧＲ１４とすると、記憶領域群ＧＲ１１が１個目の重ね合わせパリティに対応し、記憶領域群ＧＲ１２が２個目の重ね合わせパリティに対応し、記憶領域群ＧＲ１３が３個目の重ね合わせパリティに対応し、記憶領域群ＧＲ１４が４個目の重ね合わせパリティに対応する。

記憶領域群ＧＲ１１の複数の記憶領域Ｍ_１１，Ｍ_１５と、記憶領域群ＧＲ２の複数の記憶領域Ｍ_１２，Ｍ_１６と、記憶領域群ＧＲ１３の複数の記憶領域Ｍ_１３，Ｍ_１７と、記憶領域群ＧＲ１４の複数の記憶領域Ｍ_１４，Ｍ_１８とは、互いに分散して配されている。記憶領域Ｍ_１５は、記憶領域Ｍ_１２〜Ｍ_１４と記憶領域Ｍ_１６〜Ｍ_１８との間に配されている。記憶領域Ｍ_１２，Ｍ_１６は、記憶領域Ｍ_１１と記憶領域Ｍ_１３〜Ｍ_１５と記憶領域Ｍ_１７〜Ｍ_１８との間に分散して配されている。各記憶領域Ｍ_１３，Ｍ_１７は、記憶領域Ｍ_１１〜Ｍ_１２と記憶領域Ｍ_１４〜Ｍ_１６と記憶領域Ｍ_１８との間に分散して配されている。記憶領域Ｍ_１４は、記憶領域Ｍ_１１〜Ｍ_１３と記憶領域Ｍ_１５〜Ｍ_１８との間に配されている。

これにより、隣接する複数のフレームで消失エラーが発生した場合に、記憶領域群ごとに消失エラーの影響を受ける記憶領域の数を少なくすることができる。

図９に示す構成では、図１０に示すように、重ね合わせパリティの生成が行われ得る。図１０は、第２の実装例における重ね合わせパリティの生成を示す図である。

例えば、記憶領域群ＧＲ１１について、図１０（ａ）に示すように、記憶領域Ｍ_１１，Ｍ_１５に格納されるべきデータがデータバッファ１２ｂ上に格納されている場合、符号化器１７は、制御部１１からの指示に基づいて、記憶領域Ｍ_１１，Ｍ_１５に格納されるべきデータに対して、それぞれ、符号化演算を行い、中間パリティＰ’Ｐ’を生成する。符号化器１７は、生成された中間パリティＰ’Ｐ’をパリティ記憶領域１２ａに格納する。また、メモリＩ／Ｆ１３は、データバッファ１２ｂ上のデータを記憶領域Ｍ_１１に格納させる。

次に、図１０（ｂ）に示すように、符号化器１７は、記憶領域Ｍ_１１，Ｍ_１５の中間パリティＰ’Ｐ’を合成して重ね合わせパリティＰＰを生成する。符号化器１７は、記憶領域Ｍ_１１，Ｍ_１５の中間パリティＰ’Ｐ’に対して所定の演算を行って重ね合わせパリティＰＰを生成する。所定の演算は、例えば排他的論理和である。符号化器１７は、生成された重ね合わせパリティＰＰをパリティ記憶領域１２ａに格納する。符号化器１７は、データバッファ１２ｂ上のデータとパリティ記憶領域１２ａ上の重ね合わせパリティＰＰとをメモリＩ／Ｆ１３へ供給する。メモリＩ／Ｆ１３は、不揮発性メモリ２０における記憶領域Ｍ_１５にデータと重ね合わせパリティＰＰとを格納させる。重ね合わせパリティＰＰは、記憶領域Ｍ_１５における末尾の部分（例えば、末尾の２フレーム）に格納され得る。

その後、制御部１１は、パリティ記憶領域１２ａに格納された記憶領域Ｍ_１１，Ｍ_１５それぞれの中間パリティＰ’Ｐ’と重ね合わせパリティＰＰとのそれぞれを破棄する。

なお、記憶領域群ＧＲ１２，ＧＲ１３，ＧＲ１４についての重ね合わせパリティの生成は、図１０（ａ）、図１０（ｂ）に示すものと同様に行われ得る。

図９に示す構成では、図１１に示すように、重ね合わせパリティを用いたデータの復元が行われ得る。図１１は、第２の実装例における重ね合わせパリティを用いたデータの復元を示す図である。

例えば、図１１（ａ）に斜線ハッチングで示す２ワードラインで消失エラーが発生した場合を考える。

このとき、記憶領域群ＧＲ１１について、重ね合わせパリティＰＰに対応した記憶領域Ｍ_１１，Ｍ_１５のうち、記憶領域Ｍ_１５のデータは適正であるが、記憶領域Ｍ_１１における斜線ハッチング部分で消失エラーが発生している。復号器１８は、制御部１１からの指示に基づいて、記憶領域Ｍ_１１における斜線ハッチング部分で消失エラーが発生していることを検出する。

図１１（ａ）に示すように、復号器１８は、消失エラーの影響を受けていない記憶領域Ｍ_１５から読み出されるデータに対して誤り訂正処理の符号化演算を行って、記憶領域Ｍ_１５の中間パリティＰ’Ｐ’を再び生成する。復号器１８は、重ね合わせパリティＰＰを記憶領域Ｍ_１５から読み出す。

図１１（ｂ）に示すように、記憶領域Ｍ_１５の中間パリティＰ’Ｐ’と重ね合わせパリティＰＰとに応じて、記憶領域Ｍ_１１の中間パリティＰ’Ｐ’を復元する。復号器１８は、重ね合わせパリティＰＰの生成時に行った所定の演算に対する逆演算を行うことで、記憶領域Ｍ_１１の中間パリティＰ’Ｐ’を復元する。復号器１８は、復元された中間パリティＰ’Ｐ’を用いて、記憶領域Ｍ_１１の斜線ハッチング部分のデータを訂正する。これにより、複数の記憶領域Ｍ_１１，Ｍ_１５のうちの記憶領域Ｍ_１１での消失エラーに対応することができる。

なお、記憶領域群ＧＲ１２〜ＧＲ１４についての重ね合わせパリティを用いたデータの復元は、図１１（ａ）、図１１（ｂ）に示すものと同様に行われ得る。

すなわち、複数の記憶領域の中間パリティＰ’Ｐ’のビット長の合計より小さいビット長を有する重ね合わせパリティＰＰを不揮発性メモリ２０に格納することで、大規模な消失エラーに対応できるので、ＯＰ消費率を抑制しながら消失エラーの対応力を向上できる。

図１０、図１１では、重ね合わせパリティのビット長が、２フレームであり、記憶領域群ＧＲ１１〜ＧＲ１４の記憶容量が、それぞれ、３２×２×２＝１２８フレームである。このため、記憶領域群ＧＲ１１〜ＧＲ１４のＯＰ消費率は、それぞれ、次の数式５で示すようになる。
ＯＰ消費率＝２／１２８＝１．５６２５（％）・・・数式５

このように、第２の実装例では、重ね合わせパリティを用いることで、２ワードラインの消失訂正に対応でき、不揮発性メモリ２０のストレージ領域全体についてＯＰ消費率を数式５に示す程度の値に抑制できる。

次に、ＯＰ消費率の抑制について、図１２、図１３を用いて説明する。図１２は、ミニマムブロック数が一定の場合における重ね合わせパリティによるＯＰ（Ｏｖｅｒ Ｐｒｏｖｉｓｉｏｎｉｎｇ）率の増加を示す図である。図１３は、ＯＰ率が一定の場合における重ね合わせパリティによるミニマムブロック数の低減を示す図である。

通常のパリティを使用して大規模な消失訂正に対応しようとした場合、パリティによる消費容量は、図１２（ａ）に点線で囲って示すようになり、不揮発性メモリ２０のストレージ全体における記憶容量の構成は、図１２（ａ）に棒グラフで示すようになるとする。棒グラフは、横軸が記憶容量の大きさを示す。不揮発性メモリ２０のストレージ全体におけるユーザデータ領域の容量をＬ_ｕｓｅｒとし、システム領域（管理情報格納領域）の容量をＬ_{ｓｙｓｔｅｍ}とし、ＯＰ領域（余裕領域）の容量をＬ_ｏｐとすると、これらの合計がストレージ全体の記憶容量をＬ_ａｌｌとなる。ＯＰ領域の容量Ｌ_ｏｐは、システム設計時のＯＰ領域の容量Ｌ_{ｏｐ＿ｉｎｉ}からパリティによる消費容量Ｌ_ｐｒを減算して得られる。

一方、ミニマムブロック数が一定に維持された状態で重ね合わせパリティを使用して大規模な消失訂正に対応しようとした場合、パリティによる消費容量
Ｌ_ｏｖｐｒは、図１２（ｂ）に点線で囲って示すようになり、図１２（ａ）に示す場合に比較して小さくなる。すなわち、重ね合わせパリティを使用することにより、次の数式６で示すように、ＯＰ消費率が抑制される。
Ｌ_ｏｖｐｒ＜Ｌ_ｐｒ・・・数式６

数式６により、システム設計時のＯＰ領域の容量Ｌ_{ｏｐ＿ｉｎｉ}からパリティによる消費容量Ｌ_ｏｖｐｒを減算して得られるＯＰ領域の容量Ｌ_ｏｐ’は、図１２（ａ）に示す場合に比較して大きく確保される。すなわち、次の数式７で示す関係が成り立つ。
Ｌ_ｏｐ’（＝Ｌ_{ｏｐ＿ｉｎｉ}−Ｌ_ｏｖｐｒ）＞Ｌ_ｏｐ（＝Ｌ_{ｏｐ＿ｉｎｉ}−Ｌ_ｐｒ）・・・数式７

数式７により、ＯＰ率Ｌ_ｏｐ’／Ｌ_ａｌｌは、図１２（ａ）に示す場合に比較して増加する。すなわち、次の数式８で示す関係が成り立つ。
Ｌ_ｏｐ’／Ｌ_ａｌｌ＞Ｌ_ｏｐ／Ｌ_ａｌｌ・・・数式８

数式８に示されるように、ミニマムブロック数が一定（すなわち、Ｌ_ａｌｌが一定）の場合に、重ね合わせパリティを使用した消失訂正対応を行うことにより、ＯＰ率を増加させることができる。

あるいは、通常のパリティを使用して大規模な消失訂正に対応しようとした場合、パリティによる消費容量は、図１３（ａ）に点線で囲って示すようになり、不揮発性メモリ２０のストレージ全体における記憶容量の構成は、図１３（ａ）に棒グラフで示すようになるとする。棒グラフは、横軸が記憶容量の大きさを示す。不揮発性メモリ２０のストレージ全体におけるユーザデータ領域の容量Ｌ_ｕｓｅｒとし、システム領域（管理情報格納領域）の容量Ｌ_{ｓｙｓｔｅｍ}とし、ＯＰ領域（余裕領域）の容量をＬ_ｏｐとすると、これらの合計がストレージ全体の記憶容量をＬ_ａｌｌとなる。ＯＰ領域の容量Ｌ_ｏｐは、システム設計時のＯＰ領域の容量Ｌ_{ｏｐ＿ｉｎｉ}からパリティによる消費容量Ｌ_ｐｒを減算して得られる。

一方、ＯＰ率が一定に維持された状態で重ね合わせパリティを使用して大規模な消失訂正に対応しようとした場合、パリティによる消費容量Ｌ_ｏｖｐｒは、図１３（ｂ）に点線で囲って示すようになり、図１３（ａ）に示す場合に比較して小さくなる。すなわち、重ね合わせパリティを使用することにより、次の数式９で示すように、ＯＰ消費率が抑制される。
Ｌ_ｏｖｐｒ＜Ｌ_ｐｒ・・・数式９

数式９により、システム設計時のＯＰ領域の容量Ｌ_{ｏｐ＿ｉｎｉ}’（＝Ｌ_ｏｖｐｒ＋Ｌ_ｏｐ）は、図１３（ａ）に示す場合に比べて小さくなる。また、パリティによる消費容量Ｌ_ｏｖｐｒを含むシステム領域の容量Ｌ_{ｓｙｓｔｅｍ}’は、図１３（ａ）に示す場合に比べて小さくなる。すなわち、次の数式１０で示す関係が成り立つ。
Ｌ_{ｓｙｓｔｅｍ}’＜Ｌ_{ｓｙｓｔｅｍｒ}・・・数式１０

数式１０により、ストレージ全体の記憶容量Ｌ_ａｌｌ’は、図１３（ａ）に示す場合に比べて小さくなる。すなわち、次の数式１１で示す関係が成り立つ。
Ｌ_ａｌｌ’（＝Ｌ_ｕｓｅｒ＋Ｌ_{ｓｙｓｔｅｍ}’＋Ｌ_ｏｐ）＜Ｌ_ａｌｌ（＝Ｌ_ｕｓｅｒ＋Ｌ_{ｓｙｓｔｅｍ}＋Ｌ_ｏｐ）・・・数式１１

数式１１に示すように、ＯＰ率（＝Ｌ_ｏｐ／Ｌ_ｕｓｅｒ）が一定の場合に、重ね合わせパリティを使用した消失訂正対応を行うことにより、ストレージ全体の記憶容量を低減でき、ミニマムブロック数を低減することができる。

以上のように、実施形態では、メモリシステム１において、複数の中間パリティから重ね合わせパリティを合成して不揮発性メモリ２０に格納する。これにより、ＯＰ消費率を抑制しながら消失エラーの対応力を向上できる。したがって、不揮発性メモリ２０に格納されるデータの信頼性を効率的に向上できる。

なお、不揮発性メモリ２０における重ね合わせパリティの格納場所は、重ね合わせパリティに対応した複数の記憶領域のいずれかに限定されず、不揮発性メモリ２０における任意の領域に格納可能である。例えば、不揮発性メモリ２０に専用の記憶領域が設けられ、メモリコントローラ１０が重ね合わせパリティを専用の記憶領域に格納させてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリシステム、１０ メモリコントローラ、２０ 不揮発性メモリ。

Claims (7)

1. 不揮発性メモリと、
   前記不揮発性メモリへ書き込まれるデータを一時的に格納するバッファと、
   パリティを用いて、前記不揮発性メモリから読み出されるデータに対する誤り訂正処理を行うコントローラと、
   を備え、
   前記コントローラは、
   前記不揮発性メモリへ書き込まれる複数のデータと、前記複数のデータそれぞれの誤り訂正処理に用いられる複数の中間パリティとを、前記バッファに書き込み、
   前記バッファから読み出した前記複数のデータを前記不揮発性メモリに書き込み、
   前記複数の中間パリティを前記不揮発性メモリに書き込まず、
   前記複数の中間パリティから合成された重ね合わせパリティを前記不揮発性メモリに書き込む
   メモリシステム。
2. 前記コントローラは、前記複数のデータの前記不揮発性メモリへの書き込みが成功したことに応じて、前記複数の中間パリティを破棄する
   請求項１に記載のメモリシステム。
3. 前記コントローラは、前記不揮発性メモリへ書き込むデータそれぞれに対して誤り訂正処理の符号化演算を行って前記複数の中間パリティを生成し、生成された前記複数の中間パリティに対して所定の演算を行って前記重ね合わせパリティを生成する
   請求項２に記載のメモリシステム。
4. 前記複数のデータは、複数の第１のデータと第２のデータとを含み、
   前記複数の中間パリティは、
   前記複数の第１のデータに対応した複数の第１の中間パリティと、
   前記第２のデータに対応した第２の中間パリティと、
   を含み、
   前記コントローラは、
   前記不揮発性メモリから前記重ね合わせパリティを読み出し、
   前記不揮発性メモリから前記複数の第１のデータを読み出し、
   前記読み出された複数の第１のデータに対して誤り訂正処理の符号化演算を行って、前記複数の第１の中間パリティを生成し、
   前記不揮発性メモリから前記第２のデータを読み出し、
   前記生成された複数の第１の中間パリティと、前記読み出された重ね合わせパリティとに基づいて、前記第２の中間パリティを生成し、前記第２の中間パリティを用いて前記第２のデータを訂正する
   請求項３に記載のメモリシステム。
5. 前記所定の演算は、排他的論理和、又は誤り訂正処理の符号化演算である
   請求項３又は４に記載のメモリシステム。
6. 前記重ね合わせパリティのビット長は、前記複数の中間パリティのビット長の合計より小さい
   請求項１から５のいずれか１項に記載のメモリシステム。
7. 前記複数のデータは、前記不揮発性メモリ内で互いに分散して格納されている
   請求項１から６のいずれか１項に記載のメモリシステム。

Images