KR20180061870A - 메모리 모듈, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 모듈, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 메모리 모듈은 복수의 데이터 메모리들 및 적어도 하나의 패리티 메모리를 포함한다. 상기 복수의 데이터 메모리들 각각은 복수의 버스트 길이(burst length)들에 대응하는 데이터 세트를 저장하는 제1 메모리 영역 및 상기 데이터 세트에 관련된 제1 오류 검출/정정용 패리티 비트들을 저장하는 제2 메모리 영역을 구비하는 제1 메모리 셀 어레이를 포함한다. 상기 패리티 메모리는 상기 복수의 데이터 메모리들 각각에 저장되는 상기 데이터 세트 전체에 해당하는 사용자 데이터 세트와 관련된 패리티 비트들을 저장하는 제1 패리티 영역 및 상기 패리티 비트들과 관련된 제2 오류 검출/정정용 패리티 비트들을 저장하는 제2 패리티 영역을 구비하는 제2 메모리 셀 어레이를 포함한다.

Description

메모리 모듈, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법{Memory module, memory system including the same and method of operating memory system}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 메모리 모듈, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
일반적으로, 디램(DRAM : dynamic random access memory) 등과 같은 메모리 칩들은 고성능 및 대용량화의 실현을 위하여, 다수의 메모리 칩들이 인쇄 회로 기판(PCB : printed circuit board) 상에 탑재되는 메모리 모듈(memory module)의 형태로 컴퓨터 시스템에 실장된다. 이러한 메모리 모듈은 인쇄 회로 기판의 한쪽 면에 다수개의 메모리 칩들이 탑재되는 SIMM(single in memory module) 및 인쇄 회로 기판의 양면에 각각 다수 개의 메모리 칩들을 탑재되는 DIMM(dual in memory module) 등으로 구분될 수 있다. 이들 중 상대적으로 더 효율적인 DIMM이 현재 메모리 모듈의 대부분을 차지하고 있다.
이에 따라, 본 발명의 일 목적은 성능 및 신뢰도를 향상시키면서, 전력 소모를 감소시킬 수 있는 메모리 모듈을 제공하는데 있다.
본 발명의 일 목적은 성능을 높일 수 있는 성능 및 신뢰도를 향상시키면서, 전력 소모를 감소시킬 수 있는 메모리 모듈을 포함하는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 성능을 높일 수 있는 성능 및 신뢰도를 향상시키면서, 전력 소모를 감소시킬 수 있는 메모리 시스템의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 메모리 모듈은 복수의 데이터 메모리들 및 적어도 하나의 패리티 메모리를 포함한다. 상기 복수의 데이터 메모리들 각각은 복수의 버스트 길이(burst length)들에 대응하는 데이터 세트를 저장하는 제1 메모리 영역 및 상기 데이터 세트에 관련된 제1 오류 검출/정정용 패리티 비트들을 저장하는 제2 메모리 영역을 구비하는 제1 메모리 셀 어레이를 포함한다. 상기 패리티 메모리는 상기 복수의 데이터 메모리들 각각에 저장되는 상기 데이터 세트 전체에 해당하는 사용자 데이터 세트와 관련된 패리티 비트들을 저장하는 제1 패리티 영역 및 상기 패리티 비트들과 관련된 제2 오류 검출/정정용 패리티 비트들을 저장하는 제2 패리티 영역을 구비하는 제2 메모리 셀 어레이를 포함한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 메모리 모듈 및 메모리 컨트롤러를 포함한다. 상기 메모리 모듈은 복수의 데이터 메모리들 및 하나의 패리티 메모리를 포함한다. 상기 복수의 데이터 메모리들 각각은 복수의 버스트 길이(burst length)들에 대응하는 데이터 세트를 저장하는 제1 메모리 영역 및 상기 데이터 세트에 관련된 제1 오류 검출/정정용 패리티 비트들을 저장하는 제2 메모리 영역을 구비하는 제1 메모리 셀 어레이를 포함한다. 상기 패리티 메모리는 상기 복수의 데이터 메모리들 각각에 저장되는 상기 데이터 세트 전체에 해당하는 사용자 데이터 세트와 관련된 패리티 비트들을 저장하는 제1 패리티 영역 및 상기 패리티 비트들과 관련된 제2 오류 검출/정정용 패리티 비트들을 저장하는 제2 패리티 영역을 구비하는 제2 메모리 셀 어레이를 포함한다. 상기 메모리 컨트롤러는 패리티 생성기 및 CRC(cyclic redundancy check) 생성기를 포함한다. 상기 패리티 생성기는 상기 사용자 데이터 세트에 기초하여 상기 패리티 비트들을 생성한다. 상기 CRC 생성기는 상기 데이터 세트를 각각에 기초하여 제1 오류 검출/정정용 패리티 비트들을 생성하고, 상기 패리티 비트들에 기초하여 상기 제2 오류 검출/정정용 패리티 비트들을 생성한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 복수의 데이터 메모리들 및 적어도 하나의 패리티 메모리를 구비하는 메모리 모듈 및 상기 메모리 모듈을 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서, 상기 복수의 데이터 메모리들 각각의 제1 메모리 영역과 제2 메모리 영역에 복수의 버스트 길이(burst length)들에 대응하는 데이터 세트와 상기 데이터 세트에 관련된 제1 오류 검출/정정용 패리티 비트들을 각각 저장하고, 상기 패리티 메모리의 제1 패리티 영역과 상기 제2 패리티 영역에 상기 복수의 데이터 메모리들 각각에 저장되는 상기 데이터 세트 전체에 해당하는 사용자 데이터 세트와 관련된 패리티 비트들과 및 상기 패리티 비트들과 관련된 제2 오류 검출/정정용 패리티 비트들을 각각 저장한다.
본 발명의 실시예들에 따른 메모리 모듈, 메모리 시스템 및 메모리 시스템의 동작 방법에서는 복수의 데이터 메모리들 및 하나의 패리티 메모리를 구비하고, 데이터 메모리들 각각에 데이터 세트와 관련된 제1 오류 검출/정정용 패리티 비트들을 저장함으로써 칩킬 테크닉 구현시에도 록스텝(lockstep)을 구성하지 않으면서, 증가된 RAS(reliability, availability, serviceability, 안정성, 가용성 및 유지보수 편의성)을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3a는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 데이터 메모리들 각각에 제공되는 또는 데이터 메모리들 각각으로부터 출력되는 복수의 버스트 길이들에 대응되는 데이터 세트 및 제1 오류 검출/정정용 패리티 비트들을 나타낸다.
도 3b는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 패리티 메모리에 제공되는 또는 패리티 메모리로부터 출력되는 복수의 버스트 길이들에 대응되는 패리티 비트들 및 제2 오류 검출/정정용 패리티 비트들을 나타낸다.
도 3c는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 사용되는 N 비트 데이터 및 M 비트 데이터의 구조를 예시적으로 나타낸다.
도 4는 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러에서 CRC 생성기를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러에서 패리티 생성기를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러에서 CRC/패리티 체커를 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 메모리 모듈에 구비되는 복수의 데이터 메모리들 중 하나의 구성을 나타내는 블록도이다.
도 8a 내지 도 8e는 도 7에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 9는 본 발명의 실시예들에 따른 도 7의 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 7의 데이터 메모리에서 제1 뱅크 어레이를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 7의 데이터 메모리에서 제1 뱅크 어레이와 입출력 게이팅 회로를 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 2의 메모리 모듈에서 패리티 메모리의 제1 뱅크 어레이와 입출력 게이팅 회로를 나타낸다.
도 13a는 본 발명의 실시예들에 따른 도 7의 데이터 메모리에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 13b는 본 발명의 실시예들에 따른 도 13a의 ECC 엔진에서 ECC 디코더의 구성을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 기입 동작을 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 독출 동작을 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 기입 동작을 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 독출 동작을 나타낸다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 구조도이다.
도 20은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(30) 및 메모리 모듈(100)을 포함할 수 있다. 메모리 모듈(100)은 복수의 메모리 장치들(200a~200k, 200p)을 포함할 수 있다. 복수의 메모리 장치들(200a~200k, 200p)은 복수의 데이터 메모리들(200a~200k) 및 하나의 패리티 메모리(200p)를 포함할 수 있다.
호스트(15)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(20)과 통신할 수 있다. 또한 호스트(15)와 메모리 시스템(20)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 30)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 메모리들(또는 메모리 장치들, 200a~200k, 200p) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(30)는 호스트(15)의 요청에 따라 메모리 장치들(200a~200k, 200p)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(30)는 메모리 장치들(200a~200k, 200p)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200k, 200p)의 동작을 제어한다.
실시예에 따라, 메모리 장치들(200a~200k, 200p) 각각은 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory)이나, RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), 및 FRAM(Ferroelectric Random Access Memory) 일 수 있다. 다른 실시예에서, 메모리 장치들(200a~200k, 200p) 각각은 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.
일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.
MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자성층의 자화 방향에 따라 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 제거할 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(30)와 메모리 모듈(100)을 포함할 수 있다. 메모리 모듈(100)은 복수의 데이터 메모리들(200a~200k) 및 적어도 하나의 패리티 메모리(200p)를 포함할 수 있다.
실시예에 있어서, 데이터 메모리들(200a~200k)의 수는 8 또는 16일 수 있으나 이에 한정되는 것은 아니다.
실시예에 있어서, 데이터 메모리들(200a~200k) 각각은 데이터 칩으로 호칭될 수 있고, 패리티 메모리(200p)는 ECC(error correction code) 메모리 또는 리던던트 메모리로 호칭될 수 있다. 또한 패리티 메모리(200p)는 ECC 칩 또는 리던던트 칩으로 호칭될 수 있다. 패리티 메모리(200p)는 하나 또는 그 이상으로 구성될 수 있다.
메모리 컨트롤러(30)와 메모리 모듈(100)은 클럭 신호(CLK)에 응답하여 제1 데이터 세트(DQ_BL+CRCd)와 제2 데이터 세트(SPRT+CRCp)를 주고 받을 수 있다.
제1 데이터 세트(DQ_BL+CRCd)는 데이터 메모리들(200a~200k) 각각에 제공되는/각각으로부터 출력되는 복수의 버스트 길이들에 대응하는 데이터세트(DQ_BL)와 데이터 세트(DQ_BL)에 관련된 제1 오류 검출/정정용 패리티 비트들(CRCd)을 포함할 수 있고, 제2 데이터 세트(SPRT+CRCp)는 데이터세트(DQ_BL)의 전체에 해당하는 사용자 데이터 세트와 관련된 패리티 비트들(SPRT)과 상기 패리티 비트들(SPRT)과 관련된 제2 오류 검출/정정용 패리티 비트들(CRCp)을 포함할 수 있다.
메모리 컨트롤러(30)는 사용자 데이터 세트에 기초하여 패리티 비트들(SPRT)을 생성하는 패리티 생성기(50)와 데이터 세트(DQ_BL) 및 패리티 비트들(SPRT)에 기초하여 제1 오류 검출/정정용 패리티 비트들(CRCd) 및 제2 오류 검출/정정용 패리티 비트들(CRCp)를 생성하는 CRC 생성기(40)를 포함할 수 있다. 또한 메모리 컨트롤러(30)는 메모리 모듈(100)로부터의 제1 데이터 세트(DQ_BL+CRCd) 및 제2 데이터 세트(SPRT+CRCp)에 기초하여 데이터 메모리들(200a~200k) 중 적어도 하나의 에러를 검출 및 정정하는 CRC/패리티 체커(60)를 포함할 수 있다.
데이터 메모리들(200a~200k) 및 패리티 메모리(200p) 각각은 버스트 동작(burst operation)을 수행할 수 있다. 여기서 버스트 동작은 데이터 메모리들(200a~200k) 및 패리티 메모리(200p)가 메모리 컨트롤러(30)로부터 수신한 초기 어드레스로부터 어드레스를 순차적으로 감소 혹은 증가함으로써 다량의 데이터를 기입하거나 독출하는 동작을 의미한다. 버스트 동작의 기본 단위를 버스트 길이(burst length; BL)라고 한다.
실시 예에 있어서, 버스트 길이(BL)는 초기 어드레스로부터 어드레스를 증가 혹은 감소함으로써 연속적으로 독출하거나 기입하는 동작의 회수일 수 있다. 예를 들어, 메모리들(200a~200k, 200p)이 DDR(double data rate) DRAM일 경우에, 버스트 길이(BL)가 8(BL=8)이라면, 클럭 신호(CLK)에 응답하여 초기 어드레스로부터 연속적으로 8회에 걸쳐 버스트 독출 동작 혹은 버스트 기입 동작이 수행된다는 것을 의미한다.
도 3a는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 데이터 메모리들 각각에 제공되는 또는 데이터 메모리들 각각으로부터 출력되는 복수의 버스트 길이들에 대응되는 데이터 세트 및 제1 오류 검출/정정용 패리티 비트들을 나타낸다.
도 3a를 참조하면, 데이터 메모리들(200a~200k) 각각에는/각각으로부터는 복수의 버스트 길이들에 대응되는 데이터 세트(DQ_BL) 및 데이터 세트(DQ_BL)에 관련된 제1 CRC 비트(CRCd)가 입력/출력된다. 데이터 세트(DQ_BL)는 복수의 버스트 길이들 중 각각의 버스트 길이에 대응되는 데이터 세그먼트들(DQ_BL_SG1~DQ_BL_SG8)을 포함할 수 있다. 여기서 제1 제1 오류 검출/정정용 패리티 비트들(CRCd)은 CRC 비트들(CRC11~CRC18)을 포함할 수 있고, 도 3a에서 버스트 길이(BL)는 8로 가정하였으나 이에 한정되는 것은 아니다.
즉 데이터 메모리들(200a~200k) 각각의 제1 데이터 영역에 복수의 버스트 길이들에 대응되는 데이터 세트(DQ_BL)가 저장될 때, 데이터 메모리들(200a~200k) 각각의 제2 데이터 영역에 데이터 세트(DQ_BL)에 관련된 제1 오류 검출/정정용 패리티 비트들(CRC11~CRC18)이 저장될 수 있다.
도 3b는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 패리티 메모리에 제공되는 또는 패리티 메모리로부터 출력되는 복수의 버스트 길이들에 대응되는 패리티 비트들 및 제2 오류 검출/정정용 패리티 비트들을 나타낸다.
도 3b를 참조하면, 패리티 메모리(200p)에는/로부터는 하나의 버스트 길이에 대응되는 패리티 비트들(PRT_BL1~PRT_BL8) 및 패리티 비트들(SPRT)에 관련된 제2 오류 검출/정정용 패리티 비트들(CRCp)가 버스트 길이(BL)에 해당하는 횟수만큼 입력/출력된다. 여기서 제2 오류 검출/정정용 패리티 비트들(CRCp)은 CRC 비트들(CRC21~CRC28)을 포함할 수 있고, 도 3b에서 버스트 길이(BL)는 8로 가정하였으나 이에 한정되는 것은 아니다. 하나의 버스트 길이에 대응되는 패리티 비트들(PRT_BL1~PRT_BL8) 각각은 데이터 메모리들(200a~200k)에 저장되는 대응하는 데이터 세그먼트(DQ_BL_SG)들에 기초하여 생성될 수 있다.
즉 패리티 메모리(200p)의 제1 패리티 영역에 복수의 버스트 길이들에 대응되는 패리티 비트들(PRT_BL1~PRT_BL8)이 저장될 때, 패리티 메모리(200p)의 제2 패리티 영역에 패리티 비트들(PRT_BL1~PRT_BL8)과 관련된 제2 오류 검출/정정용 패리티 비트들(CRC21~CRC28)이 저장될 수 있다.
도 3c는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 사용되는 N 비트 데이터 및 M 비트 데이터의 구조를 예시적으로 나타낸다.
도 3c를 참조하면, N 비트 데이터는 데이터 메모리들(200a~200p)에 저장되는 복수의 버스트 길이(BL=8)에 대응하는 데이터 세트(DQ_BL)들의 전체에 해당하는 사용자 데이터 세트(SDQ) 및 데이터 세트(DQ_BL)와 관련된 w제1 오류 검출/정정용 패리티 비트들 전체인 CRC 비트 세트(SCRC)로 구성될 수 있다. 또한 M 비트 데이터는 복수의 데이터 메모리들(200a~200p) 각각에 저장되는 데이터 세트(DQ_BL) 및 데이터 세트(DQ_BL)와 관련된 제1 CRC 비트(CRCd)로 구성될 수 있다.
또한 도시하지는 않았지만, 패리티 메모리(200p)에서 입출력되는 N 비트 데이터는 사용자 데이터 세트(SDQ)와 관련된 패리티 비트들(SPRT) 및 제2 오류 검출/정정용 패리티 비트들(CRCp)로 구성될 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러에서 CRC 생성기를 나타내는 블록도이다.
도 4를 참조하면, CRC 생성기(40)는 제1 체크 비트 생성기(41) 및 제체크 비트 생성기(53)를 포함할 수 있다.
제1 체크 비트 생성기(41)는 데이터 메모리들(200a~200k) 각각에 제공될 복수의 버스트 길이에 대응되는 64비트 데이터 세트(DQ_BL)에 기초하여 8 비트의 제1 오류 검출/정정용 패리티 비트들(CRCd)을 생성한다. 체크 비트 생성기(41)에서 생성된 제1 오류 검출/정정용 패리티 비트들(CRCd)은 기입 버퍼(미도시)에 순차적으로 저장될 수 있다. 제2 체크 비트 생성기(43)는 패리티 생성기(50)로부터 제공된 64 비트의 패리티 비트들(SPRT)에 기초하여 8 비트의 제2 오류 검출/정정용 패리티 비트들(CRCp)을 생성할 수 있다. 제2 오류 검출/정정용 패리티 비트들(CRCp)도 기입 버퍼에 저장될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러에서 패리티 생성기를 나타내는 블록도이다.
도 5를 참조하면, 패리티 생성기(50)는 패리티 생성 회로(51)를 포함할 수 있다.
패리티 생성 회로(51)는 512 비트 사용자 데이터 세트(SDQ)를 입력받고, 이에 대응되는 64비트 패리티 비트들(SPRT)을 생성할 수 있다. 패리티 생성 회로(51)는 ECC 인코더로 구성될 수 있다. 패리티 비트들(SPRT)은 기입 버퍼(미도시)에 저장될 수 있다. 기입 버퍼에 저장된 제1 오류 검출/정정용 패리티 비트들, 패리티 비트들(SPRT) 및 제2 오류 검출/정정용 패리티 비트들(CRCp)은 사용자 데이터 세트(SDQ)와 함께 메모리 모듈(100)로 제공될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러에서 CRC/패리티 체커를 나타내는 블록도이다.
도 6을 참조하면, CRC/패리티 체커(60)는 CRC 체커(70) 및 패리티 체커(80)를 포함할 수 있다.
CRC 체커(70)는 체크 비트 생성기(71), 비교기(72) 및 검출기(73)를 포함할 수 있다.
체크 비트 발생기(71)는 64 비트의 데이터 세트(DQ_BL)를 입력받고 데이터 세트(DQ_BL)에 상응하는 8 비트의 체크 비트들(Pc)을 생성한다. 비교기(72)는 8 비트의 체크 비트들(Pc)과 8 비트의 제1 오류 검출/정정용 패리티 비트들(CRCd)을 비교하여 에러의 발생 유무와 에러의 위치를 나타내는 신드롬(SDR1)을 생성한다. 검출기(73)는 신드롬(SDR1)에 기초하여 64 비트의 데이터(DQ_BL)에 에러가 발생되는 경우, 에러가 발생되었음을 나타내는 검출 신호(DS)를 생성한다.
패리티 체커(80)는 체크 비트 발생기(81), 비교기(82) 및 정정기(83)를 포함할 수 있다.
체크 비트 발생기(81)는 512 비트의 사용자 데이터 세트(SDQ)를 입력받고, 사용자 데이터 세트(SDQ)에 상응하는 체크 비트들의 세트(SPc)을 생성한다. 비교기는 64 비트의 체크 비트들의 세트(SPc)과 64 비트의 패리티 비트들(SPRT)을 비교하여 에러의 발생 유무와 에러의 위치를 나타내는 신드롬(SDR2)을 생성한다. 정정기(83)는 512 비트의 사용자 데이터 집합(SDQ)를 입력받고, 검출 신호(DS)와 신드롬(SDR2)에 기초하여 에러가 발생한 데이터세트(DQ_BL)의 데이터 비트들을 반전시켜, 사용자 데이터 세트(SDQ)의 에러를 정정할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 메모리 모듈에 구비되는 복수의 데이터 메모리들 중 하나의 구성을 나타내는 블록도이다.
도 7에서는 데이터 메모리(200a)의 구성을 나타내지만, 다른 데이터 메모리들(200b~200k) 각각의 구성 및 패리티 메모리(200p)의 구성도, 데이터 메모리(200a)의 구성과 실질적으로 동일할 수 있다.
도 7을 참조하면, 데이터 메모리(200a)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 리프레쉬 카운터(245)를 포함할 수 있다. 실시예에 따라, 데이터 메모리(200a)는 CRC 체커(450) 및 ECC 엔진(400) 중 하나를 더 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들(WL)과 비트라인들(BTL)이 교차하는 지점에 형성되는 복수의 메모리 셀들(MC)을 포함할 수 있다.
도 7에는 8개의 뱅크들을 포함하는 데이터 메모리(200a)의 예가 도시되어 있으나, 실시예에 따라, 데이터 메모리(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(30)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)는 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR) 또는 매핑된 칼럼 어드레스(MCA)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출된 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터는 ECC 엔진(400)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(30)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)와 제1 오류 검출/정정용 패리티 비트들(CRCd)은 메모리 컨트롤러(30)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)와 제1 오류 검출/정정용 패리티 비트들(CRCd)은 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이의 제1 메모리 영역과 제2 메모리 영역에 각각 기입될 수 있다.
제어 로직 회로(210)는 데이터 메모리(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 데이터 메모리(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(200a)는 메모리 컨트롤러(30)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 데이터 메모리(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
데이터 메모리(200a)가 CRC 체커(450)를 포함하는 경우에, 기입 동작에서 CRC 체커(450)는 데이터(DQ)와 제1 오류 검출/정정용 패리티 비트들(CRCd)에 기초하여 데이터(DQ)의 전송 도중에 발생할 수 있는 전송 에러를 검출하고, 에러가 검출된 경우에 이를 나타내는 얼러트 신호(ALRT)를 메모리 컨트롤러(30)에 전송할 수 있다. 이 경우에, 얼러트 신호(ALRT)는 전용 핀을 통하여 메모리 컨트롤러(30)에 전송될 수 있다. 메모리 컨트롤러(30)는 활성화된 얼러트 신호(ALRT)를 수신하는 경우, 데이터(DQ)와 제1 오류 검출/정정용 패리티 비트들(CRCd)을 데이터 메모리(200a)에 재전송할 수 있다.
또한, CRC 체커(450)는 에러의 발생 유무를 나타내는 모드 신호(MS)를 입출력 게이팅 회로(290)에 제공할 수 있다. 입출력 게이팅 회로(290)는 모드 신호(MS)가 전송된 데이터(DQ)에 에러가 없음을 나타내는 경우에는 데이터(DQ)와 제1 오류 검출/정정용 패리티 비트들(CRCd)을 하나의 뱅크 어레이에 기입할 수 있다. 입출력 게이팅 회로(290)는 모드 신호(MS)가 전송된 데이터(DQ)에 에러가 발생했음을 나타내는 경우에는 데이터(DQ)와 제1 오류 검출/정정용 패리티 비트들(CRCd)의 기입을 방지할 수 있다. CRC 체커(450)는 도 6의 CRC 체커(70)로 구성될 수 있다.
데이터 메모리(200a)가 ECC 엔진(400)을 포함하는 경우에, CRC 체커(450)가 ECC 엔진(400)에 구비되어 기입 동작에서 상술한 동작을 수행할 수 있다. 또한 ECC 엔진(400)은 ECC 디코더를 포함하여, 독출 동작에서 뱅크 어레이에 저장된 제1 오류 검출/정정용 패리티 비트들(CRCd)을 이용하여 저장된 데이터(DQ)에 대하여 ECC 디코딩을 수행하고, 데이터(DQ)의 에러를 검출/정정할 수 있다.
도 8a 내지 도 8e는 도 7에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 8a 내지 도 8d에서는 도 7의 메모리 셀(MC)이 저항성 메모리 셀로 구현된 경우를 나타내고, 도 8e는 도 3의 메모리 셀(MC)이 동적 메모리 셀로 구현된 경우를 나타낸다.
도 8a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 8b 내지 도 8d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.
도 8a를 참조하면, 메모리 셀(MC)은 비트 라인(BTL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다.
이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀은 비트 라인(BTL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.
도 8b를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 다이오드(D)를 포함한다.
저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BTL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지않는다.
도 8c를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다.
저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 양방향 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 8d를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다.
트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BTL)과 트랜지스터(CT) 사이에 연결된다. 트랜지스터(CT)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 메모리 셀(MC)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(CT)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.
도 8e를 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다.
트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BTL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 9는 본 발명의 실시예들에 따른 도 7의 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 9를 참조하면, 메모리 셀(MC)은 STT-MRAM 셀(90)로 구성될 수 있고, STT-MRAM 셀(90)은 MTJ 소자(91)와 셀 트랜지스터(CT)를 포함할 수 있다.
셀 트랜지스터(CT)의 게이트는 워드라인(WL)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(BTL)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(SL)에 연결된다.
MTJ 소자(91)는 자유 층(92)과 고정 층(94) 및 이들 사이에 터널 층(93)을 포함할 수 있다. 고정 층(94)의 자화 방향은 고정되어 있으며, 자유 층(92)의 자화 방향은 기입된 데이터에 따라 고정 층(94)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(94)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀(90)의 기입 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL)과 소스 라인(SL)에는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(91)에 기입될 로직 상태에 의해 결정된다.
STT-MRAM 셀(90)의 독출 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(285a)에 의해 센싱되고, MTJ 소자(91)에 기입된 로직 상태를 결정하기 위한 기준 전압과 비교된다. 이에 따라, MTJ 소자(91)에 저장된 데이터를 판별할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 7의 데이터 메모리에서 제1 뱅크 어레이를 나타낸다.
도 10을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(310)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(310)의 칼럼들(columns)이라고 정할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 7의 데이터 메모리에서 제1 뱅크 어레이와 입출력 게이팅 회로를 나타낸다.
도 11을 참조하면, 데이터 메모리(200a)의 제1 뱅크 어레이(310)는 제1 메모리 영역(311) 및 제2 메모리 영역(313)을 포함할 수 있다.
입출력 게이팅 회로(290)는 복수의 스위치들(291a, 291b, 291d)을 포함할 수 있다. 스위치들(291a, 291b)은 제1 메모리 영역(311)과 연결되고, 스위치(291d)는 제2 메모리 영역(313)과 연결될 수 있다. 입출력 게이팅 회로(290)는 데이터 입출력 버퍼(295)로부터 데이터 세트(DQ_BL)와 데이터 세트(DQ_BL)와 관련된 제1 패리티 비트들(CRCd)를 수신하고, 데이터 세트(DQ_BL)는 제1 메모리 영역(311)에 저장하고, 제1 패리티 비트들(CRCd)은 제2 메모리 영역(313)에 저장할 수 있다.
데이터 메모리(200a)가 도 7의 CRC 체커(450)나 ECC 엔진(400)을 포함하는 경우에 모드 신호(MS)가 스위치들(291a, 291b, 291d)에 제공될 수 있다. 스위치들(291a, 291b, 291d)은 모드 신호(MS)1에 응답하여 온/오프되어 데이터 세트(DQ_BL)와 제1 패리티 비트들(CRCd)을 제1 메모리 영역(311) 및 제2 메모리 영역(313)에 각각 전달하거나 그 전달을 차단할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 2의 메모리 모듈에서 패리티 메모리의 제1 뱅크 어레이와 입출력 게이팅 회로를 나타낸다.
도 12를 참조하면, 패리티 메모리(200p)의 제1 뱅크 어레이(310p)는 제1 패리티 영역(311p) 및 제2 패리티 영역(313p)을 포함할 수 있다.
입출력 게이팅 회로(290p)는 복수의 스위치들(292a, 292b, 292d)을 포함할 수 있다. 스위치들(292a, 292b)은 제1 패리티 영역(311p)과 연결되고, 스위치(292d)는 제2 패리티 영역(313p)과 연결될 수 있다. 입출력 게이팅 회로(290p)는 패리티 메모리(200p)의 데이터 입출력 버퍼로부터 패리티 비트들(SPRT)과 패리티 비트들(SPRT)과 관련된 제2 패리티 비트들(CRCp)를 수신하고, 패리티 비트들(SPRT)은 제1 패리티 영역(311p)에 저장하고, 제2 패리티 비트들(CRCp)은 제2 패리티 영역(313p)에 저장할 수 있다.
패리티 메모리(200p)가 도 7의 CRC 체커(450)나 ECC 엔진(400)을 포함하는 경우에 모드 신호(MS)가 스위치들(292a, 292b, 292d)에 제공될 수 있다. 스위치들(292a, 292b, 292d)은 모드 신호(MS2)에 응답하여 온/오프되어 패리티 비트들(SPRT)과 제2 패리티 비트들(CRCp)을 제1 패리티 영역(311p) 및 제2 패리티 영역(313p)에 각각 전달하거나 그 전달을 차단할 수 있다.
도 13a는 본 발명의 실시예들에 따른 도 7의 데이터 메모리에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 13a를 참조하면, ECC 엔진(400)은 CRC 체커(410) 및 ECC 디코더(420)를 포함할 수 있다.
CRC 체커(410)는 데이터 입출력 버퍼(295)로부터 제공되는 데이터 세트(DQ_BL)와 제1 오류 검출/정정용 패리티 비트들(CRCd)에 기초하여 데이터 세트(DQ_BL)의 전송 도중에 발생할 수 있는 전송 에러를 검출하고, 에러가 검출된 경우에 이를 나타내는 얼러트 신호(ALRT)를 메모리 컨트롤러(30)에 전송하고, 모드 신호(MS)는 입출력 게이팅 회로(290)에 제공할 수 있다. CRC 체커(410)는 도 6의 CRC 체커(70)와 유사한 구성을 가질 수 있다.
ECC 디코더(420)는 독출 동작에서, 뱅크 어레이의 제1 데이터 영역과 제2 데이터 영역 각각으로부터 데이터 세트(DQ_BL)와 제1 오류 검출/정정용 패리티 비트들(CRCd)을 독출하고, 제1 오류 검출/정정용 패리티 비트들(CRCd)을 이용하여 데이터 세트(DQ_BL)에 대한 ECC 디코딩을 수행하고, 데이터 세트(DQ_BL)의 에러를 정정하여 정정된 데이터 세트(DQ_BL')와 제1 오류 검출/정정용 패리티 비트들(CRCd)을 출력할 수 있다.
도 13b는 본 발명의 실시예들에 따른 도 13a의 ECC 엔진에서 ECC 디코더의 구성을 나타내는 블록도이다.
도 13b를 참조하면, ECC 디코더(420)는 체크 비트 생성기(421), 비교기(422) 및 검출기(423)를 포함할 수 있다.
체크 비트 발생기(421)는 64 비트의 데이터 세트(DQ_BL)를 입력받고 데이터 세트(DQ_BL)에 상응하는 8 비트의 체크 비트들(Pc')을 생성한다. 비교기(422)는 8 비트의 체크 비트들(Pc')과 8 비트의 제1 오류 검출/정정용 패리티 비트들(CRCd)을 비교하여 에러의 발생 유무와 에러의 위치를 나타내는 신드롬(SDR3)을 생성한다. 정정기(423)는 신드롬(SDR1)에 기초하여 64 비트의 데이터 세트(DQ_BL)에 에러가 발생되는 경우, 에러를 정정하고, 정정된 데이터 세트(DQ_BL')를 출력할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 기입 동작을 나타낸다.
도 14를 참조하면, 기입 동작에서, 메모리 컨트롤러(30)는 호스트(15) 또는 어플리케이션(미도시)로부터 사용자 데이터 세트(SDQ)를 수신하고, 사용자 데이터 세트(SDQ)를 복수의 버스트 길이에 대응되는 데이터 세트들로 분할하고, 사용자 데이터 세트(SDQ)는 패리티 생성기(50)에 제공하고, 데이터 세트들은 순차적으로 CRC 생성기(40)에 제공할 수 있다. 패리티 생성기(50)는 사용자 데이터 세트(SDQ)에 기초하여 패리티 비트들(SPRT)을 생성하고, CRC 생성기(40)는 데이터 세트(DQ_BL)들 각각에 기초하여 제1 오류 검출/정정용 패리티 비트들(CRCd)을 생성하고, 패리티 비트들(SPRT)에 기초하여 제2 오류 검출/정정용 패리티 비트들(CRCp)을 생성할 수 있다.
메모리 컨트롤러(30)는 제1 데이터 버스를 통하여 사용자 데이터 세트(SDQ) 중 복수의 버스트 길이에 대응하는 데이터 세트(DQ_BL)를 데이터 메모리들(200a~200k) 각각의 제1 메모리 영역에 저장하고, 패리티 비트들(SPRT)은 패리티 메모리(200p)의 제1 패리티 영역에 저장할 수 있다. 메모리 컨트롤러(30)는 제2 데이터 버스를 통하여 데이터 세트(DQ_BL)와 관련된 제1 오류 검출/정정용 패리티 비트들(CRCd)은 데이터 메모리들(200a~200k) 각각의 제2 메모리 영역에 저장하고, 패리티 비트들(SPRT)과 관련된 제2 오류 검출/정정용 패리티 비트들(CRCp)은 패리티 메모리(200p)의 제2 패리티 영역에 저장할 수 있다.
이 경우에, 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 데이터 메모리들(200a~200k) 각각의 제1 메모리 영역에 데이터 세그먼트(DQ_BL_SG1)들이 저장될 때, 데이터 세그먼트(DQ_BL_SG1)들과 관련된 패리티 비트들(PRT_BL2)이 패리티 메모리(200p)의 제1 패리티 영역에 저장된다. 또한, 데이터 메모리들(200a~200k) 각각의 제1 메모리 영역에 데이터 세그먼트(DQ_BL_SG2)들이 저장될 때, 데이터 세그먼트(DQ_BL_SG2)들과 관련된 패리티 비트들(PRT_BL2)이 패리티 메모리(200p)의 제1 패리티 영역에 저장된다. 즉, 데이터 메모리들(200a~200k) 각각의 제1 메모리 영역에 저장되는 데이터 세그먼트(DQ_BL_SG)들과 이에 대응되는 패리티 비트들(PRT_BL2)은 동일한 어드레스에 의하여 액세스할 수 있다.
도 15는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 독출 동작을 나타낸다.
도 15를 참조하면, 독출 동작에서, 데이터 메모리들(200a~200k) 각각은 복수의 버스트 길이에 대응하는 데이터 세트(DQ_BL)와 제1 오류 검출/정정용 패리티 비트들(CRCd)을 메모리 컨트롤러(30)에 전송하고, 패리티 메모리(200p)는 데이터 세트(DQ_BL)들 전체와 관련된 패리티 비트들(SPRT)과 제2 오류 검출/정정용 패리티 비트들(CRCp)을 메모리 컨트롤러(30)에 전송한다.
메모리 컨트롤러(30)의 CRC/패리티 체커(60)의 CRC 체커(70)는 도 6을 참조하여 설명한 바와 같이, 데이터 세트(DQ_BL)들 각각에 대하여 제1 오류 검출/정정용 패리티 비트들(CRCd)을 이용하여 적어도 하나의 데이터 메모리의 에러를 검출하고, 이를 나타내는 검출 신호(DS)를 패리티 체커(80)에 제공할 수 있다. 패리티 체커(80)는 패리티 비트들(SPRT)과 판정 신호(DS)에 기초하여 에러가 검출된 데이터 메모리의 에러의 종류를 파악하고, 에러가 검출된 데이터 메모리의 데이터 비트들을 반전하여 정정된 사용자 데이터 세트(SDQ')를 호스트(15)에 제공할 수 있다.
도 16은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 기입 동작을 나타낸다.
도 16의 메모리 모듈(100a)은 데이터 메모리들(200a~200k) 및 패리티 메모리(200p) 각각이 ECC 엔진(ECCE)를 구비한다는 점이 도 14의 메모리 모듈(100)과 차이가 있다.
도 16을 참조하면, 메모리 컨트롤러(30)는 호스트(15)로부터 사용자 데이터 세트(SDQ)를 수신하고, 메모리 컨트롤러(30)는 제1 데이터 버스를 통하여 사용자 데이터 세트(SDQ) 중 복수의 버스트 길이에 대응하는 데이터 세트(DQ_BL)를 데이터 메모리들(200a~200k) 각각의 제1 메모리 영역에 저장하고, 패리티 비트들(SPRT)은 패리티 메모리(200p)의 제1 패리티 영역에 저장할 수 있다. 메모리 컨트롤러(30)는 제2 데이터 버스를 통하여 데이터 세트(DQ_BL)와 관련된 제1 오류 검출/정정용 패리티 비트들(CRCd)은 데이터 메모리들(200a~200k) 각각의 제2 메모리 영역에 저장하고, 패리티 비트들(SPRT)과 관련된 제2 오류 검출/정정용 패리티 비트들(CRCp)은 패리티 메모리(200p)의 제2 패리티 영역에 저장할 수 있다.
이 경우에, 데이터 메모리들(200a~200b)들 각각의 ECC 엔진(ECCE)의 CRC 체커는 도 13a를 참조하여 설명한 바와 같이, 데이터 세트(DQ_BL) 및 제1 오류 검출/정정용 패리티 비트들(CRCd)에 기초하여 데이터 세트(DQ_BL)의 전송 에러를 검출하고, 데이터 세트(DQ_BL)에 전송 에러가 없는 경우, 데이터 세트(DQ_BL)를 제1 메모리 영역에 저장하고, 데이터 세트(DQ_BL)에 전송 에러가 있는 경우, 메모리 컨트롤러(30)에 얼러트 신호(ALRT)를 전송할 수 있다. 또한 패리티 메모리(200p)의 ECC 엔진(ECCE)의 CRC 체커도 패리티 비트들(SPRT) 및 제2 오류 검출/정정용 패리티 비트들(CRCp)에 기초하여 패리티 비트들(SPRT)의 전송 에러를 검출할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 독출 동작을 나타낸다.
도 17의 메모리 모듈(100a)은 데이터 메모리들(200a~200k) 및 패리티 메모리(200p) 각각이 ECC 엔진(ECCE)를 구비한다는 점이 도 15의 메모리 모듈(100)과 차이가 있다.
도 17을 참조하면, 독출 동작에서, 데이터 메모리들(200a~200k) 각각의 ECC 엔진(ECCE)의 ECC 디코더는 도 13b를 참조하여 설명한 바와 같이, 제1 메모리 영역으로부터 독출된 데이터 세트(DQ_BL)와 제2 메모리 영역으로부터 독출된 제1 오류 검출/정정용 패리티 비트들(CRCd)에 기초하여 데이터 세트(DQ_BL)에 대하여 ECC 디코딩을 수행하고, 데이터 세트(DQ_BL)의 적어도 하나의 저장 에러를 검출하고 정정할 수 있다. 이 경우에, ECC 디코더의 정정기는 데이터 세트(DQ_BL)의 에러를 정정하여 정정된 데이터 세트(DQ_BL')를 메모리 컨트롤러(30)에 전송할 수 있다. 또한 패리티 메모리(200p)의 ECC 엔진(ECCE)의 ECC 디코더도 패리티 비트들(SPRT)에 대한 ECC 디코딩을 수행하고, 패리티 비트들(SPRT)에 에러가 발생된 경우, 에러를 정정하여 정정된 패리티 비트들을 메모리 컨트롤러(30)에 전송할 수 있다.
도 14 내지 도 17을 참조하여, 설명한 바와 같이 본 발명의 실시예들에 따른 메모리 모듈들(100, 100a)은 하나의 데이터 메모리들(200a~200k) 각각에 데이터 세트(DQ_BL)의 전송 에러를 검출할 수 있는 제1 오류 검출/정정용 패리티 비트들(CRCd)을 저장하고, 하나의 패리티 메모리(200p)에는 데이터 메모리들(200a~200k)에 저장되는 데이터 세트(DQ_BL)들 전체에 해당하는 패리티 비트들(SPRT)를 저장함으로써 칩킬(chipkill) 테그닉을 구현할 수 있다. 이 경우에, 데이터 세트(DQ_BL)와 관련된 제1 오류 검출/정정용 패리티 비트들을 저장하기 위한 별도의 CRC 메모리를 필요로 하지 않고, 데이터 메모리들의 수가 증가하여도 록스텝(lockstep)을 구성하지 않아도 된다. 따라서 메모리 모듈(100, 100b)은 증가된 RAS(reliability, availability, serviceability, 안정성, 가용성 및 유지보수 편의성)을 제공할 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 2 및 도 18을 참조하면, 복수의 데이터 메모리들(200a~200k) 및 하나의 패리티 메모리(200p)를 구비하는 메모리 모듈(100) 및 메모리 모듈(100)을 제어하는 메모리 컨트롤러(30)를 포함하는 메모리 시스템(20)의 동작 방법에서는, 메모리 컨트롤러(30)가 수의 데이터 메모리들(200a~200k) 각각의 제1 메모리 영역(311) 과 제2 메모리 영역(313)에 복수의 버스트 길이(burst length)들에 대응하는 데이터 세트(DQ_BL)와 상기 데이터 세트(DQ_BL)에 관련된 제1 오류 검출/정정용 패리티 비트들(CRCd)을 각각 저장한다(S510).
또한 메모리 컨트롤러(30)는 패리티 메모리(200p)의 제1 패리티 영역(311p)과 제2 패리티 영역(313p)에 복수의 데이터 메모리들(200a~200k) 각각에 저장되는 데이터 세트(DQ_BL)들 전체에 해당하는 사용자 데이터 세트(SDQ)와 관련된 패리티 비트들(SPRT) 및 상기 패리티 비트들(SPRT)과 관련된 제2 오류 검출/정정용 패리티 비트들(CRCp)을 각각 저장한다(S520). 메모리 컨트롤러(30)가 데이터 메모리들(200a~200k) 각각에 데이터 세트(DQ_BL)를 저장하고, 패리티 메모리(200p)에 패리티 비트들(SPRT)을 저장함에 있어, 도 16에 도시된 바와 같이, ECC 엔진(ECCE)에서 전송 에러를 검출하고, 전송 에러가 검출되는 경우, 얼러트 신호(ALRT)를 메모리 컨트롤러(30)에 전송할 수 있다.
메모리 컨트롤러(30)는 데이터 메모리들(200a~200k) 각각으로부터 데이터 세트(DQ_BL)와 제1 오류 검출/정정용 패리티 비트들(CRCd)을 독출하고, 제1 오류 검출/정정용 패리티 비트들(CRCd)을 이용하여 데이터 세트(DQ_BL) 각각의 에러를 검출한다(S530). 데이터 메모리들(200a~200k) 중에서 적어도 하나의 데이터 메모리에서 에러가 검출되면, 메모리 컨트롤러(30)는 패리티 메모리(200p)로부터 독출된 데이터 세트(DQ_BL)들 전체와 관련된 패리티 비트들(SPRT)을 이용하여 에러가 검출된 적어도 하나의 데이터 메모리의 에러의 종류를 판단한다(S540). 메모리 컨트롤러(30)는 상기 판단에 기초하여 에러가 검출된 적어도 하나의 데이터 메모리의 데이터 세트(DQ_BL)의 데이터 비트들을 반전시킨다(S550).
도 19는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 구조도이다.
도 19에 도시된 바와 같이, 메모리 장치(800)는 다수의 반도체 레이어들(LA1 내지 LAs, s는 2 이상의 정수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(810)와 슬레이브 칩으로서 제s 반도체 레이어(820)를 중심으로 하여 반도체 장치(800)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(810)는 슬레이브 칩에 구비되는 메모리 영역(821)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(810)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 8101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 8102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(8103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(8104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(8105)를 포함할 수 있다.
또한 제1 반도체 레이어(810)는 제어 로직 회로(8107)을 더 포함할 수 있다. 제어 로직 회로(8107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(821)에 대한 액세스를 제어할 수 있다.
한편, 제s 반도체 레이어(820)는, 메모리 영역(821), 메모리 영역(821)의 데이터에 대한 ECC 디코딩과 패리티 체크를 수행하는 ECC 엔진(822) 및 메모리 영역들(821)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역을 구비할 수 있다.
도 2 내지 도 18을 참조하여 설명한 바와 같이, 메모리 영역(821)은 복수의 버스트 길이들에 대응되는 데이터 세트를 저장하는 제1 메모리 영역 및 상기 데이터 세트들과 관련된 제1 오류 검출/정정용 패리티 비트들을 저장하는 제2 메모리 영역을 포함할 수 있다. 도 19의 반도체 메모리 장치(800)는 도 2의 메모리 모듈(100)의 데이터 메모리(200a) 또는 패리티 메모리(200p)로 채용될 수 있다.
또한 메모리 장치(800)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 이ㅕ역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
도 20은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 도면이다.
도 20을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 시스템 컨트롤러(920) 및 메모리 시스템(930)을 포함한다. 컴퓨팅 시스템(900)은 프로세서 버스(940), 확장 버스(950), 입력 장치(960), 출력 장치(970) 및 저장 장치(980)를 더 포함할 수 있다. 메모리 시스템(930)은 복수의 메모리 모듈들(932) 및 메모리 모듈들(932)을 제어하기 위한 메모리 컨트롤러(931)를 포함한다. 메모리 모듈들(932) 각각은 복수의 데이터 메모리들과 하나의 패리티 메모리를 포함하며, 메모리 컨트롤러(931)는 시스템 컨트롤러(920)에 포함될 수 있다.
프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 메모리 컨트롤러(931)는 프로세서(910)에 의해 제공된 명령을 수행하도록 메모리 모듈들(932)을 제어할 수 있다. 메모리 모듈들(932)은 메모리 컨트롤러(931)로부터 제공된 데이터를 저장하고, 저장된 데이터를 메모리 컨트롤러(931)에 제공할 수 있다. 메모리 모듈들(932) 각각은 전술한 바와 같이 증가된 RAS(reliability, availability, serviceability, 안정성, 가용성 및 유지보수 편의성)을 제공할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 메모리 모듈 및 메모리 시스템은 복수의 데이터 메모리들 및 하나의 패리티 메모리를 구비하고, 데이터 메모리들 각각에 데이터 세트와 관련된 제1 오류 검출/정정용 패리티 비트들을 저장함으로써 칩킬 테크닉 구현시에도 록스텝(lockstep)을 구성하지 않으면서, 가된 RAS(reliability, availability, serviceability, 안정성, 가용성 및 유지보수 편의성)을 제공할 수 있다.
본 발명은 메모리 모듈을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 데이터 메모리들; 및
    적어도 하나의 패리티 메모리를 포함하고,
    상기 복수의 데이터 메모리들 각각은 복수의 버스트 길이(burst length)들에 대응하는 데이터 세트를 저장하는 제1 메모리 영역 및 상기 데이터 세트에 관련된 제1 오류 검출/정정용 패리티 비트들을 저장하는 제2 메모리 영역을 구비하는 제1 메모리 셀 어레이를 포함하고,
    상기 적어도 하나의 패리티 메모리는 상기 복수의 데이터 메모리들 각각에 저장되는 상기 데이터 세트 전체에 해당하는 사용자 데이터 세트와 관련된 패리티 비트들을 저장하는 제1 패리티 영역 및 상기 패리티 비트들과 관련된 제2 오류 검출/정정용 패리티 비트들을 저장하는 제2 패리티 영역을 구비하는 제2 메모리 셀 어레이를 포함하는 메모리 모듈.
  2. 제1항에 있어서,
    상기 제1 오류 검출/정정용 패리티 비트들은 상기 복수의 데이터 메모리들 각각의 에러를 검출하는데 이용되고,
    상기 패리티 비트들은 상기 복수의 데이터 메모리들 중 상기 에러가 검출된 적어도 하나의 데이터 메모리의 에러를 정정하는데 이용되는 메모리 모듈.
  3. 제2항에 있어서,
    상기 복수의 데이터 메모리들 각각의 에러는 상기 데이터 세트가 상기 복수의 데이터들 각각에 전송될 때 발생한 전송 에러 또는 상기 데이터 세트가 상기 복수의 데이터 메모리들 각각에 저장될 때 발생한 저장 에러인 메모리 모듈.
  4. 제1항에 있어서,
    상기 복수의 데이터 메모리들 각각은 상기 데이터 세트를 기초로 데이터 체크 비트들을 계산하고, 상기 데이터 체크 비트들과 상기 제1 오류 검출/정정용 패리티 비트들을 비교하고, 상기 비교의 결과에 기초하여 상기 데이터 세트를 상기 제1 데이터 영역에 선택적으로 저장하는 CRC 체커를 더 포함하는 메모리 모듈.
  5. 제4항에 있어서,
    상기 CRC 체커는 상기 비교의 결과, 상기 데이터 체크 비트들과 상기 제1 오류 검출/정정용 패리티 비트들의 상응하는 비트들 중 적어도 하나가 서로 동일하지 않은 경우에는 얼러트 신호를 외부의 메모리 컨트롤러에 전송하고 상기 메모리 컨트롤러로부터 상기 데이터 세트와 상기 제1 오류 검출/정정용 패리티 비트들을 다시 전송받는 메모리 모듈.
  6. 제1항에 있어서,
    상기 복수의 데이터 메모리들 각각은 상기 데이터 세트를 기초로 데이터 체크 비트들을 계산하고, 상기 데이터 체크 비트들과 상기 제1 오류 검출/정정용 패리티 비트들을 비교하고, 상기 비교의 결과에 기초하여 상기 데이터 세트를 상기 제1 데이터 영역에 선택적으로 저장하는 CRC 체커를 구비하는 ECC(error correction code) 엔진을 더 포함하는 메모리 모듈.
  7. 제6항에 있어서,
    상기 ECC 엔진은 독출 동작에서,
    상기 제2 데이터 영역에서 독출된 상기 제1 오류 검출/정정용 패리티 비트들을 이용하여 상기 제1 데이터 영역에서 독출된 상기 데이터 세트의 에러를 정정하는 ECC 디코더를 더 포함하는 메모리 모듈.
  8. 제7항에 있어서,
    상기 CRC 체커와 상기 ECC 디코더는 동일한 에러 검출 코드를 사용하는 메모리 모듈.
  9. 제1항에 있어서,
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이는 각각 복수의 동적 메모리 셀들 또는 복수의 저항성 메모리 셀들을 포함하고,
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이는 각각 3차원 메모리 셀 어레이이고,
    상기 메모리 모듈은 DIMM(dual in-line memory module)인 메모리 모듈.
  10. 복수의 데이터 메모리들 및 적어도 하나의 패리티 메모리를 구비하는 메모리 모듈; 및
    상기 메모리 모듈을 제어하는 메모리 컨트롤러를 포함하고,
    상기 복수의 데이터 메모리들 각각은 복수의 버스트 길이(burst length)들에 대응하는 데이터 세트를 저장하는 제1 메모리 영역 및 상기 데이터 세트에 관련된 제1 오류 검출/정정 패리티 비트들을 저장하는 제2 메모리 영역을 구비하는 제1 메모리 셀 어레이를 포함하고,
    상기 적어도 하나의 패리티 메모리는 상기 복수의 데이터 메모리들에 저장되는 상기 데이터 세트 전체에 해당하는 사용자 데이터 세트와 관련된 패리티 비트들을 저장하는 제1 패리티 영역 및 상기 패리티 비트들과 관련된 제2 오류 검출/정정용 패리티 비트들을 저장하는 제2 패리티 영역을 구비하는 제2 메모리 셀 어레이를 포함하고,
    상기 메모리 컨트롤러는
    상기 제1 오류 검출/정정용 패리티 비트들과 상기 제2 오류 검출/정정용 패리티 비트들을 생성하는 CRC 생성기; 및
    상기 패리티 비트들을 생성하는 패리티 생성기를 포함하는 메모리 시스템.
  11. 제10항에 있어서, 상기 메모리 컨트롤러는
    독출 동작에서, 상기 복수의 데이터 메모리들 각각으로부터 독출된 상기 제1 오류 검출/정정용 패리티 비트들에 기초하여 상기 복수의 데이터 메모리들 각각의 에러를 검출하고,
    상기 패리티 메모리로부터 독출된 상기 패리티 비트들에 기초하여 상기 복수의 데이터 메모리들 중 상기 에러가 검출된 적어도 하나의 데이터 메모리의 에러를 정정하는 CRC/패리티 체커를 포함하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 메모리 컨트롤러는 상기 에러가 검출된 적어도 하나의 데이터 메모리의 데이터를 반전시키는 메모리 시스템.
  13. 제10항에 있어서,
    상기 복수의 데이터 메모리들 각각은 상기 데이터 세트를 기초로 데이터 체크 비트들을 계산하고, 상기 데이터 체크 비트들과 상기 제1 오류 검출/정정용 패리티 비트들을 비교하고, 상기 비교의 결과에 기초하여 상기 데이터 세트를 상기 제1 데이터 영역에 선택적으로 저장하는 CRC 체커를 더 포함하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 CRC 체커는 상기 비교의 결과, 상기 데이터 체크 비트들과 상기 제1 오류 검출/정정용 패리티 비트들의 상응하는 비트들 중 적어도 하나가 서로 동일하지 않은 경우에는 얼러트 신호를 상기 메모리 컨트롤러에 전송하고 상기 메모리 컨트롤러로부터 상기 얼러트 신호에 응답하여 상기 데이터 세트와 상기 제1 오류 검출/정정용 패리티 비트들을 다시 전송받는 메모리 시스템.
  15. 제10항에 있어서,
    상기 복수의 데이터 메모리들 각각은 상기 데이터 세트를 기초로 데이터 체크 비트들을 계산하고, 상기 데이터 체크 비트들과 상기 제1 오류 검출/정정용 패리티 비트들을 비교하고, 상기 비교의 결과에 기초하여 상기 데이터를 상기 제1 데이터 영역에 선택적으로 저장하는 CRC 체커를 구비하는 ECC(error correction code) 엔진을 더 포함하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 ECC 엔진은 독출 동작에서,
    상기 제2 데이터 영역에서 독출된 상기 제1 오류 검출/정정용 패리티 비트들을 이용하여 상기 제1 데이터 영역에서 독출된 상기 데이터 세트의 에러를 정정하는 ECC 디코더를 더 포함하는 메모리 시스템.
  17. 제15항에 있어서,
    상기 CRC 체커는 SEC(single error correction) 코드 또는 SECDED(single error correction/double error detection) 코드를 사용하는 메모리 시스템.
  18. 복수의 데이터 메모리들 및 적어도 하나의 패리티 메모리를 구비하는 메모리 모듈 및 상기 메모리 모듈을 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
    상기 복수의 데이터 메모리들 각각의 제1 메모리 영역과 제2 메모리 영역에 복수의 버스트 길이(burst length)들에 대응하는 데이터 세트와 상기 데이터 세트에 관련된 제1 오류 검출/정정용 패티리 비트들을 각각 저장하는 단계; 및
    상기 패리티 메모리의 제1 패리티 영역과 상기 제2 패리티 영역에 상기 복수의 데이터 메모리들 각각에 저장되는 상기 데이터 세트 전체에 해당하는 사용자 데이터 세트와 관련된 패리티 비트들과 및 상기 패리티 비트들과 관련된 제2 오류 검출/정정용 패리티 비트들을 각각 저장하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 제18항에 있어서,
    상기 메모리 컨트롤러가 상기 복수의 데이터 메모리들 각각으로부터 독출된 상기 제1 오류 검출/정정용 패리티 비트들에 기초하여 상기 복수의 데이터 메모리들 각각의 에러를 검출하는 단계;
    상기 메모리 컨트롤러가 상기 에러가 검출된 데이터 메모리의 상기 데이터 세트와 상기 패리티 메모리로부터 독출된 상기 패리티 비트들에 기초하여 상기 검출된 에러의 종류를 판단하는 단계; 및
    상기 메모리 컨트롤러가 상기 에러가 검출된 데이터 메모리의 데이터 세트를 반전시키는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  20. 제19항에 있어서,
    상기 메모리 컨트롤러의 CRC 체커는 상기 독출된 데이터 세트를 기초로 데이터 체크 비트들을 계산하고, 상기 데이터 체크 비트들과 상기 제1 오류 검출/정정용 패리티 비트들을 비교하고, 상기 비교의 결과에 기초하여 상기 에러를 검출하는 메모리 시스템의 동작 방법.
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