CN111090538A - 存储器模块及操作包括该存储器模块的存储器系统的方法 - Google Patents

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CN111090538A CN201910590044.7A CN201910590044A CN111090538A CN 111090538 A CN111090538 A CN 111090538A CN 201910590044 A CN201910590044 A CN 201910590044A CN 111090538 A CN111090538 A CN 111090538A
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Abstract

本公开涉及存储器模块及操作包括该存储器模块的存储器系统的方法。该存储器模块包括：第一纠错码存储器和多个第一数据存储器的第一通道；以及第二纠错码存储器和多个第二数据存储器的第二通道。第一数据存储器利用存储器控制器发送多个第一数据集中的对应的第一数据集。第一数据集与突发长度相对应。第二数据存储器利用存储器控制器发送多个第二数据集中的对应的第二数据集。第二数据集与突发长度相对应。第一纠错码存储器存储用于检测存储在多个第一数据存储器中的所有多个第一数据集中的至少一个错误的第一子奇偶校验数据。第二纠错码存储器存储用于检测存储在多个第二数据存储器中的所有多个第二数据集中的至少一个错误的第二子奇偶校验数据。

Description

存储器模块及操作包括该存储器模块的存储器系统的方法
相关申请的交叉引用
本申请要求于2018年10月24日在韩国知识产权局提交的韩国专利申请No.10-2018-0127094的优先权，该专利申请的公开内容通过引用整体结合于本文。
技术领域
示例实施例涉及存储器件，并且更具体地涉及存储器模块和操作包括该存储器模块的存储器系统的方法。
背景技术
通常，计算机系统可以包括用于高性能和大容量的存储器模块中的多个存储器芯片(例如，DRAM)。可以通过在印刷电路板上安装多个存储器芯片来实现存储器模块。存储器模块可以是单列直插式存储器模块(在下文中，被称为SIMM)和双列直插式存储器模块(在下文中，被称为DIMM)。SIMM可以包括安装在印刷电路板的一侧上的多个存储器芯片，而DIMM可以包括安装在印刷电路板的两侧上的多个存储器芯片。
发明内容
根据本发明构思的示例性实施例，一种存储器模块，包括：第一数据存储器和第一纠错码存储器，所述第一数据存储器和所述第一纠错码存储器构成了第一通道；以及第二数据存储器和第二纠错码存储器，所述第二数据存储器和所述第二纠错码存储器构成了第二通道。每个所述第一数据存储器被配置为利用存储器控制器发送第一数据集中的对应的第一数据集，每个所述第一数据集与突发长度相对应。每个所述第二数据存储器被配置为利用所述存储器控制器发送第二数据集中的对应的第二数据集，每个所述第二数据集与突发长度相对应。所述第一纠错码存储器被配置为存储用于检测存储在所述第一数据存储器中的所有所述第一数据集中的至少一个错误的第一子奇偶校验数据。所述第二纠错码存储器被配置为存储用于检测存储在所述第二数据存储器中的所有所述第二数据集中的至少一个错误的第二子奇偶校验数据。
根据本发明构思的示例性实施例，一种存储器模块，包括：第一通道，所述第一通道包括第一数据存储器；第二通道，所述第二通道包括第二数据存储器；以及纠错码存储器。所述第一数据存储器和所述第二数据存储器分别存储第一数据集和第二数据集。每个所述第一数据集与突发长度相对应。每个所述第二数据集与所述突发长度相对应。所述纠错码存储器存储奇偶校验数据，所述奇偶校验数据用于检测与所有所述第一数据集相对应的第一子用户数据集和与所有所述第二数据集相对应的第二子用户数据集中的至少一者的至少一个错误。
根据本发明构思的示例性实施例，提供如下一种操作存储器系统的方法。所述存储器系统包括存储器模块和用于控制所述存储器模块的存储器控制器。所述存储器模块包括第一数据存储器、第二数据存储器和纠错码存储器。与突发长度相对应的每个第一数据集被存储在所述第一数据存储器中的对应的第一数据存储器中。与所述突发长度相对应的每个第二数据集被存储在所述第二数据存储器中的对应的第二数据存储器中。与所有所述第一数据集相关联的第一子奇偶校验数据和与所有所述第二数据集相关联的第二子奇偶校验数据被存储在所述纠错码存储器中。所述存储器控制器基于所有所述第一数据集和所有所述第二数据集，检测所述第一数据存储器和所述第二数据存储器中的每个数据存储器是否具有错误位。所述存储器控制器基于所述第一子奇偶校验数据和所述第二子奇偶校验数据，确定检测到的错误位是否可校正。所述存储器控制器响应于确定所述检测到的错误位不可校正，翻转所述检测到的错误位的数据值。
附图说明
通过以下结合附图的详细描述，将更清楚地理解说明性的非限制性示例实施例。
图1是示出了根据示例实施例的存储器系统的框图。
图2A是示出了根据示例实施例的图1中的存储器模块的示例的框图。
图2B示出了图2A的存储器模块的数据输入/输出(I/O)宽度。
图3A示出了根据示例实施例的与图2A的存储器模块中的突发长度相对应的数据集。
图3B示出了与提供给图2A的存储器模块中的第一纠错码(ECC)存储器和第二ECC存储器/从图2A的存储器模块中的第一ECC存储器和第二ECC存储器输出的突发长度相对应的奇偶校验数据集。
图4是示出了根据示例实施例的图1中的存储器控制器中的奇偶校验生成器的框图。
图5是示出了根据示例实施例的图1中的存储器控制器中的奇偶校验器的框图。
图6是示出了根据示例实施例的图2A的存储器模块中的第一数据存储器和第二数据存储器之一的框图。
图7是图6中所示的存储单元的示例实现的电路图。
图8示出了图6的数据存储器中的第一存储体(bank)阵列的示例。
图9是示出了根据示例实施例的图6的数据存储器中的ECC引擎的框图。
图10是示出了根据示例实施例的图9的ECC引擎中的ECC解码器的框图。
图11示出了图6的数据存储器中的第一存储体阵列、I/O选通电路和ECC引擎。
图12示出了图2A中的存储器模块中的第一ECC存储器中的第一存储体阵列、I/O选通电路和ECC引擎。
图13示出了在图2A的存储器模块中以区块(rank)为单位执行纠错操作。
图14A是示出了根据示例实施例的图1中的存储器模块的另一示例的框图。
图14B示出了图14A的存储器模块的数据I/O宽度。
图15示出了根据示例实施例的与图14的存储器模块中的突发长度相对应的数据集。
图16A示出了根据示例实施例的图14A的存储器模块中的ECC存储器的示例。
图16B是根据示例实施例的图16A的ECC存储器的透视图。
图17示出了根据示例实施例的图14A的存储器模块的操作。
图18示出了根据示例实施例的图14A的存储器模块的操作。
图19是示出了根据示例实施例的操作存储器系统的方法的流程图。
图20是示出了根据示例实施例的操作存储器系统的方法的流程图。
图21是示出了根据示例实施例的具有四区块(quad-rank)存储器模块的存储器系统的框图。
图22是示出了根据示例实施例的包括存储器模块的移动系统的框图。
具体实施方式
在下文中将参考附图更全面地描述各种示例实施例，附图中示出了一些示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
参照图1，存储器系统20包括存储器控制器30和存储器模块(MM)100。存储器模块100包括多个存储器件200a～200k和200t。多个存储器件200a～200k和200t包括多个数据存储器200a～200k和至少一个纠错码(ECC)存储器200t。
存储器控制器30可以控制存储器系统20的整体操作。存储器控制器30可以控制主机与多个存储器件200a～200k和200t之间的全部数据交换。例如，存储器控制器30可以响应于来自主机的请求在多个存储器件200a～200k和200t中写入数据或者从多个存储器件200a～200k和200t读取数据。另外，存储器控制器30可以向多个存储器件200a～200k和200t发出操作命令，以控制多个存储器件200a～200k和200t。
在一些实施例中，多个存储器件200a～200k和200t中的每个存储器件可以包括动态存储单元，诸如动态随机存取存储器(DRAM)。
在一些实施例中，数据存储器200a～200k的数目可以是16或8，但不限于此。
在示例实施例中，数据存储器200a～200k均可以被称为数据芯片，ECC存储器200t可以被称为奇偶校验存储器或冗余存储器。另外，ECC存储器200t可以被称为奇偶校验芯片或冗余芯片。
存储器控制器30和存储器模块100可以响应于时钟信号CLK来交换数据集DQ_BL和奇偶校验数据集SPRT。
数据集DQ_BL包括与提供给每个数据存储器200a～200k/从每个数据存储器200a～200k输出的突发长度相对应的数据集，并且奇偶校验数据集SPRT包括与和数据存储器200a～200k的所有数据集DQ_BL相对应的用户数据集相关联的奇偶校验数据。例如，数据集DQ_BL可以具有在存储器控制器30与存储器模块100中的每个数据存储器200a～200k之间的突发操作中交换的数据量。数据集DQ_BL的大小可以由每个数据存储器200a～200k的输入/输出(I/O)宽度乘以突发操作的突发长度的大小来确定。当每个数据存储器200a～200k可以具有x4I/O宽度，并且突发长度的大小是16时，数据集DQ_BL的大小是64位。
存储器控制器30包括奇偶校验生成器50和奇偶校验器60。奇偶校验生成器50基于用户数据集生成奇偶校验数据集SPRT，并且奇偶校验器60使用奇偶校验数据集SPRT，以段为单位，检测用户数据集中的至少一个错误位。
数据存储器200a～200k和ECC存储器200t均可以执行突发操作。在本文中，突发操作可以意指通过顺序地增加或减少从存储器控制器30提供的初始地址来写入或读取预定大小的数据的操作。例如，突发操作可以包括在读取或写入突发操作中发生的多次数据传输。可以根据突发长度确定多次数据传输的次数。例如，在突发长度为4的突发读取或写入操作中，可以执行四次连续的读取或写入操作。
在示例实施例中，突发长度可以意指通过顺序地增加或减少初始地址来连续地读取数据或写入数据的操作的次数。例如，在数据存储器200a～200k和ECC存储器200t均是双倍数据速率(DDR)动态随机存取存储器(DRAM)并且其突发长度是16的情况下，可以响应于时钟信号CLK执行突发读取或写入操作，在突发读取或写入操作中通过顺序地增加或减少初始地址连续执行十六次读取或写入操作。
图2A是示出了根据示例实施例的图1中的存储器模块的示例的框图。
参照图2A，存储器模块100a包括设置(或安装)在电路板101上的缓冲器件(RCD)110、多个第一数据存储器201a～201h、第一ECC存储器200ta、多个第二数据存储器202a～202h、第二ECC存储器200tb、多个数据缓冲器(DB)141～149和151～159、串行存在检测(SPD)芯片120和电源管理集成电路(PMIC)180。
在下文中，第一数据存储器201a～201h、第一ECC存储器200ta、第二数据存储器202a～202h和第二ECC存储器200tb可以被称为存储器件。
这里，作为印刷电路板的电路板101可以在第一边缘部分103与第二边缘部分105之间沿垂直于第一方向D1的第二方向D2延伸。
缓冲器件110可以从存储器控制器30接收命令CMD、地址ADDR和时钟信号CLK，并将接收到的信号重新分配给存储器件。
响应于由缓冲器件110重新分配的信号，通过数据信号DQ和数据选通信号DQS接收的数据可以写入存储器件中，或者存储在存储器件中的数据可以响应于由缓冲器件110重新分配的信号通过数据信号DQ和数据选通信号DQS输出。例如，缓冲器件110可以将来自存储器控制器30的地址ADDR、命令CMD和时钟信号CLK发送到存储器件。
例如，存储器件可以包括易失性存储器件，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和同步DRAM(SDRAM)。存储器件可以包括双倍数据速率5(DDR5)SDRAM。
SPD芯片120可以是可编程只读存储器(例如，EEPROM)。SPD芯片120可以包括存储器模块100a的初始信息或器件信息DI。在示例实施例中，SPD芯片120可以包括初始信息或器件信息DI，诸如存储器模块100a的模块形式、模块配置、存储容量、模块类型、执行环境等。例如，SPD芯片120可以包括与存储器件所支持的多个突发长度相关联的信息。
当启动包括存储器模块100a的存储器系统20时，存储器控制器30可以从SPD芯片120读取器件信息DI，并且可以基于器件信息DI识别存储器模块100a。存储器控制器30可以基于来自SPD芯片120的器件信息DI来控制存储器模块100a。例如，存储器控制器30可以基于来自SPD芯片120的器件信息DI识别存储器模块100a中包括的存储器件的类型。
PMIC 180接收输入电压VIN，基于输入电压VIN生成电源电压VDD，并将电源电压VDD提供给存储器件。存储器件基于电源电压VDD运行。
缓冲器件110可以设置在电路板101的中心。第一数据存储器201a～201h和第一ECC存储器200ta可以布置在缓冲器件110与第一边缘部分103之间。第二数据存储器202a～202h和第二ECC存储器200tb可以布置在缓冲器件110与第二边缘部分105之间。
第一数据存储器201a～201h的每个均可以通过数据传输线耦接到数据缓冲器141～148中的相应一个数据缓冲器，用于接收/发送数据信号DQ和数据选通信号DQS。第一ECC存储器200ta可以耦接到数据缓冲器149，用于接收/发送第一子奇偶校验数据SSPRT1。第二数据存储器202a～202h的每个均可以通过数据传输线耦接到数据缓冲器151～158中相应的一个数据缓冲器，用于接收/发送数据信号DQ和数据选通信号DQS。第二ECC存储器200tb可以耦接到数据缓冲器159，用于接收/发送第二子奇偶校验数据SSPRT2。
缓冲器件110可以通过第一命令/地址传输线131向第一数据存储器201a～201h和第一ECC存储器200ta提供命令/地址信号，并且可以通过第二命令/地址传输线133向第二数据存储器202a～202h和第二ECC存储器200tb提供命令/地址信号。
SPD芯片120设置为与缓冲器件110相邻，并且PMIC 180设置在第二ECC存储器200tb和第二边缘部分105之间。
图2B示出了图2A的存储器模块的数据输入/输出(I/O)宽度。
参照图2B，第一数据存储器201a～201h和第一ECC存储器200ta可以构成存储器模块100a的第一通道CH_1，第二数据存储器202a～202h和第二ECC存储器200tb可以构成存储器模块100a的第二通道CH_2。每个第一数据存储器201a～201h和每个第二数据存储器202a～202h均具有4位数据的输入/输出宽度。在突发操作中，每个第一数据存储器201a～201h和每个第二数据存储器202a～202h均存储/输出与4位数据乘以突发长度相对应的数据量。第一ECC存储器200ta和第二ECC存储器200tb均具有4位数据的输入/输出宽度。在突发操作中，第一ECC存储器200ta和第二ECC存储器200tb均存储/输出与4位奇偶校验位乘以突发长度相对应的数据量。因此，存储器模块100a(即，第一通道CH_1和第二通道CH_2)可以具有72位数据的I/O宽度。例如，第一通道CH_1具有36位数据的输入/输出宽度，第二通道CH_2具有36位数据的输入/输出宽度。在输入/输出数据时，第一通道CH_1和第二通道CH_2彼此独立地操作。也就是说，第一通道CH_1的数据输入/输出不受第二通道CH_2的影响，第二通道CH_2的数据输入/输出不受第一通道CH_1的影响。
在图2B中，第一数据存储器201a～201h、第二数据存储器201a～201h、第一ECC存储器200ta和第二ECC存储器200tb均可以是DDR4SDRAM或DDR5SDRAM。
图3A示出了根据示例实施例的与图2A的存储器模块中的突发长度相对应的数据集。
参照图3A，与突发长度相对应的数据集DQ_BL被输入到第一数据存储器201a～201h和第二数据存储器202a～202h中的每个/从第一数据存储器201a～202h和第二数据存储器202a～202h中的每个输出。例如，数据集DQ_BL可以在突发操作中存储在第一数据存储器201a～201h和第二数据存储器202a～202h中的每个中或从第一数据存储器201a～201h和第二数据存储器202a～202h中的每个输出。数据集DQ_BL包括多个数据段DQ_BL_SG1～DQ_BL_SG16，数据段DQ_BL_SG1～DQ_BL_SG16中的每个数据段与在突发操作中执行的多个读取或写入操作中的一个相对应。在多个读取或写入操作中的每个操作中，第一数据存储器201a～201h和第二数据存储器202a～202h中的每个可以接收或输出与其数据输入/输出宽度相对应的数据量。在图3A中，突发长度被假设为16。与突发长度相对应的数据集DQ_BL可以存储在第一数据存储器201a～201h和第二数据存储器202a～202h中的每个中的第一单元区域中。例如，将参照图11详细描述第一单元区域。
图3B示出了与提供给图2A的存储器模块中的第一ECC存储器200ta和第二ECC存储器200tb/从图2A的存储器模块中的第一ECC存储器200ta和第二ECC存储器200tb输出的突发长度相对应的奇偶校验数据集。
参照图3B，奇偶校验数据集SPRT包括与突发长度相对应的多个奇偶校验位PRT_BL1～PRT_BL16。当对第一ECC存储器200ta和第二ECC存储器200tb中的每个根据突发长度执行突发操作时，奇偶校验数据集SPRT被输入到第一ECC存储器200ta和第二ECC存储器200tb中的每个/从第一ECC存储器200ta和第二ECC存储器200tb中的每个输出。假设突发长度在图3B中为16，但是，示例实施例不限于此。可以基于要存储在第一数据存储器201a～201h和第二数据存储器202a～202h中的每个数据存储器中的数据段DQ_BL_SG1～DQ_BL_SG16中的相应数据段，来生成与在根据突发长度的突发操作下传输的单个数据相对应的奇偶校验位PRT_BL1～PRT_BL16中的每个奇偶校验位。
图4是示出了根据示例实施例的图1中的存储器控制器中的奇偶校验生成器的框图。
参照图4，奇偶校验生成器50包括奇偶校验生成电路51。
奇偶校验生成电路51接收用户数据集SDQ，并基于用户数据集SDQ生成奇偶校验数据集SPRT。奇偶校验生成电路51可以用ECC编码器实现。奇偶校验数据集SPRT可以存储在写入缓冲器(未示出)中。奇偶校验数据集SPRT可以与用户数据集SDQ一起被提供给存储器模块100。
图5是示出了根据示例实施例的图1中的存储器控制器中的奇偶校验器的框图。
参照图5，奇偶校验器60包括校验位生成器61、比较器62和数据校正器63。
校验位生成器61接收用户数据集SDQ，并基于用户数据集SDQ生成校验位集SPc。比较器62将奇偶校验数据集SPRT(例如，奇偶校验位PRT_BL1～PRT_BL16的对应奇偶校验位)与根据用户数据集SDQ生成的奇偶校验位集SPc的对应位进行比较，并生成指示是否出现错误位以及错误位的位置的校正子(syndrome)数据SDR2。例如，奇偶校验数据集SPRT与用户数据集SDQ的对应位被定位在突发操作的相同序列中或者被定位在突发操作的相同段中。数据校正器63接收用户数据集SDQ，基于校正子数据SDR2反转用户数据集SDQ中的出现错误位的数据，并校正用户数据集SDQ中的错误位。奇偶校验器60可以由ECC解码器实现，并且可以使用单错校正和双错检测(SECDED)码以突发操作的段为单位对用户数据集SDQ执行ECC解码。
图6是示出了根据示例实施例的图2A的存储器模块中的第一数据存储器和第二数据存储器之一的框图。
尽管图5中仅示出了数据存储器201a的配置，但是其他数据存储器201b～201h和202a～202h以及ECC存储器200ta和200tb中的每个的配置与数据存储器201a的配置基本相同。
参照图6，数据存储器201a包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址复用器240、列地址锁存器250、行地址译码器260、列地址译码器270、存储单元阵列300、读出放大器单元285、输入/输出(I/O)选通电路290、数据输入/输出(I/O)缓冲器295、刷新计数器245和ECC引擎400。
存储单元阵列300包括第一存储体阵列至第八存储体阵列310～380。行地址译码器260包括分别耦接到第一存储体阵列至第八存储体阵列310～380的第一存储体行地址译码器至第八存储体行地址译码器260a～260h，列地址译码器270包括分别耦接到第一存储体阵列至第八存储体阵列310～380的第一存储体列地址译码器至第八存储体列地址译码器270a～270h，读出放大器单元285包括分别耦接到第一存储体阵列至第八存储体阵列310～380的第一存储体读出放大器至第八存储体读出放大器285a～285h。第一存储体阵列至第八存储体阵列310～380、第一存储体行地址译码至第八存储体行地址译码器260a～260h、第一存储体列地址译码器至第八存储体列地址译码器270a～270h以及第一存储体读出放大器至第八存储体读出放大器285a～285h可以形成第一存储体至第八存储体。第一存储体阵列至第八存储体阵列310～380均包括耦接到字线WL和位线BTL的多个存储单元MC。
地址寄存器220从存储器控制器30接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。本发明构思不限于此。例如，地址寄存器220可以从存储器控制器30接收命令CMD。
地址寄存器220可以将所接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，可以将所接收的行地址ROW_ADDR提供给行地址复用器240，并且可以将所接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可以根据存储体地址BANK_ADDR生成存储体控制信号。与存储体地址BANK_ADDR相对应的第一存储体行地址译码至第八存储体行地址译码器260a至260h中的一个可以响应于存储体控制信号而被激活，并且与存储体地址BANK_ADDR相对应的第一存储体列地址译码器至第八存储体列地址译码器270a至270h中的一个可以响应于存储体控制信号而被激活。
行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可以选择性地将行地址ROW_ADDR和刷新行地址REF_ADDR中的一个作为行地址RA进行输出。从行地址复用器240输出的行地址RA可以被应用于第一存储体行地址译码至第八存储体行地址译码器260a至260h。
第一存储体行地址译码至第八存储体行地址译码器260a至260h中的被激活的一个可以对从行地址复用器240输出的行地址RA进行译码，并且可以激活与行地址RA相对应的字线。例如，激活的存储体行地址译码器可以将字线驱动电压施加到与行地址RA相对应的字线。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收的列地址COL_ADDR。在一些实施例中，在突发操作模式中，列地址锁存器250可以生成从所接收的列地址COL_ADDR增加或减少的列地址。列地址锁存器250可以将临时存储或生成的列地址应用于第一存储体列地址译码器至第八存储体列地址译码器270a至270h。
第一存储体列地址译码器至第八存储体列地址译码器270a至270h中的激活的一个可以对从列地址锁存器250输出的列地址COL_ADDR进行译码，并且可以控制输入/输出选通电路290以输出与列地址COL_ADDR或映射列地址MCA相对应的数据。
I/O选通电路290可以包括用于选通输入/输出数据的电路。I/O选通电路290还可以包括用于存储从第一存储体阵列至第八存储体阵列310～380输出的数据的读取数据锁存器，以及用于将数据写入第一存储体阵列至第八存储体阵列310～380的写入驱动器。
要从第一存储体阵列至第八存储体阵列310～380中的一个存储体阵列读取的码字CW可以由耦接到要从其读取数据的一个存储体阵列的读出放大器来感测，并且可以存储在读取数据锁存器中。码字CW是在数据存储器201a中执行ECC操作的数据单元。在示例性实施例中，可以执行ECC操作以校正在存储单元阵列300中发生的单个位错误。例如，当数据存储器201a每次写入操作接收到p个位并且q个奇偶校验位被添加到m位数据中时，码字CW具有(p+q)位。在示例性实施例中，q个奇偶校验位的数目可以是1。存储在读取数据锁存器中的码字CW由ECC引擎400进行ECC解码，并且可以经由数据I/O缓冲器295提供给存储器控制器30。
要写入第一存储体阵列至第八存储体阵列310～380中的一个存储体阵列中的数据集DQ_BL可以从存储器控制器30提供给数据I/O缓冲器295。数据集DQ_BL被提供给ECC引擎400。ECC引擎400对数据DQ_BL执行ECC编码操作以生成第一奇偶校验位PRT，并向I/O选通电路290提供包括数据集DQ_BL和第一奇偶校验位PRT的码字CW。例如，可以通过向每个数据段DQ_BL_SG1～DQ_BL_SG16添加奇偶校验位来对其执行ECC编码操作，因此可以在突发长度为16的突发操作中生成十六个码字。I/O选通电路290可以通过写入驱动器将数据DQ_BL和奇偶校验位分别写入一个存储体阵列中的正常单元区域(第一存储区域)和冗余单元区域(第二存储区域)中。
当ECC引擎400执行ECC编码操作和ECC解码时，ECC引擎400可以使用由生成矩阵表示的ECC。当数据DQ_BL基于ECC解码的结果包括不可校正的错误时，ECC引擎400向第一ECC存储器200ta提供指示数据DQ_BL包括不可校正的错误的错误标志信号EFL1。
控制逻辑电路210可以控制数据存储器201a的操作。例如，控制逻辑电路210可以生成用于数据存储器201a执行写入操作或读取操作的控制信号。控制逻辑电路210可以包括命令译码器211和模式寄存器212，命令译码器211对从存储器控制器30接收的命令CMD进行解码，模式寄存器212设置数据存储器201a的操作模式。
例如，命令译码器211可以通过对写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行译码来生成与命令CMD相对应的控制信号。控制逻辑电路210可以生成第一控制信号CTL11以控制I/O选通电路290，和第二控制信号CTL12以控制ECC引擎400。
图7是图6中所示的存储单元的示例实现的电路图。
参照图7，存储单元MC包括单元电容器CC和晶体管CT。晶体管CT可以是根据字线WL的电压将单元电容器CC连接到位线BTL/从位线BTL断开的选择元件(或开关元件)。晶体管CT可以耦接在单元电容器CC、字线WL和位线BTL之间，并且单元电容器CC可以耦接在晶体管CT和板极电压(未示出)之间。
图8示出了图6的数据存储器中的第一存储体阵列的示例。
参照图8，第一存储体阵列310具有多条字线WL1～WLm(m是大于2的自然数)、多条位线BTL1～BTLn(n是大于2的自然数)，以及设置在字线WL1～WLm与位线BTL1～BLTn之间的交叉点附近的多个存储单元MC。在一个实施例中，多个存储单元MC均可以包括动态随机存取存储器(DRAM)单元结构。多个存储单元MC所连接的多条字线WL1～WLm可以被定义为第一存储体阵列310的行，并且多个存储单元MC所连接的多条位线BTL1～BTLn可以被定义为第一存储体阵列310的列。
图9是示出了根据示例实施例的图6的数据存储器中的ECC引擎的框图。
参照图9，ECC引擎400包括存储器410、ECC编码器430和ECC解码器450。
存储器410存储由生成矩阵表示的ECC 411，并且可以包括与数据集DQ_BL中的数据位相对应的多个列向量。例如，每个列向量可以与数据集DQ_BL中的数据段DQ_BL_SG1～DQ_BL_SG16中的相应一个相对应。
ECC编码器430耦接到存储器410，并且可以使用ECC 411对数据集DQ_BL执行ECC编码操作，以在数据存储器201a的写入操作中生成第一奇偶校验位PRT。ECC编码器430可以向I/O选通电路290提供根据数据集DQ_BL和第一奇偶校验位PRT生成的码字CW。例如，当以16的突发长度执行写入操作时，ECC编码器430可以对突发操作的每个传输(或每个段)执行编码操作，使得可以生成16个码字并通过I/O选通电路290将这16个码字存储在数据存储器201a中。
ECC解码器450耦接到存储器410，可以在数据存储器201a的读取操作中接收根据数据集DQ_BL和第一奇偶校验位PRT生成的码字CW，可以使用ECC基于第一奇偶校验位PRT对数据集DQ_BL执行ECC解码操作，以校正数据集DQ_BL中的错误位，并且可以输出校正后的数据集C_DQ_BL。另外，ECC解码器450向第一ECC存储器200ta提供指示数据集DQ_BL包括不可校正的错误的错误标志信号EFL1。例如，ECC解码器450可以将错误标志信号EFL1提供给缓冲器件110，并且缓冲器件110可以将错误标志信号EFL1重新分配给第一ECC存储器200ta。在示例性实施例中，当码字具有单个位错误时，ECC引擎400可以校正错误。当码字具有两个位错误时，两个位中的一个位可以是未校正的。在这种情况下，ECC解码器450可以生成错误标志信号EFL1。
尽管描述了存储器410耦接到ECC编码器430和ECC解码器450，但是存储在存储器410中的ECC 411可以用ECC编码器430和ECC解码器450内的异或(OR)门来实现。
图10是示出了根据示例实施例的图9的ECC引擎中的ECC解码器的框图。
参照图10，ECC解码器450包括校验位生成器451、校正子生成器453和数据校正器455。
校验位生成器451使用ECC 411基于数据集DQ_BL中的数据位生成校验位CHB。校正子生成器453基于校验位CHB与第一奇偶校验位PRT之间的比较生成用于指示错误位的出现和错误位的位置的校正子数据SDR。
数据校正器455接收数据集DQ_BL和校正子数据SDR，基于校正子数据SDR来校正数据集DQ_BL中的错误位，并输出校正后的数据集C_DQ_BL。
在图9和图10中，ECC 411可以是单纠错(SEC)码。在示例性实施例中，ECC 411可以是单错校正双错检测(SECDED)码。利用SECDED码，当检测到单个位错误时，可以校正错误，当检测到两个位错误时，可以校正一个错误位，剩余错误位不校正。
图11示出了图6的数据存储器中的第一存储体阵列、I/O选通电路和ECC引擎。
参照图11，数据存储器201a的第一存储体阵列310包括正常单元区域(第一存储区域)(NCA)311和冗余单元区域(第二存储区域)(RCA)313。
I/O选通电路290包括多个开关(例如，多路复用器(MUX))291a、291b和291d。开关291a和291b连接到正常单元区域311，并且开关291d连接到冗余单元区域313。I/O选通电路290从ECC引擎400接收数据集DQ_BL和与数据集DQ_BL相关联的第一奇偶校验位PRT，将数据集DQ_BL存储在正常单元区域311中，并将第一奇偶校验位PRT存储在冗余单元区域313中。例如，如参照图6至图10所描述的，ECC引擎可以根据数据集DQ_BL生成第一奇偶校验位PRT。
I/O选通电路290基于来自控制逻辑电路210的第一控制信号CTL11执行上述操作，并且ECC引擎400基于来自控制逻辑电路210的第二控制信号CTL12执行ECC编码操作和ECC解码操作。
图12示出了图2A中的存储器模块中的第一ECC存储器中的第一存储体阵列、I/O选通电路和ECC引擎。
参照图12，第一ECC存储器200ta的第一存储体阵列310t包括第一奇偶校验区域311t和第二奇偶校验区域313t。
I/O选通电路290t包括多个开关(例如，多路复用器(MUX))292a、292b和292d。开关292a和292b连接到第一奇偶校验区域311t，开关292d连接到第二奇偶校验区域313t。I/O选通电路290t从第一ECC存储器200ta中的ECC引擎400t接收奇偶校验数据集SPRT和与奇偶校验数据集SPRT相关联的内部奇偶校验位PRT2，将奇偶校验数据集SPRT存储在第一奇偶校验区域311t中并且将内部奇偶校验位PRT2存储在第二奇偶校验区域313t中。例如，如参照图6至图10所描述的，ECC引擎400t可以根据奇偶校验数据集SPRT生成内部奇偶校验位PRT2。
I/O选通电路290t基于来自第一ECC存储器200ta中的控制逻辑电路的第一控制信号CTL21执行上述操作，并且ECC引擎400t基于来自控制逻辑电路的第二控制信号CTL22执行ECC编码操作和ECC解码操作。
图13示出了图2A的存储器模块中以区块为单位执行纠错操作。
参照图13，第一数据存储器201a～201h和第二数据存储器202a～202h可以在突发读取操作的每个段中存储64位数据位。第一ECC存储器200ta和第二ECC存储器200tb均可以在突发操作的每个段中存储4位奇偶校验数据。在对第一ECC存储器200ta和第二ECC存储器200tb执行的突发操作的每个段中，可以在对第一数据存储器201a～201h和第二数据存储器202a～202h执行的突发操作的相同段中关于存储在第一数据存储器201a～201h和第二数据存储器201a～202h中的数据位，存储4位奇偶校验数据。因此，对于所有段(例如，16个段)，第一ECC存储器200ta和第二ECC存储器200tb均存储了64位奇偶校验数据。
例如，当数据存储器201a包括第一错误位511和未校正位515时，由于第一错误位511在突发操作的第一段(或第一数据传输)BL0中并且第二错误位513在第十段(或第十数据传输)BL9中，段级半码字517包括第一错误位511和未校正位515。因为奇偶校验器60使用如参考图5所描述的SECDED码以段为单位对用户数据集SDQ执行ECC解码，存储器控制器30可以检测段级半码字517的错误位。
图14A是示出了根据示例实施例的图1中的存储器模块的另一示例的框图。
参照图14A，存储器模块100b包括设置(或安装)在电路板101上的缓冲器件110b、多个第一数据存储器203a～203d、多个第二数据存储器204a～204d、ECC存储器200tc、多个数据缓冲器161～168和170、SPD芯片120b和PMIC 180b。
在下文中，第一数据存储器203a～203d、第二数据存储器204a～204d和ECC存储器200tc可以被称为存储器件。
这里，作为印刷电路板的电路板101可以在第一边缘部分103和第二边缘部分105之间在垂直于第一方向D1的第二方向D2上延伸。
缓冲器件110b可以从存储器控制器30接收命令CMD、地址ADDR和时钟信号CLK，并且将接收的信号重新分配给存储器件。
响应于重新分配的信号，通过数据信号DQ和数据选通信号DQS接收的数据被写入存储器件或存储在存储器件中的数据通过数据信号DQ和数据选通信号DQS输出。例如，缓冲器件110b可以将地址ADDR、命令CMD和时钟信号CLK从存储器控制器30发送到存储器件。
例如，存储器件可以包括易失性存储器件，诸如DRAM、SRAM和SDRAM。存储器件可以包括双倍数据速率5(DDR5)SDRAM。
SPD芯片120b可以是可编程只读存储器(例如，EEPROM)。SPD芯片120b可以包括存储器模块100b的初始信息或器件信息DI。在示例实施例中，SPD芯片120b可以包括初始信息或器件信息DI，诸如存储器模块100b的模块形式、模块配置、存储容量、模块类型、执行环境等。
当启动包括存储器模块100b的存储器系统20时，存储器控制器30可以从SPD芯片120b读取器件信息DI，并且可以基于器件信息DI识别存储器模块100b。存储器控制器30可以基于来自SPD芯片120b的器件信息DI来控制存储器模块100b。例如，存储器控制器30可以基于来自SPD芯片120b的器件信息DI识别包括在存储器模块100b中的存储器件的类型。
PMIC 180b接收输入电压VIN，基于输入电压VIN生成电源电压VDD，并将电源电压VDD提供给存储器件。存储器件基于电源电压VDD运行。
缓冲器件110b可以设置在电路板101的中心。第一数据存储器203a～203d可以布置在缓冲识别110b与第一边缘部分103之间，第二数据存储器204a～204d可以布置在缓冲器件110b和第二边缘部分105之间。ECC存储器200tc可以设置在电路板101的中心部分上，并且可以与缓冲器件110b相邻。
第一数据存储器203a～203d和第二数据存储器204a～204d均可以具有与图6的数据存储器201a的配置基本相同的配置。
第一数据存储器203a～203d均可以通过用于接收/发送数据信号DQ和数据选通信号DQS的数据传输线耦接到数据缓冲器161～164中的相应一个。第二数据存储器204a-204d均可以通过用于接收/发送数据信号DQ和数据选通信号DQS的数据传输线耦接到数据缓冲器165～168中的相应的一个。ECC存储器可以耦接到用于接收/发送奇偶校验数据集SPRT的数据缓冲器170。
缓冲器件110b可以通过命令/地址传输线135向第一数据存储器203a～203d提供命令/地址信号，并且可以通过命令/地址传输线137向第二数据存储器204a～204d和ECC存储器200tc提供命令/地址信号。
SPD芯片120b被设置为与缓冲器件110b相邻，并且PMIC 180b可以被设置在数据存储器204d与第二边缘部分105之间。
ECC存储器200tc可以包括第一奇偶校验区域和第二奇偶校验区域，并且缓冲器件110b将伪通道选择信号PCSS应用于ECC存储器200tc以激活第一奇偶校验区域和第二奇偶校验区域中的至少一个，并将奇偶校验数据存储在激活的奇偶校验区域。
第一奇偶校验区域可以存储与存储在第一数据存储器203a～203d中的第一子用户数据集相关联的第一子奇偶校验数据，并且第二奇偶校验区域可以存储与存储在第二数据存储器204a～204d中的第二子用户数据集相关联的第二子奇偶校验数据。
图14B示出了图14A的存储器模块的数据I/O宽度。
参照图14B，第一数据存储器203a～203d和第二数据存储器204a～204d均具有8位数据I/O宽度。ECC存储器200tc具有8位数据I/O宽度，使得每次读取或写入操作的8位奇偶校验位经由8位数据I/O宽度传输。因此，存储器模块100b可以具有72位数据I/O宽度。第一数据存储器203a～203d和ECC存储器200tc的一部分可以构成存储器模块100b的第一通道CH_1，第二数据存储器204a～204d和ECC存储器200tc的一部分可以构成存储器模块100b的第二通道CH_2。在输入/输出数据时，第一通道CH_1和第二通道CH_2彼此独立地操作。也就是说，第一通道CH_1的数据输入/输出不受第二通道CH_2的影响，第二通道CH_2的数据输入/输出不受第一通道CH_1的影响。
图15示出了根据示例实施例的与图14的存储器模块中的突发长度相对应的数据集。
参照图15，与突发长度相对应的数据集DQ_BL被输入到第一数据存储器203a～203d和第二数据存储器204a～204d中的每个/从第一数据存储器203a～203d和第二数据存储器204a～204d中的每个输出。在示例性实施例中，突发长度可以是16。例如，数据集DQ_BL包括16个数据段DQ_BL_SG1～DQ_BL_SG16，16个数据段DQ_BL_SG1～DQ_BL_SG16中的每个数据段与突发长度为16的突发操作中执行的多次数据传输中的一次数据传输相对应。假设突发长度在图15中为16，但示例性实施例不限于此。对应于突发长度的数据集DQ_BL可以存储在第一数据存储器203a～203d和第二数据存储器204a～204d中的每个数据存储器的第一存储区域中。
图16A示出了根据示例实施例的图14A的存储器模块中的ECC存储器的示例。
参照图16A，ECC存储器200tc包括芯片输入-输出焊盘单元213和多个存储器裸片MD1和MD2。
芯片输入-输出焊盘单元213包括要连接到外部设备的芯片命令-地址焊盘单元214、下芯片数据焊盘单元215和上芯片数据焊盘单元216。芯片命令-地址焊盘单元214、下芯片数据焊盘单元215和上芯片数据焊盘单元216中的每个可以包括多个焊盘。例如，芯片命令-地址焊盘单元214可以包括用于从诸如缓冲器件110b的外部器件接收命令CMD1和地址ADDR1的多个焊盘，下芯片数据焊盘单元215可以包括多个用于与存储器控制器交换第一子奇偶校验数据PRT_L的焊盘，并且上芯片数据焊盘单元216可以包括多个用于与存储器控制器30交换第二子奇偶校验数据PRT_U的焊盘。
第一存储器裸片MD1可以电连接到芯片命令-地址焊盘单元214和下芯片数据焊盘单元215，并且与上芯片数据焊盘单元216电断开。第二存储器裸片MD2可以电连接到芯片命令-地址焊盘单元214和上芯片数据焊盘单元216，并且与下芯片数据焊盘单元215电断开。
第一存储器裸片MD1可以包括构成第一子通道的多个第一存储体阵列和构成第二子通道的多个第二存储体阵列。第一存储体阵列对应于第一奇偶校验区域，第二存储体阵列对应于第二奇偶校验区域。第二存储器裸片MD2可以包括构成第一子通道的多个第三存储体阵列和构成第二子通道的多个第四存储体阵列。第三存储体阵列对应于第一奇偶校验区域，第四存储体阵列对应于第二奇偶校验区域。
图16B是根据示例实施例的图16A的ECC存储器的透视图。
参照图16B，ECC存储器200tc包括基础衬底508、第一存储器裸片518和第二存储器裸片528。第一存储器裸片518和第二存储器裸片528堆叠在基础衬底508上。
基础衬底508可以包括与第一子通道区域SUB_CH1相对应的第一芯片输入-输出焊盘单元和与第二子通道区域SUB_CH2相对应的第二输入-输出焊盘单元。第一芯片输入-输出焊盘单元可以包括要连接到外部设备的第一芯片命令地址焊盘单元38、第一下芯片数据焊盘单元48和第一上芯片数据焊盘单元58。第二芯片输入-输出焊盘单元可以包括要连接到外部设备的第二芯片命令-地址焊盘单元39、第二下芯片数据焊盘单元49和第二上芯片数据焊盘单元59。
在一个实施例中，第一芯片命令-地址焊盘单元38包括用于接收第一芯片选择信号CSA、第一时钟使能信号CKEA和第一命令-地址信号CAA0～CAA4的多个焊盘。在一个实施例中，第一下芯片数据焊盘单元48包括用于传送四位的下数据DQA0～DQA3的四个焊盘，并且第一上芯片数据焊盘单元58包括用于传送四位的上数据DQA4～DQA7的四个焊盘。
在一个实施例中，第二芯片命令-地址焊盘单元39包括用于接收第二芯片选择信号CSB、第二时钟使能信号CKEB和第二命令-地址信号CAB0～CAB4的多个焊盘。在一个实施例中，第二下芯片数据焊盘单元49包括用于传送四位的下数据DQB0～DQB3的四个焊盘，第二上芯片数据焊盘单元59包括用于传送四位的上数据DQB4～DQB7的四个焊盘。
在一个实施例中，第一存储器裸片518和第二存储器裸片528均包括在输入/输出数据中彼此独立地操作的第一子通道区域SUB_CH1和第二子通道区域SUB_CH2。也就是说，第一子通道区域SUB_CH1的数据输入/输出不受第二子通道区域SUB_CH2的影响，并且第二子通道区域SUB_CH2的数据输入/输出不受第一子通道区域SUB_CH1的影响。
第一存储器裸片518包括与第一子通道区域SUB_CH1相对应的第一裸片输入-输出焊盘单元和与第二子通道区域SUB_CH2相对应的第二裸片输入-输出焊盘单元。第一裸片输入-输出焊盘单元包括与第一芯片命令-地址焊盘单元38相对应的第一裸片命令-地址焊盘单元538，与第一下芯片数据焊盘单元48相对应的第一下裸片数据焊盘单元548和与第一上芯片数据焊盘单元58相对应的第一上裸片数据焊盘单元558。第二裸片输入-输出焊盘单元包括与第二芯片命令-地址焊盘单元39相对应的第二裸片命令-地址焊盘单元539、与第二下芯片数据焊盘单元49相对应的第二下裸片数据焊盘单元549和与第二上芯片数据焊盘单元59相对应的第二上裸片数据焊盘单元559。即使未在图16B中示出，第二存储器裸片528可以与第一存储器裸片518具有相同配置，包括与第一子通道区域SUB_CH1相对应的第一裸片输入-输出焊盘单元和与第二子通道区域SUB_CH2相对应的第二裸片输入-输出焊盘单元。
第一存储器裸片518的第一裸片命令-地址焊盘单元538和第二存储器裸片528的第一裸片命令-地址焊盘单元(未示出)可以共同地连接到第一芯片命令-地址焊盘单元38，第一存储器裸片518的第二裸片命令-地址焊盘单元539和第二存储器裸片528的第二裸片命令-地址焊盘单元(未示出)可以共同地连接到第二芯片命令-地址焊盘单元39。第一存储器裸片518的第一下裸片数据焊盘单元548和第二下裸片数据焊盘单元549可以分别电连接到第一下芯片数据焊盘单元48和第二下芯片数据焊盘单元49。第一存储器裸片518的第一上裸片数据焊盘单元558和第二上裸片数据焊盘单元559可以分别与第一上芯片数据焊盘单元58和第二上芯片数据焊盘单元59电断开。第二存储器裸片528的上裸片数据焊盘单元(未示出)可以电连接到第一上芯片数据焊盘单元58和第二上芯片数据焊盘单元59，并且第二存储器裸片528的下裸片数据焊盘单元(未示出)可以与第一下芯片数据焊盘单元48和第二下芯片数据焊盘单元49电断开。
如图16B所示，第一存储器裸片518和第二存储器裸片528可以分别通过接合线连接到第一下芯片数据焊盘单元48和第二下芯片数据焊盘单元49，以及第一上芯片数据焊盘单元58和第二上芯片数据焊盘单元59。另外，第一存储器裸片518和第二存储器裸片528可以通过接合线共同连接到第一芯片命令-地址焊盘单元38和第二芯片命令-地址焊盘单元39。在其他示例实施例中，第一存储器裸片518和第二存储器裸片528可以使用穿过衬底的通孔(TSV)共同连接到第一芯片命令-地址焊盘单元38和第二芯片命令-地址焊盘单元39。
图17示出了根据示例实施例的图14A的存储器模块的操作。
参照图17，第一数据存储器203a～203d和ECC存储器200tc可以构成第一通道CH11，第二数据存储器204a～204d和ECC存储器200tc可以构成第二通道CH12。在输入/输出数据时，第一通道CH11和第二通道CH12彼此独立地操作。也就是说，第一通道CH11的数据输入/输出不受第二通道CH12的影响，第二通道CH12的数据输入/输出不受第一通道CH11的影响。在第一通道CH11的操作期间，ECC存储器200tc可以将与存储在第一数据存储器203a～203d中的第一子用户数据相关联的第一子奇偶校验数据存储在第一奇偶校验区域和第二奇偶校验区域中。在第二通道CH12的操作期间，ECC存储器200tc可以将与存储在第一数据存储器204a～204d中的第二子用户数据相关联的第二子奇偶校验数据存储在第一奇偶校验区域和第二奇偶校验区域中。缓冲器件110b将伪通道选择信号PCSS应用于ECC存储器200tc以激活第一奇偶校验区域和第二奇偶校验区域。
图18示出了根据示例实施例的图14A的存储器模块的操作。
参照图18，第一数据存储器203a～203d和ECC存储器200tc可以构成第一通道CH21，第二数据存储器204a～204d可以构成第二通道CH22。在输入/输出数据时，第一通道CH21和第二通道CH22彼此独立地操作。也就是说，第一通道CH21的数据输入/输出不受第二通道CH22的影响，第二通道CH22的数据输入/输出不受第一通道CH21的影响。在第一通道CH21的操作期间，ECC存储器200tc可以将与存储在第一数据存储器203a～203d中的第一子用户数据相关联的第一子奇偶校验数据存储在第一奇偶校验区域和第二奇偶校验区域中。缓冲器件110b将伪通道选择信号PCSS应用于ECC存储器200tc以激活第一奇偶校验区域和第二奇偶校验区域。
在第二通道CH22的操作期间，缓冲器件110b将伪通道选择信号PCSS应用到ECC存储器200tc以去激活第一奇偶校验区域和第二奇偶校验区域。
图18的示例假设了第一子用户数据集的可信度优先于第二子用户数据集的可信度。
图19是示出了根据示例实施例的操作存储器系统的方法的流程图。
参照图1至图13和图19，提供了操作存储器模块100a和存储器控制器30的方法，该存储器控制器30用于控制存储器模块100a。存储器模块100a包括多个第一数据存储器201a～201h、第一ECC存储器200ta、多个第二数据存储器202a～202h和第二ECC存储器200tb。在该方法中，存储器控制器30将多个第一数据集中的每个存储在第一数据存储器201a～201h中的相应一个中，并且在第一ECC存储器200ta中存储与所有多个第一数据集相关联的第一子奇偶校验数据(S110)。存储器控制器30将多个第二数据集中的每个存储在第二数据存储器202a～202h中的相应一个中，并且在第二ECC存储器200tb中存储与所有多个第二数据集相关联的第二子奇偶校验数据(S120)。
存储器控制器30从存储器模块100a读取第一数据集、第二数据集、第一子奇偶校验数据和第二子奇偶校验数据(S130)。存储器控制器30基于第一子奇偶校验数据和第二子奇偶校验数据来检测第一数据集和第二数据集中的至少一个错误位(S140)。存储器控制器30基于第一子奇偶校验数据和第二子奇偶校验数据确定检测到的错误位是否是不可校正的，并且响应于确定检测到的错误是不可校正的，翻转(flip)数据存储器的被检测到的错误位的值(S150)。
也就是说，当多个第一数据集中的一个第一数据集包括一个错误时，存储器控制器30校正错误。当该一个第一数据集包括两个或更多个错误时，因为存储器控制器30不能校正两个或更多个错误，所以存储器控制器翻转数据存储器的生成被检测到的错误的不可校正数据位的值。
图20是示出了根据示例实施例的操作存储器系统的方法的流程图。
参照图1、图14A、图18和图20，提供了操作存储器模块100b和存储器控制器30的方法，该存储器控制器30用于控制存储器模块100b。存储器模块100b包括多个第一数据存储器203a～203d、多个第二数据存储器204a～204d和ECC存储器200tc。在该方法中，存储器控制器30将多个第一数据集中的每个存储在第一数据存储器203a～203d中的相应一个中，并将多个第二数据集中的每个存储在第二数据存储器204a～204d中相应的一个中(S210)。存储器控制器30在ECC存储器200tc中存储与所有第一数据集相关联的第一子奇偶校验数据和与所有第二数据集相关联的第二子奇偶校验数据(S220)。第一子奇偶校验数据和第二子奇偶校验数据可以分别存储在ECC存储器200tc中的第一奇偶校验区域和第二奇偶校验区域中。本发明不限于此。例如，第一子奇偶校验数据和第二子奇偶校验数据可以存储在第一奇偶校验区域中，或者可以存储在第二奇偶校验区域中。
存储器控制器30读取第一数据集、第二数据集、第一子奇偶校验数据和第二子奇偶校验数据，并检测第一数据存储器203a～203d和第二数据存储器204a～204d中的每个是否具有错误位(S230)。存储器控制器30基于第一子奇偶校验数据和第二子奇偶校验数据确定检测到的错误位是否是不可校正的(S240)。响应于确定检测到的错误是不可校正的，存储器控制器30翻转数据存储器的被检测到的错误位的值(S250)。
也就是说，当第一数据集和第二数据集包括一个错误时，存储器控制器30校正错误。当第一数据集和第二数据集包括两个或更多个错误时，因为存储器控制器30不能校正两个或更多个错误，所以存储器控制器翻转数据存储器的生成被检测到的错误的数据位。
图21是示出了根据示例实施例的具有四个区块的存储器模块的存储器系统的框图。
参照图21，存储器系统700可以包括存储器控制器710和包括第一存储模块720和第二存储模块730的至少一个或更多个存储模块。
存储器控制器710可以根据从处理器或主机提供的命令来控制存储器模块。存储器控制器710可以被实现在处理器或主机中，或者可以用应用处理器或片上系统(SOC)实现。为了信号完整性，可以利用存储器控制器710的数据总线740上的电阻器RTT来实现源终端。电阻器RTT可以耦接到电源电压VDDQ。存储器控制器710可以包括：发送器711，用于向至少一个或更多个存储器模块发送信号；以及接收器713，用于从至少一个或更多个存储器模块接收信号。
第一存储器模块720和第二存储器模块730可以通过数据总线740耦接到存储器控制器710。第一存储器模块720和第二存储器模块730均可以是图2A的存储器模块100a或图14A的存储器模块100b。第一存储器模块720包括两个存储器区块R1和R2，第二存储器模块730包括两个存储器区块R3和R4。
第一存储器模块720和第二存储器模块730均可以包括提供72位数据I/O宽度的第一数据存储器、第二数据存储器和至少一个ECC存储器，并且可以执行片上错误检测和校正操作。
图22是示出了根据示例实施例的包括存储器模块的移动系统的框图。
参照图22，移动系统900可以包括应用处理器(AP)910、连接模块920、存储器模块950、非易失性存储器件940、用户接口930和电源970。应用处理器910可以包括存储器控制器(MCT)911。
应用处理器910可以执行应用，诸如web浏览器、游戏应用、视频播放器软件等。连接模块920可以与外部设备执行有线或无线通信。
存储器模块950可以存储由应用处理器910处理的数据或者作为工作存储器操作。存储器模块950可以包括多个半导体存储器件(MD)951～95q(q是大于3的自然数)，以及缓冲器件(RCD)961。半导体存储器件951～95q可以包括提供72位数据I/O宽度的第一数据存储器、第二数据存储器和至少一个ECC存储器，并且可以执行片上错误检测和校正操作。
非易失性存储器件940可以存储用于启动移动系统900的启动图像。用户接口930可以包括至少一个输入设备(例如小型键盘、触摸屏等)，以及至少一个输出设备(例如扬声器、显示设备等)。电源960可以向移动系统900提供工作电压。
在一些实施例中，移动系统900和/或移动系统900的组件可以以各种形式封装。
本公开可以应用于采用ECC存储器的存储器模块和存储器系统。
前述内容是对示例实施例的说明，而不应当被解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在示例实施例中可以进行许多修改而不实质上脱离本公开的新颖教导和优点。因此，所有这些修改旨在包括在权利要求中所限定的本公开的范围内。

Claims (20)

1.一种存储器模块，包括：
多个第一数据存储器和第一纠错码存储器，所述多个第一数据存储器和所述第一纠错码存储器构成了第一通道；以及
多个第二数据存储器和第二纠错码存储器，所述多个第二数据存储器和所述第二纠错码存储器构成了第二通道，
其中，所述多个第一数据存储器中的每个第一数据存储器被配置为利用存储器控制器发送多个第一数据集中的对应的第一数据集，所述多个第一数据集中的每个第一数据集与突发长度相对应，
所述多个第二数据存储器中的每个第二数据存储器被配置为利用所述存储器控制器发送多个第二数据集中的对应的第二数据集，所述多个第二数据集中的每个第二数据集与所述突发长度相对应，
所述第一纠错码存储器被配置为存储第一子奇偶校验数据，所述第一子奇偶校验数据用于检测存储在所述多个第一数据存储器中的所有所述多个第一数据集中的至少一个错误，以及
所述第二纠错码存储器被配置为存储第二子奇偶校验数据，所述第二子奇偶校验数据用于检测存储在所述多个第二数据存储器中的所有所述多个第二数据集中的至少一个错误。
2.根据权利要求1所述的存储器模块，其中：
所述多个第一数据存储器中的每个第一数据存储器具有4位数据输入/输出宽度；
所述多个第二数据存储器中的每个第二数据存储器具有4位数据输入/输出宽度；以及
所述第一纠错码存储器和所述第二纠错码存储器均具有4位数据输入/输出宽度。
3.根据权利要求2所述的存储器模块，
其中，所述第一通道和所述第二通道均具有36位数据输入/输出宽度。
4.根据权利要求1所述的存储器模块，其中：
所述多个第一数据存储器中的每个第一数据存储器包括具有第一存储区域和第二存储区域的存储单元阵列；
所述多个第一数据存储器中的每个第一数据存储器的所述第一存储区域存储所述多个第一数据集中的对应的第一数据集，并且该第一数据存储器的所述第二存储区域存储从对所述对应的第一数据集执行的纠错码编码操作生成的第一奇偶校验位；并且
所述第一奇偶校验位是所述第一子奇偶校验数据的一部分。
5.根据权利要求4所述的存储器模块，
其中，所述多个第一数据存储器中的每个第一数据存储器包括纠错码引擎，所述纠错码引擎包括：
纠错码编码器，所述纠错码编码器被配置为对所述多个第一数据集中的所述对应的第一数据集进行所述纠错码编码操作，以生成所述第一奇偶校验位；和
纠错码解码器，所述纠错码解码器被配置为对从所述第一存储区域读取的所述多个第一数据集中的对应的第一数据集执行纠错码解码操作，以校正从所述第一存储区域读取的所述多个第一数据集中的所述对应的第一数据集中检测到的错误。
6.根据权利要求1所述的存储器模块，其中：
所述第一纠错码存储器包括第一奇偶校验区域和第二奇偶校验区域；
所述第一奇偶校验区域存储所述第一子奇偶校验数据；并且
所述第二奇偶校验区域存储基于所述第一子奇偶校验数据生成的内部奇偶校验位。
7.根据权利要求6所述的存储器模块，
其中，所述第一纠错码存储器还包括纠错码引擎，所述纠错码引擎包括：
纠错码编码器，所述纠错码编码器被配置为对所述第一子奇偶校验数据执行纠错码编码操作以生成所述内部奇偶校验位；以及
纠错码解码器，所述纠错码解码器被配置为对从所述第一奇偶校验区域读取的所述第一子奇偶校验数据执行纠错码解码操作，以校正在所述第一子奇偶校验数据中检测到的错误。
8.根据权利要求1所述的存储器模块，
所述第二纠错码存储器包括第一奇偶校验区域和第二奇偶校验区域；
所述第一奇偶校验区域存储所述第二子奇偶校验数据；并且
所述第二奇偶校验区域存储基于所述第二子奇偶校验数据生成的内部奇偶校验位。
9.根据权利要求8所述的存储器模块，
其中，所述第二纠错码存储器还包括纠错码引擎，所述纠错码引擎包括：
纠错码编码器，所述纠错码编码器被配置为对所述第二子奇偶校验数据执行纠错码编码操作以生成所述内部奇偶校验位；以及
纠错码解码器，所述纠错码解码器被配置为对从所述第一奇偶校验区域读取的所述第二子奇偶校验数据执行纠错码解码操作，以校正在所述第二子奇偶校验数据中检测到的错误。
10.根据权利要求1所述的存储器模块，其中：
所述多个第一数据存储器中的至少一个第一数据存储器的第一错误，是基于存储在所述第一纠错码存储器中的所述第一子奇偶校验数据被检测并校正的；以及
所述多个第二数据存储器中的至少一个第二数据存储器的第二错误，是基于存储在所述第二纠错码存储器中的所述第二子奇偶校验数据被检测并校正的。
11.一种存储器模块，包括：
第一通道，所述第一通道包括多个第一数据存储器；
第二通道，所述第二通道包括多个第二数据存储器；以及
纠错码存储器，
其中，所述多个第一数据存储器和所述多个第二数据存储器分别存储多个第一数据集和多个第二数据集，
所述多个第一数据集中的每个第一数据集与突发长度相对应，
所述多个第二数据集中的每个第二数据集与所述突发长度相对应，并且
所述纠错码存储器被配置为存储奇偶校验数据，所述奇偶校验数据用于检测与所有所述多个第一数据集相对应的第一子用户数据集和与所有所述多个第二数据集相对应的第二子用户数据集中的至少一个子用户数据集中的至少一个错误。
12.根据权利要求11所述的存储器模块，其中：
所述多个第一数据存储器中的每个第一数据存储器具有8位数据输入/输出宽度；
所述多个第二数据存储器中的每个第二数据存储器具有8位数据输入/输出宽度；以及
所述纠错码存储器具有8位数据输入/输出宽度。
13.根据权利要求11所述的存储器模块，其中：
所述纠错码存储器包括第一奇偶校验区域和第二奇偶校验区域；
所述第一奇偶校验区域存储与所述第一子用户数据集相关联的所述第一子奇偶校验数据和与所述第二子用户数据集相关联的第二子奇偶校验数据中的至少一者；并且
所述第二奇偶校验区域存储所述第一子奇偶校验数据和所述第二子奇偶校验数据中的至少一者。
14.根据权利要求13所述的存储器模块，还包括缓冲器件，
其中，所述缓冲器件被配置为将从外部存储器控制器接收到的命令和地址重新分配给所述多个第一数据存储器中的每个第一数据存储器、所述多个第二数据存储器中的每个第二数据存储器和所述纠错码存储器，以及
所述缓冲器件被配置为将伪通道选择信号应用于所述纠错码存储器以激活所述第一奇偶校验区域和所述第二奇偶校验区域中的至少一者。
15.根据权利要求14所述的存储器模块，其中：
如果所述第一奇偶校验区域被所述伪通道选择信号激活，则所述第一奇偶校验区域在所述第一通道的操作期间存储所述第一子奇偶校验数据；
如果所述第二奇偶校验区域被所述伪通道选择信号激活，则所述第二奇偶校验区域在所述第二通道的操作期间存储所述第二子奇偶校验数据；
所述第一通道还包括所述第一奇偶校验区域；并且
所述第二通道还包括所述第二奇偶校验区域。
16.根据权利要求14所述的存储器模块，其中：
如果所述第一奇偶校验区域和所述第二奇偶校验区域被所述伪通道选择信号激活，则所述第一奇偶校验区域和所述第二奇偶校验区域在所述第一通道的操作期间存储所述第一子奇偶校验数据；
如果所述第一奇偶校验区域和所述第二奇偶校验区域被所述伪通道选择信号激活，则所述第一奇偶校验区域和所述第二奇偶校验区域在所述第二通道的操作期间存储所述第二子奇偶校验数据；
所述第一通道和所述第二通道均还包括所述第一奇偶校验区域和所述第二奇偶校验区域；并且
所述第一奇偶校验区域和所述第二奇偶校验区域由所述第一通道和所述第二通道共享。
17.根据权利要求14所述的存储器模块，其中：
在所述第一通道的操作期间，所述第一奇偶校验区域和所述第二奇偶校验区域被所述伪通道选择信号激活，以存储所述第一子奇偶校验数据；
在所述第二通道的操作期间，所述第一奇偶校验区域和所述第二奇偶校验区域被所述伪通道选择信号去激活；以及
所述第一通道还包括所述第一奇偶校验区域和所述第二奇偶校验区域。
18.根据权利要求11所述的存储器模块，
其中，所述多个第一数据存储器中的每个第一数据存储器还包括纠错码引擎，所述纠错码引擎包括：
纠错码编码器，所述纠错码编码器被配置为对所述多个第一数据集中的对应的第一数据集进行纠错码编码操作，以生成第一奇偶校验位；以及
纠错码解码器，所述纠错码解码器被配置为对从所述纠错码存储器读取的所述多个第一数据集中的对应的第一数据集执行纠错码解码操作，以校正从所述纠错码存储器读取的所述多个第一数据集中的所述对应的第一数据集中检测到的错误。
19.根据权利要求11所述的存储器模块，
其中，所述纠错码存储器被配置为基于所述奇偶校验数据校正所述多个第一数据存储器中的至少一个第一数据存储器的错误位，并且所述错误位是在所述多个第一数据集中检测到的。
20.一种操作存储器系统的方法，其中，所述存储器系统包括存储器模块和用于控制所述存储器模块的存储器控制器，并且所述存储器模块包括多个第一数据存储器、多个第二数据存储器、纠错码存储器，所述方法包括：
将与突发长度相对应的多个第一数据集中的每个第一数据集存储在所述多个第一数据存储器中的对应的第一数据存储器中；
将与所述突发长度相对应的多个第二数据集中的每个第二数据集存储在所述多个第二数据存储器中的对应的第二数据存储器中；
在所述纠错码存储器中存储与所有所述多个第一数据集相关联的第一子奇偶校验数据和与所有所述多个第二数据集相关联的第二子奇偶校验数据；
所述存储器控制器基于所有所述多个第一数据集和所有所述多个第二数据集，检测所述多个第一数据存储器和所述多个第二数据存储器中的每个数据存储器是否具有错误位；
所述存储器控制器基于所述第一子奇偶校验数据和所述第二子奇偶校验数据，确定检测到的错误位是否可校正；以及
所述存储器控制器响应于确定所述检测到的错误位不可校正，翻转所述检测到的错误位的数据值。
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