KR20160041318A - 스트로브 신호 인터벌 검출 회로 및 이를 이용한 메모리 시스템 - Google Patents

스트로브 신호 인터벌 검출 회로 및 이를 이용한 메모리 시스템 Download PDF

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KR20160041318A
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Abstract

본 기술은 설정 주기로 주기 신호를 생성하도록 구성되며, 상기 설정 주기는 스트로브 신호가 데이터 래치까지 전송되는 경로를 모델링한 지연 회로의 지연 시간에 의해 정해지는 오실레이터; 및 상기 주기 신호를 카운트한 값을 스트로브 인터벌 정보로서 생성하도록 구성된 카운터를 포함할 수 있다.

Description

스트로브 신호 인터벌 검출 회로 및 이를 이용한 메모리 시스템{STROBE SIGNAL INTERVAL DETECTION CIRCUIT AND MEMORY SYSTEM USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 스트로브 신호 인터벌 검출 회로 및 이를 이용한 메모리 시스템에 관한 것이다.
반도체 회로 예를 들어, 반도체 메모리의 라이트 동작은 메모리 컨트롤러에서 제공된 데이터(DQ)를 메모리 컨트롤러에서 제공하는 스트로브 신호(DQS)에 따라 입력 받아 메모리에 저장함으로써 이루어질 수 있다.
이때 스트로브 신호(DQS)가 타이밍 마진을 위한 지연 회로를 경유하여 데이터(DQ)를 래치하기 위한 래치에 제공되는 경로의 지연시간을 스트로브 인터벌(tDQS2DQ)이라 할 수 있다.
스트로브 인터벌(tDQS2DQ)은 PVT(Power, Voltage, Temperature) 변동에 따라 변할 수 있다.
스트로브 인터벌(tDQS2DQ)의 변동이 심할 경우, 데이터 라이트 동작의 오류를 유발할 수 있다.
본 발명의 실시예는 스트로브 인터벌의 변동을 검출하고, 변동된 스트로브 인터벌에 대응할 수 있는 스트로브 신호 인터벌 검출 회로 및 이를 이용한 메모리 시스템을 제공한다.
본 발명의 실시예는 설정 주기로 주기 신호를 생성하도록 구성되며, 상기 설정 주기는 스트로브 신호가 데이터 래치까지 전송되는 경로를 모델링한 지연 회로의 지연 시간에 의해 정해지는 오실레이터; 및 상기 주기 신호를 카운트한 값을 스트로브 인터벌 정보로서 생성하도록 구성된 카운터를 포함할 수 있다.
본 발명의 실시예는 데이터를 스트로브 신호에 따라 저장하며, 상기 스트로브 신호가 데이터 래치까지 전송되는 경로를 모델링한 지연 회로의 지연 시간에 의해 설정된 주기로 생성되는 주기 신호를 설정 시간 동안 카운트한 값을 스트로브 인터벌 정보로서 생성하도록 구성되는 반도체 메모리; 및 상기 반도체 메모리에 상기 데이터 및 상기 스트로브 신호를 제공하며, 상기 스트로브 인터벌 정보에 응답하여 상기 데이터 또는 상기 스트로브 신호의 출력 타이밍을 조정하도록 구성된 메모리 컨트롤러를 포함할 수 있다.
본 기술은 스트로브 인터벌을 검출하여 안정적인 데이터 라이트 동작을 가능하게 할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리의 데이터 래치 관련 구성을 나타낸 회로도,
도 2는 본 발명의 실시예에 따른 스트로브 신호 인터벌 검출 회로(100)의 블록도,
도 3은 도 2의 제어부(200)의 구성을 나타낸 회로도,
도 4는 도 2의 드라이버(400)의 구성을 나타낸 회로도,
도 5는 도 2의 오버 플로우 판단부(600)의 구성을 나타낸 회로도,
도 6 및 도 7은 본 발명의 실시예에 따른 스트로브 신호 인터벌 검출 회로(100)의 동작 타이밍도이고,
도 8은 본 발명의 실시예에 따른 메모리 시스템(1000)의 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
반도체 메모리의 라이트 동작은 메모리 컨트롤러에서 제공된 데이터(DQ)를 메모리 컨트롤러에서 제공하는 스트로브 신호(DQS)에 따라 입력 받아 이루어질 수 있다.
메모리 컨트롤러는 CPU, GPU 등을 포함할 수 있다.
반도체 메모리는 도 1과 같이, 버퍼(1)를 통해 스트로브 신호(DQS)를 입력 받을 수 있다.
스트로브 신호(DQS)는 데이터(DQ)를 래치하기 위한 타이밍 마진을 가질 수 있도록 지연부(2)를 통해 지연된 후 데이터 래치(3)에 제공된다.
데이터 래치(3)는 지연된 스트로브 신호(DQS)에 따라 데이터(DQ)를 래치하여 입력 데이터(DIN)를 생성할 수 있다.
이때 스트로브 신호(DQS)가 지연부(2)를 경유하여 데이터 래치(3)에 제공되는 경로의 지연시간을 스트로브 인터벌(tDQS2DQ)이라 할 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 스트로브 신호 인터벌 검출 회로(100)는 제어부(200), 오실레이터(300), 드라이버(400), 카운터(500) 및 오버 플로우 판단부(600)를 포함할 수 있다.
제어부(200)는 시작 명령(OSC_STARTP), 종료 명령(OSC_ENDP_MPC) 및 내부 종료 명령(OSC_ENDP_MR23)에 응답하여 오실레이터(300)의 활성화 시간을 정하기 위한 발진 구간 신호(OSC_EN)를 생성하도록 구성될 수 있다.
제어부(200)는 시작 명령(OSC_STARTP)에 응답하여 발진 구간 신호(OSC_EN)를 활성화시키도록 구성될 수 있다.
제어부(200)는 종료 명령(OSC_ENDP_MPC) 또는 내부 종료 명령(OSC_ENDP_MR23)에 응답하여 발진 구간 신호(OSC_EN)를 비 활성화시키도록 구성될 수 있다.
시작 명령(OSC_STARTP) 및 종료 명령(OSC_ENDP_MPC)은 반도체 메모리 외부 예를 들어, 메모리 컨트롤러에서 제공될 수 있다.
내부 종료 명령(OSC_ENDP_MR23)은 반도체 메모리 내부 예를 들어, 모드 레지스터 셋의 저장 정보를 기준으로 생성될 수 있다.
내부 종료 명령(OSC_ENDP_MR23)은 시작 명령(OSC_STARTP)이 입력된 이후 모드 레지스터 셋의 저장 정보를 기준으로 설정된 시간 이후에 활성화될 수 있다.
제어부(200)는 시작 명령(OSC_STARTP)에 응답하여 카운트 리셋신호(CNT_RST)를 생성하도록 구성될 수 있다.
오실레이터(300)는 설정 주기로 발진 구간 신호(OSC_EN)의 활성화 구간 동안 주기 신호(REPCLK)를 생성하도록 구성될 수 있다.
오실레이터(300)는 설정 주기를 정하기 위한 지연 회로를 포함할 수 있다.
오실레이터(300)의 지연 회로는 스트로브 신호(DQS)가 데이터 래치(3)까지 전송되는 경로를 모델링하여 구성될 수 있다.
드라이버(400)는 주기 신호(REPCLK) 및 오버 플로우 검출 신호(CNT_OVERB)에 응답하여 출력 신호(OSC_OUT)를 생성하도록 구성될 수 있다.
드라이버(400)는 오버 플로우 검출 신호(CNT_OVERB)가 비 활성화되면 주기 신호(REPCLK)를 드라이빙하여 출력 신호(OSC_OUT)를 생성하도록 구성될 수 있다.
드라이버(400)는 오버 플로우 검출 신호(CNT_OVERB)가 활성화되면 주기 신호(REPCLK)의 입력을 차단하고, 이전 출력 신호(OSC_OUT) 값을 래치하도록 구성될 수 있다.
카운터(500)는 주기 신호(REPCLK)를 카운트한 값을 스트로브 인터벌 정보(CNT<0:15>)로서 생성하도록 구성될 수 있다.
카운터(500)는 카운트 리셋신호(CNT_RST)에 응답하여 스트로브 인터벌 정보(CNT<0:15>)를 초기화시키도록 구성될 수 있다.
오버 플로우 판단부(600)는 스트로브 인터벌 정보(CNT<0:15>)의 오버 플로우를 검출하여 오버 플로우 검출 신호(CNT_OVERB)를 생성하도록 구성될 수 있다.
오버 플로우 판단부(600)는 스트로브 인터벌 정보(CNT<0:15>)가 최대값 즉, 스트로브 인터벌 정보(CNT<0:15>)의 모든 신호 비트가 로직 하이 값이면 오버 플로우 검출 신호(CNT_OVERB)를 로직 로우 값으로 활성화시키도록 구성될 수 있다.
도 3에 도시된 바와 같이, 제어부(200)는 발진 구간 신호 생성부(210) 및 카운트 리셋신호 생성부(230)를 포함할 수 있다.
발진 구간 신호 생성부(210)는 시작 명령(OSC_STARTP), 종료 명령(OSC_ENDP_MPC), 내부 종료 명령(OSC_ENDP_MR23) 및 파워 업 신호(PWRUPB)에 응답하여 발진 구간 신호(OSC_EN)를 생성하도록 구성될 수 있다.
발진 구간 신호 생성부(210)는 파워 업 신호(PWRUPB)에 응답하여 발진 구간 신호(OSC_EN)를 로직 로우 값으로 초기화시킬 수 있다.
발진 구간 신호 생성부(210)는 시작 명령(OSC_STARTP)에 응답하여 발진 구간 신호(OSC_EN)를 로직 하이 값으로 활성화시킬 수 있다.
발진 구간 신호 생성부(210)는 종료 명령(OSC_ENDP_MPC) 또는 내부 종료 명령(OSC_ENDP_MR23)에 응답하여 발진 구간 신호(OSC_EN)를 로직 로우 값으로 비 활성화시킬 수 있다.
발진 구간 신호 생성부(210)는 제 1 내지 제 12 로직 게이트(211 ?? 222)를 포함할 수 있다.
제 1 로직 게이트(211)는 종료 명령(OSC_ENDP_MPC) 및 내부 종료 명령(OSC_ENDP_MR23)을 부정 논리합하여 출력한다.
제 2 로직 게이트(212)는 제 1 로직 게이트(2111)의 출력을 반전시켜 출력 신호(OSC_ENDP)를 생성한다.
제 3 로직 게이트(213)는 파워 업 신호(PWRUPB)를 반전시켜 출력한다.
제 4 로직 게이트(214)는 제 2 로직 게이트(212)의 출력(OSC_ENDP)과 제 3 로직 게이트(213)의 출력을 부정 논리합하여 출력한다.
제 5 및 제 6 로직 게이트(215, 216)는 시작 명령(OSC_STARTP)을 지연시켜 출력한다.
제 7 로직 게이트(217)는 제 4 로직 게이트(214)의 출력에 따라 전원 전압(VDD) 레벨을 출력한다.
제 8 로직 게이트(218)는 제 6 로직 게이트(216)의 출력에 따라 접지 전압(VSS) 레벨을 출력한다.
제 9 및 제 10 로직 게이트(219, 220)는 제 7 로직 게이트(217) 또는 제 8 로직 게이트(218)의 출력을 래치한다.
제 11 및 제 12 로직 게이트(221, 222)는 제 9 로직 게이트(219)의 출력을 지연시켜 발진 구간 신호(OSC_EN)로서 출력한다.
카운트 리셋신호 생성부(230)는 시작 명령(OSC_STARTP), 파워 업 신호(PWRUPB) 및 주기 신호(REPCLK)에 응답하여 카운트 리셋신호(CNT_RST)를 생성하도록 구성될 수 있다.
카운트 리셋신호 생성부(230)는 파워 업 신호(PWRUPB)에 응답하여 카운트 리셋신호(CNT_RST)를 로직 하이 값으로 활성화시키도록 구성될 수 있다.
카운트 리셋신호 생성부(230)는 시작 명령(OSC_STARTP)에 응답하여 카운트 리셋신호(CNT_RST)를 로직 하이 값으로 활성화시키도록 구성될 수 있다.
카운트 리셋신호 생성부(230)는 주기 신호(REPCLK)에 응답하여 카운트 리셋신호(CNT_RST)를 로직 로우 값으로 비 활성화시키도록 구성될 수 있다.
카운트 리셋신호 생성부(230)는 제 13 내지 제 29 로직 게이트(231 - 247)를 포함할 수 있다.
제 13 내지 제 16 로직 게이트(231 - 234)는 시작 명령(OSC_STARTP)에 응답하여 펄스 신호를 생성한다.
제 17 로직 게이트(235)는 제 16 로직 게이트(234)의 출력 신호와 파워 업 신호(PWRUPB)를 부정 논리곱하여 출력한다.
제 18 내지 제 21 로직 게이트(236 - 239)는 주기 신호(REPCLK)를 지연시켜 출력한다.
제 22 로직 게이트(240)는 제 21 로직 게이트(239)의 출력에 따라 전원 전압(VDD) 레벨을 출력한다.
제 23 로직 게이트(241)는 제 17 로직 게이트(235)의 출력에 따라 접지 전압(VSS) 레벨을 출력한다.
제 24 및 제 25 로직 게이트(242, 243)는 제 22 로직 게이트(240) 또는 제 23 로직 게이트(241)의 출력을 래치한다.
제 26 내지 제 29 로직 게이트(244 - 247)는 제 24 로직 게이트(242)의 출력을 지연시켜 카운트 리셋신호(CNT_RST)를 생성한다.
도 4에 도시된 바와 같이, 드라이버(400)는 발진 구간 신호(OSC_EN), 오버 플로우 검출 신호(CNT_OVERB) 및 주기 신호(REPCLK)에 응답하여 출력 신호(OSC_OUT)를 생성하도록 구성될 수 있다.
드라이버(400)는 제 1 내지 제 7 로직 게이트(401 - 407)를 포함할 수 있다.
제 1 로직 게이트(401)는 발진 구간 신호(OSC_EN)와 오버 플로우 검출 신호(CNT_OVERB)를 부정 논리곱하여 반전 발진 구간 신호(OSC_ENB)를 생성한다.
제 1 로직 게이트(401)는 오버 플로우 검출 신호(CNT_OVERB)가 로직 하이 값으로 비 활성화된 경우, 발진 구간 신호(OSC_EN)를 반전시켜 반전 발진 구간 신호(OSC_ENB)를 생성한다.
제 1 로직 게이트(401)는 오버 플로우 검출 신호(CNT_OVERB)가 로직 로우 값으로 활성화된 경우, 발진 구간 신호(OSC_EN)와 상관없이 반전 발진 구간 신호(OSC_ENB)를 로직 하이 값으로 생성한다.
제 2 로직 게이트(407)는 반전 발진 구간 신호(OSC_ENB)를 반전시켜 지연 발진 구간 신호(OSC_END)를 생성한다.
제 3 로직 게이트(402)는 발진 구간 신호(OSC_EN) 및 반전 발진 구간 신호(OSC_ENB)에 응답하여 주기 신호(REPCLK)를 반전시켜 출력한다.
제 4 로직 게이트(403)는 제 3 로직 게이트(402)의 출력을 반전시켜 출력한다.
제 5 로직 게이트(404)는 반전 발진 구간 신호(OSC_ENB) 및 지연 구간 신호(OSC_END)에 응답하여 제 4 로직 게이트(403)의 출력을 래치한다.
제 6 및 제 7 로직 게이트(405, 406)는 제 4 로직 게이트(403)의 출력을 지연시켜 출력 신호(OSC_OUT)를 생성한다.
도 5에 도시된 바와 같이, 오버 플로우 판단부(600)는 스트로브 인터벌 정보(CNT<0:15>)가 최대값 즉, 스트로브 인터벌 정보(CNT<0:15>)의 모든 신호 비트가 로직 하이 값이면 오버 플로우 검출 신호(CNT_OVERB)를 로직 로우 값으로 활성화시키도록 구성될 수 있다.
오버 플로우 판단부(600)는 제 1 내지 제 9 로직 게이트(601 - 609)를 포함할 수 있다.
제 1 로직 게이트(601)는 스트로브 인터벌 정보(CNT<0:15>) 중에서 일부 신호 비트들(CNT<15:13>)을 부정 논리곱하여 출력한다.
제 2 로직 게이트(602)는 스트로브 인터벌 정보(CNT<0:15>) 중에서 일부 신호 비트들(CNT<12:10>)을 부정 논리곱하여 출력한다.
제 3 로직 게이트(603)는 스트로브 인터벌 정보(CNT<0:15>) 중에서 일부 신호 비트들(CNT<9:7>)을 부정 논리곱하여 출력한다.
제 4 로직 게이트(604)는 스트로브 인터벌 정보(CNT<0:15>) 중에서 일부 신호 비트들(CNT<6:4>)을 부정 논리곱하여 출력한다.
제 5 로직 게이트(605)는 스트로브 인터벌 정보(CNT<0:15>) 중에서 일부 신호 비트들(CNT<3:1>)을 부정 논리곱하여 출력한다.
제 6 로직 게이트(606)는 스트로브 인터벌 정보(CNT<0:15>) 중에서 CNT<0>을 반전시켜 출력한다.
제 7 로직 게이트(607)는 제 1 내지 제 3 로직 게이트(601 - 603)의 출력을 부정 논리합하여 출력한다.
제 8 로직 게이트(608)는 제 4 내지 제 6 로직 게이트(604 - 606)의 출력을 부정 논리합하여 출력한다.
제 9 로직 게이트(609)는 제 7 로직 게이트(607)와 제 8 로직 게이트(608)의 출력을 부정 논리곱하여 오버 플로우 신호(CNT_OVERB)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 스트로브 신호 인터벌 검출 회로(100)의 동작을 도 6 및 도 7을 참조하여 설명하면 다음과 같다.
먼저, 스트로브 인터벌 정보(CNT<0:15>)의 오버 플로우가 발생하지 않은 경우를 도 6을 참조하여 설명하기로 한다.
메모리 컨트롤러에서 제공된 시작 명령(OSC_STARTP)에 따라 발진 구간 신호(OSC_EN)가 활성화된다.
발진 구간 신호(OSC_EN)의 활성화 구간 동안 오실레이터(300)에서 발생된 주기 신호(REPCLK)가 드라이버(400)를 경유하여 OSC_OUT이 생성된다.
이때 시작 명령(OSC_STARTP)에 따라 카운트 리셋신호(CNT_RST)가 로직 하이값으로 활성화되어 스트로브 인터벌 정보(CNT<0:15>)를 초기화시키고, 주기 신호(REPCLK)에 의해 카운트 리셋신호(CNT_RST)가 로직 로우 값으로 비 활성화된다.
리셋신호(CNT_RST)가 로직 로우 값으로 비 활성화된 이후, 카운터(500)가 OSC_OUT을 카운트하여 스트로브 인터벌 정보(CNT<0:15>) 값을 증가시킨다.
메모리 컨트롤러에서 제공된 종료 명령(OSC_ENDP_MPC) 또는 내부 종료 명령(OSC_ENDP_MR23)에 따라 생성된 내부 신호(OSC_ENDP)에 따라 발진 구간 신호(OSC_EN)가 비 활성화된다.
카운터(500)는 발진 구간 신호(OSC_EN)가 비 활성화되는 시점까지의 OSC_OUT을 카운트하여 생성한 스트로브 인터벌 정보(CNT<0:15>) 값 예를 들어, '20'을 래치한다.
스트로브 인터벌 정보(CNT<0:15>) 값이 최대값에 도달하지 않았으므로 오버 플로우 검출 신호(CNT_OPVERB)는 비 활성화 상태(로직 하이 값)로 유지된다.
다음으로, 스트로브 인터벌 정보(CNT<0:15>)의 오버 플로우가 발생한 경우를 도 7을 참조하여 설명하기로 한다.
메모리 컨트롤러에서 제공된 시작 명령(OSC_STARTP)에 따라 발진 구간 신호(OSC_EN)가 활성화된다.
발진 구간 신호(OSC_EN)의 활성화 구간 동안 오실레이터(300)에서 발생된 주기 신호(REPCLK)가 드라이버(400)를 경유하여 OSC_OUT이 생성된다.
이때 시작 명령(OSC_STARTP)에 따라 카운트 리셋신호(CNT_RST)가 로직 하이값으로 활성화되어 스트로브 인터벌 정보(CNT<0:15>)를 초기화시키고, 주기 신호(REPCLK)에 의해 카운트 리셋신호(CNT_RST)가 로직 로우 값으로 비 활성화된다.
리셋신호(CNT_RST)가 로직 로우 값으로 비 활성화된 이후, 카운터(500)가 OSC_OUT을 카운트하여 스트로브 인터벌 정보(CNT<0:15>) 값을 증가시킨다.
스트로브 인터벌 정보(CNT<0:15>) 값이 최대값(Max)에 도달함에 따라 오버 플로우 검출 신호(CNT_OPVERB)가 로직 로우 값으로 활성화 된다.
오버 플로우 검출 신호(CNT_OPVERB)가 로직 로우 값이 됨에 따라 드라이버(400)가 주기 신호(REPCLK)의 입력을 차단함으로써 OSC_OUT을 로직 로우 값으로 유지시킨다.
카운터(500)는 OSC_OUT이 더 이상 발생하지 않으므로 스트로브 인터벌 정보(CNT<0:15>)를 최대값으로 유지시킨다.
메모리 컨트롤러에서 제공된 종료 명령(OSC_ENDP_MPC) 또는 내부 종료 명령(OSC_ENDP_MR23)에 따라 생성된 내부 신호(OSC_ENDP)에 따라 발진 구간 신호(OSC_EN)가 비 활성화된다.
도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(1000)은 반도체 메모리(2000) 및 메모리 컨트롤러(3000)를 포함할 수 있다.
반도체 메모리(2000) 및 메모리 컨트롤러(3000)는 데이터 버스(1100)를 통해 연결될 수 있다.
반도체 메모리(2000)는 데이터(DQ)를 스트로브 신호(DQS)에 따라 저장하며, 스트로브 신호(DQS)가 데이터 래치까지 전송되는 경로를 모델링한 지연 회로의 지연 시간에 의해 설정된 주기로 생성되는 주기 신호(REPCLK)를 설정 시간 동안 카운트한 값을 스트로브 인터벌 정보(CNT<0:15>)로서 생성하도록 구성될 수 있다.
반도체 메모리(2000)는 커맨드 디코더(2100), 모드 레지스터 셋(MRS)(2200), 스트로브 신호 인터벌 검출 회로(100), 제 1 패드부(2300) 및 제 2 패드부(2400)를 포함할 수 있다.
스트로브 신호 인터벌 검출 회로(100)는 도 2의 구성을 사용할 수 있다.
제 1 패드부(2300)는 복수의 데이터(DQ) 패드를 포함할 수 있다.
제 2 패드부(2400)는 스트로브 신호(DQS) 패드를 포함할 수 있다.
커맨드 디코더(2100)는 메모리 컨트롤러(3000)에서 제공된 명령(CMD)을 디코딩하여 각종 명령들 즉, 시작 명령(OSC_STARTP), 종료 명령(OSC_ENDP_MPC) 및 모드 레지스터 셋 리드 명령을 생성하도록 구성될 수 있다.
모드 레지스터 셋(2200)은 스트로브 신호 인터벌 검출 회로(100)에서 생성된 스트로브 인터벌 정보(CNT<0:15>)를 저장하도록 구성될 수 있다.
모드 레지스터 셋(2200)은 모드 레지스터 셋 리드 명령에 응답하여 스트로브 인터벌 정보(CNT<0:15>)를 제 1 패드부(2300) 및 데이터 버스(1100)를 통해 메모리 컨트롤러(3000)로 전송하도록 구성될 수 있다.
메모리 컨트롤러(3000)는 반도체 메모리(2000)에 데이터(DQ) 및 스트로브 신호(DQS)를 제공하며, 스트로브 인터벌 정보(CNT<0:15>)를 기준으로 스트로브 인터벌(tDQS2DQ)의 정도를 판단하여 데이터(DQ) 또는 스트로브 신호(DQS)의 출력 타이밍을 조정하도록 구성될 수 있다.
메모리 컨트롤러(3000)는 CPU, GPU 등을 포함할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 메모리 시스템(1000)의 동작을 설명하면 다음과 같다.
메모리 컨트롤러(3000)는 명령(CMD)을 제어하여 시작 명령(OSC_STARTP) 및 종료 명령(OSC_ENDP_MPC)을 정해진 타이밍에 반도체 메모리(2000)에 제공한다.
반도체 메모리(2000)의 스트로브 신호 인터벌 검출 회로(100)가 시작 명령(OSC_STARTP) 및 종료 명령(OSC_ENDP_MPC) 또는 내부 종료 명령(OSC_ENDP_MR23)에 따라 스트로브 인터벌 정보(CNT<0:15>)를 생성하여 모드 레지스터 셋(2200)에 저장한다.
메모리 컨트롤러(3000)는 명령(CMD)을 제어하여 모드 레지스터 셋 리드 명령을 반도체 메모리(2000)에 제공한다.
반도체 메모리(2000)는 모드 레지스터 셋 리드 명령에 응답하여 모드 레지스터 셋(2200)에 저장된 스트로브 인터벌 정보(CNT<0:15>)를 제 1 패드부(2300) 및 데이터 버스(1100)를 통해 메모리 컨트롤러(3000)로 전송한다.
메모리 컨트롤러(3000)는 데이터 버스(1100)를 통해 전송되는 스트로브 인터벌 정보(CNT<0:15>)를 수신하고, 수신된 스트로브 인터벌 정보(CNT<0:15>)를 기준으로 스트로브 인터벌(tDQS2DQ)의 정도를 판단하여 데이터(DQ) 또는 스트로브 신호(DQS)의 출력 타이밍을 조정한다.
메모리 컨트롤러(3000)는 스트로브 인터벌(tDQS2DQ)이 기 설정된 기준 값보다 클 경우 데이터(DQ) 출력 경로의 지연시간을 증가시킴으로써 데이터(DQ)의 출력 타이밍을 늦출 수 있다.
메모리 컨트롤러(3000)는 스트로브 인터벌(tDQS2DQ)이 기 설정된 기준 값보다 작을 경우 데이터(DQ) 출력 경로의 지연시간을 감소시킴으로써 데이터(DQ)의 출력 타이밍을 앞 당길 수 있다.
메모리 컨트롤러(3000)는 스트로브 인터벌(tDQS2DQ)이 기 설정된 기준 값보다 클 경우 스트로브 신호(DQS) 출력 경로의 지연시간을 감소시킴으로써 스트로브 신호(DQS)의 출력 타이밍을 앞 당길 수 있다.
메모리 컨트롤러(3000)는 스트로브 인터벌(tDQS2DQ)이 기 설정된 기준 값보다 작을 경우 스트로브 신호(DQS) 출력 경로의 지연시간을 증가시킴으로써 스트로브 신호(DQS)의 출력 타이밍을 늦출 수 있다.
상술한 바와 같이, 메모리 컨트롤러(3000)가 데이터(DQ) 또는 스트로브 신호(DQS)의 출력 타이밍을 조정하여 스트로브 인터벌(tDQS2DQ) 변동을 보상함으로써 메모리 시스템(1000)의 데이터 라이트 동작의 신뢰성을 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 설정 주기로 주기 신호를 생성하도록 구성되며, 상기 설정 주기는 스트로브 신호가 데이터 래치까지 전송되는 경로를 모델링한 지연 회로의 지연 시간에 의해 정해지는 오실레이터; 및
    상기 주기 신호를 카운트한 값을 스트로브 인터벌 정보로서 생성하도록 구성된 카운터를 포함하는 스트로브 신호 인터벌 검출 회로.
  2. 제 1 항에 있어서,
    시작 명령 및 종료 명령에 응답하여 상기 오실레이터의 활성화 시간을 정하기 위한 발진 구간 신호를 생성하도록 구성된 제어부를 더 포함하는 스트로브 신호 인터벌 검출 회로.
  3. 제 2 항에 있어서,
    상기 제어부는
    상기 시작 명령 및 내부 종료 명령에 응답하여 상기 발진 구간 신호를 생성하도록 구성된 스트로브 신호 인터벌 검출 회로.
  4. 제 2 항에 있어서,
    상기 제어부는
    상기 시작 명령에 응답하여 상기 스트로브 인터벌 정보의 값을 초기화하기 위한 카운트 리셋신호를 생성하도록 구성되는 스트로브 신호 인터벌 검출 회로.
  5. 제 1 항에 있어서,
    상기 스트로브 인터벌 정보의 오버 플로우를 검출하여 오버 플로우 검출 신호를 생성하도록 구성된 오버 플로우 판단부를 더 포함하는 스트로브 신호 인터벌 검출 회로.
  6. 제 5 항에 있어서,
    상기 오버 플로우 검출 신호에 응답하여 상기 주기 신호가 상기 카운터에 제공되지 않도록 하는 드라이버를 더 포함하는 스트로브 신호 인터벌 검출 회로.
  7. 데이터를 스트로브 신호에 따라 저장하며, 상기 스트로브 신호가 데이터 래치까지 전송되는 경로를 모델링한 지연 회로의 지연 시간에 의해 설정된 주기로 생성되는 주기 신호를 설정 시간 동안 카운트한 값을 스트로브 인터벌 정보로서 생성하도록 구성되는 반도체 메모리; 및
    상기 반도체 메모리에 상기 데이터 및 상기 스트로브 신호를 제공하며, 상기 스트로브 인터벌 정보에 응답하여 상기 데이터 또는 상기 스트로브 신호의 출력 타이밍을 조정하도록 구성된 메모리 컨트롤러를 포함하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 메모리 컨트롤러는
    상기 반도체 메모리에 시작 명령 및 종료 명령을 제공하여 상기 설정 시간을 제어하도록 구성되는 메모리 시스템.
  9. 제 7 항에 있어서,
    상기 반도체 메모리는
    상기 스트로브 인터벌 정보를 모드 레지스터 셋에 저장하도록 구성되는 메모리 시스템.
  10. 제 7 항에 있어서,
    상기 메모리 컨트롤러는
    상기 스트로브 인터벌 정보를 데이터 버스를 통해 상기 반도체 메모리로부터 제공받도록 구성되는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 메모리 컨트롤러는
    상기 반도체 메모리에 모드 레지스터 셋 리드 명령을 제공하여 상기 반도체 메모리가 상기 스트로브 인터벌 정보를 상기 데이터 버스를 통해 상기 메모리 컨트롤러에 제공하도록 구성되는 메모리 시스템.
  12. 제 7 항에 있어서,
    상기 반도체 메모리는
    상기 스트로브 인터벌 정보를 생성하도록 구성된 스트로브 신호 인터벌 검출 회로,
    상기 스트로브 인터벌 정보를 저장하도록 구성된 모드 레지스터 셋, 및
    상기 스트로브 인터벌 정보를 데이터 버스를 통해 상기 메모리 컨트롤러로 전송하기 위한 데이터 입/출력부를 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 스트로브 신호 인터벌 검출 회로는
    상기 주기 신호를 생성하도록 구성되는 오실레이터, 및
    상기 주기 신호를 카운트한 값을 상기 스트로브 인터벌 정보로서 생성하도록 구성된 카운터를 포함하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 스트로브 신호 인터벌 검출 회로는
    시작 명령 및 종료 명령에 응답하여 상기 오실레이터의 활성화 시간을 정하기 위한 발진 구간 신호를 생성하도록 구성된 제어부를 더 포함하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 제어부는
    상기 시작 명령 및 내부 종료 명령에 응답하여 상기 발진 구간 신호를 생성하도록 구성된 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 제어부는
    상기 시작 명령에 응답하여 상기 스트로브 인터벌 정보의 값을 초기화하기 위한 카운트 리셋신호를 생성하도록 구성되는 메모리 시스템.
  17. 제 13 항에 있어서,
    상기 스트로브 신호 인터벌 검출 회로는
    상기 스트로브 인터벌 정보의 오버 플로우를 검출하여 오버 플로우 검출 신호를 생성하도록 구성된 오버 플로우 판단부를 더 포함하는 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 스트로브 신호 인터벌 검출 회로는
    상기 오버 플로우 검출 신호에 응답하여 상기 주기 신호가 상기 카운터에 제공되지 않도록 하는 드라이버를 더 포함하는 메모리 시스템.
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