KR100845807B1 - 온 다이 터미네이션 제어신호 생성회로 - Google Patents

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Abstract

본 발명은 전압 또는 주파수 변경이 가능하도록 지정된 소정 구간동안 제 1 온 다이 터미네이션 조정을 방지하기 위한 제 1 신호를 생성하는 제 1 신호 생성부; 상기 소정 구간 동안 제 2 온 다이 터미네이션 조정동작을 방지하고 상기 소정 구간 종료 후에 제 2 온 다이 터미네이션 조정동작이 수행되도록 하기 위한 제 2 신호를 생성하는 제 2 신호 생성부; 및 상기 제 1 신호 및 제 2 신호를 조합하여 온 다이 터미네이션 제어신호로서 출력하는 신호 출력부를 구비한다.
오토 리프레시, 셀프 리프레시, FVS

Description

온 다이 터미네이션 제어신호 생성회로{CIRCUIT FOR GENERATING ON DIE TERMINATION CONTROL SIGNAL}
도 1은 종래의 기술에 따른 온 다이 터미네이션 제어신호 생성회로의 블록도,
도 2는 종래의 기술에 따른 온 다이 터미네이션 제어신호 생성회로의 동작 타이밍도,
도 3은 본 발명에 따른 온 다이 터미네이션 제어신호 생성회로의 블록도,
도 4는 본 발명에 따른 온 다이 터미네이션 제어신호 생성회로의 회로도,
도 5는 본 발명에 따른 온 다이 터미네이션 제어신호 생성회로의 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 제 1 신호 생성부 200: 제 2 신호 생성부
210: 타이밍 제어부 220: 구동부
230: 발진기 240: 펄스 발생기
250: 카운터 350: 신호 출력부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 온 다이 터미네이션 회로의 동작진행을 명령하는 온 다이 터미네이션 제어신호 생성 회로에 관한 것이다.
온 다이 터미네이션 조정 동작은 드라이버(Driver)의 저항값이 PVT(Process, Voltage, Temperature) 변동에 상관없이 기준이 되는 저항값과 동일한 값을 갖도록 조정하는 동작이다. 상기 온 다이 터미네이션 조정 동작을 위해 반도체 메모리 장치에는 온 다이 터미네이션 회로가 구비된다. 또한 상기 온 다이 터미네이션 회로가 온 다이 터미네이션 조정동작을 수행하도록 명령하는 신호를 생성하기 위해 온 다이 터미네이션 제어신호 생성회로가 구비된다.
종래의 기술에 따른 온 다이 터미네이션 제어신호 생성회로는 도 1에 도시 된 바와 같이, 제 1 펄스 발생기(11), 제 1 노아 게이트(NR1), 제 1 인버터(IV1), 제 2 인버터(IV2), 낸드 게이트(ND1), 제 3 인버터(IV3), 발진기(12), 제 2 펄스 발생기(13), 카운터(14), 제 2 노아 게이트(NR2) 및 제 4 인버터(IV4)를 구비한다.
상기 종래의 기술에 따른 온 다이 터미네이션 제어신호 생성회로의 동작을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
오토 리프레시 명령에 따라 오토 리프레시 펄스 신호(AREFP)가 발생되거나, 셀프 리프레시 신호(SREF)가 비활성화되면 상기 제 1 노아 게이트(NR1) 및 제 1 인버터(IV1)를 통해 제 1 내부 신호(INT_CALP1)가 발생된다.
상기 제 1 내부 신호(INT_CALP1)가 상기 제 2 노아 게이트(NR2) 및 제 4 인 버터(IV4)를 통해 온 다이 터미네이션 제어신호(ODT_CALP)로서 출력된다.
한편, 시스템 안정화 신호(RES)가 활성화되고 카운팅 제한신호(CAL_MAX)가 비활성화된 상태이면 제 1 낸드 게이트(ND1) 및 제 3 인버터(IV3)를 통해 구동신호(OSC_EN)가 활성화된다. 상기 시스템 안정화 신호(RES)는 반도체 메모리 장치를 제어하는 GPU(Graphic Processing Unit), CPU(Central Processing Unit)에서 클럭(CK)이 안정적으로 출력되는 등의 동작상태 안정화를 반도체 메모리 장치에 알리는 신호이다. 또한 카운팅 제한신호(CAL_MAX)는 카운터(14)가 기설정된 카운팅 횟수를 완료한 경우 활성화되는 신호로서, 초기 동작시 상기 카운팅 제한신호(CAL_MAX)는 로우 레벨로 비활성화되어 있다.
상기 구동신호(OSC_EN)가 활성화됨에 따라 발진기(12)가 제어신호 생성클럭(CAL_CLK)을 생성한다.
상기 제 2 펄스 발생기(13)가 상기 시스템 안정화 신호(RES)에 따라 활성화되어 상기 제어신호 생성클럭(CAL_CLK)을 이용하여 펄스 즉, 제 2 내부 신호(INT_CALP2)를 생성한다.
상기 제 2 내부 신호(INT_CALP2)가 상기 제 2 노아 게이트(NR2) 및 제 4 인버터(IV4)를 통해 온 다이 터미네이션 제어신호(ODT_CALP)로서 출력된다.
한편, 카운터(14)는 상기 제어신호 생성클럭(CAL_CLK)을 이용하여 상기 제 2 펄스 발생기(13)의 제 2 내부 신호(INT_CALP2) 즉, 펄스 생성횟수를 카운트한다. 상기 카운터(14)는 상기 카운트값이 기설정된 값(예를 들어, 30회)에 도달하면 상기 카운팅 제한신호(CAL_MAX)를 하이 레벨로 활성화시킨다.
상기 카운팅 제한신호(CAL_MAX)가 하이 레벨로 활성화됨에 따라 상기 구동신호(OSC_EN)가 비활성화되고, 발진기(12)의 동작이 중지되며, 상기 제 2 펄스 발생기(13)의 제 2 내부 신호(INT_CALP2) 생성동작이 중지된다.
반도체 메모리 장치는 셀프 리프레시 신호(SREF)가 활성화된 셀프 리프레시 구간 중에 전압/주파수 변경(Frequency/Voltage Switching: FVS) 구간이 존재한다. 상기 FVS 구간은 동작 모드 변경에 따라 소비전력을 절약하기 위한 목적 또는 그 반대의 이유로 전압 또는 주파수를 변경하는 동작이 이루어지는 구간이다. 상기 FVS 구간은 전압 또는 주파수의 변경이 이루어지므로 전압 또는 주파수가 불안정한 구간이다.
종래의 기술에 따르면, 도 2의 첫번째 경우(Case 1), FVS 구간에 발생된 오토 리프레시 명령에 따라 "A"와 같이 온 다이 터미네이션 제어신호(ODT_CALP)가 생성될 수 있다. 상기 FVS 구간은 전압 또는 주파수가 불안정한 구간이므로 시스템 안정화 신호(RES)의 토글링(Toggling)이 발생할 수 있다. 상기 시스템 안정화 신호(RES)의 토글링에 의해 "B와 같이 온 다이 터미네이션 제어신호(ODT_CALP)가 복수회 생성될 수 있다.
두 번째 경우(Case 2), 셀프 리프레시 구간에 발생된 오토 리프레시 명령에 따라 "C"와 같이 온 다이 터미네이션 제어신호(ODT_CALP)가 발생될 수 있다. 상기 두 번째 경우는 클럭 인에이블 신호(CKE)가 활성화되어 외부에서 판단하기로는 셀프 리프레시 구간이 아니지만 실제 반도체 메모리 장치 내부는 아직 셀프 리프레시 구간에 진입해 있는 상태이다.
세 번째 경우(Case 3), "D"와 같이 오토 리프레시 명령에 따라 생성된 온 다이 터미네이션 제어신호(ODT_CALP)와 셀프 리프레시 구간의 종료에 따라 생성된 온 다이 터미네이션 제어신호(ODT_CALP)의 충돌이 발생할 수 있다. 이 경우 셀프 리프레시 구간의 종료에 따라 인에이블 신호(ODT_EN)가 활성화되고, 그에 따라 온 다이 터미네이션 조정을 수행하는 온 다이 터미네이션 회로가 동작함에 따라 "E"와 같이 전원전압(VDDQ)의 일시적인 강하 또한 발생할 수 있다.
네 번째 경우(Case 4), "F"와 같이 오토 리프레시 명령에 따라 온 다이 터미네이션 제어신호(ODT_CALP)가 한번 생성된다. 그러나 이 경우 셀프 리프레시 구간이 종료되고 상기 전원전압(VDDQ) 또한 일시적인 흔들림 후 안정화된 구간이므로 상기 "B"와 같은 복수회의 온 다이 터미네이션 조정동작이 이루어질 필요가 있다.
종래의 기술에 따른 온 다이 터미네이션 제어신호 생성회로는 다음과 같은 문제점이 있다.
첫째, 주파수/전압 변경 구간을 포함한 셀프 리프레시 구간에 온 다이 터미네이션 제어신호가 생성되고, 그에 따라 온 다이 터미네이션 조정동작이 이루어지므로 온 다이 터미네이션 조정동작의 정확도가 크게 떨어지게 된다.
둘째, 오토 리프레시와 셀프 리프레시 각각에 의한 온 다이 터미네이션 제어신호의 충돌이 발생하여 온 다이 터미네이션 조정동작이 이루어지지 못하거나 부정확하게 이루어질 수 있다.
셋째, 셀프 리프레시 구간 종료 후 일회성의 온 다이 터미네이션 제어신호가 발생되고 그에 따라 일회성의 온 다이 터미네이션 조정동작이 이루어지므로 조정결 과가 실제 전압 및 주파수 변화를 반영하지 못하게 된다.
본 발명은 셀프 리프레시 구간과 같이 정상 동작 구간이 아닌 시점에서의 온 다이 터미네이션 조정동작을 수행함에 따른 조정 오류를 방지할 수 있도록 한 온 다이 터미네이션 제어신호 생성회로를 제공함에 그 목적이 있다.
본 발명은 셀프 리프레시 종료와 오토 리프레시 신호 각각에 따라 생성된 온 다이 터미네이션 제어신호의 충돌로 인한 조정 오류를 방지할 수 있도록 한 온 다이 터미네이션 제어신호 생성회로를 제공함에 다른 목적이 있다.
본 발명은 셀프 리프레시 모드에서 노멀(Normal) 모드로 복귀한 경우, 초기화 과정에서 이루어진 것과 같은 전반적인 온 다이 터미네이션 조정동작이 수행될 수 있도록 한 온 다이 터미네이션 제어신호 생성회로를 제공함에 또 다른 목적이 있다.
본 발명에 따른 온 다이 터미네이션 제어신호 생성회로는 전압 또는 주파수 변경이 가능하도록 지정된 소정 구간 동안 제 1 온 다이 터미네이션 조정을 방지하기 위한 제 1 신호를 생성하는 제 1 신호 생성부; 동작 초기시점에 제 2 온 다이 터미네이션 조정동작이 수행되도록 하기 위한 제 2 신호를 생성하는 제 2 신호 생성부; 및 상기 제 1 신호 및 제 2 신호를 조합하여 온 다이 터미네이션 제어신호로서 출력하는 신호 출력부를 구비함을 특징으로 한다.
본 발명에 따른 온 다이 터미네이션 제어신호 생성회로는 셀프 리프레시 신 호 또는 오토 리프레시 신호에 따라 제 1 온 다이 터미네이션 조정을 방지하기 위한 제 1 신호를 생성하는 제 1 신호 생성부; 전압 또는 주파수 변경이 가능하도록 지정된 소정 구간 동안 제 2 온 다이 터미네이션 조정동작을 방지하고 상기 소정 구간 종료후에 제 2 온 다이 터미네이션 조정동작이 수행되도록 하기 위한 제 2 신호를 생성하는 제 2 신호 생성부; 및 상기 제 1 신호 및 제 2 신호를 조합하여 온 다이 터미네이션 제어신호로서 출력하는 신호 출력부를 구비함을 다른 특징으로 한다.
본 발명에 따른 온 다이 터미네이션 제어신호 생성회로는 전압 또는 주파수 변경이 가능하도록 지정된 소정 구간동안 제 1 온 다이 터미네이션 조정을 방지하기 위한 제 1 신호를 생성하는 제 1 신호 생성부; 상기 소정 구간 동안 제 2 온 다이 터미네이션 조정동작을 방지하고 상기 소정 구간 종료 후에 제 2 온 다이 터미네이션 조정동작이 수행되도록 하기 위한 제 2 신호를 생성하는 제 2 신호 생성부; 및 상기 제 1 신호 및 제 2 신호를 조합하여 온 다이 터미네이션 제어신호로서 출력하는 신호 출력부를 구비함을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 온 다이 터미네이션 제어신호 생성회로의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 온 다이 터미네이션 제어신호 생성회로는 도 3에 도시 된 바와 같이, 제 1 신호 생성부(100), 제 2 신호 생성부(200) 및 신호 출력부(300)를 구비한다.
상기 제 1 신호 생성부(100)는 전압 또는 주파수 변경이 가능하도록 지정된 소정 구간 동안 제 1 온 다이 터미네이션 조정을 방지하기 위한 제 1 내부신호(INT_CALP1)를 생성하도록 구성된다. 상기 제 1 신호 생성부(100)는 카운팅 제한신호(CAL_MAX) 및 클럭 인에이블 신호(BUF_CKE)를 이용하여 상기 셀프 리프레시 구간 및 상기 셀프 리프레시 구간 종료 후의 소정 시간을 감지하여 상기 제 1 신호를 생성하도록 구성된다.
상기 제 2 신호 생성부(200)는 상기 소정 구간 동안 제 2 온 다이 터미네이션 조정동작을 방지하고 상기 소정 구간 종료후에 제 2 온 다이 터미네이션 조정동작이 수행되도록 하기 위한 제 2 내부신호(INT_CALP2)를 생성하도록 구성된다. 상기 제 2 신호 생성부(200)는 시스템 안정화 신호(RES) 및 셀프 리프레시 신호(SREF)를 이용하여 상기 제 2 내부 신호(INT_CALP2)를 생성하도록 구성된다. 상기 제 2 신호 생성부(200)는 상기 셀프 리프레시 신호(SREF)가 비활성화된 상태에서 상기 시스템 안정화 신호(RES)가 활성화되면 펄스를 반복 생성하여 상기 제 2 내부 신호(INT_CALP2)를 발생시키고, 상기 펄스의 생성횟수가 정해진 횟수에 도달하면 상기 제 2 내부 신호(INT_CALP2)의 발생을 중지시키도록 구성된다.
상기 신호 출력부(300)는 상기 제 1 내부 신호(INT_CALP1) 및 제 2 내부 신호(INT_CALP2)를 조합하여 온 다이 터미네이션 제어신호(ODT_CALP)로서 출력하도록 구성된다.
상기 소정 구간은 셀프 리프레시(Self refresh) 구간 및 상기 셀프 리프레시 구간 종료 후의 소정 시간을 더 포함한다.
상기 제 1 신호 생성부(100)는 도 4에 도시 된 바와 같이, 상기 카운팅 제한 신호(CAL_MAX), 클럭 인에이블 신호(BUF_CKE) 및 오토 리프레시 펄스 신호(AREFP)를 입력 받는 낸드 게이트(ND11) 및 상기 낸드 게이트(ND11)의 출력을 입력 받는 인버터(IV11)를 구비한다.
상기 제 2 신호 생성부(200)는 도 4에 도시 된 바와 같이, 타이밍 제어부(210), 구동부(220), 발진기(230), 펄스 발생기(240) 및 카운터(250)를 구비한다.
상기 타이밍 제어부(210)는 셀프 리프레시 구간이 종료되고 소정 시간 경과 후 타이밍 신호(INT_FVS_CAL)를 생성하도록 구성된다. 상기 타이밍 제어부(210)는 셀프 리프레시 신호(SREF)를 입력 받아 지연시키고 반전시켜 출력하는 지연부(211), 시스템 안정화 신호(RES)와 상기 지연부(211)의 출력을 입력 받는 낸드 게이트(ND12) 및 상기 낸드 게이트(ND12)의 출력을 입력 받는 인버터(IV12)를 구비한다.
상기 구동부(220)는 상기 타이밍 신호(INT_FVS_CAL)와 카운팅 제한신호(CAL_MAX)에 따라 구동신호(OSC_EN)를 출력하도록 구성된다. 상기 구동부(220)는 상기 카운팅 제한신호(CAL_MAX)를 입력 받는 제 1 인버터(IV13), 상기 타이밍 신호(INT_FVS_CAL)와 상기 제 1 인버터(IV13)의 출력을 입력 받는 낸드 게이트(ND13) 및 상기 낸드 게이트(ND13)의 출력을 입력 받는 제 2 인버터(IV14)를 구비한다.
상기 발진기(230)는 상기 구동신호(OSC_EN)에 따라 제어신호 생성클럭(CAL_CLK)을 발생시키도록 구성된다.
상기 펄스 발생기(240)는 상기 제어신호 생성클럭(CAL_CLK)에 따라 제 2 내 부 신호(INT_CALP2)로서 반복적인 펄스를 발생시키도록 구성된다. 상기 펄스 발생기(240)는 상기 타이밍 신호(INT_FVS_CAL)가 활성화되면 펄스 발생동작을 개시하도록 구성된다.
상기 카운터(250)는 상기 제어신호 생성클럭(CAL_CLK)의 발생횟수를 카운트하여 정해진 횟수에 도달하면 상기 카운팅 제한신호(CAL_MAX)를 활성화시켜 출력하도록 구성된다. 상기 카운터(250)는 상기 타이밍 신호(INT_FVS_CAL)가 비활성화되면 상기 카운팅 제한신호(CAL_MAX)를 초기값으로 리셋(Reset)시킨다.
상기 신호 출력부(300)는 도 4에 도시 된 바와 같이, 상기 제 1 내부 신호(INT_CALP1)와 상기 제 2 내부 신호(INT_CALP2)를 입력 받는 노아 게이트(NR11) 및 인버터(IV15)를 구비한다.
이와 같이 구성된 본 발명에 따른 온 다이 터미네이션 제어신호 생성회로의 동작을 도 4 및 도 5를 참조하여 설명하면 다음과 같다.
반도체 메모리 장치 초기 동작시 시스템 안정화 신호(RES)가 로우 레벨에서 하이 레벨로 활성화됨에 따라 상기 카운팅 제한신호(CAL_MAX)에 맞게 복수회에 걸쳐 수행되는 온 다이 터미네이션 조정 동작이 이루어진다. 한편, 초기 동작 이후 오토 리프레시 펄스 신호(AREFP)에 따라서 일회성의 온 다이 터미네이션 조정 동작이 이루어진다. 이후부터 상기 일회성의 온 다이 터미네이션 조정 동작을 제 1 온 다이 터미네이션 조정 동작이라 하고, 상기 복수회에 걸쳐 수행되는 온 다이 터미네이션 조정 동작을 제 2 온 다이 터미네이션 조정 동작이라 한다. 상기 시스템 안정화 신호(RES)는 반도체 메모리 장치를 제어하는 GPU(Graphic Processing Unit), CPU(Central Processing Unit)에서 클럭(CK)이 안정적으로 출력되는 등의 동작상태 안정화를 반도체 메모리 장치에 알리는 신호이다. 또한 카운팅 제한신호(CAL_MAX)는 카운터(250)가 기설정된 카운팅 횟수를 완료한 경우 활성화되는 신호로서, 초기 동작시 상기 카운팅 제한신호(CAL_MAX)는 로우 레벨로 비활성화되어 있다.
도 5와 같이, 노멀(Normal) 구간에서 오토 리프레시 명령에 따라 오토 리프레시 펄스 신호(AREFP)가 발생되는 경우, 클럭 인에이블 신호(BUF_CKE)와 카운팅 제한신호(CAL_MAX)가 활성화된 상태이므로 제 1 내부 신호(INT_CALP1)가 정상적으로 발생된다. 상기 제 1 내부 신호(INT_CALP1)가 신호 출력부(300)를 통해 온 다이 터미네이션 제어신호(ODT_CALP)로서 출력되고 그에 따라 제 1 온 다이 터미네이션 조정 동작이 이루어진다. 상기 카운팅 제한신호(CAL_MAX)는 상기 초기 동작시의 제 2 온 다이 터미네이션 조정 동작에 의해 하이 레벨로 활성화되어 있는 상태이다.
첫번째 경우(Case 1)와 같이 셀프 리프레시 신호(SREF)가 활성화된 셀프 리프레시 구간에서 오토 리프레시 펄스 신호(AREFP)가 발생되는 경우 클럭 인에이블 신호(BUF_CKE)가 비활성화된 상태이므로 제 1 내부 신호(INT_CALP1)가 발생되지 못한다. 즉, 상기 클럭 인에이블 신호(BUF_CKE)를 이용하여 셀프 리프레시 구간에서의 제 1 온 다이 터미네이션 조정 동작을 방지한 것이다.
반도체 메모리 장치는 셀프 리프레시 신호(SREF)가 활성화된 셀프 리프레시 구간 중에 전압/주파수 변경(Frequency/Voltage Switching: FVS) 구간이 존재한다. 상기 FVS 구간은 동작 모드 변경에 따라 소비전력을 절약하기 위한 목적 또는 그 반대의 이유로 전압 또는 주파수를 변경하는 동작이 이루어지는 구간이다. 상기 FVS 구간은 전압 또는 주파수를 변경이 이루어지므로 전압 또는 주파수가 불안정한 구간이다.
상술한 바와 같이, 셀프 리프레시 구간은 전압 또는 주파수가 불안정한 구간이므로 시스템 안정화 신호(RES)가 일시적으로 비활성화 되었다가 다시 활성화될 수 있다.
종래의 경우 시스템 안정화 신호(RES)가 활성화되면 제 2 내부 신호(INT_CALP2)가 발생되고 그에 따라 제 2 온 다이 터미네이션 조정 동작이 이루어졌다. 그러나 본 발명에서는 셀프 리프레시 신호(SREF)가 활성화된 상태이므로 제 2 내부 신호(INT_CALP2) 발생을 차단하여 상기 제 2 온 다이 터미네이션 조정 동작이 이루어지지 않도록 하였다.
두번째 경우(Case 2)와 같이 셀프 리프레시 구간이 아직 종료되지 않은 상태에서 오토 리프레시 펄스 신호(AREFP)가 발생되는 경우, 클럭 인에이블 신호(BUF_CKE)가 활성화되었지만 타이밍 신호(INT_FVS_CAL)에 의해 로우 레벨로 리셋된 카운팅 제한신호(CAL_MAX)가 제 1 내부 신호(INT_CALP1)의 발생을 차단한다. 상기 카운팅 제한신호(CAL_MAX)를 이용하여 셀프 리프레시 구간에서의 제 1 온 다이 터미네이션 조정 동작을 방지한 것이다.
세번째 경우(Case 3)와 같이 셀프 리프레시 구간이 종료되는 타이밍에 오토 리프레시 펄스 신호(AREFP)가 발생되는 경우, 클럭 인에이블 신호(BUF_CKE)가 활성화되었지만 타이밍 신호(INT_FVS_CAL)에 의해 로우 레벨로 리셋된 카운팅 제한신호(CAL_MAX)가 제 1 내부 신호(INT_CALP1)의 발생을 차단한다. 상기 셀프 리프레시 구간이 종료되었지만 즉, 셀프 리프레시 신호(SREF)가 로우 레벨로 비활성화되었지만 도 4의 지연부(211)에 의해 타이밍 신호(INT_FVS_CAL)의 활성화가 지연된다. 상기 카운팅 제한신호(CAL_MAX)와 지연부(211)를 이용하여 오토 리프레시 펄스 신호(AREFP)와 셀프 리프레시 신호(SREF)에 의한 제 1 내부 신호(INT_CALP1)와 제 2 내부 신호(INT_CALP2)의 충돌을 방지한 것이다.
네번째 경우(Case 4)와 같이, 셀프 리프레시 구간이 종료된 후 오토 리프레시 펄스 신호(AREFP)가 발생되는 경우에도 현재 리셋상태인 카운팅 제한신호(CAL_MAX)가 제 1 내부 신호(INT_CALP1)의 발생을 차단한다.
상기 셀프 리프레시 구간이 종료되면 즉, 셀프 리프레시 신호(SREF)가 로우 레벨로 비활성화되면 상기 지연부(211)의 지연시간 경과 후 상기 타이밍 신호(INT_FVS_CAL)가 활성화된다. 상기 타이밍 신호(INT_FVS_CAL)가 활성화됨에 따라 발진기(230)가 동작하여 제어신호 생성클럭(CAL_CLK)을 생성한다. 상기 제어신호 생성클럭(CAL_CLK)이 생성됨에 따라 펄스 발생기(240)가 동작하여 제 2 내부 신호(INT_CALP2)를 발생시킨다. 상기 제 2 내부 신호(INT_CALP2)가 신호 출력부(300)를 통해 온 다이 터미네이션 제어신호(ODT_CALP)로서 출력되고 그에 따라 제 2 온 다이 터미네이션 조정 동작이 이루어진다.
상기 셀프 리프레시 구간의 종료에 따라 인에이블 신호(ODT_EN)가 활성화되고, 그에 따라 온 다이 터미네이션 조정을 수행하는 온 다이 터미네이션 회로가 동작함에 따라 전압(VDDQ)이 일시적으로 강하될 수 있다. 상술한 전압(VDDQ) 강하 구간은 상술한 셀프 리프레시 구간과 마찬가지로 정상적인 온 다이 터미네이션 조정 이 이루어질 수 없다. 따라서 상기 전압(VDDQ)이 정상적인 레벨로 복원되는데 필요한 시간 만큼의 지연시간을 갖는 지연부(211)를 이용하여 정상적인 온 다이 터미네이션 조정 동작이 이루어질 수 있도록 한 것이다.
또한 종래에는 셀프 리프레시 구간 종료 시점에 일회의 조정이 이루어지는 제 1 온 다이 터미네이션 조정 동작을 수행하였다. 그러나 본 발명에서는 셀프 리프레시 구간 동안 전압 또는 주파수가 변동되었으며, 상기 전압(VDDQ) 또한 일시적인 강하가 발생되었으므로, 상기 동작 조건들의 변동을 반영할 수 있도록 복수회의 조정이 이루어지는 제 2 온 다이 터미네이션 조정 동작을 수행한다.
한편, 카운터(250)는 상기 제어신호 생성클럭(CAL_CLK)을 이용하여 상기 펄스 발생기(240)의 제 2 내부 신호(INT_CALP2) 즉, 펄스 생성횟수를 카운트한다. 상기 카운터(250)는 상기 카운트값이 기설정된 값(예를 들어, 30회)에 도달하면 상기 카운팅 제한신호(CAL_MAX)를 하이 레벨로 활성화시킨다.
상기 카운팅 제한신호(CAL_MAX)가 하이 레벨로 활성화됨에 따라 상기 구동부(220)에서 출력되는 구동신호(OSC_EN)가 비활성화된다.
상기 구동신호(OSC_EN)가 비활성화됨에 따라 발진기(230)의 제어신호 생성클럭(CAL_CLK) 발생 동작이 중지되고 그에 따라 상기 펄스 발생기(240)의 제 2 내부 신호(INT_CALP2) 생성동작이 중지된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이 해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 온 다이 터미네이션 제어신호 생성회로는 다음과 같은 효과가 있다.
첫째, 동작 조건이 불안정한 경우에서의 비정상적인 온 다이 터미네이션 조정을 방지할 수 있다.
둘째, 신호 발생 조건의 충돌로 인한 비정상적인 온 다이 터미네이션 제어신호 생성을 방지하여 온 다이 터미네이션 조정 동작의 안정성을 높일 수 있다.
셋째, 셀프 리프레시 구간 종료 후 복수회의 온 다이 터미네이션 조정동작이 이루어지므로 전압 및 주파수 변화를 반영하여 온 다이 터미네이션 조정 동작의 정확도를 향상시킬 수 있다.

Claims (20)

  1. 전압 또는 주파수 변경이 가능하도록 지정된 소정 구간 동안 제 1 온 다이 터미네이션 조정을 방지하기 위한 제 1 신호를 생성하는 제 1 신호 생성부;
    동작 초기시점에 제 2 온 다이 터미네이션 조정동작이 수행되도록 하기 위한 제 2 신호를 생성하는 제 2 신호 생성부; 및
    상기 제 1 신호 및 제 2 신호를 조합하여 온 다이 터미네이션 제어신호로서 출력하는 신호 출력부를 구비하는 온 다이 터미네이션 제어신호 생성회로.
  2. 제 1 항에 있어서,
    상기 소정 구간은 셀프 리프레시 구간을 포함하는 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  3. 제 2 항에 있어서,
    상기 소정 구간은 상기 셀프 리프레시 구간 종료 후의 소정 시간을 더 포함하는 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  4. 제 3 항에 있어서,
    상기 제 1 신호 생성부는
    카운팅 제한신호 및 클럭 인에이블 신호를 이용하여 상기 셀프 리프레시 구 간 및 상기 셀프 리프레시 구간 종료 후의 소정 시간을 감지하여 상기 제 1 신호를 생성하도록 구성됨을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  5. 제 1 항에 있어서,
    상기 제 2 신호 생성부는
    시스템 안정화 신호를 이용하여 상기 제 2 신호를 생성하도록 구성됨을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  6. 셀프 리프레시 신호 또는 오토 리프레시 신호에 따라 제 1 온 다이 터미네이션 조정이 이루어지도록 하기 위한 제 1 신호를 생성하는 제 1 신호 생성부;
    전압 또는 주파수 변경이 가능하도록 지정된 소정 구간 동안 제 2 온 다이 터미네이션 조정동작을 방지하고 상기 소정 구간 종료후에 제 2 온 다이 터미네이션 조정동작이 수행되도록 하기 위한 제 2 신호를 생성하는 제 2 신호 생성부; 및
    상기 제 1 신호 및 제 2 신호를 조합하여 온 다이 터미네이션 제어신호로서 출력하는 신호 출력부를 구비하는 온 다이 터미네이션 제어신호 생성회로.
  7. 제 6 항에 있어서,
    상기 소정 구간은 셀프 리프레시 구간을 포함하는 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  8. 제 7 항에 있어서,
    상기 제 2 신호 생성부는
    시스템 안정화 신호 및 셀프 리프레시 신호를 이용하여 상기 제 2 신호를 생성하도록 구성됨을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  9. 전압 또는 주파수 변경이 가능하도록 지정된 소정 구간동안 제 1 온 다이 터미네이션 조정을 방지하기 위한 제 1 신호를 생성하는 제 1 신호 생성부;
    상기 소정 구간 동안 제 2 온 다이 터미네이션 조정동작을 방지하고 상기 소정 구간 종료 후에 제 2 온 다이 터미네이션 조정동작이 수행되도록 하기 위한 제 2 신호를 생성하는 제 2 신호 생성부; 및
    상기 제 1 신호 및 제 2 신호를 조합하여 온 다이 터미네이션 제어신호로서 출력하는 신호 출력부를 구비하는 온 다이 터미네이션 제어신호 생성회로.
  10. 제 9 항에 있어서,
    상기 설정구간은 셀프 리프레시 구간을 포함하는 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  11. 제 10 항에 있어서,
    상기 소정 구간은 상기 셀프 리프레시 구간 종료 후의 소정 시간을 더 포함하는 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  12. 제 1 항 또는 제 9 항에 있어서,
    상기 제 1 신호 생성부는
    카운팅 제한신호 및 클럭 인에이블 신호가 활성화된 상태에서 오토 리프레시 신호가 발생되면 상기 제 1 신호를 생성하도록 구성됨을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  13. 제 12 항에 있어서,
    상기 제 1 신호 생성부는
    상기 카운팅 제한신호, 클럭 인에이블 신호 및 오토 리프레시 신호를 입력 받는 논리곱 로직회로를 구비하는 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  14. 제 6 항 또는 제 9 항에 있어서,
    상기 제 2 신호 생성부는
    셀프 리프레시 신호가 비활성화된 상태에서 시스템 안정화 신호가 활성화되면 펄스를 반복 생성하여 상기 제 2 신호를 발생시키고, 상기 펄스의 생성횟수가 소정회에 도달하면 상기 제 2 신호 발생을 중지시키도록 구성됨을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  15. 제 14 항에 있어서,
    상기 제 2 신호 생성부는
    셀프 리프레시 구간이 종료되고 소정 시간 경과 후 타이밍 신호를 생성하는 타이밍 제어부,
    상기 타이밍 신호와 카운팅 제한신호에 따라 구동신호를 출력하는 구동부,
    상기 구동신호에 따라 클럭을 발생시키는 발진기,
    상기 클럭에 따라 펄스를 발생시켜 상기 제 2 신호로서 출력하는 펄스 발생기, 및
    상기 클럭의 발생횟수를 카운트하여 상기 카운팅 제한신호를 출력하는 카운터를 구비하는 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  16. 제 15 항에 있어서,
    상기 타이밍 제어부는
    상기 셀프 리프레시 신호를 소정 시간 지연시켜 출력하는 지연소자, 및
    상기 지연소자의 출력과 시스템 안정화 신호를 논리곱하여 출력하는 로직회로를 구비하는 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  17. 제 15 항에 있어서,
    상기 구동부는
    상기 타이밍 제어부의 출력과 카운팅 제한신호를 논리곱하여 출력하는 로직 회로를 구비하는 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  18. 제 1 항, 제 6 항 또는 제 9 항 중 어느 한 항에 있어서,
    상기 신호 출력부는
    상기 제 1 신호와 제 2 신호를 논리합하여 출력하는 로직회로를 구비하는 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  19. 제 1 항, 제 6 항 또는 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 온 다이 터미네이션 조정은 일회성 조정 동작인 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
  20. 제 1 항, 제 6 항 또는 제 9 항 중 어느 한 항에 있어서,
    상기 제 2 온 다이 터미네이션 조정은 복수회의 조정 동작인 것을 특징으로 하는 온 다이 터미네이션 제어신호 생성회로.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100844932B1 (ko) * 2006-09-27 2008-07-10 주식회사 하이닉스반도체 온 다이 터미네이션 회로를 갖는 반도체메모리소자
JP2010219751A (ja) 2009-03-16 2010-09-30 Elpida Memory Inc 半導体装置
JP5637041B2 (ja) * 2011-03-29 2014-12-10 富士通株式会社 半導体記憶装置、及び、半導体記憶装置を含む情報処理装置
KR20220084592A (ko) * 2020-12-14 2022-06-21 에스케이하이닉스 주식회사 캘리브레이션 회로 및 이를 포함하는 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050001167A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 반도체 메모리 소자의 종단장치
US7145815B2 (en) 2002-11-20 2006-12-05 Micron Technology, Inc. Active termination control

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10245536B4 (de) 2002-09-30 2005-02-03 Infineon Technologies Ag Kalibrieren von Halbleitereinrichtungen mittels einer gemeinsamen Kalibrierreferenz
US6924660B2 (en) 2003-09-08 2005-08-02 Rambus Inc. Calibration methods and circuits for optimized on-die termination
US6980020B2 (en) 2003-12-19 2005-12-27 Rambus Inc. Calibration methods and circuits for optimized on-die termination
KR100604843B1 (ko) 2004-03-26 2006-07-31 삼성전자주식회사 온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법
KR100532972B1 (ko) 2004-04-28 2005-12-01 주식회사 하이닉스반도체 온 다이 터미네이션 임피던스 조절 장치
KR100596781B1 (ko) 2004-04-28 2006-07-04 주식회사 하이닉스반도체 온 다이 터미네이션의 종단 전압 조절 장치
KR100670702B1 (ko) 2004-10-30 2007-01-17 주식회사 하이닉스반도체 온다이 터미네이션 회로를 구비한 반도체 메모리 장치
US7365564B2 (en) * 2005-09-29 2008-04-29 Hynix Semiconductor Inc. Apparatus and method for controlling on die termination
TWI323467B (en) * 2005-12-27 2010-04-11 Hynix Semiconductor Inc On-die termination circuit for semiconductor memory apparatus
JP4649356B2 (ja) * 2006-03-30 2011-03-09 富士通株式会社 消費電力算出プログラム、記録媒体、消費電力算出方法、および消費電力算出装置
KR100681881B1 (ko) * 2006-04-06 2007-02-15 주식회사 하이닉스반도체 반도체 메모리의 온 다이 터미네이션 장치 및 방법
KR100718049B1 (ko) * 2006-06-08 2007-05-14 주식회사 하이닉스반도체 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법
KR100738969B1 (ko) * 2006-08-16 2007-07-12 주식회사 하이닉스반도체 반도체 메모리의 온-다이 터미네이션 제어 장치 및 방법
KR100821585B1 (ko) * 2007-03-12 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 장치의 온 다이 터미네이션 회로
KR100929846B1 (ko) * 2007-10-23 2009-12-04 주식회사 하이닉스반도체 온 다이 터미네이션 제어 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7145815B2 (en) 2002-11-20 2006-12-05 Micron Technology, Inc. Active termination control
KR20050001167A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 반도체 메모리 소자의 종단장치

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US7696776B2 (en) 2010-04-13

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