JP5637041B2 - 半導体記憶装置、及び、半導体記憶装置を含む情報処理装置 - Google Patents

半導体記憶装置、及び、半導体記憶装置を含む情報処理装置 Download PDF

Info

Publication number
JP5637041B2
JP5637041B2 JP2011073672A JP2011073672A JP5637041B2 JP 5637041 B2 JP5637041 B2 JP 5637041B2 JP 2011073672 A JP2011073672 A JP 2011073672A JP 2011073672 A JP2011073672 A JP 2011073672A JP 5637041 B2 JP5637041 B2 JP 5637041B2
Authority
JP
Japan
Prior art keywords
test
memory
odt circuit
data
memory block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011073672A
Other languages
English (en)
Other versions
JP2012208978A (ja
Inventor
力藏 中野
力藏 中野
石橋　修
修 石橋
貞夫 宮崎
貞夫 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2011073672A priority Critical patent/JP5637041B2/ja
Priority to US13/430,766 priority patent/US8868990B2/en
Priority to KR1020120032109A priority patent/KR101282275B1/ko
Publication of JP2012208978A publication Critical patent/JP2012208978A/ja
Application granted granted Critical
Publication of JP5637041B2 publication Critical patent/JP5637041B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

本発明は、半導体記憶装置、及び、半導体装置を含む情報処理装置に関する。
従来より、ＲＡＭ（Random Access Memory）と、ＯＤＴ（On Die Termination）回路と、ＪＴＡＧ（Joint Test Action Group）回路とを含む半導体記憶装置があった。ＲＡＭは、データ入出力ポートに接続されており、ＯＤＴ回路は、データ入出力ポートと終端ポートとの間に設けられている。ＪＴＡＧ回路は、命令に応じて、データ入出力ポートと終端ポートとが連結するようにＯＤＴ回路を制御する。
また、終端抵抗を有する終端抵抗回路に前記終端抵抗に並列に付加された終端抵抗より大きい試験用抵抗を有する試験用抵抗回路と、前記試験用抵抗回路に高電圧（Ｈ）もしくは低電圧（Ｌ）を印加する制御回路とを含む終端抵抗回路があった。試験用抵抗回路は、終端抵抗回路が正常に動作している場合と故障している場合とで異なる電圧を出力する。
特開２００９−２５２３０７号公報 特開平１１−２６４８５６号公報
ところで、従来の半導体記憶装置において、例えば、半導体記憶装置単独でノイズマージン試験を行うためには、半導体記憶装置の電源電圧を変える又は変動させる必要があった。
また、半導体記憶装置をＣＰＵ（Central Processing Unit：中央演算処理装置）等とともに回路基板に実装した状態では、動作周波数以外の周波数のクロックを半導体記憶装置に印加できないため、ノイズマージン試験を行うことが困難であった。
また、従来の半導体記憶装置において、例えば、温度試験を行う場合には、半導体記憶装置を高温槽に入れて試験を行う必要があった。
また、従来の終端抵抗回路は、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）の試験結果に応じた電圧を出力するものであり、例えば、ＬＳＩのノイズマージン試験又は温度試験を行うには、電源電圧の変更、又は、高温槽での昇温が必要であった。
このように、従来の半導体記憶装置又は終端抵抗回路には、容易に試験を行うことができないという問題があった。
そこで、容易に試験を行うことができる半導体記憶装置、及び、半導体記憶装置を含む情報処理装置を提供することを目的とする。
本発明の実施の形態の半導体記憶装置は、データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるＯＤＴ回路と、前記メモリブロックと前記ＯＤＴ回路との間で前記バスに挿入されるスイッチ部と、前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部と、前記ＯＤＴ回路に接続される発振器とを含み、前記メモリブロックの試験時に、前記発振器から前記ＯＤＴ回路に試験用の信号が供給される。
容易に試験を行うことができる半導体記憶装置、及び、半導体記憶装置を含む情報処理装置を提供することができる。
実施の形態１の半導体記憶装置を含むＰＣ１の内部構成を示す図である。 実施の形態１のメモリ１００の構成を示すブロック図である。 通常モードと試験モードにおける各スイッチのオン／オフの設定を示す図である。 実施の形態１のメモリ１００の試験の手順を示す図である。 実施の形態２のメモリ２００の構成を示すブロック図である。 実施の形態２のメモリ２００の試験の手順を示す図である。
以下、本発明の半導体記憶装置、及び、半導体記憶装置を含む情報処理装置を適用した実施の形態について説明する。
＜実施の形態１＞
図１は、実施の形態１の半導体記憶装置を含むＰＣ（Personal Computer）１の内部構成を示す図である。
ＰＣ１は、実施の形態１の半導体記憶装置を含む情報処理装置の一例である。ＰＣ１は、ＣＰＵ（Central Processing Unit：中央演算処理装置）２、チップセット３、４、Ｘ−Ｂｕｓ用バッファ５、メモリ１００、及びＰＣＩ（Peripheral Components Interconnect）スロット６を含む。ＰＣ１は、さらに、ＵＳＢ（Universal Serial Bus）コネクタ７、グラフィックス部８、ハードディスク９、及びＢＩＯＳ（Basic Input Output System）ＲＯＭ（Read Only Memory：読み出し専用メモリ）１０を含む。
ＣＰＵ２は、チップセット３に接続されており、チップセット３を介して、チップセット４、主記憶装置であるメモリ１００、及びグラフィックス部８と接続されている。ＣＰＵ２は、例えば、チップセット３を介してメモリ１００との間でデータの読み出し又は書き込みを行いながら、演算処理を実行する。
チップセット３は、所謂ノースブリッジ（North Bridge）としてのチップセットであり、メモリコントローラ及びグラフィックスインターフェイス等の制御回路を含む。チップセット３には、ＣＰＵ２、メモリ１００、ＰＣＩスロット６、及びグラフィックス部８がバスを介して接続される。
チップセット４は、所謂サウスブリッジ（South Bridge）としてのチップセットであり、Ｘ−Ｂｕｓ用バッファ５、ＰＣＩスロット６、ＵＳＢコネクタ７、及びハードディスク９を接続するＩ／Ｏ（Input/Output）ポート等を含む。
チップセット４には、Ｘ−Ｂｕｓ用バッファ５、ＰＣＩスロット６、ＵＳＢコネクタ７、及びハードディスク９がバスを介して接続される。ＰＣＩスロット６は、チップセット３とチップセット４との間のバスに接続されている。
Ｘ−Ｂｕｓ用バッファ５は、チップセット４とＢＩＯＳＲＯＭ１０との間に接続されており、ＢＩＯＳＲＯＭ１０とチップセット４との間を接続するＸ−Ｂｕｓ用のバッファである。
メモリ１００は、ＰＣ１の主記憶装置であり、例えば、ＤＲＡＭ（Dynamic Random Access Memory）を用いることができる。メモリ１００は、チップセット３を介してＣＰＵ２に接続されており、ＣＰＵ２によってデータの読み出し又は書き込みが行われる。
ＰＣＩスロット６は、ＰＣＩ規格のコネクタ又は端子等を有する外部メモリ又は無線カード等を接続するためのスロットである。
ＵＳＢコネクタ７は、ＵＳＢ規格のコネクタ又は端子等を有する外部機器（例えば、メモリ等）を接続するためのコネクタである。
グラフィックス部８は、液晶モニタ等のモニタが接続され、モニタへの表示を制御する制御部である。
ハードディスク９は、外部記憶装置であり、ＣＰＵ２が演算処理を行うために必要なデータ、ＣＰＵ２が演算処理によって生成したデータ、あるいは、ＰＣＩスロット６、又はＵＳＢコネクタ７等を通じてサーバに入力されたデータを保管する。
ＢＩＯＳＲＯＭ１０は、ＢＩＯＳプログラムを格納するＲＯＭであり、Ｘ−Ｂｕｓ用バッファ５を介してチップセット４に接続されている。
なお、図１には、情報処理装置の一例としてＰＣ１を示すが、情報処理装置は、サーバであってもよい。
次に、図２を用いて、実施の形態１のメモリ１００について説明する。
図２は、実施の形態１のメモリ１００の構成を示すブロック図である。
メモリ１００は、半導体記憶装置の一例であり、ここでは、一例としてメモリ１００がＤＲＡＭである形態について説明する。
メモリ１００は、端子１００Ａ〜１００Ｉ、モード制御部１０１、ＯＤＴ（On Die Termination）コントローラ１０２、発振器１０３、スイッチ部１０４、コントローラ(Control Logic)１１０、モードレジスタ(Mode Register)１１１、及びアドレスレジスタ(Address Register)１２０を含む。端子１００Ａ〜１００Ｉは、チップセット３（図１参照）に接続されている。
メモリ１００は、さらに、バス１２１、ロウデコーダ(Row Decoder)１３０、リフレッシュカウンタ(Refresh Counter)１３１、カラムデコーダ(Column Decoder)１３２、Ｉ／Ｏ（Input/Output）ポート１３３、及びメモリアレイ(Memory Array)１４０を含む。
メモリ１００は、さらに、リードドライバ(Read Driver)１５０、ＤＬＬ（Delay Locked Loop）１５１、及びライトドライバ(Write Driver)１５２を含む。
メモリ１００は、さらに、バス１６０、１６１、１６２、１６３、１６４、１６５、スイッチ部１７０Ａ、１７０Ｂ、データ入出力端子１８０Ａ、データストローブ信号入出力端子１８０Ｂ、及びＯＤＴ回路１９０Ａ、１９０Ｂを含む。
なお、図２に示すメモリ１００は、例えば、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）によって実現され、半導体製造技術によって一つのメモリチップとして製造することが可能である。
モード制御部１０１は、メモリ１００の試験を行うモード（試験モード）と、ＤＲＡＭとしての通常の動作を行うモード（通常モード）との選択を行う。モード制御部１０１は、ＣＰＵ２（図１参照）から端子１００Ａを介して入力されるモード選択指令に基づいて、試験モード又は通常モードを選択し、選択したモードを表すモード選択信号をＯＤＴコントローラ１０２に出力する。
モード制御部１０１としては、例えば、チップセット３を介してＣＰＵ２（図１参照）から入力されるモード選択指令に基づいて、モード選択信号を出力する組合せ回路を用いればよい。
ここで、メモリ１００の試験とは、メモリ１００のノイズマージン試験又は温度試験をいう。メモリ１００のノイズマージン試験又は温度試験を行う時を試験時と称し、メモリ１００の試験を行うためにモード制御部１０１が設定するモードを試験モードと称す。試験モードには、ノイズマージン試験を行うノイズマージン試験モードと、温度試験を行う温度試験モードがある。
試験モードでは、メモリ１００はデータの読み出し動作及び書き込み動作を行うことはできず、メモリアレイ１４０に格納されたデータを変更することはできない。ただし、データのリフレッシュは行われる。
また、メモリ１００の通常の動作とは、メモリ１００の試験を行わずに、メモリ１００がＤＲＡＭとしてデータの読み出し動作又は書き込み動作を行うことをいう。メモリ１００がデータの読み出し動作又は書き込み動作を行える時を通常動作時と称し、メモリ１００に通常の動作を行わせるためにモード制御部１０１が設定するモードを通常モードと称す。
ＯＤＴコントローラ１０２は、入力側がモード制御部１０１に接続されており、出力側がスイッチ部１０４、スイッチ部１７０Ａ、１７０Ｂ、及びＯＤＴ回路１９０Ａ、１９０Ｂに接続されている。
ＯＤＴコントローラ１０２は、モード制御部１０１から入力されるモード選択信号に基づき、スイッチ部１０４及びスイッチ部１７０Ａ、１７０Ｂのオン／オフの制御と、ＯＤＴ回路１９０Ａ、１９０Ｂにそれぞれ含まれるスイッチ部１９１１〜１９１ｎ、１９１１〜１９１ｍのオン／オフの制御を行う。
ＯＤＴコントローラ１０２としては、例えば、モード制御部１０１から入力されるモード選択信号に基づいて、各スイッチ部１０４、１７０Ａ、１７０Ｂ、１９１１〜１９１ｎ、１９１１〜１９１ｍのオン／オフの制御を行うことのできる組合せ回路を用いればよい。
ここで、ｎは２以上の自然数であり、ＯＤＴ回路１９０Ａに含まれるスイッチ部１９１１〜１９１ｎの個数を表す。また、ｍは２以上の自然数であり、ＯＤＴ回路１９０Ｂに含まれるスイッチ部１９１１〜１９１ｍの個数を表す。ｎとｍは同一の数であってもよいし、異なる数であってもよい。
発振器１０３は、任意の周波数のクロック信号を発振することのできる発振器である。発振器１０３は、コントローラ１１０内のモードレジスタ１１１から試験モード信号が入力されると、試験モード信号によって特定される周波数のクロック信号を発振する。
発振器１０３の出力端子は、スイッチ部１０４及びバス１６１を介してＯＤＴ回路１９０Ａに接続されており、発振器１０３が出力するクロック信号は、メモリ１００の試験時にスイッチ部１７０Ａがオフにされた状態で、ＯＤＴ回路１９０Ａに供給される。
スイッチ部１０４は、発振器１０３とバス１６１との間に接続されており、ＯＤＴコントローラ１０２によってオン／オフの制御が行われる。スイッチング１０４は、メモリ１００の試験を行うときはオンにされ、メモリ１００がＤＲＡＭとしての通常動作を行うときはオフにされる。スイッチ部１０４は、例えば、ＯＤＴコントローラ１０２によってオン／オフが切り替えられるトランジスタを用いればよい。
コントローラ１１０は、モードレジスタ１１１を含み、ＤＲＡＭとしてのメモリ１００の動作制御を行う制御部であり、例えば、組合せ回路によって実現される。
コントローラ１１０には、モード制御部１０１からモード選択信号が入力されるとともに、ＣＰＵ２からチップセット３（図１参照）を介して、リセット信号(RESET)、クロックイネーブル信号(CKE(Clock Enable))、及び、差動クロック(CK/CK#)が入力される。
リセット信号(RESET)、クロックイネーブル信号(CKE)、及び、差動クロック(CK/CK#)は、それぞれ、端子１００Ｂ、１００Ｃ、１００Ｄを介して、チップセット３からメモリ１００内のコントローラ１１０に入力される。
また、コントローラ１１０には、さらに、ＣＰＵ２からチップセット３（図１参照）を介して、チップセレクト信号(CS(Chip Select)#)、ロウアドレスストローブ信号(RAS(Row Address Strobe)#)、カラムアドレスストローブ信号(CAS(Column Address Strobe)#)、及びライトイネーブル信号(WE(Wright Enable)#)が入力される。
チップセレクト信号(CS#)、ロウアドレスストローブ信号(RAS#)、カラムアドレスストローブ信号(CAS#)、及びライトイネーブル信号(WE#)は、それぞれ、端子１００Ｄ、１００Ｅ、１００Ｆ、１００Ｈを介して、チップセット３からメモリ１００内のコントローラ１１０に入力される。
モードレジスタ１１１は、試験モード信号をＯＤＴコントローラ１０２及び発振器１０３に出力する。
なお、信号名の末尾に#が付く信号は、Ｌ(Low)レベルで動作が行われる信号を表す。
アドレスレジスタ１２０は、ＣＰＵ２からチップセット３（図１参照）を介して入力されるアドレス信号(AD(Address))を保持するレジスタである。アドレス信号(AD)には、ロウアドレス信号とカラムアドレス信号が含まれる。アドレス信号(AD)は、端子１００Ｉを介して、チップセット３からメモリ１００内のコントローラ１１０に入力される。
アドレスレジスタ１２０が出力するロウアドレス信号とカラムアドレス信号は、バス１２１を介して、ロウデコーダ１３０とカラムデコーダ１３２に入力される。
バス１２１は、コントローラ１１０、アドレスレジスタ１２０、ロウデコーダ１３０、カラムデコーダ１３２、及びＩ／Ｏポート１３３を接続する。
ロウデコーダ１３０は、アドレスレジスタ１２０からバス１２１を介して入力されるロウアドレス信号をデコードしてロウアドレスデータを出力する。ロウアドレスデータにより、メモリアレイ１４０内におけるロウ選択が行われる。
また、ロウデコーダ１３０は、リフレッシュカウンタ１３１からカウントアップ信号が入力されると、ロウ毎にロウアドレスストローブ信号を出力してリフレッシュ動作を行う。
リフレッシュカウンタ１３１は、ＤＲＡＭのリフレッシュ動作を行うための所定の時間をカウントしており、所定時間毎にロウデコーダ１３０にカウントアップ信号を出力する。これにより、ロウデコーダ１３０によってリフレッシュ動作が行われる。
カラムデコーダ１３２は、アドレスレジスタ１２０からバス１２１を介して入力されるカラムアドレス信号をデコードしてカラムアドレスデータを出力する。カラムアドレスデータにより、メモリアレイ１４０内におけるカラム選択が行われる。
Ｉ／Ｏポート１３３は、コントローラ１１０からバス１２１を介して入力されるライトイネーブル信号（WE）に基づき、メモリアレイ１４０からのデータの読み出し、又は、メモリアレイ１４０へのデータの書き込みを行う。
メモリアレイ１４０には多数のビットセルがあり、データの読み出し又は書き込みが行われるビットセルは、ロウアドレスデータとカラムアドレスデータによって指定される。
データ（ＤＱ）を書き込むときは、データ（ＤＱ）は、データ入出力端子１８０Ａからバス１６１、１６５を介してライトドライバ１５２に入力され、データストローブ信号は、データストローブ信号入出力端子１８０Ｂからバス１６４を介してライトドライバ１５２に入力される。
そして、Ｉ／Ｏポート１３３は、ライトドライバ１５２からバス１６３を介して入力されるデータストローブ信号（ＤＱＳ）の立ち上がりのタイミングで、データ（ＤＱ）をメモリアレイ１４０に書き込む。
Ｉ／Ｏポート１３３は、データを読み出すときは、メモリアレイ１４０から出力されるデータストローブ信号の立ち上がりのタイミングで、メモリアレイ１４０からデータを読み出す。
メモリアレイ１４０から読み出されたデータ（ＤＱ）とデータストローブ信号（ＤＱＳ）は、バス１６０を介してリードドライバ１５０に入力される。そして、データ（ＤＱ）は、バス１６１を介してデータ入出力端子１８０Ａから出力され、データストローブ信号（ＤＱＳ）は、バス１６２、１６４を介してデータストローブ信号入出力端子１８０Ｂから出力される。
なお、メモリアレイ１４０からデータを読み出すときと、データを書き込むときには、センスアンプ（Sense Amplifier）１４１で、データの増幅及び波形整形が行われる。
メモリアレイ１４０は、アレイ状に配列された多数のビットセルを含む。各ビットセルは、ワードラインとビットラインの交点に配置され、ロウアドレスによって特定されるワードラインと、カラムアドレスによって特定されるビットラインとの交点にあるビットセルが指定される。
図２には、１つのメモリアレイ１４０を示すが、メモリアレイ１４０は複数あってもよい。メモリアレイ１４０が複数ある場合は、メモリアレイ１４０の一つ一つをバンクと称して区別し、バンクアドレスを付与すればよい。
そして、バンクアドレスを表すバンクアドレス信号をアドレスレジスタ１２０に入力するアドレス信号に含ませ、アドレスレジスタ１２０から出力されるバンクアドレス信号をバンクデコーダでデコードしたバンクデータをＩ／Ｏポート１３３に入力し、Ｉ／Ｏポート１３３でバンクの選択を行えばよい。
この場合、バンクの数だけデータ（ＤＱ）及びデータストローブ信号（ＤＱＳ）のビット数が増える。例えば、バンクの数が８個である場合は、バス１６０〜１６４を８本にするとともに、データ入出力端子１８０Ａ及びデータストローブ信号入出力端子１８０Ｂで８ビットのデータを入出力できるようにすればよい。
リードドライバ１５０には、ＤＬＬ１５１が接続されている。ＤＬＬ１５１は、チップセット３（図１参照）から入力される差動クロック(CK/CK#)に基づき、所定のタイミングのクロックをリードドライバ１５０に出力する。
リードドライバ１５０は、メモリアレイ１４０から読み出されたデータ（ＤＱ）とデータストローブ信号（ＤＱＳ）の波形整形及び増幅を行い、ＤＬＬ１５１から入力されるクロックに応じて、データ（ＤＱ）とデータストローブ信号（ＤＱＳ）を出力する。
ライトドライバ１５２は、データ入出力端子１８０Ａからバス１６１、１６５を介して入力されるデータ（ＤＱ）と、データストローブ信号入出力端子１８０Ｂからバス１６４を介して入力されるデータストローブ信号の波形整形及び増幅を行い、Ｉ／Ｏポート１３３に出力する。
バス１６０は、Ｉ／Ｏポート１３３とリードドライバ１５０を接続する。バス１６１は、リードドライバ１５０とデータ入出力端子１８０Ａを接続する。バス１６２は、リードドライバ１５０とバス１６４を接続する。スイッチ部１７０Ａは、リードドライバ１５０とデータ入出力端子１８０Ａとの間でバス１６１に挿入されている。
バス１６３は、Ｉ／Ｏポート１３３とライトドライバ１５２を接続する。バス１６４は、ライトドライバ１５２とデータストローブ信号入出力端子１８０Ｂを接続する。バス１６５は、バス１６１とライトドライバ１５２を接続する。スイッチ部１７０Ｂは、ライトドライバ１５２とデータストローブ信号入出力端子１８０Ｂとの間でバス１６４に挿入されている。
スイッチ部１７０Ａは、リードドライバ１５０とデータ入出力端子１８０Ａとの間でバス１６１に挿入されており、ＯＤＴコントローラ１０２によってオン／オフの制御が行われる。スイッチ部１７０Ａは、メモリ１００の試験時にはオフ（開放）にされ、メモリ１００の通常動作時にはオン（閉成）にされる。
スイッチ部１７０Ｂは、ライトドライバ１５２とデータストローブ信号入出力端子１８０Ｂとの間でバス１６４に挿入されており、ＯＤＴコントローラ１０２によってオン／オフの制御が行われる。スイッチ部１７０Ｂは、メモリ１００の試験時にはオフ（開放）にされ、メモリ１００の通常動作時にはオン（閉成）にされる。
データ入出力端子１８０Ａは、メモリアレイ１４０に書き込むデータのメモリ１００への入力と、メモリアレイ１４０から読み出したデータ（ＤＱ）のメモリ１００からの出力とを行う端子である。データ入出力端子１８０Ａは、チップセット３（図１）に接続される。
データストローブ信号入出力端子１８０Ｂは、メモリアレイ１４０にデータを書き込むときに必要なデータストローブ信号（ＤＱＳ）のメモリ１００への入力と、メモリアレイ１４０からデータ（ＤＱ）を読み出すときにメモリアレイ１４０から出力されるデータストローブ信号（ＤＱＳ）の出力とを行う端子である。データストローブ信号入出力端子１８０Ｂは、チップセット３（図１）に接続される。
ＯＤＴ回路１９０Ａ、１９０Ｂは、それぞれ、バス１６１、１６４に接続される。ＯＤＴ回路１９０Ａは、スイッチ部１９１１〜１９１ｎと抵抗器１９２１〜１９２ｎを含む。ＯＤＴ回路１９０Ｂは、スイッチ部１９１１〜１９１ｍと抵抗器１９２１〜１９２ｍを含む。
ＯＤＴ回路１９０Ａのスイッチ部１９１１〜１９１ｎと、ＯＤＴ回路１９０Ｂのスイッチ部１９１１〜１９１ｍとは、それぞれ、ＯＤＴコントローラ１０２によってオン／オフの制御が行われる。
スイッチ部１９１１〜１９１ｎ、１９１１〜１９１ｍとしては、例えば、ＯＤＴコントローラ１０２によってオン／オフが切り替えられるトランジスタを用いればよい。
ＯＤＴ回路１９０Ａの抵抗器１９２１〜１９２ｎと、ＯＤＴ回路１９０Ｂの抵抗器１９２１〜１９２ｍは、それぞれ、電源電圧（ＶＤＤＱ／２）の電源に接続されて終端されている。
ここで、コントローラ１１０、アドレスレジスタ１２０、ロウデコーダ１３０、リフレッシュカウンタ１３１、カラムデコーダ１３２、Ｉ／Ｏポート１３３、及びメモリアレイ１４０には、電源電圧ＶＤＤの電源が接続されている。
また、リードドライバ１５０とライトドライバ１５２には、電源電圧ＶＤＤＱの電源に接続されている。
電源電圧ＶＤＤの電源と、電源電圧ＶＤＤＱの電源とは、電源のラインが異なる。リードドライバ１５０とライトドライバ１５２に接続される電源と、ＯＤＴ回路１９０Ａ、１９０Ｂの抵抗器１９２１〜１９２ｎ、１９２１〜１９２ｍに接続される電源は、同一の電源ラインに接続されている。
また、ｎは２以上の自然数であり、ＯＤＴ回路１９０Ａに含まれるスイッチ部１９１１〜１９１ｎと抵抗器１９２１〜１９２ｎの個数を表す。また、ｍは２以上の自然数であり、ＯＤＴ回路１９０Ａに含まれるスイッチ部１９１１〜１９１ｍと抵抗器１９２１〜１９２ｍの個数を表す。ｎとｍは同一の数であってもよいし、異なる数であってもよい。
また、メモリアレイ１４０が複数設けられている場合は、メモリアレイ１４０の各バンクに対応するバス１６１、１６４に、それぞれ、ＯＤＴ回路１９０Ａ、１９０Ｂを接続し、スイッチ部１９１１〜１９１ｎとスイッチ部１９１１〜１９１ｍのオン／オフをＯＤＴコントローラ１０２で制御すればよい。
例えば、メモリアレイ１４０のバンク数が８である場合は、８本のバス１６１の各々にＯＤＴ回路１９０Ａを１つずつ接続し、８本のバス１６４の各々にＯＤＴ回路１９０Ｂを１つずつ接続し、すべてのスイッチ部１９１１〜１９１ｎ、１９１１〜１９１ｍのオン／オフをＯＤＴコントローラ１０２で制御すればよい。
次に、実施の形態１のメモリ１００における温度試験とノイズマージン試験について説明する。
ここで、一例として、バンク数が１であり、ｎが３であり、ｍが２であるとする。すなわち、ＯＤＴ回路１９０Ａは、スイッチ部１９１１、１９１２、１９１３と抵抗器１９２１、１９２２、１９２３を含み、ＯＤＴ回路１９０Ｂは、スイッチ部１９１１、１９１２と抵抗器１９２１、１９２２を含むこととする。
そして、一例として、ＯＤＴ回路１９０Ａ、１９０Ｂの抵抗器１９２１と１９２２の抵抗値は、それぞれ、５０Ωと７５Ωであり、ＯＤＴ回路１９０Ａの抵抗器１９２３の抵抗値は１０Ωであることとする。
このような場合には、メモリ１００の通常動作時におけるバス１６１、１６４の終端抵抗を調整するために、ＯＤＴ回路１９０Ａ、１９０Ｂでは、抵抗値がそれぞれ５０Ωと７５Ωの抵抗器１９２１と１９２２のどちらかを用いればよい。抵抗器１９２１と１９２２のいずれを用いるかは、バス１６１、１６４のインピーダンスに応じて適宜予め選択して、ＯＤＴコントローラ１０２によってスイッチ部１９１１と１９１２のオン／オフが設定されるようにすればよい。
また、ＯＤＴ回路１９０Ａ内の抵抗値が１０Ωの抵抗器１９２３は、終端抵抗調整用の抵抗器１９２１と１９２２より抵抗値が低いので、抵抗器１９２１と１９２２よりも多くの電流が流れる。
このため、発振器１０３から抵抗値の低い抵抗器１９２３にクロック状の電流を供給することにより、メモリアレイ１４０を効率よく加熱することができる。
実施の形態１では、このようにＯＤＴ回路１９０Ａの抵抗器１９２３にクロック状の電流を供給してメモリアレイ１４０を加熱することにより、メモリ１００の温度試験を行う。
メモリアレイ１４０に試験用のデータを書き込み、スイッチ部１７０Ａ、１７０Ｂをオフにしてメモリアレイ１４０をバス１６１、１６４から切り離してから、ＯＤＴ回路１９０Ａの抵抗器１９２３でメモリアレイ１４０を加熱すれば、加熱の前後のデータを比較することができる。
なお、ここでは、抵抗器１９２３の抵抗値を１０Ωに設定する形態について説明するが、抵抗器１９２３の抵抗値は１０Ωに限られず、メモリアレイ１４０の温度試験を行う温度の設定値に応じて決定すればよい。
また、ここでは、終端抵抗調整用の抵抗器１９２１と１９２２より抵抗値が低い抵抗器１９２３をＯＤＴ回路１９０Ａに設ける形態について説明するが、このような抵抗器１９２３を設ける代わりに、複数の抵抗器の抵抗器１９２１、１９２２を並列に接続することにより、温度試験用の低い抵抗値を実現してもよい。抵抗器１９２１、１９２２を並列に接続するには、スイッチ部１９１１、１９１２をともにオンにすればよい。
また、実施の形態１では、メモリアレイ１４０に試験用のデータを書き込み、メモリアレイ１４０をバス１６１、１６４から切り離してから、発振器１０３からＯＤＴ回路１９０Ａにクロックを供給し、その後にメモリアレイ１４０からデータを読み出せば、メモリ１００のノイズマージン試験を行うことができる。
このようなノイズマージン試験のときは、ＯＤＴ回路１９０Ａ内のスイッチ部１９１１〜１９１３のうちのいずれか１つだけをオンにして、抵抗器１９２１〜１９２３のうちのいずれかにクロックを供給すればよい。
例えば、メモリ１００の動作周波数が１００ＭＨｚの場合、コントローラ１１０に入力される差動クロック(CK/CK#)の周波数は１００ＭＨｚである。このような場合に、発振器１０３で、２００ＭＨｚ又は３００ＭＨｚのクロックを発振し、ノイズとしてＯＤＴ回路１９０Ａに入力する。
ＯＤＴ回路１９０Ａの抵抗器１９２１〜１９２３は、電源電圧（ＶＤＤＱ／２）の電源に接続されており、この電源は、リードドライバ１５０とライトドライバ１５２の電源と共通である。
スイッチ部１７０Ａ、１７０Ｂをオフにしてメモリアレイ１４０をバス１６１、１６４から切り離した状態で、発振器１０３が発振するクロックをノイズとしてＯＤＴ回路１９０Ａに入力すれば、リードドライバ１５０とライトドライバ１５２の電源を通じて、メモリアレイ１４０のデータにノイズの影響が生じるか否かを確認できる。
また、コントローラ１１０、アドレスレジスタ１２０、ロウデコーダ１３０、リフレッシュカウンタ１３１、カラムデコーダ１３２、Ｉ／Ｏポート１３３、及びメモリアレイ１４０の電源と、リードドライバ１５０とライトドライバ１５２の電源とは、電源のラインが異なる。
しかしながら、両方の電源の大元は一緒である。このため、コントローラ１１０、アドレスレジスタ１２０、ロウデコーダ１３０、リフレッシュカウンタ１３１、カラムデコーダ１３２、Ｉ／Ｏポート１３３、及びメモリアレイ１４０の電源を通じてメモリアレイ１４０のデータにノイズの影響が生じるか否かを確認できる。
実施の形態１のメモリ１００では、上述のようにスイッチ部１７０Ａ、１７０Ｂをオフにした状態で、ＯＤＴ回路１９０Ａに発振器１０３からメモリアレイ１４０の動作周波数とは異なる周波数のクロックをノイズとして入力することにより、ノイズマージン試験を行うことができる。
メモリ１００は、図１に示すようにＰＣ１に組み込んだ後は、自己の動作周波数とは動作周波数が異なる機器（例えば、ＣＰＵ２、チップセット３等）に接続される場合がある。このような場合には、自己とは動作周波数が異なる機器からノイズを受ける場合があるため、ノイズマージン試験において、メモリ１００の動作周波数とは異なる周波数のクロックを用いることにより、動作確認を行っておけばよい。
このため、ノイズマージン試験を行う際に、モードレジスタ１１１から入力される試験モード信号により、発振器１０３は、メモリ１００の動作周波数とは異なる周波数のクロックを発振することとする。この場合に試験モード信号に基づいて発振器１０３が発振するクロックの周波数は、複数種類あってもよく、また、試験中にクロックの周波数を変動させるようにしてもよい。
なお、ＯＤＴ回路１９０Ａの抵抗器１９２３を選択すれば、温度試験とノイズマージン試験を併合した試験を行うこともできる。
以上より、実施の形態１のメモリ１００において、温度試験とノイズマージン試験を行うには、スイッチ部１０４、１７０Ａ、１７０Ｂ、ＯＤＴ回路１９０Ａ内のスイッチ部１９１１〜１９１３、ＯＤＴ回路１９０Ｂ内のスイッチ部１９１１、１９１２のオン／オフの設定は、図３に示す通りに行えばよい。
このようなオン／オフの設定は、モード制御部１０１が出力するモード選択信号に基づいて、ＯＤＴコントローラ１０２によって行われる。
図３は、通常モード、ノイズマージン試験モード、及び温度試験モードにおけるスイッチ部１０４、１７０Ａ、１７０Ｂ、ＯＤＴ回路１９０Ａ内のスイッチ部１９１１〜１９１３、ＯＤＴ回路１９０Ｂ内のスイッチ部１９１１、１９１２のオン／オフの設定を示す図である。
図３に示すように、通常モードでは、スイッチ部１０４をオフ、スイッチ部１７０Ａ及び１７０Ｂをオン、ＯＤＴ回路１９０Ａ内のスイッチ部１９１１又は１９１２をオン、ＯＤＴ回路１９０Ｂ内のスイッチ部１９１１又は１９１２をオンにすればよい。
これにより、発振器１０３はバス１６１から切り離され、データ入出力端子１８０Ａとデータストローブ信号入出力端子１８０Ｂはメモリアレイ１４０に接続される。
このため、メモリ１００は、メモリアレイ１４０からのデータの読み出し、及び、メモリアレイ１４０へのデータの書き込みを行うことができる。
また、ノイズマージン試験モードでは、図３に示すように、スイッチ部１０４をオン、スイッチ部１７０Ａ及び１７０Ｂをオフ、ＯＤＴ回路１９０Ａ内のスイッチ部１９１１、１９１２、又は１９１３をオン、ＯＤＴ回路１９０Ｂ内のスイッチ部１９１１又は１９１２をオンにすればよい。
これにより、発振器１０３はバス１６１を介してＯＤＴ回路１９０Ａに接続され、メモリアレイ１４０は、ＯＤＴ回路１９０Ａ、バス１６１、１６４から切り離される。
このため、メモリアレイ１４０をＯＤＴ回路１９０Ａ、バス１６１、１６４から切り離した状態で、ＯＤＡ回路１９０Ａの抵抗器１９２１、１９２２、又は１９２３のいずれかに発振器１０３からノイズマージン試験用のクロックを供給することにより、メモリ１００のノイズマージン試験を行うことができる。
また、温度試験モードでは、図３に示すように、スイッチ部１０４をオン、スイッチ部１７０Ａ及び１７０Ｂをオフ、ＯＤＴ回路１９０Ａ内のスイッチ部１９１３をオン、ＯＤＴ回路１９０Ｂ内のスイッチ部１９１１又は１９１２をオンにすればよい。
これにより、発振器１０３はバス１６１を介してＯＤＴ回路１９０Ａに接続され、メモリアレイ１４０は、ＯＤＴ回路１９０Ａ、バス１６１、１６４から切り離される。
このため、メモリアレイ１４０をＯＤＴ回路１９０Ａ、バス１６１、１６４から切り離した状態で、ＯＤＡ回路１９０Ａの抵抗器１９２３に発振器１０３から温度試験用のクロックを供給することにより、メモリ１００の温度試験を行うことができる。
温度試験を行う際のメモリ１００の温度は、ＯＤＴ回路１９０Ａ内の抵抗器１９２３の抵抗値、及びクロックの出力等に基づいて設定すればよい。この場合に、ＯＤＴ回路１９０Ａに試験用の抵抗器１９２３を複数設けることにより、数種類の温度における温度試験を実行するようにしてもよい。
次に、図４を用いて、実施の形態１のメモリ１００の試験の手順について説明する。
図４は、実施の形態１のメモリ１００の試験の手順を示す図である。
メモリ１００のノイズマージン試験又は温度試験を行う際には、まず、メモリアレイ１４０に試験用のデータ（以下、試験データ）を書き込む（ステップＳ１）。
ステップＳ１の処理は、ＣＰＵ２（図１参照）がチップセット３を介してメモリ１００にアクセスし、試験データを書き込むことによって実行される。なお、試験データは、例えば、予めハードディスク９（図１参照）に格納しておけばよい。
次に、試験モードに設定すべく、ＯＤＴコントローラ１０２が、モード制御部１０１から入力されるモード選択信号に基づいて、図３の試験モードのように各スイッチ部のオン／オフを設定する（ステップＳ２）。
具体的には、ノイズマージン試験モードでは、スイッチ部１０４はオン、スイッチ部１７０Ａ及び１７０Ｂはオフ、ＯＤＴ回路１９０Ａ内のスイッチ部１９１１、１９１２、又は１９１３はオン、ＯＤＴ回路１９０Ｂ内のスイッチ部１９１１又は１９１２はオンに設定される。
また、温度試験モードでは、スイッチ部１０４はオン、スイッチ部１７０Ａ及び１７０Ｂはオフ、ＯＤＴ回路１９０Ａ内のスイッチ部１９１３はオンに設定される。
なお、実施の形態１のメモリ１００の温度試験では、ＯＤＴ回路１９０Ｂは利用されないため、ＯＤＴ回路１９０Ｂ内のスイッチ部１９１１、１９１２はオンでもオフでもどちらでも構わない。
次に、ノイズマージン試験又は温度試験を実行する（ステップＳ３）。
ノイズマージン試験と温度試験は、コントローラ１１０内のモードレジスタ１１１から試験モード信号が入力された発振器１０３が、試験モード信号によって特定される周波数のクロック信号を発振することによって行われる。
ノイズマージン試験モードの場合は、発振器１０３は、モードレジスタ１１１から入力される試験モード信号により、メモリ１００の動作周波数とは異なる周波数のクロックを発振し、ステップＳ２でオンにされたＯＤＴ回路１９０Ａ内のスイッチ部１９１１、１９１２、又は１９１３に供給する。
また、温度試験モードの場合は、発振器１０３は、モードレジスタ１１１から入力される試験モード信号により、温度試験用のクロックを発振し、ステップＳ２でオンにされたＯＤＡ回路１９０Ａの抵抗器１９２３に供給する。
最後に、ＣＰＵ２（図１参照）を通じて、メモリアレイ１４０から試験データを読み出し、試験前にメモリアレイ１４０に書き込んだ試験データと照合する（ステップＳ４）。
試験前に書き込んだ試験データと、試験後に読み出したデータとが一致するかどうかを確認することにより、実施の形態１のメモリ１００における試験は終了する。
なお、試験の前後でデータが一致しないビットセルが見付かった場合は、メモリ１００を交換等すればよい。
上述のように、実施の形態１のメモリ１００によれば、メモリ１００のＯＤＴ回路１９０Ａを利用して、ノイズマージン試験と温度試験を行うことができる。
以上、実施の形態１のメモリ１００によれば、スイッチ１７０Ａ、１７０Ｂをオフにした状態で、発振器１０３からメモリ１００の動作周波数と異なる周波数のクロックをＯＤＴ回路１９０Ａに入力することにより、容易にノイズマージン試験を行うことができる。
従来は、半導体記憶装置を回路基板に実装した状態では、動作周波数以外の周波数のクロックを半導体記憶装置に印加できず、ノイズマージン試験を行うことが困難であったが、実施の形態１のメモリ１００によれば、ＰＣ１に実装した状態で、上述のように容易にノイズマージン試験を行うことができる。
また、発振器１０３が発振するクロックの周波数を設定することにより、様々な周波数のクロックをＯＤＴ回路１９０Ａに供給できるので、様々な周波数帯でノイズマージン試験を行うことができる。
また、以上では、実施の形態１のメモリ１００をＰＣ１内に実装した状態で試験を行う形態について説明したが、メモリ１００のデータの書き込み及び読み出しを行えるＬＳＩテスタに接続した状態で、ノイズマージン試験又は温度試験を行ってもよい。
このような場合は、メモリ１００の試験をＰＣ１に実装する前の状態（メモリ１００単独の状態）で行うことができる。このため、例えば、メモリ１００の出荷前のノイズマージン試験又は温度試験をＯＤＴ回路１９０Ａを利用して容易に行うことができる。
従来は、半導体記憶装置単独でノイズマージン試験を行うには、電源電圧を変える又は変動させる必要があったが、実施の形態１のメモリ１００によれば、上述のように、単独でも容易にノイズマージ試験を行うことができる。
また、従来は、高温槽に入れないと温度試験ができなかったが、実施の形態１のメモリ１００によれば、高温槽を用いることなく温度試験を行うことができる。
以上のように、実施の形態１によれば、容易にノイズマージン試験と温度試験を行うことができるメモリ１００を提供することができる。
なお、以上では、試験時にＯＤＴ回路１９０Ａに発振器１０３からクロックを供給する場合に、スイッチ１７０Ａ及び１７０Ｂの両方をオフにしたが、ＯＤＴ回路１９０Ａに接続されていないスイッチ部１７０Ｂについては、オンにしておいてもよい。
また、以上では、試験時にＯＤＴ回路１９０Ａだけに発振器１０３からクロックを供給したが、ＯＤＴ回路１９０Ｂにも発振器１０３からクロックを供給してもよい。また、ＯＤＴ回路１９０Ａの代わりにＯＤＴ回路１９０Ｂに発振器１０３からクロックを供給してもよい。
＜実施の形態２＞
図５は、実施の形態２のメモリ２００の構成を示すブロック図である。
メモリ２００は、半導体記憶装置の一例であり、ここでは、一例としてメモリ２００がＤＲＡＭである形態について説明する。
メモリ２００は、モード制御部１０１、ＯＤＴ（On Die Termination）コントローラ１０２、コントローラ１１０、モードレジスタ１１１、アドレスレジスタ１２０、及びバス１２１を含む。
メモリ２００は、さらに、ロウデコーダ１３０、リフレッシュカウンタ１３１、カラムデコーダ１３２、Ｉ／Ｏ（Input/Output）ポート１３３、メモリアレイ１４０、リードドライバ１５０、ＤＬＬ（Delay Locked Loop）１５１、及びライトドライバ１５２を含む。
メモリ２００は、さらに、バス１６０、１６１、１６２、１６３、１６４、１６５、スイッチ部１７０Ａ、１７０Ｂ、データ入出力端子１８０Ａ、データストローブ信号入出力端子１８０Ｂ、及びＯＤＴ回路１９０Ａ、１９０Ｂを含む。
このような実施の形態２のメモリ２００における実施の形態１のメモリ１００との相違点は、主に以下の点である。
メモリ２００は、実施の形態１のメモリ１００のように発振器１０３を内蔵しない。試験時には、チップセット３（図１参照）のコネクタをデータ入出力端子１８０Ａから取り外し、データ入出力端子１８０Ａにメモリ２００の外部にある発振器２０３を接続する。
発振器２０３にはＰＣ１から試験モード信号が直接的に入力され、発振器２０３は、ＰＣ１によって直接的に制御され、ノイズマージン試験用のクロックと、温度試験用のクロックを発振する。
なお、ノイズマージン試験用のクロック及び温度試験用のクロックは、実施の形態１におけるノイズマージン試験用のクロック及び温度試験用のクロックとそれぞれ同様である。
試験後にメモリアレイ１４０のデータを読み出すときには、データ入出力端子１８０Ａから発振器２０３を取り外してチップセット３（図１参照）のコネクタを取り付け、ＣＰＵ２を通じてデータを読み出す。
その他の構成は、実施の形態１のメモリ１００と同様であるため、以下では、実施の形態２のメモリ２００の試験の手順について、実施の形態１における試験の手順との相違点を中心に説明する。
図６は、実施の形態２のメモリ２００の試験の手順を示す図である。
メモリ２００のノイズマージン試験又は温度試験を行う際には、まず、メモリアレイ１４０に試験用のデータ（以下、試験データ）を書き込む（ステップＳ２１）。このステップＳ２１の処理は、実施の形態１におけるステップＳ１の処理と同様である。
次に、チップセット３（図１参照）のコネクタをデータ入出力端子１８０Ａから取り外し、データ入出力端子１８０Ａにメモリ２００の外部にある発振器２０３を接続する。
そして、メモリ２００を試験モードに設定すべく、ＯＤＴコントローラ１０２が、モード制御部１０１から入力されるモード選択信号に基づいて、図３の試験モードのように各スイッチ部のオン／オフを設定する（ステップＳ２２）。このステップＳ２２の処理は、実施の形態１におけるステップＳ２の処理と同様である。
次に、ノイズマージン試験又は温度試験を実行する（ステップＳ２３）。
ノイズマージン試験と温度試験は、ＰＣ１から試験モード信号が入力された発振器２０３が、試験モード信号によって特定される周波数のクロック信号を発振することによって行われる。
ノイズマージン試験モードの場合は、発振器２０３は、モードレジスタ１１１から入力される試験モード信号により、メモリ２００の動作周波数とは異なる周波数のクロックを発振し、ステップＳ２２でオンにされたＯＤＴ回路１９０Ａ内のスイッチ部１９１１、１９１２、又は１９１３に供給する。
また、温度試験モードの場合は、発振器２０３は、モードレジスタ１１１から入力される試験モード信号により、温度試験用のクロックを発振し、ステップＳ２２でオンにされたＯＤＡ回路１９０Ａの抵抗器１９２３に供給する。
最後に、発振器２０３をデータ入出力端子１８０Ａから取り外し、チップセット３（図１参照）のコネクタをデータ入出力端子１８０Ａ及びデータストローブ信号入出力端子１８０Ｂに接続する。
そして、ＣＰＵ２（図１参照）を通じて、メモリアレイ１４０から試験データを読み出し、試験前にメモリアレイ１４０に書き込んだ試験データと照合する（ステップＳ２４）。
以上で、実施の形態２のメモリ２００における試験が終了する。
上述のように、実施の形態２のメモリ２００によれば、メモリ２００のＯＤＴ回路１９０Ａを利用して、ノイズマージン試験と温度試験を行うことができる。
従来は、ＣＰＵ２等とともにＰＣ１に実装しないとノイズマージン試験を行うことができなかったが、実施の形態２のメモリ２００によれば、単独でノイズマージン試験を行うことができる。
また、発振器２０３が発振するクロックの周波数を設定することにより、様々な周波数のクロックをＯＤＴ回路１９０Ａに供給できるので、様々なノイズマージン試験を行うことができる。
また、従来は、高温槽に入れないと温度試験ができなかったが、実施の形態２のメモリ２００によれば、高温槽を用いることなく温度試験を行うことができる。
以上のように、実施の形態２によれば、容易にノイズマージン試験と温度試験を行うことができるメモリ２００を提供することができる。
以上、実施の形態２のメモリ２００によれば、スイッチ１７０Ａ、１７０Ｂをオフにした状態で、発振器１０３からメモリ２００の動作周波数と異なる周波数のクロックをＯＤＴ回路１９０Ａに入力することにより、容易にノイズマージン試験を行うことができる。
従来は、半導体記憶装置を回路基板に実装した状態では、動作周波数以外の周波数のクロックを半導体記憶装置に印加できず、ノイズマージン試験を行うことが困難であったが、実施の形態２のメモリ２００によれば、ＰＣ１に実装した状態で、上述のように容易にノイズマージン試験を行うことができる。
また、発振器２０３が発振するクロックの周波数を設定することにより、様々な周波数のクロックをＯＤＴ回路１９０Ａに供給できるので、様々な周波数帯でノイズマージン試験を行うことができる。
また、以上では、実施の形態２のメモリ２００をＰＣ１内に実装した状態で試験を行う形態について説明したが、メモリ２００のデータの書き込み及び読み出しを行えるＬＳＩテスタに接続した状態で、ノイズマージン試験又は温度試験を行ってもよい。
このような場合は、メモリ２００の試験をＰＣ１に実装する前の状態（メモリ２００単独の状態）で行うことができる。このため、例えば、メモリ２００の出荷前のノイズマージン試験又は温度試験をＯＤＴ回路１９０Ａを利用して容易に行うことができる。
従来は、半導体記憶装置単独でノイズマージン試験を行うには、電源電圧を変える又は変動させる必要があったが、実施の形態２のメモリ２００によれば、上述のように、単独でも容易にノイズマージ試験を行うことができる。
また、従来は、高温槽に入れないと温度試験ができなかったが、実施の形態２のメモリ２００によれば、高温槽を用いることなく温度試験を行うことができる。
以上のように、実施の形態２によれば、容易にノイズマージン試験と温度試験を行うことができるメモリ２００を提供することができる。
また、実施の形態２のメモリ２００は、発振器２０３を内蔵しないので、実施の形態１のメモリ１００よりも構成を簡易にすることができる。
なお、以上では、発振器２０３にＰＣ１を接続し、ＰＣ１から試験モード信号を発振器２０３に入力する形態について説明したが、発振器２０３に試験モード信号を入力する装置は、発振器２０３のクロックの周波数を調整できる装置であれば、ＰＣ１に限られない。また、ＰＣ１とは別のＰＣ又はサーバ等を用いて発振器２０３に試験モード信号を入力してもよい。また、発振器２０３自体がクロックの周波数を調整する機能を有していれば、ＰＣ１を接続する必要はない。
なお、実施の形態１、２では、メモリ１００、２００がＤＲＡＭの場合について説明したが、メモリ１００、２００は、ＳＲＡＭ（Static Random Access Memory）、又はフラッシュメモリ等のＤＲＡＭ以外のメモリであってもよい。
以上、本発明の例示的な実施の形態の半導体記憶装置、及び、半導体記憶装置を含む情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるＯＤＴ回路と、
前記メモリブロックと前記ＯＤＴ回路との間で前記バスに挿入されるスイッチ部と、
前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部と、
前記ＯＤＴ回路に接続される発振器と
を含み、前記メモリブロックの試験時に、前記発振器から前記ＯＤＴ回路に試験用の信号が供給される、半導体記憶装置。
（付記２）
データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるＯＤＴ回路と、
前記メモリブロックと前記ＯＤＴ回路との間で前記バスに挿入されるスイッチ部と、
前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部と
を含み、前記メモリブロックの試験時に、前記入出力端子に接続される発振器から前記ＯＤＴ回路に試験用の信号が供給される、半導体記憶装置。
（付記３）
前記ＯＤＴ回路と前記発振器との間に挿入される第２スイッチ部をさらに含み、
前記モード制御部は、前記メモリブロックの通常動作時には前記第２スイッチ部をオフにし、前記メモリブロックの試験時には前記第２スイッチ部をオンにする、付記１記載の半導体記憶装置。
（付記４）
前記モード制御部は、前記メモリブロックの試験時に、前記ＯＤＴ回路内のスイッチ部を切り替えることにより、前記ＯＤＴ回路の抵抗値を試験用の抵抗値に設定する、付記１乃至３のいずれか一項記載の半導体記憶装置。
（付記５）
前記メモリブロックの試験は温度試験であり、前記試験用の抵抗値は、前記メモリブロックの通常動作時における前記ＯＤＴ回路の抵抗値よりも低い抵抗値である、付記４記載の半導体記憶装置。
（付記６）
前記ＯＤＴ回路は、前記メモリブロックの通常動作時に使用する抵抗器よりも抵抗値の低い試験用の抵抗器を含み、
前記モード制御部は、前記メモリブロックの試験時に、前記ＯＤＴ回路のスイッチ部を切り替えて前記試験用の抵抗器を選択することにより、前記ＯＤＴ回路の抵抗値を試験用の抵抗値に設定する、付記４記載の半導体記憶装置。
（付記７）
前記メモリブロックの試験はノイズマージン試験であり、前記発振器は、前記メモリブロックのノイズマージン試験時に、前記メモリブロックの動作周波数とは異なる周波数の信号を発振する、付記１乃至６のいずれか一項記載の半導体記憶装置。
（付記８）
付記１乃至７のいずれか一項記載の半導体記憶装置と、
前記半導体記憶装置に接続され、前記半導体記憶装置へのデータの書き込み、又は、前記半導体記憶装置からのデータの読み出しを行う演算処理装置と
を含む情報処理装置。
１ ＰＣ
２ ＣＰＵ
３、４ チップセット
５ Ｘ−Ｂｕｓ用バッファ
６ ＰＣＩスロット
７ ＵＳＢコネクタ
８ グラフィックス部
９ ハードディスク
１０ ＢＩＯＳＲＯＭ
１００ メモリ
１００Ａ〜１００Ｉ 端子
１０１ モード制御部
１０２ ＯＤＴコントローラ
１０３、２０３ 発振器
１０４ スイッチ部
１１０ コントローラ
１１１ モードレジスタ
１２０ アドレスレジスタ
１２１ バス
１３０ ロウデコーダ
１３１ リフレッシュカウンタ
１３２ カラムデコーダ
１３３ Ｉ／Ｏポート
１４０ メモリアレイ
１５０ リードドライバ
１５１ ＤＬＬ
１５２ ライトドライバ
１６０、１６１、１６３、１６４ バス
１７０Ａ、１７０Ｂ スイッチ部
１８０Ａ データ入出力端子
１８０Ｂ データストローブ信号入出力端子
１９０Ａ、１９０Ｂ ＯＤＴ回路
１９１１〜１９１ｎ、１９１１〜１９１ｍ、１９１２、１９１３ スイッチ部
１９２１〜１９２ｎ、１９２１〜１９２ｍ、１９２２、１９２３ 抵抗器
３００ ＰＣ

Claims (8)

  1. データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるＯＤＴ回路と、
    前記メモリブロックと前記ＯＤＴ回路との間で前記バスに挿入されるスイッチ部と、
    前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部と、
    前記ＯＤＴ回路に接続される発振器と
    を含み、前記メモリブロックの試験時に、前記発振器から前記ＯＤＴ回路に試験用の信号が供給される、半導体記憶装置。
  2. データ信号又はデータストローブ信号をメモリブロックと入出力端子との間で伝送するバスに接続されるＯＤＴ回路と、
    前記メモリブロックと前記ＯＤＴ回路との間で前記バスに挿入されるスイッチ部と、
    前記メモリブロックの試験時に、前記スイッチ部をオフにするモード制御部と
    を含み、前記メモリブロックの試験時に、前記入出力端子に接続される発振器から前記ＯＤＴ回路に試験用の信号が供給される、半導体記憶装置。
  3. 前記ＯＤＴ回路と前記発振器との間に挿入される第２スイッチ部をさらに含み、
    前記モード制御部は、前記メモリブロックの通常動作時には前記第２スイッチ部をオフにし、前記メモリブロックの試験時には前記第２スイッチ部をオンにする、請求項１記載の半導体記憶装置。
  4. 前記モード制御部は、前記メモリブロックの試験時に、前記ＯＤＴ回路内のスイッチ部を切り替えることにより、前記ＯＤＴ回路の抵抗値を試験用の抵抗値に設定する、請求項１乃至３のいずれか一項記載の半導体記憶装置。
  5. 前記メモリブロックの試験は温度試験であり、前記試験用の抵抗値は、前記メモリブロックの通常動作時における前記ＯＤＴ回路の抵抗値よりも低い抵抗値である、請求項４記載の半導体記憶装置。
  6. 前記ＯＤＴ回路は、前記メモリブロックの通常動作時に使用する抵抗器よりも抵抗値の低い試験用の抵抗器を含み、
    前記モード制御部は、前記メモリブロックの試験時に、前記ＯＤＴ回路のスイッチ部を切り替えて前記試験用の抵抗器を選択することにより、前記ＯＤＴ回路の抵抗値を試験用の抵抗値に設定する、請求項４記載の半導体記憶装置。
  7. 前記メモリブロックの試験はノイズマージン試験であり、前記発振器は、前記メモリブロックのノイズマージン試験時に、前記メモリブロックの動作周波数とは異なる周波数の信号を発振する、請求項１乃至６のいずれか一項記載の半導体記憶装置。
  8. 請求項１乃至７のいずれか一項記載の半導体記憶装置と、
    前記半導体記憶装置に接続され、前記半導体記憶装置へのデータの書き込み、又は、前記半導体記憶装置からのデータの読み出しを行う演算処理装置と
    を含む情報処理装置。
JP2011073672A 2011-03-29 2011-03-29 半導体記憶装置、及び、半導体記憶装置を含む情報処理装置 Expired - Fee Related JP5637041B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011073672A JP5637041B2 (ja) 2011-03-29 2011-03-29 半導体記憶装置、及び、半導体記憶装置を含む情報処理装置
US13/430,766 US8868990B2 (en) 2011-03-29 2012-03-27 Semiconductor memory device and information processing apparatus including the same
KR1020120032109A KR101282275B1 (ko) 2011-03-29 2012-03-29 반도체 기억 장치, 및 반도체 기억 장치를 포함하는 정보 처리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011073672A JP5637041B2 (ja) 2011-03-29 2011-03-29 半導体記憶装置、及び、半導体記憶装置を含む情報処理装置

Publications (2)

Publication Number Publication Date
JP2012208978A JP2012208978A (ja) 2012-10-25
JP5637041B2 true JP5637041B2 (ja) 2014-12-10

Family

ID=46928941

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011073672A Expired - Fee Related JP5637041B2 (ja) 2011-03-29 2011-03-29 半導体記憶装置、及び、半導体記憶装置を含む情報処理装置

Country Status (3)

Country Link
US (1) US8868990B2 (ja)
JP (1) JP5637041B2 (ja)
KR (1) KR101282275B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE49506E1 (en) * 2012-12-03 2023-04-25 Samsung Electronics Co., Ltd. High/low speed mode selection for output driver circuits of a memory interface
JP6255282B2 (ja) * 2014-02-28 2017-12-27 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831187A (ja) * 1994-07-07 1996-02-02 Mitsubishi Electric Corp フラッシュメモリ
JPH1117629A (ja) * 1997-06-24 1999-01-22 Nec Corp 受信機の故障検出回路
JPH11264856A (ja) 1998-03-19 1999-09-28 Fujitsu Ltd 試験用抵抗回路を備えた終端抵抗回路および終端抵抗回路の試験方法
JP2001208798A (ja) * 2000-01-26 2001-08-03 Mitsubishi Electric Corp 半導体回路のテスト方法および装置
US6327224B1 (en) * 2000-06-16 2001-12-04 International Business Machines Corporation On-chip method for measuring access time and data-pin spread
JP2002216500A (ja) * 2001-01-22 2002-08-02 Mitsubishi Electric Corp 半導体記憶装置および半導体装置
KR100543211B1 (ko) * 2003-04-29 2006-01-20 주식회사 하이닉스반도체 온 디램 터미네이션 저항 조정 회로 및 그 방법
KR100532972B1 (ko) * 2004-04-28 2005-12-01 주식회사 하이닉스반도체 온 다이 터미네이션 임피던스 조절 장치
KR100618826B1 (ko) * 2004-05-13 2006-09-08 삼성전자주식회사 Ｓ11 파라미터 측정을 위한 반도체 메모리 장치, 반도체메모리 장치의 ｓ11 파라미터 측정을 위한 테스트 보드,및 반도체 메모리 장치의 ｓ11 파라미터 측정 방법
KR100974209B1 (ko) * 2004-07-22 2010-08-06 주식회사 하이닉스반도체 메모리 장치의 셀프 리프레쉬 주기 제어장치
KR20060072970A (ko) * 2004-12-24 2006-06-28 삼성전자주식회사 메모리 모듈 테스트 방법
KR100849065B1 (ko) * 2005-12-15 2008-07-30 주식회사 하이닉스반도체 동기식 메모리 장치의 드라이버 및 오디티 임피던스 조절방법
JP2008066338A (ja) * 2006-09-04 2008-03-21 Denso Corp 不揮発性半導体記憶装置
JP2008084425A (ja) * 2006-09-27 2008-04-10 Nec Electronics Corp 半導体装置のテスト方法
US8301833B1 (en) * 2007-06-01 2012-10-30 Netlist, Inc. Non-volatile memory module
KR100845807B1 (ko) * 2007-06-13 2008-07-14 주식회사 하이닉스반도체 온 다이 터미네이션 제어신호 생성회로
US7876123B2 (en) * 2007-10-09 2011-01-25 Lsi Corporation High speed multiple memory interface I/O cell
JP2009252307A (ja) * 2008-04-08 2009-10-29 Nec Electronics Corp 半導体記憶装置およびそれを用いたシステム
JP5601842B2 (ja) * 2010-01-18 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、半導体装置の試験方法、及びデータ処理システム
JP2011170950A (ja) * 2010-01-21 2011-09-01 Renesas Electronics Corp 情報記憶装置及びそのテスト方法

Also Published As

Publication number Publication date
US8868990B2 (en) 2014-10-21
KR20120112158A (ko) 2012-10-11
KR101282275B1 (ko) 2013-07-10
JP2012208978A (ja) 2012-10-25
US20120254663A1 (en) 2012-10-04

Similar Documents

Publication Publication Date Title
JP4949707B2 (ja) 半導体装置及びそのテスト方法
US8054676B2 (en) Memory system such as a dual-inline memory module (DIMM) and computer system using the memory system
US7369445B2 (en) Methods of operating memory systems including memory devices set to different operating modes and related systems
JP2007037097A (ja) 第２遅延回路を介してトリミングされる第１遅延回路を有する集積回路チップ、および遅延時間を調整する方法
KR100703969B1 (ko) 메모리 모듈의 테스트 장치
US7929361B2 (en) Circuit using a shared delay locked loop (DLL) and method therefor
US8988952B2 (en) Semiconductor device having ODT function
US10984886B2 (en) Reduced footprint fuse circuit
CN110770830B (zh) 存储器装置中的分布式模式寄存器
JP4309086B2 (ja) 半導体集積回路装置
KR20160056756A (ko) 반도체 장치의 빌트 인 테스트 회로
JP5637041B2 (ja) 半導体記憶装置、及び、半導体記憶装置を含む情報処理装置
US7248068B2 (en) Semiconductor device and method for testing semiconductor device
US8745454B2 (en) Semiconductor device having test mode and method of controlling the same
KR100942947B1 (ko) 반도체 메모리 장치
US8213246B2 (en) Semiconductor device
US11494198B2 (en) Output impedance calibration, and related devices, systems, and methods
US20220343996A1 (en) Output impedance calibration, and related devices, systems, and methods
US20090316495A1 (en) Semiconductor device testable on quality of multiple memory cells in parallel and testing method of the same
KR102221417B1 (ko) 반도체 장치의 빌트 인 테스트 회로
JP2015207333A (ja) 半導体装置及びこれを備える情報処理システム
KR101907072B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US20230063891A1 (en) Output Driver with Strength Matched Power Gating
US7743291B2 (en) Semiconductor memory device
JP2015159435A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140108

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140924

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141007

R150 Certificate of patent or registration of utility model

Ref document number: 5637041

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees
S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370