JP2007037097A - 第２遅延回路を介してトリミングされる第１遅延回路を有する集積回路チップ、および遅延時間を調整する方法 - Google Patents

第２遅延回路を介してトリミングされる第１遅延回路を有する集積回路チップ、および遅延時間を調整する方法 Download PDF

Info

Publication number
JP2007037097A
JP2007037097A JP2006144882A JP2006144882A JP2007037097A JP 2007037097 A JP2007037097 A JP 2007037097A JP 2006144882 A JP2006144882 A JP 2006144882A JP 2006144882 A JP2006144882 A JP 2006144882A JP 2007037097 A JP2007037097 A JP 2007037097A
Authority
JP
Japan
Prior art keywords
circuit
delay
delay time
signal
oscillation signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006144882A
Other languages
English (en)
Inventor
Josef Schnell
ヨーゼフ，シュネル
Ernst Stahl
エルンスト，シュタール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2007037097A publication Critical patent/JP2007037097A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Pulse Circuits (AREA)

Abstract

【課題】プロセス変動による時間遅延の問題を低減または解決する。
【解決手段】第１遅延回路と第２遅延回路とを備える集積回路チップである。第１遅延回路は、信号を第１遅延時間遅延するように形成されている第１遅延回路接続形態を有している。第２遅延回路は、回路ループにおいて第２遅延時間を供給するように構成されている第２遅延回路接続形態を有している。回路ループは、モニターされるように形成されており、発振信号を供給する。第２遅延回路接続形態は、第１遅延回路接続形態と実質的に同じであり、第１遅延回路は、第２遅延時間と発振信号とに基づいて第１遅延時間を調節するためにトリミングされるように形成されている。
【選択図】図２

Description

一般的に、コンピュータシステムは、相互に通信してシステムアプリケーションを実行する複数の集積回路チップを備えている。チップ速度は上昇しつづけており、チップ間で通信されるデータの量は、システムアプリケーションの要求を満たすように上昇し続けている。チップ間で通信されるデジタルデータのボリュームが増すにつれて、チップ間のデータ通信ボトルネックを防止するために、より高い帯域幅の通信リンクが必要となる。
多くの場合、コンピュータシステムは、コントローラ（例えば、マイクロプロセッサ）と、１つまたは複数のメモリチップ（例えば、ランダムアクセスメモリ（ＲＡＭ）チップ）とを備えている。ＲＡＭチップは、任意の適切な種類のＲＡＭ（例えば、ダイナミックＲＡＭ（ＤＲＡＭ）、２倍データ転送速度同期ＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）、グラフィックＤＤＲ−ＳＤＲＡＭ（ＧＤＤＲ−ＳＤＲＡＭ）、レイテンシ短縮ＤＲＡＭ（ＲＬＤＲＡＭ）、擬スタティックＲＡＭ（ＰＳＲＡＭ）、および、低電力ＤＤＲ−ＳＤＲＡＭ（ＬＰＤＤＲ−ＳＤＲＡＭ））であってもよい。
一般的に、データおよびストローブ信号は、データの書き込みおよび読み込みのために、チップ間（例えば、コントローラとＲＡＭとの間）を、通信リンクを介して通信される。データをチップ（例えば、ＲＡＭ）に書き込むために、データおよびストローブ信号をチップへ伝送し、受信されたデータを、受信されたストローブ信号を介してサンプリングする。チップからデータを読み込むために、データおよびストローブ信号を、チップから伝送する。データおよびストローブ信号のタイミングは、通信リンクの信頼できる動作のためには重要なものである。
入力／出力（Ｉ／Ｏ）データビットと、ストローブ信号速度とを増大することによって、より高い帯域幅の通信リンクを確立することができる。しかしながら、Ｉ／Ｏデータビットおよびストローブ信号速度を増大することにより、データビットおよびストローブ信号のタイミング調整用時間（例えば、準備時間および保持時間）が低減される。このことは、読み込みおよび書き込みのタイミング問題を引き起こす可能性がある。信号タイミングを調整するために、１つまたは複数の遅延回路が重要信号経路（例えば、読み込みおよび書き込みデータ経路）に含まれていることもある。しかしながら、プロセス変動は、遅延回路遅延時間に影響を及ぼし、競合状態を引き起こす可能性がある。競合状態により、機能がエラーとなるか、または、タイミング調整用時間が低減される。タイミング調整用時間が低減されると、動作の最高速度が低下する。
これらの理由およびその他の理由により、本発明が必要である。
本発明のひとつの観点によれば、集積回路チップは、第１遅延回路と第２遅延回路とを備えている。第１遅延回路は、信号を第１遅延時間遅延するように形成された第１遅延回路接続形態を有している。第２遅延回路は、回路ループにおいて第２遅延時間を供給するように形成された第２遅延回路接続形態を有している。上記回路ループは、モニターされるように形成されているとともに、発振信号を供給するものである。上記第２遅延回路接続形態は、第１遅延回路接続形態と実質的に同じであり、上記第１遅延回路は、上記第２遅延時間と上記発振信号とに基づいて、上記第１遅延時間を調節するようにトリミングされる。
本発明に係る集積回路チップは、信号を第１遅延時間遅延するように形成された第１遅延回路接続形態を有する第１遅延回路と、回路ループにおいて第２遅延時間を供給するように形成された第２遅延回路接続形態を有する第２遅延回路とを備え、上記回路ループは、モニターされるように形成されているとともに、発振信号を供給するように形成されており、上記第２遅延回路接続形態は、第１遅延回路接続形態と実質的に同じであり、上記第１遅延回路は、上記第２遅延時間と上記発振信号とに基づいて、上記第１遅延時間を調節するためにトリミングされるように形成されている。
それゆえ、プロセス変動による時間遅延の問題が低減または解決される。
本発明の実施形態は、以下の図を参照してよりよく理解される。図面の構成要素は、相互に必ずしも縮尺通りではない。同様の参照番号は、対応する類似の部分を表している。
以下の詳細な説明では、添付の図を参照する。添付の図は、本願の一部をなすものである。添付の図には、説明のために、本発明を実施してもよい具体的な実施形態を示す。この点に関して、方向を示す用語、すなわち、「上」、「下」、「正面」、「背面」、「先」、「後」などは、説明する図の方向を基準として使用されているものである。本発明の実施形態の部材は、複数の様々な方向に配置することができるので、方向を示す用語は、説明のために使用されるものであり、決して制限的なものではない。他の実施形態を利用してもよいし、本発明の範囲に反することなく、構造的な、または、論理的な変更を行ってもよいことが分かる。したがって、以下の詳細な説明は、制限的な意味で捉えられるべきではなく、本発明の範囲は、添付の請求項によって定義される。
図１は、本発明のコンピュータシステム２０の一実施形態を示すブロック図である。コンピュータシステム２０は、第１集積回路チップ２２と、第２集積回路チップ２４とを備えている。チップ２２は、通信経路２６を介して、チップ２４に電気的に結合されている。一実施形態では、チップ２２はメモリコントローラであり、チップ２４はＲＡＭ（例えば、ＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＧＤＤＲ−ＳＤＲＡＭ、ＲＬＤＲＡＭ、ＰＳＲＡＭまたはＬＰＤＤＲ−ＳＤＲＡＭなど）である。コントローラおよびＲＡＭは、相互に通信し、システムアプリケーションを実行する。一実施形態では、チップ２２およびチップ２４は、相互に通信するどのような適切なチップであってもよい。
チップ２４は、内部回路２８と、試験回路３０とを備えている。内部回路２８は、入力信号ＩＮＰを３２において受信し、出力信号ＯＵＴを３４に出力する。試験回路３０は、オン／オフ信号ＯＮ／ＯＦＦを３６において受信し、試験出力信号ＴＯＵＴを３８に出力する。試験回路３０は、３６において受信するオン／オフ信号ＯＮ／ＯＦＦによってスイッチオンされる。また、試験回路３０におけるタイミング遅延を決定、または、特徴づけるために、３８に出力された試験出力信号ＴＯＵＴが測定される。内部回路２８におけるタイミング遅延は、試験回路３０のタイミング遅延に基づいてトリミングされる。
内部回路２８は、入力信号ＩＮＰを３２において受信し、３２において受信した入力信号ＩＮＰを、遅延時間値になるようにトリミングすることができる内部遅延回路によって遅延する。内部遅延回路を介して遅延された信号は、出力信号ＯＵＴとして、３４に出力される。内部回路２８は、トリミングされ得る遅延回路を含む、任意の適切な回路であってもよい。一実施形態では、内部回路２８は、ＲＡＭにおける読み込みデータ経路回路、または、ＲＡＭにおける書き込みデータ経路回路など、重要信号経路回路である。一実施形態では、内部回路２８は、内部遅延回路に対して直列に結合された重要信号経路回路要素を備え、３２において受信した入力信号ＩＮＰを、重要信号経路回路要素と内部遅延回路とを介して遅延し、出力信号ＯＵＴを３４に出力する。
試験回路３０は、試験遅延回路を含む発振器を備えている。試験回路３０における試験遅延回路は、内部回路２８の内部遅延回路と実質的に同じであるか、または、内部回路２８の内部遅延回路のコピーである。試験回路３０における発振器回路は、３６において受信するオン／オフ信号ＯＮ／ＯＦＦによってスイッチオンされて、発振信号を供給する。発振信号の周波数は、試験遅延回路の遅延時間に基づいている。発振信号の周波数、または、発振信号の誘導体を測定することにより、試験遅延回路の時間遅延が特徴づけられる。内部回路２８における内部遅延回路は、試験回路３０における試験遅延回路の遅延時間に基づいてトリミングされる。
内部回路２８における内部遅延回路を、試験回路３０における試験遅延回路の時間遅延に基づいてトリミングすることにより、プロセス変動（例えば、チップ毎の変動、および、ロット毎の変動）による時間遅延の問題が低減または解決される。重要信号経路のための時間遅延をチップ毎に調整することにより、プロセス変動と、電圧変動と、温度変動とに起因するタイミング調整用時間の低減を最小にし、動作周波数を最大にすることができる。さらに、このことにより、生産高を増大し、チップコストを下げることができる。さらに、増大されたＩ／Ｏデータビットとストローブ信号速度とを用いることにより、チップ２２とチップ２４との間で信頼性のあるより高い帯域幅の通信を保持することができる。
一実施形態では、発振信号の周波数は、分割発振出力信号を供給するために分割される。また、分割発振出力信号の周波数を測定することにより、試験遅延回路の時間遅延が特徴づけられる。一実施形態では、試験遅延回路は、トリミング値に基づいてトリミングされ、発振信号の選択発振周波数が供給される。または、発振信号の誘導体、および、内部遅延回路は、試験遅延回路に関するトリミング値に基づいてトリミングされる。一実施形態では、試験回路３０は、試験重要信号経路回路要素を備えている。この試験重要信号経路回路要素は、試験遅延回路に対して直列に結合されている。発振器回路の周波数は、試験重要信号経路回路要素と試験遅延回路とに基づいている。一実施形態では、試験重要信号経路回路要素は、内部回路２８の重要信号経路回路要素と実質的に同じであるか、または、内部回路２８の重要信号経路回路要素のコピーである。一実施形態では、チップ２４は、任意の適切な数の内部回路（例えば、内部回路２８）と、対応する試験回路（例えば、試験回路３０）とを備えている。
図２は、本発明のコンピュータシステム４０の一実施形態を示すブロック図である。コンピュータシステム４０は、コントローラ４２とＲＡＭ４４とを備えている。コントローラ４２は、メモリ通信経路４６と、データ通信経路４８とを介して、ＲＡＭ４４に電気的に結合されている。コントローラ４２は、メモリ通信経路４６を介して、行および列アドレスと制御信号とを、ＲＡＭ４４に供給する。コントローラ４２は、データ通信経路４８を介して、データ信号とストローブ信号とを、ＲＡＭ４４へ供給し、データ信号とストローブ信号とを、ＲＡＭ４４から受信する。ＲＡＭ４４は、任意の適切な種類のＲＭＡ（例えば、ＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＧＤＤＲ−ＳＤＲＡＭ、ＰＳＲＡＭまたはＬＰＤＤＲ−ＳＤＲＡＭ）であってもよい。
ＲＡＭ４４は、メモリセルのアレイ５０と、行アドレスラッチ・デコーダ５２と、列アドレスラッチ・デコーダ５４と、センスアンプ回路５６と、ＲＡＭＩ／Ｏ回路５８と、制御回路６０と、アドレスレジスタ６２とを備えている。メモリセルのアレイ５０を横断して、伝導性ワード線６４（行選択線とも呼ばれる）がｘ方向に延びている。メモリセルのアレイ５０を横断して、伝導性ビット線６６（ディジット線とも呼ばれる）がｙ方向に延びている。ワード線６４とビット線６６との各交差点に、メモリセル６８が設けられている。
各ワード線６４は、行アドレスラッチ・デコーダ５２に電気的に結合されている。各ビット線６６は、センスアンプ回路５６における各センスアンプに電気的に結合されている。センスアンプ回路５６は、伝導性列選択線７０を介して、列アドレスラッチ・デコーダ５４に電気的に結合されている。さらに、センスアンプ回路５６は、通信経路７２を介して、行アドレスラッチ・デコーダ５２と電気的に結合されており、Ｉ／Ｏ通信経路７４を介して、ＲＡＭＩ／Ｏ回路５８に電気的に結合されている。ＲＡＭＩ／Ｏ回路５８は、データ通信経路４８を介して、コントローラ４２に電気的に結合されている。データ信号およびストローブ信号は、ＲＡＭＩ／Ｏ回路５８とコントローラ４２との間を、データ通信経路４８を介して伝送される。
コントローラ４２は、データ通信経路４８を介して、ＲＡＭＩ／Ｏ回路５８に電気的に結合されており、メモリ通信経路４６を介して、制御回路６０と、アドレスレジスタ６２とに電気的に結合されている。制御回路６０は、制御通信経路７６を介して、行アドレスラッチ・デコーダ５２と、列アドレスラッチ・デコーダ５４とに電気的に結合されている。アドレスレジスタ６２は、行および列アドレス線７８を介して、行アドレスラッチ・デコーダ５２と、列アドレスラッチ・デコーダ５４とに電気的に結合されている。
アドレスレジスタ６２は、コントローラ４２から、メモリ通信経路４６を介して、行および列アドレスを受信する。アドレスレジスタ６２は、行および列アドレス線７８を介して、行アドレスを、行アドレスラッチ・デコーダ５２へ供給する。制御回路６０は、制御通信経路７６を介して、ＲＡＳ信号を、行アドレスラッチ・デコーダ５２へ供給し、供給した行アドレスを、行アドレスラッチ・デコーダ５２へラッチする。アドレスレジスタ６２は、行および列アドレス線７８を介して、列アドレスを、列アドレスラッチ・デコーダ５４へ供給する。制御回路６０は、制御通信経路７６を介して、ＣＡＳ信号を、列アドレスラッチ・デコーダ５４へ供給し、供給した列アドレスを、列アドレスラッチ・デコーダ５４へラッチする。
行アドレスラッチ・デコーダ５２は、行アドレスおよびＲＡＳ信号を受信し、行アドレスを、行アドレスラッチ・デコーダ５２へラッチする。行アドレスラッチ・デコーダ５２は、行アドレスの各々を解読し、メモリセル６８の行を選択する。さらに、行アドレスラッチ・デコーダ５２は、通信経路７２を介して、センスアンプ起動信号と、等化およびプリチャージ信号とを、センスアンプ回路５６へ供給する。
列アドレスラッチ・デコーダ５４は、列選択線７０を起動し、センスアンプ回路５６におけるセンスアンプを、ＲＡＭＩ／Ｏ回路５８に接続する。列アドレスラッチ・デコーダ５４は、列アドレスを受信し、列アドレスを、列アドレスラッチ・デコーダ５４にラッチする。列アドレスラッチ・デコーダ５４は、列アドレスを解読し、アドレスされた列選択線７０を選択する。さらに、列アドレスラッチ・デコーダ５４は、制御通信経路７６を介して、制御回路６０から、列選択線起動信号を受信する。列選択線起動信号は、アドレスされた列選択線７０のどれが、列アドレスラッチ・デコーダ５４によって起動されるかを示している。列アドレスラッチ・デコーダ５４は、列選択線７０を起動する。この列選択線７０は、列アドレスによってアドレスされ、列選択線起動信号によって起動されるように選択されたものである。起動された列選択線７０は、センスアンプ回路５６へ接続され、センスアンプ回路５６におけるセンスアンプを、ＲＡＭＩ／Ｏ回路５８に接続する。
制御回路６０は、メモリ通信経路４６を介して、コントローラ４２から、アドレスおよび制御信号を受信する。コントローラ４２は、制御信号（例えば、書き込み／読み込みイネーブル信号、ＲＡＳ信号、および、ＣＡＳ信号）を、制御回路６０へ供給する。制御回路６０は、ＲＡＳ信号を、行アドレスラッチ・デコーダ５２へ供給し、ＣＡＳ信号を、列アドレスラッチ・デコーダ５４へ供給する。さらに、制御回路６０は、制御信号を、列アドレスラッチ・デコーダ５４へ供給し、列選択線７０を選択的に起動する。
コントローラ４２およびＲＡＭＩ／Ｏ回路５８は、データ通信経路４８を介して、コントローラ４２とＲＡＭ４４との間で、データ信号およびストローブ信号を通信する。コントローラ４２およびＲＡＭ４４は、チップ２２およびチップ２４（図１に示す）に類似している。ＲＡＭＩ／Ｏ回路５８は、伝送器と受信器との対を適切な数だけ備えている。コントローラ４２は、伝送器と受信器との対を適切な数だけ備えている。ＲＡＭＩ／Ｏ回路５８における伝送器と受信器との対は、コントローラ４２における伝送器と受信器と対にそれぞれ対応している。データ通信経路４８は、１つまたは複数の信号経路を備え、Ｉ／Ｏ回路５８における伝送器と受信器との対は、データ通信経路４８における信号経路の少なくとも１つを介して、コントローラ４２における、対応する伝送器と受信器との対にそれぞれ電気的に結合されている。
センスアンプ回路５６は、センスアンプと、等化回路およびプリチャージ回路と、スイッチとを備えている。センスアンプは、差動入力センスアンプであり、各センスアンプは、２つの差動入力部の各々において、１つのビット線６６を受け付けている。差動入力部の１つは、選択されたメモリセル６８から、データビットを受信し、差動入力部の他方は、基準として用いられる。等化およびプリチャージ回路は、読み込みまたは書き込みの動作に先立って、同じセンスアンプに接続されているビット線６６の電圧を等化する。
データビットを読み込むために、センスアンプは、データビット値と、基準値との間の差を増幅し、センスされた出力値を、Ｉ／Ｏ通信経路７４を介して、ＲＡＭＩ／Ｏ回路５８に供給する。ＲＡＭＩ／Ｏ回路５８における伝送器と受信器との対の１つは、センスされた出力値を受信し、センスされた出力値を、データ通信経路４８を介して、コントローラ４２における対応する伝送器と受信器との対に供給する。
データビットを書き込むために、コントローラ４２における伝送器と受信器との対の１つは、データ信号を、データ通信経路４８を介して、ＲＡＭＩ／Ｏ回路５８における、対応する伝送器と受信器との対に供給する。さらに、コントローラ４２における伝送器と受信器との対の１つは、ストローブ信号を、データ通信経路４８を介して、ＲＡＭＩ／Ｏ回路５８における、対応する伝送器と受信器との対に供給する。ＲＡＭＩ／Ｏ回路５８は、データ信号とストローブ信号とを受信し、ストローブ信号によってデータ信号をサンプリングし、サンプリングしたデータビットを供給する。
ＲＡＭＩ／Ｏ回路５８は、各データビットを、Ｉ／Ｏ通信経路７４を介して、センスアンプ回路５６におけるセンスアンプに供給する。ＲＡＭＩ／Ｏ回路５８は、センスアンプをオーバードライブし、データビット値を、メモリセル６８の１つに接続されているビット線６６へ送信する。さらに、ＲＡＭＩ／Ｏ回路５８は、データビット値の反転を、基準ビット線６６へオーバードライブする。センスアンプは、受信したデータビット値を、選択されたメモリセル６８へ書き込む。
ＲＡＭＩ／Ｏ回路５８は、内部回路８０を備えている。この内部回路８０は、８２において入力信号ＩＮＰを受信し、出力信号ＯＵＴを８４に出力する。内部回路８０は、内部回路２８（図１に示す）に類似している。内部回路８０は、入力信号ＩＮＰを、８２において受信し、８２において受信した入力信号ＩＮＰを、内部遅延回路によって遅延する。この内部遅延回路を、遅延時間値に至るまでトリミングすることができる。内部遅延回路を介して遅延された信号は、出力信号ＯＵＴとして、８４に出力される。内部回路８０は、トリミングされ得る遅延回路を含む、任意の適切な回路であってもよい。一実施形態では、内部回路８０は、重要信号経路回路（例えば、ＲＡＭＩ／Ｏ回路５８における、読み込みデータ経路回路または書き込みデータ経路回路）である。一実施形態では、内部回路８０は、内部遅延回路に対して直列に結合された重要信号経路回路要素を備え、８２において受信した入力信号ＩＮＰは、重要信号経路回路要素と内部遅延回路とを介して遅延され、出力信号ＯＵＴが８４に出力される。
ＲＡＭ４４は、さらに、試験回路８６を備えている。試験回路８６は、８８においてオン／オフ信号ＯＮ／ＯＦＦを受信し、試験出力信号ＴＯＵＴを、９０に出力する。試験回路８６は、試験回路３０（図１に示す）に類似している。試験回路８６は、試験遅延回路を含む発振器を備えている。試験回路８６における試験遅延回路は、内部回路８０の内部遅延回路と実質的に同じであるか、または、内部回路８０の内部遅延回路のコピーである。試験回路８６における発振器回路は、８８において受信したオン／オフ信号ＯＮ／ＯＦＦによってスイッチオンされ、発振信号を供給し、発振信号の周波数は、試験遅延回路の遅延時間に基づいている。発振信号または発振信号の誘導体の周波数を測定することにより、試験遅延回路の時間遅延が特徴付けられる。内部回路８０における内部遅延回路は、試験回路８６における試験遅延回路の遅延時間に基づいてトリミングされている。
一実施形態では、発振信号の周波数は、分割され、分割発振出力信号を供給する。また、分割発振出力信号の周波数を測定することにより、試験遅延回路の時間遅延が特徴付けられる。一実施形態では、試験遅延回路は、トリミング値に基づいてトリミングされ、発振信号または発振信号の誘導体の選択発振周波数が供給される。内部遅延回路は、試験遅延回路に関するトリミング値に基づいてトリミングされている。一実施形態では、試験回路８６は、試験重要信号経路回路要素を備えている。この試験重要信号経路回路要素は、試験遅延回路に対して直列に結合されており、発振器回路の周波数は、試験重要信号経路回路要素と試験遅延回路とに基づいている。一実施形態では、試験重要信号経路回路要素は、内部回路８０における重要信号経路回路要素と実質的に同じであるか、または、内部回路８０における重要信号経路回路要素のコピーである。一実施形態では、ＲＡＭ４４は、任意の適切な数の内部回路（例えば、内部回路８０）と、対応する試験回路（例えば、試験回路８６）とを含んでいる。
読み込み動作中に、制御回路６０は、読み込み制御信号を受信し、アドレスレジスタ６２は、選択されたメモリセル６８の行アドレスを受信する。この行アドレスは、アドレスレジスタ６２から、行アドレスラッチ・デコーダ５２へ供給され、制御回路６０およびＲＡＳ信号によって、行アドレスラッチ・デコーダ５２へラッチされる。行アドレスラッチ・デコーダ５２は、行アドレスを解読し、選択されたワード線６４を起動する。選択されたワード線６４が起動されるのに伴って、選択されたワード線６４に結合されている各メモリセル６８に格納されている値は、各ビット線６６へ送られる。メモリセル６８に格納されたビット値は、各ビット線６６に電気的に結合されているセンスアンプによって検出される。
次に、制御回路６０と、アドレスレジスタ６２とは、選択されたメモリセル６８の列アドレスを受信する。列アドレスは、アドレスレジスタ６２から列アドレスラッチ・デコーダ５４へ供給され、制御回路６０およびＣＡＳ信号によって、列アドレスラッチ・デコーダ５４へラッチされる。列アドレスラッチ・デコーダ５４は、列アドレスを解読し、列選択線７０を選択する。制御回路６０は、制御信号を、列アドレスラッチ・デコーダ５４へ供給し、列選択線７０を選択的に起動し、選択されたセンスアンプを、ＲＡＭＩ／Ｏ回路５８に接続する。センスされた出力値は、ＲＡＭＩ／Ｏ回路５８における伝送器と受信器との対へ供給され、データ通信経路４８を介して、コントローラ４２における対応する伝送器と受信器との対へ供給される。
書き込み動作中に、制御回路６０は、書き込み制御信号を受信し、アドレスレジスタ６２は、選択されたメモリセル６８の行アドレスを受信する。この行アドレスは、アドレスレジスタ６２から、行アドレスラッチ・デコーダ５２へ供給され、制御回路６０およびＲＡＳ信号によって、行アドレスラッチ・デコーダ５２へラッチされる。行アドレスラッチ・デコーダ５２は、行アドレスを解読し、選択されたワード線６４を起動する。選択されたワード線６４が起動されるのに伴って、選択されたワード線６４に結合されている各メモリセル６８に格納されている値は、各ビット線６６と、各ビット線６６に電気的に結合されているセンスアンプとに送られる。
メモリセルのアレイ５０に格納されるデータは、データ通信経路４８を介して、コントローラ４２における伝送器と受信器との対から、Ｉ／Ｏ回路５８における伝送器と受信器との対へ供給される。ＲＡＭＩ／Ｏ回路５８は、データ信号とストローブ信号とを受信し、ストローブ信号によってデータ信号をサンプリングし、サンプリングしたデータビットを供給する。
制御回路６０と、アドレスレジスタ６２とは、選択されたメモリセル６８の列アドレスを受信する。アドレスレジスタ６２は、列アドレスを、列アドレスラッチ・デコーダ５４へ供給する。列アドレスは、制御回路６０およびＣＡＳ信号によって、列アドレスラッチ・デコーダ５４へラッチされる。列アドレスラッチ・デコーダ５４は、列選択線起動信号を、制御回路６０から受信し、選択された列選択線７０を起動し、センスアンプ回路５６におけるセンスアンプをＲＡＭＩ／Ｏ回路５８に接続する。ＲＡＭＩ／Ｏ回路５８は、データビットを、Ｉ／Ｏ通信経路７４を介して、センスアンプ回路５６におけるセンスアンプへ供給する。ＲＡＭＩ／Ｏ回路５８は、センスアンプをオーバードライブすることにより、データを、選択されたメモリセル６８へ、ビット線６６を介して書き込む。
図３は、メモリセルのアレイ５０におけるメモリセル６８の一実施形態を示す図である。メモリセル６８は、トランジスタ９２と、キャパシタ９４とを備えている。トランジスタ９２のゲートは、ワード線６４に電気的に結合されている。トランジスタ９２のドレインソース経路の一方側は、ビット線６６に電気的に結合されており、ドレインソース経路の他方側は、キャパシタ９４の一方側に電気的に結合されている。キャパシタ９４の他方側は、リファレンス９６（例えば、電源電圧の二分の一）に電気的に結合されている。キャパシタ９４は、帯電および放電され、論理０または論理１を表す。
読み込み動作中に、ワード線６４を起動することにより、トランジスタ９２をスイッチオンする。すると、キャパシタ９４に格納された値が、ビット線６６を介して、センスアンプに読み込まれる。書き込み動作中に、ワード線６４は活性化され、トランジスタ９２をスイッチオンして、キャパシタ９４へアクセスする。ビット線６６に接続されたセンスアンプをオーバードライブすることにより、ビット線６６とトランジスタ９２とを介して、キャパシタ９４へデータ値が書き込まれる。
メモリセル６８における読み込み動作は、破壊読取動作である。各読み込み動作の後、キャパシタ９４は、まさに読み込まれたデータ値に対して、再充電または放電される。さらに、読み込み動作が行われないとしても、キャパシタ９４上の電荷は、時間が経つにつれて放電される。格納された値を保持するために、メモリセル６８は、メモリセル６８の読み込みおよび／または書き込みにより、定期的にリフレッシュされる。メモリセルのアレイ５０における全てのメモリセル６８は、周期的にリフレッシュされて、その値を保持する。
図４は、内部回路１００の一実施形態を示す図である。この内部回路１００は、入力信号ＩＮＰを、１０２において受信し、出力信号ＯＵＴを１０４に出力する。内部回路１００は、内部回路２８（図１に示す）および内部回路８０（図２に示す）に類似している。
内部回路１００は、重要信号経路回路要素１０６と、内部遅延回路１０８とを備えている。重要信号経路回路要素１０６は、内部信号経路１１０を介して、遅延回路１０８に電気的に結合されている。重要信号経路回路要素１０６は、入力信号ＩＮＰを、１０２において受信し、１１０における遅延された信号ＤＳを、内部信号経路１１０を介して、遅延回路１０８へ供給する。遅延回路１０８は、遅延された信号ＤＳを、１１０を介して受信し、１１０における遅延された信号ＤＳを遅延することにより、出力信号ＯＵＴを１０４に出力する。１０２における入力信号ＩＮＰから１０４における出力信号ＯＵＴへの内部回路１００を介した遅延は、重要信号経路回路要素１０６を介した遅延と、遅延回路１０８を介した遅延とを含んでいる。遅延回路１０８を介した遅延を１１２において調整またはトリミングすることにより、動作周波数と動作時間調整用時間とを最大にする遅延を内部回路１００を介して供給することができる。
重要信号経路回路要素１０６は、１０２において受信した入力信号ＩＮＰに対して任意の適切な処理を行う、任意の適切な信号経路回路であってもよい。一実施形態では、重要信号経路回路要素１０６は、他の集積回路チップからデータを受信する書き込みデータ経路回路要素である。一実施形態では、重要信号経路回路要素１０６は、他の集積回路チップへデータを伝送する読み込みデータ経路回路要素である。
遅延回路１０８は、１１２におけるトリミング工程によって調整またはトリミングすることのできる遅延時間を供給する。一実施形態では、遅延回路１０８は、１つまたは複数のマルチプレクサを備えている。該マルチプレクサをプログラムすることにより、遅延回路１０８を介した遅延を供給するインバータの鎖長を選択することができる。一実施形態では、遅延回路１０８は、１つまたは複数のキャパシタを備えている。該キャパシタを遅延回路１０８の中または外においてプログラムすることにより、遅延回路１０８を介した遅延を調整することができる。一実施形態では、遅延回路１０８は、電気的なヒューズを備えている。該ヒューズをプログラムすることにより、遅延回路１０８を介した遅延をトリミングすることができる。一実施形態では、遅延回路１０８は、レーザーヒューズを備えている。該レーザーヒューズをプログラムすることにより、遅延回路１０８を介した遅延をトリミングすることができる。
図５は、試験回路１１８の一実施形態を示す図である。この試験回路１１８は、オン／オフ信号ＯＮ／ＯＦＦを、１２０において受信し、試験出力信号ＴＯＵＴを１２２に出力する。試験回路１１８は、試験回路３０（図１に示す）および試験回路８６（図２に示す）に類似している。
試験回路１１８は、発振器回路１２４と、分割器回路１２６とを備えている。発振器回路１２４は、発振器信号経路１２８を介して、分割器回路１２６に電気的に結合されている。発振器回路１２４は、リング発振器であり、オン／オフ信号ＯＮ／ＯＦＦを、１２０において受信し、１２８における発振器信号ＯＳＣを、発振器信号経路１２８を介して、分割器回路１２６へ供給する。発振器回路１２４を、１２０において受信したオン／オフ信号ＯＮ／ＯＦＦによってスイッチオフすることにより、１２８における発振器信号ＯＳＣの電圧レベルを一定にする。発振器回路１２４を、１２０において受信したオン／オフ信号ＯＮ／ＯＦＦによってスイッチオンすることにより、１２８における発振器信号ＯＳＣにおける発振周波数を供給する。分割器回路１２６は、発振器信号ＯＳＣを、１２８を介して受信し、１２８における発振器信号ＯＳＣの発振周波数を分割する。このことにより、分割発振出力信号が、試験出力信号ＴＯＵＴとして１２２に出力される。１２２における試験出力信号ＴＯＵＴの発振周波数は、モニターされ、測定される。さらに、１２８における発振器信号ＯＳＣの発振周波数を、１２２における試験出力信号ＴＯＵＴの測定発振周波数を乗算することによって決定することができる。
発振器回路１２４は、試験重要信号経路回路要素１３０と、試験遅延回路１３２とを備えている。試験重要信号経路回路要素１３０の出力部は、試験信号経路１３４を介して、試験遅延回路１３２の入力部に電気的に結合されている。試験遅延回路１３２の出力部は、発振器信号経路１２８を介して、分割器回路１２６の入力部と、試験重要信号経路回路要素１３０の入力部とに電気的に結合されている。分割器回路１２６の出力部は、試験出力信号ＴＯＵＴを１２２に出力する。
試験重要信号経路回路要素１３０と、試験遅延回路１３２とは、発振器信号ＯＳＣを１２８に出力する。試験重要信号経路回路要素１３０は、発振器信号ＯＳＣを、１２８を介して受信し、１３４における遅延試験信号ＤＴＳを、試験信号経路１３４を介して、試験遅延回路１３２へ供給する。試験遅延回路１３２は、遅延試験信号ＤＴＳを、１３４を介して受信し、１３４における遅延試験信号ＤＴＳを遅延して、発振器信号ＯＳＣを１２８に出力する。試験重要信号経路回路要素１３０または試験遅延回路１３２は、受信した入力信号を反転し、受信された入力信号を反転したものである出力信号を供給する。一実施形態では、試験重要信号経路回路要素１３０は、１２８における発振器信号ＯＳＣを反転し、遅延試験信号ＤＴＳを１３４に供給する。この遅延試験信号ＤＴＳは、１２８を介して受信した発振器信号ＯＳＣを反転したものである。一実施形態では、試験遅延回路１３２は、１３４における遅延試験信号ＤＴＳを反転し、発振器信号ＯＳＣを１２８に供給する。この発振器信号ＯＳＣは、１３４を介して受信した遅延試験信号ＤＴＳを反転したものである。
１２８における発振器信号ＯＳＣの発振周波数は、試験重要信号経路回路要素１３０を介した遅延と、試験遅延回路１３２を介した遅延とに基づいている。試験遅延回路１３２を介した遅延を、１３６において調整またはトリミングすることにより、１２８における発振器信号ＯＳＣ、および、１２２における試験出力信号ＴＯＵＴにおいて、選択発振周波数を供給することができる。一実施形態では、試験遅延回路１３２を介した遅延を調整して、１２８における発振器信号ＯＳＣと１２２における試験出力信号ＴＯＵＴとの発振周波数を変更することは出来ない。
試験重要信号経路回路要素１３０は、任意の適切な機能を実行する任意の適切な信号経路回路であってもよい。一実施形態では、試験重要信号経路回路要素１３０は、重要信号経路回路要素１０６（図４に示す）と実質的に同じである。一実施形態では、試験重要信号経路回路要素１３０は、重要信号経路回路要素１０６と実質的に同じ接続形態を有している。一実施形態では、試験重要信号経路回路要素１３０は、重要信号経路回路要素１０６のレイアウトコピーである。
試験遅延回路１３２は、遅延回路１０８（図４に示す）に類似している。一実施形態では、試験遅延回路１３２は、遅延回路１０８と実質的に同じである。一実施形態では、試験遅延回路１３２は、遅延回路１０８と実質的に同じ接続形態を有している。一実施形態では、試験遅延回路１３２は、遅延回路１０８のレイアウトコピーである。
試験遅延回路１３２は、１３６におけるトリミング工程によって調整またはトリミングすることのできる遅延時間を供給する。一実施形態では、試験遅延回路１３２は、１つまたは複数のマルチプレクサを備えている。該マルチプレクサをプログラムすることにより、試験遅延回路１３２を介した遅延を供給するインバータの鎖長を選択することができる。一実施形態では、試験遅延回路１３２は、１つまたは複数のキャパシタを備えている。該キャパシタを試験遅延回路１３２の中または外においてプログラムすることにより、試験遅延回路１３２を介した遅延を調整することができる。一実施形態では、試験遅延回路１３２は、試験遅延回路１３２を介した遅延を調整またはトリミングするトリミング値に対する試験コードを介したソフトセットであってもよい。
動作時には、発振器回路１２４は、１２０において受信したオン／オフ信号ＯＮ／ＯＦＦによってスイッチオンされる。発振器回路１２４は、発振器信号ＯＳＣにおける発振周波数を１２８に供給し、分割器回路１２６は、１２８における発振器信号ＯＳＣの発振周波数を分割して、分割発振出力信号を、試験出力信号ＴＯＵＴとして１２２に出力する。１２２における試験出力信号ＴＯＵＴの発振周波数は、測定され、試験遅延回路１３２の遅延時間は、１２２における試験出力信号ＴＯＵＴの測定発振周波数から実質的に決定される。さらに、１２８における発振器信号ＯＳＣの発振周波数を、１２２における試験出力信号ＴＯＵＴの発振周波数から決定することができる。
次に、試験遅延回路１３２は、試験トリミング値に基づいてトリミングされ、１２２における試験出力信号ＴＯＵＴの発振周波数が変更される。試験遅延回路１３２をトリミングすることにより、試験重要信号経路回路要素１３０と試験遅延回路１３２とを介した、選択された遅延が得られる。試験トリミング値は、格納される。また、遅延回路１０８（図４に示す）を、試験トリミング値、または、対応する内部遅延回路トリミング値によってトリミングすることにより、内部回路１００を介した遅延が調整され、動作周波数および動作時間調整用時間が最大化される。他の実施形態では、試験遅延回路１３２を介した遅延を調整またはトリミングして、１２２における試験出力信号ＴＯＵＴの発振周波数を変更することはできない。また、１２２における試験出力信号ＴＯＵＴの発振周波数は、１２２における試験出力信号ＴＯＵＴの発振周波数、および、遅延回路１０８（図４参照）のための対応するトリミング値を含むテーブルから探し出される。
図６は、内部回路２００の一実施形態を示す図である。この内部回路２００は、クロック信号ＣＬＫを、２０２を介して受信し、パルス出力信号ＰＯＵＴを２０４に出力する。内部回路２００は、内部回路２８（図１に示す）、内部回路８０（図２に示す）、および図４の内部回路１００に類似している。
内部回路２００は、反転バッファ２０６と、内部遅延回路２０８と、ＡＮＤゲート２１０とを備えている。バッファ２０６の出力部は、バッファ信号経路２１２を介して、遅延回路２０８の入力部に電気的に結合されている。バッファ２０６は、クロック信号ＣＬＫを、２０２を介して受信し、２１２におけるバッファされたクロック信号ＢＣＬＫを、バッファ信号経路２１２を介して、遅延回路２０８へ供給する。遅延回路２０８の出力部は、遅延されたクロック信号経路２１４を介して、ＡＮＤゲート２１０の一方の入力部に電気的に結合されている。遅延回路２０８は、遅延されたクロック信号ＤＣＬＫを、２１４を介して、ＡＮＤゲート２１０へ供給する。ＡＮＤゲート２１０の他方の入力部は、クロック信号ＣＬＫを、２０２において受信し、ＡＮＤゲート２１０は、パルス出力信号ＰＯＵＴにおけるパルスを、２０４に出力する。遅延回路２０８を介した遅延は、２０４におけるパルス出力信号ＰＯＵＴにおけるパルスのパルス幅を決定する。遅延回路２０８を介した遅延を２１６において調整またはトリミングすることにより、動作周波数および動作時間調整用時間を最大化するパルス幅を供給することができる。
遅延回路２０８は、２１６におけるトリミング工程によって調整またはトリミングすることのできる遅延時間を供給する。一実施形態では、遅延回路２０８は、１つまたは複数のマルチプレクサを備えている。該マルチプレクサをプログラムすることにより、遅延回路２０８を介した遅延を供給するインバータの鎖長を選択することができる。一実施形態では、遅延回路２０８は、１つまたは複数のキャパシタを備えている。該キャパシタを遅延回路２０８の中または外においてプログラムすることにより、遅延回路２０８を介した遅延を調整することができる。一実施形態では、遅延回路２０８は、電気的なヒューズを備えている。該ヒューズをプログラムすることにより、遅延回路２０８を介した遅延をトリミングすることができる。一実施形態では、遅延回路２０８は、レーザーヒューズを備えている。該レーザーヒューズをプログラムすることにより、遅延回路２０８を介した遅延をトリミングすることができる。
図７は、試験回路２１８の一実施形態を示す図である。この試験回路２１８は、オン／オフ信号ＯＮ／ＯＦＦを、２２０において受信し、試験出力信号ＴＯＵＴを２２２に出力する。試験回路２１８は、試験回路３０（図１に示す）、試験回路８６（図２に示す）および、図５の試験回路１１８に類似している。
試験回路２１８は、発振器回路２２４と分割器回路２２６とを備えている。発振器回路２２４は、発振器信号経路２２８を介して、分割器回路２２６に電気的に結合されている。発振器回路２２４は、オン／オフ信号ＯＮ／ＯＦＦを、２２０において受信し、２２８における発振器信号ＯＳＣを、発振器信号経路２２８を介して、分割器回路２２６へ供給する。発振器回路２２４は、２２０におけるオン／オフ信号ＯＮ／ＯＦＦが低論理レベルである場合はスイッチオフされ、２２８における発振器信号ＯＳＣの論理レベルが下がる。発振器回路２２４は、２２０におけるオン／オフ信号ＯＮ／ＯＦＦが高論理レベルである場合はスイッチオンされ、発振器信号ＯＳＣの発振周波数を２２８に供給する。分割器回路２２６は、発振器信号ＯＳＣを、２２８において受信し、２２８における発振器信号ＯＳＣの発振周波数を分割し、分割発振出力信号を、試験出力信号ＴＯＵＴとして２２２に出力する。２２２における試験出力信号ＴＯＵＴの発振周波数は、モニターされ、測定される。さらに、２２８における発振器信号ＯＳＣの発振周波数を、２２２における試験出力信号ＴＯＵＴの測定発振周波数の乗算により決定することができる。
発振器回路２２４は、インバータ２３０と、試験遅延回路２３２と、ＡＮＤゲート２３４とを備えている。インバータ２３０と試験遅延回路２３２とは、リング発振器を供給する。インバータ２３０の出力部は、試験信号経路２３６を介して、試験遅延回路２３２の入力部に電気的に結合されている。試験遅延回路２３２の出力部は、遅延信号経路２３８を介して、ＡＮＤゲート２３４の一方の入力部と、インバータ２３０の入力部とに電気的に結合されている。ＡＮＤゲート２３４の他方の入力部は、オン／オフ信号ＯＮ／ＯＦＦを、２２０を介して受信し、ＡＮＤゲート２３４の出力部は、発振器信号経路２２８を介して、分割器回路２２６の入力部に電気的に結合されている。分割器回路２２６の出力部は、試験出力信号ＴＯＵＴを２２２に供給する。
インバータ２３０および試験遅延回路２３２は、リング発振器信号ＲＯＳＣを２３８に供給する。インバータ２３０は、リング発振器信号ＲＯＳＣを、２３８を介して受信し、２３８におけるリング発振器信号ＲＯＳＣを反転して、２３６における反転リング発振器信号を、試験信号経路２３６を介して、試験遅延回路２３２へ供給する。試験遅延回路２３２は、２３６を介して、反転リング発振器信号を受信し、これを遅延し、リング発振器信号ＲＯＳＣを２３８へ供給する。
ＡＮＤゲート２３４は、リング発振器信号ＲＯＳＣを、２３８を介して受信する。２２０におけるオン／オフ信号ＯＮ／ＯＦＦが低論理レベルである場合、ＡＮＤゲート２３４は、２２８における発振器信号ＯＳＣにおいて低論理レベルを供給する。２２０におけるオン／オフ信号ＯＮ／ＯＦＦが高論理レベルである場合、ＡＮＤゲート２３４は、２２８における発振器信号ＯＳＣにおいて発振信号を供給する。２２８における発振器信号ＯＳＣの発振周波数は、２３８におけるリング発振器信号ＲＯＳＣの発振周波数に等しい。
２３８におけるリング発振器信号ＲＯＳＣおよび２２８における発振器信号ＯＳＣの発振周波数は、インバータ２３０を介した遅延と、試験遅延回路２３２を介した遅延とに基づいている。試験遅延回路２３２を介した遅延を、２４０において調整またはトリミングし、２２８における発振器信号ＯＳＣと、２２２における試験出力信号ＴＯＵＴとにおいて、選択発振周波数を供給することができる。一実施形態では、試験遅延回路２３２を介した遅延を調整して、２２８における発振器信号ＯＳＣと２２２における試験出力信号ＴＯＵＴとの発振周波数を変更することができない。
インバータ２３０は、バッファ２０６（図６に示す）に類似している。一実施形態では、インバータ２３０は、バッファ２０６と実質的に同じであり、インバータ２３０を介した遅延は、バッファ２０６を介した遅延と実質的に同じである。一実施形態では、インバータ２３０は、バッファ２０６と実質的に同じ接続形態を有している。一実施形態では、インバータ２３０は、実質的に、バッファ２０６のレイアウトコピーである。
試験遅延回路２３２は、遅延回路２０８（図６に示す）に類似している。一実施形態では、試験遅延回路２３２は、遅延回路２０８と実質的に同じである。一実施形態では、試験遅延回路２３２は、遅延回路２０８と実質的に同じ接続形態を有している。一実施形態では、試験遅延回路２３２は、遅延回路２０８のレイアウトコピーである。
試験遅延回路２３２は、２４０におけるトリミング工程によって調整またはトリミングすることのできる遅延時間を供給する。一実施形態では、試験遅延回路２３２は、１つまたは複数のマルチプレクサを備えている。該マルチプレクサをプログラムすることにより、試験遅延回路２３２を介した遅延を供給するインバータの鎖長を選択することができる。一実施形態では、試験遅延回路２３２は、１つまたは複数のキャパシタを備えている。該キャパシタを試験遅延回路２３２の中または外においてプログラムすることにより、試験遅延回路２３２を介した遅延を調整することができる。一実施形態では、試験遅延回路２３２は、試験遅延回路２３２を介した遅延を調整またはトリミングするトリミング値に対する試験コードを介したソフトセットであってもよい。
動作時に、インバータ２３０と試験遅延回路２３２とは、リング発振器信号ＲＯＳＣにおける発振信号を２３８に供給する。発振器回路２２４は、２２０を介したオン／オフ信号ＯＮ／ＯＦＦにおける高論理レベルを介してスイッチオンされ、発振器回路２２４は、２２８における発振器信号ＯＳＣにおける発振周波数を有する発振信号を供給する。分割器回路２２６は、２２８における発振器信号ＯＳＣの発振周波数を分割し、分割発振出力信号を試験出力信号ＴＯＵＴとして２２２に供給する。２２２における試験出力信号ＴＯＵＴの発振周波数は、測定され、試験遅延回路２３２の遅延時間は、２２２における試験出力信号ＴＯＵＴの測定発振周波数から決定される。さらに、２２８における発振信号ＯＳＣの発振周波数を、２２２における試験出力信号ＴＯＵＴの発振周波数から決定することができる。
次に、試験遅延回路２３２を試験トリミング値に基づいてトリミングすることにより、２２２における試験出力信号ＴＯＵＴの発振周波数を変更する。試験遅延回路２３２をトリミングすることにより、インバータ２３０と試験遅延回路２３２とを介した、選択された遅延が得られる。試験トリミング値は、格納され、遅延回路２０８（図６に示す）は、試験トリミング値または対応する内部遅延回路トリミング値によってトリミングされることにより、遅延回路２０８を介した遅延が調整され、２０４におけるパルス出力信号ＰＯＵＴのパルス幅が供給される。このことにより、動作周波数および動作時間調整用時間が最大化される。一実施形態では、試験遅延回路２３２を介した遅延を、調整またはトリミングして、２２２における試験出力信号ＴＯＵＴの発振周波数を変更することができず、２２２における試験出力信号ＴＯＵＴの発振周波数は、２２２における試験出力信号ＴＯＵＴの発振周波数と、遅延回路２０８（図６に示す）のための対応するトリミング値とを含むテーブルから探し出される。
内部遅延回路（例えば、遅延回路１０８（図４に示す）および遅延回路２０８（図６に示す））を、試験遅延回路（例えば、試験遅延回路１３２（図５に示す）および試験遅延回路２３２（図７に示す））を介した遅延に基づいてトリミングすることにより、プロセス変動（例えば、チップ毎の変動およびロット毎の変動）に起因する内部回路の遅延問題が低減または解消される。重要信号経路のための時間遅延をチップごとに調整し、プロセス変動、電圧変動および温度変動に起因するタイミング調整用時間の低減を最小にし、動作周波数を最大にすることができる。さらに、このことにより生産高が上がり、チップコストが下がる。さらに、信頼可能な、より高い帯域幅の通信を、増大されたＩ／Ｏデータビットとストローブ信号速度とを用いて保持することができる。一実施形態では、チップは、任意の適切な数の内部回路と対応する試験回路とを含んでいてもよく、内部遅延回路を介した遅延を、対応する試験遅延回路を介した遅延に基づいて調整するプロセスは、各内部回路および対応する試験遅延回路の対に対して繰り返される。
ここでは具体的な実施形態を図示し、説明してきたが、当業者には、図示し説明してきた具体的な実施形態を、様々な変化形および／または均等な実施によって、本発明の範囲に反することなく置換してもよいことが分かる。本願は、ここに説明した具体的実施形態の任意の応用または変化形を含むものである。したがって、本発明は、請求項および請求項の均等物のみに制限されるものである。
本発明のコンピュータシステムの一実施形態を示すブロック図である。 コントローラとＲＡＭとを備える、本発明のコンピュータシステムの一実施形態を示すブロック図である。 メモリセルのアレイにおけるメモリセルの一実施形態を示す図である。 内部回路の一実施形態を示す図である。 試験回路の一実施形態を示す図である。 クロック信号を受信し、パルス出力信号を供給する内部回路の一実施形態を示す図である。 インバータと試験遅延回路とをリング発振器に含む試験回路の一実施形態を示す図である。

Claims (35)

  1. 信号を第１遅延時間遅延するように形成された第１遅延回路接続形態を有する第１遅延回路と、
    回路ループにおいて第２遅延時間を供給するように形成された第２遅延回路接続形態を有する第２遅延回路とを備え、
    上記回路ループは、モニターされるように形成されているとともに、発振信号を供給するように形成されており、
    上記第２遅延回路接続形態は、上記第１遅延回路接続形態と実質的に同じであり、
    上記第１遅延回路は、上記第２遅延時間と上記発振信号とに基づいて、上記第１遅延時間を調節するためにトリミングされるように形成されていることを特徴とする集積回路チップ。
  2. 上記信号を第１回路遅延時間遅延するように形成された第１回路接続形態を有する第１回路と、
    上記回路ループにおいて第２回路遅延時間を供給するように形成された第２回路接続形態を有する第２回路とを備え、
    上記第２回路接続形態は、上記第１回路接続形態と実質的に同じであり、
    上記第２回路遅延時間は、上記第１回路遅延時間と実質的に同じであることを特徴とする請求項１に記載の集積回路チップ。
  3. 上記第２遅延回路は、上記回路ループにおいて上記第２遅延時間を調節するためにトリミングされるように形成されており、
    上記第１遅延回路は、上記第２遅延時間の調節に基づいて、上記第１遅延時間を調節するためにトリミングされるように形成されていることを特徴とする請求項１に記載の集積回路チップ。
  4. 上記発振信号は、測定周波数値を供給するために測定される発振周波数を有しており、
    上記第１遅延回路は、上記測定周波数値と、周波数値およびトリミング値のテーブルとを比較することによりトリミングされることを特徴とする請求項１に記載の集積回路チップ。
  5. 上記発振信号を受信し、当該発振信号を分割することにより分割発振出力信号を供給するように形成された分割器回路を備えることを特徴とする請求項１に記載の集積回路チップ。
  6. 上記第１遅延回路と上記第２遅延回路との間の距離は、１ミリメートル未満であることを特徴とする請求項１に記載の集積回路チップ。
  7. 第１遅延時間を供給するように形成された第１遅延回路を備える第１回路と、
    信号を第２遅延時間遅延するように形成された第２遅延回路を備える第２回路とを備え、
    上記第１回路は、上記第１遅延時間に基づく発振信号周波数を有する発振信号を供給し、
    上記第１遅延回路は、実質的に上記第２遅延回路のコピーであり、
    上記第１遅延時間を特徴づけ、かつ、上記第１遅延時間に基づいて上記第２遅延時間を調節すべく上記第２遅延回路をトリミングするために、上記発振信号が測定されることを特徴とするランダムアクセスメモリ。
  8. 上記第１回路は、第１重要経路遅延時間を供給するように形成された第１重要経路回路を備え、
    上記発振信号周波数は、上記第１遅延時間および上記第１重要経路遅延時間に基づいており、
    上記第２回路は、上記信号を第２重要経路遅延時間遅延するように形成された第２重要経路回路を備え、
    上記第１重要経路遅延時間は、実質的に上記第２重要経路遅延時間と等しいことを特徴とする請求項７に記載のランダムアクセスメモリ。
  9. 上記第１重要経路回路は、実質的に上記第２重要経路回路のコピーであることを特徴とする請求項８に記載のランダムアクセスメモリ。
  10. 上記第１回路は、分割器回路を備え、
    上記分割器回路は、上記発振信号を受信し、上記発振信号周波数を分割することにより分割発振出力信号を供給するように形成されていることを特徴とする請求項７に記載のランダムアクセスメモリ。
  11. 上記第１回路と上記第２回路との間の距離は、１ミリメートル未満であることを特徴とする請求項７に記載のランダムアクセスメモリ。
  12. 上記第２回路は、
    少なくとも１つのマルチプレクサと、
    上記第２遅延回路をトリミングするように形成されたキャパシタとを備えていることを特徴とする請求項７に記載のランダムアクセスメモリ。
  13. 上記第２回路は、
    少なくとも１つのレーザヒューズと、
    上記第２遅延回路をトリミングするように形成された電気的ヒューズとを有していることを特徴とする請求項７に記載のランダムアクセスメモリ。
  14. 発振出力信号を供給するように形成された試験回路と、
    内部回路とを備え、
    上記試験回路は、
    発振信号周波数を有する発振信号を供給するように形成された発振器と、
    第１重要経路遅延時間を供給するように形成された第１重要経路回路と、
    第１遅延時間を供給するように形成された第１遅延回路と、
    上記発振信号を受信し、上記発振信号周波数を分割することにより発振出力信号を供給する分割器回路とを備え、
    上記発振信号周波数は、上記第１遅延時間および上記第１重要経路遅延時間に基づいており、
    上記内部回路は、
    信号を第２重要経路遅延時間遅延するように形成された第２重要経路回路と、
    上記信号を第２遅延時間遅延するように形成された第２遅延回路とを備えており、
    上記第２重要経路回路は、実質的に上記第１重要経路回路のコピーであり、
    上記第１遅延回路は、実質的に上記第２遅延回路のコピーであり、
    上記第２遅延回路は、上記第１遅延回路の上記第１遅延時間に基づいてトリミングされることを特徴とするランダムアクセスメモリ。
  15. 上記第１遅延回路は、上記第１遅延時間と、上記発振信号の上記発振信号周波数とを調節するためにトリミングされるように形成されており、
    上記第２遅延回路は、上記第１遅延時間の調節に基づいて上記第２遅延時間を調節するためにトリミングされるように形成されていることを特徴とする請求項１４に記載のランダムアクセスメモリ。
  16. 上記発振信号周波数は、測定周波数値を供給するために測定され、
    上記第２遅延回路は、上記測定周波数値と、周波数値およびトリミング値のテーブルとを比較することにより上記第２遅延時間を調節するためにトリミングされることを特徴とする請求項１４に記載のランダムアクセスメモリ。
  17. 第１信号を第１遅延時間遅延する手段と、
    上記第１遅延時間に基づく発振信号周波数を有する発振信号を供給する手段と、
    上記第１遅延時間を測定する手段と、
    第２信号を第２遅延時間遅延する手段と、
    上記第１遅延時間に基づき上記第２遅延時間を調節する手段とを備え、
    上記第２信号を第２遅延時間遅延する手段は、上記第１信号を第１遅延時間遅延する手段のコピーであることを特徴とするランダムアクセスメモリ。
  18. 上記発振信号を供給する手段は、
    上記第１信号を第１回路遅延時間遅延する手段と、
    上記第１遅延時間および上記第１回路遅延時間に基づく発振信号周波数を有する発振信号を供給する手段とを備えることを特徴とする請求項１７に記載のランダムアクセスメモリ。
  19. 上記第２信号を第２回路遅延時間遅延する手段を備え、
    上記第２回路遅延時間は、実質的に上記第１回路遅延時間と等しいことを特徴とする請求項１８に記載のランダムアクセスメモリ。
  20. 上記第２信号を第２回路遅延時間遅延する手段は、実質的に上記第１信号を第１回路遅延時間遅延する手段のコピーであることを特徴とする請求項１９に記載のランダムアクセスメモリ。
  21. 上記測定する手段は、上記発振信号周波数を分割して分割発振出力信号を供給する手段を備えることを特徴とする請求項１７に記載のランダムアクセスメモリ。
  22. 集積回路チップにおいて回路遅延時間を調節する方法であって、
    第１遅延回路によって第１信号を第１遅延時間遅延する工程と、
    上記第１遅延時間に基づく発振信号周波数を有する発振信号を供給する工程と、
    上記第１遅延時間を特徴づけるために上記発振信号を測定する工程と、
    上記第１遅延回路の実質的なコピーである第２遅延回路によって第２信号を第２遅延時間遅延する工程と、
    上記第１遅延時間に基づいて上記第２遅延時間を調節する工程とを含むことを特徴とする方法。
  23. 上記発振信号を供給する工程は、
    第１回路によって上記第１信号を第１回路遅延時間遅延する工程と、
    上記第１遅延時間および上記第１回路遅延時間に基づく発振信号周波数を有する発振信号を供給する工程とを含むことを特徴とする請求項２２に記載の方法。
  24. 上記第２信号を、上記第１回路遅延時間と実質的に等しい第２回路遅延時間遅延する工程を含むことを特徴とする請求項２３に記載の方法。
  25. 上記発振信号を測定する工程は、
    上記発振信号周波数を分割し、分割発振出力信号を供給する工程と、
    上記分割発振出力信号を測定する工程とを含むことを特徴とする請求項２２に記載の方法。
  26. 上記第１遅延回路をトリミングし、上記第１遅延時間および上記発振信号周波数を変更する工程を含むことを特徴とする請求項２２に記載の方法。
  27. 上記第２遅延時間を調節する工程は、上記第２遅延時間を調節するために、ヒューズによって第２遅延回路をトリミングする工程を含むことを特徴とする請求項２２に記載の方法。
  28. ランダムアクセスメモリにおいて回路遅延時間を調節する方法であって、
    第１遅延回路接続形態を有する第１遅延回路によって第１信号を第１遅延時間遅延する工程と、
    回路ループにおいて、上記第１遅延回路接続形態と実質的に等しい第２遅延回路接続形態を有する第２遅延回路によって第２信号を第２遅延時間遅延する工程と、
    上記第２遅延時間に基づく発振信号周波数を有する回路ループを介して発振信号を供給する工程と、
    上記第２遅延時間および上記発振信号に基づいて上記第１遅延時間を調節するために上記第１遅延回路をトリミングする工程とを含むことを特徴とする方法。
  29. 第１重要経路回路接続形態を有する第１重要経路回路によって上記第１信号を第１重要経路遅延時間遅延する工程と、
    上記第１回路接続形態と実質的に等しい第２重要経路回路接続形態を有する第２重要経路回路によって、上記第２信号を、上記回路ループにおいて上記第１重要経路遅延時間遅延する工程とを含むことを特徴とする請求項２８に記載の方法。
  30. 上記第１遅延回路をトリミングする工程は、
    上記回路ループにおける上記第２遅延時間および上記発振信号周波数を調節するために、上記第２遅延回路をトリミングする工程と、
    上記第２遅延回路に施された上記トリミング、上記第２遅延時間に対して行われた調節および上記発振信号周波数に基づいて上記第１遅延時間を調節するために、上記第１遅延回路をトリミングする工程とを含むことを特徴とする請求項２８に記載の方法。
  31. 上記第１遅延回路をトリミングする工程は、
    測定周波数値を供給するために上記発振信号周波数を測定する工程と、
    トリミング値を決定するために、上記測定周波数値と、周波数値のテーブルとを比較する工程と、
    上記トリミング値に基づいて上記第１遅延回路をトリミングする工程とを含むことを特徴とする請求項２８に記載の方法。
  32. 上記発振信号周波数を分割し、分割発振出力信号を供給する工程と、
    上記分割発振出力信号を測定する工程とを含むことを特徴とする請求項２８に記載の方法。
  33. ランダムアクセスメモリにおいて遅延時間を調節する方法であって、
    発振回路における第１重要経路回路によって第１信号を第１重要経路遅延時間遅延する工程と、
    上記発振回路における第１遅延回路によって上記第１信号を第１遅延時間遅延する工程と、
    上記発振回路によって、上記第１重要経路遅延時間および上記第１遅延時間に基づく発振信号周波数を有する発振信号を供給する工程と、
    上記発振信号周波数を分割し、分割発振信号周波数を供給する工程と、
    第２重要経路回路によって第２信号を第２重要経路遅延時間遅延する工程と、
    第２遅延回路によって第２信号を第２遅延時間遅延する工程と、
    上記第１遅延時間および上記分割発振信号周波数に基づいて上記第２遅延時間を調節するために、上記第２遅延回路をトリミングする工程とを含むことを特徴とする方法。
  34. 上記第２遅延回路をトリミングする工程は、
    上記第１遅延時間および上記分割発振信号周波数を調節するために、上記第１遅延回路をトリミングする工程と、
    上記第１遅延回路に施された上記トリミング、上記第１遅延時間に対して行われた調節および上記分割発振信号周波数に基づいて上記第２遅延時間を調節するために、上記第２遅延回路をトリミングする工程とを含むことを特徴とする請求項３３に記載の方法。
  35. 上記第２遅延回路をトリミングする工程は、
    上記分割発振信号周波数を測定し、測定周波数値を供給する工程と、
    上記測定周波数値と、周波数値のテーブルとを比較し、トリミング値を決定する工程と、
    上記第２遅延回路を上記トリミング値に基づいてトリミングする工程とを含むことを特徴とする請求項３３に記載の方法。
JP2006144882A 2005-05-25 2006-05-25 第２遅延回路を介してトリミングされる第１遅延回路を有する集積回路チップ、および遅延時間を調整する方法 Pending JP2007037097A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/137,736 US7187599B2 (en) 2005-05-25 2005-05-25 Integrated circuit chip having a first delay circuit trimmed via a second delay circuit

Publications (1)

Publication Number Publication Date
JP2007037097A true JP2007037097A (ja) 2007-02-08

Family

ID=37463152

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006144882A Pending JP2007037097A (ja) 2005-05-25 2006-05-25 第２遅延回路を介してトリミングされる第１遅延回路を有する集積回路チップ、および遅延時間を調整する方法

Country Status (4)

Country Link
US (1) US7187599B2 (ja)
JP (1) JP2007037097A (ja)
KR (1) KR100865954B1 (ja)
DE (1) DE102006024434A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224487B2 (en) 2010-04-16 2015-12-29 Cypress Semiconductor Corporation Semiconductor memory read and write access
JP2017034207A (ja) * 2015-08-06 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置
WO2019220839A1 (ja) * 2018-05-17 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置および容量値測定方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310457A (ja) * 2005-04-27 2006-11-09 Toshiba Corp 半導体集積回路
US7539893B1 (en) * 2005-09-16 2009-05-26 Pmc-Sierra, Inc. Systems and methods for speed binning of integrated circuits
DE102005060086B4 (de) * 2005-12-15 2008-08-21 Qimonda Ag Mess-Verfahren für einen Halbleiterspeicher, und Halbleiterspeicher
JP2007328852A (ja) * 2006-06-07 2007-12-20 Matsushita Electric Ind Co Ltd 半導体装置
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
KR20100134375A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 리프레쉬 동작을 수행하는 메모리 시스템
US8767450B2 (en) * 2007-08-21 2014-07-01 Samsung Electronics Co., Ltd. Memory controllers to refresh memory sectors in response to writing signals and memory systems including the same
US7969813B2 (en) * 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
KR20100117345A (ko) 2009-04-24 2010-11-03 삼성전자주식회사 반도체 메모리 장치
US8660097B2 (en) 2010-03-30 2014-02-25 Qualcomm Incorporated Methods and apparatus for service continuity in a communication network
US8631368B2 (en) * 2010-03-30 2014-01-14 Qualcomm Incorporated Method and circuit to generate race condition test data at multiple supply voltages
US9401225B2 (en) 2010-11-19 2016-07-26 Rambus Inc. Timing-drift calibration
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US8509011B2 (en) 2011-04-25 2013-08-13 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
JP2014199709A (ja) * 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 記憶装置、半導体装置
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
JP2014186598A (ja) * 2013-03-25 2014-10-02 Micron Technology Inc 半導体装置
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9183904B2 (en) 2014-02-07 2015-11-10 Micron Technology, Inc. Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US9312022B1 (en) 2015-01-06 2016-04-12 Micron Technology, Inc. Memory timing self-calibration
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
GB201514522D0 (en) * 2015-08-14 2015-09-30 Novelda As High precision time measurement apparatus
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
US11079946B2 (en) * 2018-10-26 2021-08-03 Micron Technology, Inc. Write training in memory devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61191973A (ja) 1985-02-20 1986-08-26 Fujitsu Ltd 試験回路をそなえた半導体集積回路
US5202626A (en) 1991-10-25 1993-04-13 Motorola, Inc. On-chip self-test circuit
US5457400A (en) 1992-04-10 1995-10-10 Micron Technology, Inc. Semiconductor array having built-in test circuit for wafer level testing
US6075418A (en) 1996-09-17 2000-06-13 Xilinx, Inc. System with downstream set or clear for measuring signal propagation delays on integrated circuits
US5796993A (en) * 1996-10-29 1998-08-18 Maguire; Jeffrey E. Method and apparatus for semiconductor device optimization using on-chip verification
US6324103B2 (en) * 1998-11-11 2001-11-27 Hitachi, Ltd. Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
JP2002042472A (ja) * 2000-07-27 2002-02-08 Mitsubishi Electric Corp 半導体記憶装置
US6530006B1 (en) * 2000-09-18 2003-03-04 Intel Corporation System and method for providing reliable transmission in a buffered memory system
US6556021B1 (en) 2000-11-29 2003-04-29 Lsi Logic Corporation Device frequency measurement system
JP2002197894A (ja) 2000-12-25 2002-07-12 Mitsubishi Electric Corp 半導体集積回路
US6445624B1 (en) 2001-02-23 2002-09-03 Micron Technology, Inc. Method of synchronizing read timing in a high speed memory system
US6918048B2 (en) 2001-06-28 2005-07-12 Intel Corporation System and method for delaying a strobe signal based on a slave delay base and a master delay adjustment
JP4199591B2 (ja) * 2003-05-16 2008-12-17 エルピーダメモリ株式会社 セルリークモニタ回路及びモニタ方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224487B2 (en) 2010-04-16 2015-12-29 Cypress Semiconductor Corporation Semiconductor memory read and write access
JP2017034207A (ja) * 2015-08-06 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置
WO2019220839A1 (ja) * 2018-05-17 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置および容量値測定方法

Also Published As

Publication number Publication date
US7187599B2 (en) 2007-03-06
KR100865954B1 (ko) 2008-10-30
DE102006024434A1 (de) 2007-01-25
US20060268632A1 (en) 2006-11-30
KR20060121711A (ko) 2006-11-29

Similar Documents

Publication Publication Date Title
JP2007037097A (ja) 第２遅延回路を介してトリミングされる第１遅延回路を有する集積回路チップ、および遅延時間を調整する方法
US8780653B2 (en) Semiconductor device having skew detection circuit measuring skew between clock signal and data strobe signal
US7285979B2 (en) Apparatus and method for independent control of on-die termination for output buffers of a memory device
US6489819B1 (en) Clock synchronous semiconductor memory device allowing testing by low speed tester
US7403055B2 (en) Duty cycle detector with first and second oscillating signals
US7199625B1 (en) Delay locked loop structure providing first and second locked clock signals
KR100443323B1 (ko) 반도체 기억 장치
US8867301B2 (en) Semiconductor device having latency counter to control output timing of data and data processing system including the same
KR102393242B1 (ko) 반도체 메모리용 구성가능 명령 및 데이터 입력 회로를 위한 장치 및 방법
CN107077439A (zh) 存储器控制装置中输出延迟的动态选择
US6850459B2 (en) Synchronous semiconductor memory device allowing adjustment of data output timing
US8565032B2 (en) Semiconductor device
CN110993002B (zh) 用于改进动态随机存取存储器(dram)中组件可靠性的系统和方法
KR100857443B1 (ko) 동기식 지연 회로부를 구비한 반도체 메모리 장치
KR20080005294A (ko) 라이브 측정으로 측정-초기화되는 지연 고정 루프
US6922372B2 (en) Synchronous semiconductor memory device having stable data output timing
US7075854B2 (en) Semiconductor memory device, write control circuit and write control method for the same
KR20080078232A (ko) 반도체 메모리 장치 및 그 테스트 방법
KR100766374B1 (ko) 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법
KR20060080685A (ko) 반도체 메모리장치 및 그에 따른 제어방법
KR20030002503A (ko) 지연 동기 루프 테스트 모드를 갖는 반도체 메모리 장치
US20240055044A1 (en) Systems and methods for controlling common mode level for sense amplifier circuitry
CN116486866A (zh) 半导体装置、半导体存储器装置和偏移校准方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090113

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090616