KR102393242B1 - 반도체 메모리용 구성가능 명령 및 데이터 입력 회로를 위한 장치 및 방법 - Google Patents

반도체 메모리용 구성가능 명령 및 데이터 입력 회로를 위한 장치 및 방법 Download PDF

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Abstract

반도체 메모리용 구성가능 명령 및 데이터 입력 회로를 위한 장치 및 방법이 기술된다. 예시적인 장치는 입력 신호 블록, 클럭 차단 회로, 데이터 입력 블록, 드라이버 회로, 및 데이터 수신기 회로를 포함한다. 일 양태에서, 장치는, 입력 클럭 신호를 수신하고 입력 클럭 신호에 기초하고 입력 클럭 신호보다 낮은 클럭 주파수를 갖는 분할 클럭 신호를 제공하도록 구성된 클럭 분배기 회로와, 선택 신호를 수신하도록 구성되고, 제 1 클럭 신호에 응답하여 상기 선택 신호를 샘플링하고 상기 선택 신호에 기초한 샘플링된 선택 신호를 제공하도록 더욱 구성된 선택 신호 수신기 회로를 포함한다.

Description

반도체 메모리용 구성가능 명령 및 데이터 입력 회로를 위한 장치 및 방법{APPARATUSES AND METHODS FOR CONFIGURABLE COMMAND AND DATA INPUT CIRCUITS FOR SEMICONDUCTOR MEMORIES}
높은 데이터 신뢰성, 고속 메모리 액세스, 낮은 전력 소비 및 칩 크기의 축소 스케일링은 반도체 메모리에서 요구되는 특징이다. 칩 크기의 축소 스케일링은 전형적으로 다양한 반도체 메모리 회로에 대해 더 작은 피처 크기 및 더 낮은 전력 소비를 유도한다. 예를 들어, 메모리 어레이, 신호를 수신하고 신호를 제공하기 위한 지원 회로, 및 다양한 메모리 동작을 수행하는데 사용되는 다른 회로는 더 높은 메모리 및 회로 밀도 및 감소된 전력 소비를 위해 설계될 수 있다. 보다 낮은 전력 소비는 종종 보다 낮은 내부 전압을 사용하여 달성된다. 그러나 보다 높은 내부 전압을 사용하면 고속으로 작동할 때 회로 성능이 저하될 수 있다. 또한, 고속(예를 들어, 더 높은 클럭 주파수)에서 회로의 동작은 일반적으로 저속에서 동작하는 것에 비해 더 높은 전력 소비를 갖는다. 따라서 회로는 종종 높은 속도에서의 수용가능한 성능과 보다 낮은 전력 소비의 균형을 맞추도록 설계된다. 저전력 소비 또는 고속 성능을 위해 동작하도록 구성될 수 있는 반도체 메모리용 회로를 갖는 것이 바람직할 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 반도체 디바이스의 블록도이다.
도 2는 본 개시 내용의 일 실시예에 따른 입력 신호 블록의 블록도이다.
도 3은 본 개시 내용의 일 실시예에 따른 입력 신호 블록의 블록도이다.
도 4는 본 발명의 실시예에 따른 클럭 차단 회로의 개략도이다.
도 5는 본 개시 내용의 실시예에 따른 도 4의 클럭 차단 회로의 동작 동안 다양한 신호를 도시하는 타이밍도이다.
도 6은 본 개시 내용의 일 실시예에 따른 데이터 입력 블록의 블록도이다.
도 7은 본 개시 내용의 일 실시예에 따른 드라이버 회로 및 데이터 수신기 회로의 개략도이다.
도 8은 본 개시 내용의 일 실시예에 따른 샘플러 회로의 개략도이다.
본 발명의 실시예들에 대한 충분한 이해를 제공하기 위해 특정 세부 사항들이 아래에 설명된다. 그러나, 본 개시의 실시예가 이러한 특정 세부 사항없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 또한, 본 명세서에 기술된 본 개시의 특정 실시예는 예로서 제공되며 본 개시의 범위를 이들 특정 실시예로 제한하기 위해 사용되어서는 안된다. 다른 경우에, 공지된 회로, 제어 신호, 타이밍 프로토콜 및 소프트웨어 동작은 본 개시를 불필요하게 모호하게 하는 것을 피하기 위해 상세하게 도시되지 않았다.
도 1은 본 개시에 따른 반도체 디바이스의 블록도이다. 반도체 디바이스(110)는 예를 들어 단일 반도체 칩에 통합된 DDR4 SDRAM 일 수 있다. 반도체 디바이스(110)는 메모리 모듈 기판, 마더 보드 등의 외부 기판(102)에 실장될 수 있다. 외부 기판(102)은 반도체 디바이스(110)의 교정 단자 ZQ(127)에 연결된 외부 저항 RZQ를 사용한다. 외부 저항 RZQ는 ZQ 교정 회로(138)의 기준 임피던스이다. 외부 저항 RZQ는 기준 전위, 예를 들어, 다른 실시예들에서, VSS, VDDQ, VDD에 연결될 수 있고, 또는 기준 전위로서 사용될 수 있는 다른 전위에 연결될 수 있다.
도 1에 도시된 바와 같이, 반도체 디바이스(110)는 메모리 셀 어레이(111)를 포함한다. 메모리 셀 어레이(111)는 복수의 뱅크를 포함하고, 각 뱅크는 복수의 워드 라인(WL), 복수의 비트 라인(BL) 및 복수의 워드 라인(WL)과 복수의 비트 라인(BL)의 교차점에 배열된 복수의 메모리 셀(MC)을 포함한다. 워드 라인(WL)의 선택은 행 디코더(112)에 의해 수행되고 비트 라인(BL)의 선택은 열 디코더(113)에 의해 수행된다. 감지 증폭기(118)는 대응하는 비트 라인(BL)에 결합되고 로컬 I/O 라인 쌍(LIOT/B)에 연결된다. 로컬 IO 라인 쌍 LIOT/B는 스위치로 기능하는 전송 게이트 TG(119)를 통해 메인 IO 라인 쌍 MIOT/B에 연결된다.
반도체 디바이스(110)에 포함된 복수의 외부 단자의 설명을 참조하면, 복수의 외부 단자는 어드레스 단자(121), 명령 단자(122), 클럭 단자(123), 데이터 단자(124), 전원 단자(125 및 126), 및 교정 단자 ZQ(127)를 포함한다. 입력 신호 블록(141)은 일 실시예에 따라, 어드레스 단자(121), 명령 단자(122) 및 클럭 단자(123)(후술되는 입력 버퍼를 포함할 수 있음)를 포함할 수 있다. 데이터 단자(124)는 메모리의 판독 동작을 위해 출력 버퍼에 연결될 수 있다. 대안으로, 데이터 단자(124)는 메모리의 판독/기록 액세스를 위해 입력 버퍼에 연결될 수 있다. 도 1은 DRAM(Dynamic Random Access Memory)의 예를 도시하지만, 신호 입력/출력을 위한 외부 단자를 갖는 임의의 디바이스가 본 발명의 실시예의 외부 단자로서 포함될 수 있다.
단자(122)에는 명령 신호 및 어드레스 신호가 공급되며, 이는 도 1에서 집합 적으로 CA0-CAn으로 지칭된다. CA0-CAn 신호의 명령 신호는 CA0-CAn 신호의 어드레스 신호와 다른 시간에 단자(122)에 제공될 수 있다. 예를 들어, 단자(122)는 먼저 CA0-CAn 신호의 명령 신호를 공급받을 수 있고, 명령 신호로 표시되는 명령이 완료된 후, 단자(122)는 CA0-CAn 신호의 어드레스 신호를 공급받을 수 있다. CA0-CAn 신호의 어드레스 신호는 명령과 관련된 메모리 어드레스를 나타낸다. 단자(122)에는 선택 신호(CS)가 더 공급된다. CS 신호는 동작을 위해 반도체 디바이스를 활성화시키는 데 사용될 수 있다. 명령/어드레스 신호 CA0-CAn는 하나 이상의 개별 신호를 포함할 수 있다.
단자(122)에 입력되는 CA0-CAn 신호 및 CS 신호의 명령 신호들은 CAn_E/O 및 CS_E/O 신호로서 명령 입력 회로(133)를 통해 명령 디코더(134)에 입력된다. 명령 디코더(134)는 CAn_E/O 신호를 디코딩하여 다양한 내부 명령 신호를 생성한다. 예를 들어, 내부 명령은 워드 라인을 선택하기 위한 행 명령 신호 및 비트 라인을 선택하기 위한, 판독 명령 또는 기입 명령과 같은, 열 명령 신호를 포함할 수 있다. 레이턴시 제어 회로(140)는 명령 디코더(134)로부터 내부 명령 신호, 예를 들어, READ, WRITE, COMMON을 수신하고, 내부 클럭 생성기(136)로부터 내부 클럭 신호를 수신한다. 레이턴시 제어 회로는 프로그래밍 레이턴시에 따라 내부 명령 신호에 지연을 추가한다. 레이턴시 제어 회로(140)는 또한 진행중인 동작을 나타내는 진행 신호를 내부 클럭 생성기(136)에 제공한다. 단자(122)에 입력된 CA0-CAn 신호의 어드레스 신호는 어드레스 디코더(132)에 입력된다. 어드레스 디코더(132)는 어드레스 신호를 수신하여, 디코딩된 행 어드레스 신호 XADD를 행 디코더(112)에 공급하고, 디코딩된 열 어드레스 신호 YADD를 열 디코더(113)에 공급한다. 어드레스 디코더(132)는 또한 뱅크 어드레스 신호를 수신하고, 뱅크 어드레스 신호 BADD를 행 디코더(112) 및 열 디코더(113)에 공급한다.
판독 명령이 발행되고 행 어드레스 및 열 어드레스가 적시에 판독 명령과 함께 공급될 때, 판독 데이터는 이들 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀 어레이(111) 내의 메모리 셀 MC로부터 판독된다. 판독 데이터 DQ는 판독/기록 증폭기(115) 및 입력/출력 회로(117)를 통해 데이터 단자(124)로부터 외부로 출력된다. 유사하게, 기록 명령이 발행되고 행 어드레스 및 열 어드레스가 이 명령과 함께 적시에 공급될 때, 기록 데이터 DQ는 데이터 단자(124)에 공급되고, 기록 데이터 DQ는 입력/출력 회로(117) 및 판독/기록 증폭기(115)를 통해 메모리 셀 어레이(111)에 공급되고, 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀 MC에 기록된다.
클럭 단자(123)에는 각각 외부 클럭 신호 CK 및/CK가 공급된다. 이들 외부 클럭 신호 CK 및/CK는 서로 상보적이고 클럭 입력 회로(135)에 공급된다. 클럭 입력 회로(135)는 외부 클럭 신호 CK 및/CK를 수신하고 내부 클럭 신호 ICLK를 생성한다. 내부 클럭 신호 ICLK는 내부 클럭 생성기(136)에 공급되어, 수신된 내부 클럭 신호 ICLK 및 명령 입력 회로(133)로부터의 클럭 인에이블 신호 CKE에 기초하여 위상 제어된 내부 클럭 신호 LCLK가 생성된다. 이에 제한됨없이, DLL 회로가 내부 클럭 생성기(136)로 사용될 수 있다. 위상 제어된 내부 클럭 신호(LCLK)는 입력/출력 회로(117)에 공급되고, 판독 데이터(DQ)의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용된다. 내부 클럭 신호(ICLK)는 또한 타이밍 생성기(137)에 공급되어 다양한 내부 클럭 신호가 생성될 수 있다.
전원 단자(125)에는 전원 전위 VDD 및 VSS가 공급된다. 이들 전원 전위 VDD 및 VSS는 내부 전원 회로(139)에 공급된다. 내부 전원 회로(139)는 전원 전위 VDD 및 VSS에 기초하여 다양한 내부 전위 VPP, VOD, VARY, VPERI 등 및 기준 전위 ZQVREF를 생성한다. 내부 전위(VPP)는 주로 행 디코더(112)에 사용되고, 내부 전위(VOD 및 VARY)는 주로 메모리 셀 어레이(111)에 포함된 감지 증폭기(118)에 사용되고, 내부 전위(VPERI)는 많은 다른 회로 블록에 사용된다. 기준 전위 ZQVREF는 ZQ 교정 회로(138)에서 사용된다.
전원 단자(126)에는 전원 전위 VDDQ 및 VSSQ(또는 VSS)가 공급된다. 이들 전원 전위 VDDQ 및 VSSQ(또는 VSS)는 입출력 회로(117)에 포함된 출력 버퍼(도시 생략)에 공급된다. 전원 전위 VDDQ 및 VSSQ는 각각 전원 단자(125)에 공급되는 전원 전위 VDD 및 VSS와 동일한 전위 일 수 있다. 그러나, 전용 전원 전위 VDDQ 및 VSSQ(또는 VSS)는 입력/출력 회로(117)에 의해 생성된 전원 노이즈가 다른 회로 블록으로 전파되지 않도록 입력/출력 회로(117)의 출력 버퍼에 사용될 수 있다.
교정 단자(ZQ)는 교정 회로(138)에 연결된다. 교정 회로(138)는 활성화될 때 외부 저항(RZQ)의 임피던스 및 기준 전위(ZQVREF)를 참조하여 교정 동작을 수행한다. 교정 동작에 의해 얻어진 임피던스 코드(ZQCODE)는 입출력 회로(117)에 공급되어, 입출력 회로(117)에 포함되는 출력 버퍼(도시 생략)의 임피던스가 특정된다.
도 2는 본 개시 내용의 일 실시예에 따른 입력 신호 블록(200)의 블록도이다. 본 개시의 일부 실시예에서, 입력 신호 블록(200)의 일부는 명령 입력 회로(133), 클럭 입력 회로(135) 및 내부 클럭 생성기(136)에 포함된다.
입력 신호 블록(200)은 외부 단자로부터 상보 클럭 신호(CK 및 CKF)를 수신하고 상보 내부 클럭 신호(iCK 및 iCKF)를 제공하는 클럭 수신기 회로(210)를 포함한다. iCK 및 iCKF 신호는 클럭 분배기 회로(220)에 제공된다. 클럭 분배기 회로(220)는 iCK 및 iCKF 신호를 수신하고 CK 및 CKF 신호의 클럭 주파수보다 작은 클럭 주파수를 갖는 상보 클럭 신호(CKDIV 및 CKFDIV)를 제공한다. 본 개시의 일부 실시예에서, CKDIV 및 CKFDIV 신호의 클럭 주파수는 CK 및 CKF 신호의 클럭 주파수의 절반이다.
클럭 게이팅 회로(230)는 클럭 분배기 회로(220)로부터 CKDIV 및 CKFDIV 신호를 수신한다. 클럭 게이팅 회로(230)는 외부 단자로부터 선택 신호(CS)를 더 수신하고, 활성 CS 신호에 의해 활성화될 때 CKDIV 및 CKFDIV 신호를 기반으로하는 클럭 신호 PCLKR 및 PCLKF 신호를 제공한다(도 2에서 PCLKR/T 신호로 통칭). 예를 들어, 반도체 디바이스(110)를 활성화시키기 위해 활성 CS 신호(예를 들어, 높은 로직 레벨)가 외부 단자에 제공된다. 반대로, 비활성 CS 신호는 예를 들어 반도체 디바이스(110)를 비활성화하기 위해 외부 단자에 제공된다. 활성화되지 않은 경우, 클럭 게이팅 회로(230)는 낮은 로직 레벨 PCLKR 및 PCLKF 신호를 제공한다. 아래에서 더 상세히 설명되는 바와 같이, 클럭 게이팅 회로(230)는 CS 신호가 활성이 아닐 때 비활성 PCLKR 및 PCLKF 신호를 제공하고, CS 신호가 활성 일 때 활성 PCLKR 및 PCLKF 신호를 제공할 수 있다. 이러한 방식으로, 활성 PCLKR 및 PCLKF 신호를 지속적으로 제공하는 것에 비해 전력 소비가 감소될 수 있다.
PCLKR 및 PCLKF 신호는 CS 수신기 회로(240), CA 수신기(260) 및 클러킹 제어 회로(250)에 제공된다.
CS 수신기 회로(240)는 또한 외부 단자로부터 CS 신호 및 수신기 회로(210)로부터 iCK 및 iCKF 신호를 제공받는다. CS 수신기 회로(240)는 PCLKR 및 PCLKF 신호에 따라 CS 신호를 샘플링하고, 내부 선택 신호 CS_E 및 CS_O(도 2에서 CS_E/O 신호로 통칭)를 제공한다. CS 신호의 로직 레벨은 CS 수신기 회로(240)에 의해 샘플링될 수 있다. CS_E 및 CS_O 신호는 PCLKR 및 PCLKF 신호에 따라 샘플링된 시간에 CS 신호의 로직 레벨을 갖는다. 예를 들어, PCLKR 신호가 낮은 클럭 레벨에서 높은 클럭 레벨로 변할 때 CS_E 신호는 CS 신호의 로직 레벨을 가지며, PCLKF가 낮은 클럭 레벨에서 높은 클럭 레벨로 변할 때 CS_O 신호는 CS 신호의 로직 레벨을 갖는다. CS_E 및 CS_O 신호는 입력 신호 블록(200)에 의해, 예를 들어 명령 디코더(134)에 의해 구현될 수 있는, 명령 디코더(234)에 제공될 수 있다.
CA 수신기 회로(260)는 외부 단자로부터 각각의 명령/어드레스 CAn 신호를 수신하고 수신기 회로(210)로부터 iCK 및 iCKF 신호를 수신한다. CA 수신기 회로(260)는 각각의 내부 신호 CAn_E 및 CAn_O(도 2에서 CAn_E/O 신호로 통칭)를 제공하기 위해 각각의 CAn 신호를 샘플링한다. 기준 "n"은 일반적으로 임의의 CAn 신호, 및 임의의 CAn_E 및 CAn_O 신호를 참조하고 신호들 사이의 대응을 나타내는 데 사용된다. 예를 들어, CA0 신호는 CA0_E 및 CA0_O 신호를 제공하는 각각의 CA 수신기 회로(260)에 제공되고; CA1 신호는 CA1_E 및 CA1_O 신호 등을 제공하는 각각의 CA 수신기 회로(260)에 제공되며; CAn 신호들 각각에 대해서도 마찬가지다. 도 2는 3 개의 CA 수신기 회로(260)를 도시하지만, 본 개시의 범위를 벗어나지 않으면서 더 많거나 적은 CA 수신기 회로(260)가 있을 수 있다. CAn_E/O 신호는, CAn_E/O 신호를 디코딩하고 CAn 신호에 의해 요청된 동작을 수행하기 위해 내부 제어 신호를 제공하는, 명령 디코더(234)에 제공된다. 명령 디코더(234)에 의해 제공되는 내부 제어 신호의 예는 판독 동작을 수행하기 위한 READ 신호, 기록 동작을 수행하기 위한 WRITE 신호, 및 판독 및 기록 동작 이외의 동작, 예를 들어 리프레시 동작, 활성화 동작, 프리차지 동작, 및 기타 동작들을 수행하기 위한 COMMON 신호로 표현된다.
이하에서 더 상세히 설명되는 바와 같이, CS 수신기 회로(240) 및 CA 수신기 회로(260)는 제 1 모드에서 동작하여 CS 신호 및 CAn 신호를 제 1 클럭 주파수에서 샘플링하고, 제 2 모드에서 동작하여 제 1 클럭 주파수보다 높은 제 2 클럭 주파수에서 CS 신호 및 CAn 신호를 샘플링할 수 있다. 제 2(고주파수) 모드에서 동작하는 것은 신호를 샘플링하기 위한 셋업 및 홀드 마진에 관한 이점을 제공할 수 있지만, 제 1(저주파수) 모드에서의 동작에 비해 상대적으로 높은 전력 소비를 댓가로 한다. CS 수신기 회로(240) 및 CA 수신기 회로(260)는 개선된 타이밍 마진 또는 더 낮은 전력 소비에 대한 요구에 따라 제 1 또는 제 2 모드에서 동작될 수 있다.
클러킹 제어 회로(250)는 또한 클럭 게이팅 회로(230)로부터 PCLKR 및 PCLKF 신호를 수신하고 클럭 신호 PCLK_WT, PCLK_RD 및 PCLK_COMMON을 제공한다. PCLK_WT, PCLK_RD 및 PCLK_COMMON 신호는 레이턴시 제어 회로(240)에 의해 제공되는 PCLKR 및 PCLKF 신호, 및 기록 진행 WIP 및 판독 진행 RIP 신호에 기초한다. PCLK_WT, PCLK_RD 및 PCLK_COMMON 신호는 레이턴시 제어 회로(240)에 제공된다. 레이턴시 제어 회로(240)는 도 1의 레이턴시 제어 회로(140) 일 수 있다. 판독 동작이 진행 중일 때 RIP 신호가 활성(가령, 높은 로직 레벨)이고, 기록 동작이 진행 중일 때 WIP 신호가 활성(예를 들어, 높은 로직 레벨)이다. 아래에서 더 상세히 설명되는 바와 같이, 클러킹 제어 회로(250)는 판독 동작이 진행 중일 때 비활성 PCLK_WT 신호를 제공하고, 및/또는, 기록 동작이 진행 중일 때 비활성 PCLK_RD 신호를 제공할 수 있다. 활성 클럭은 주기적으로 하이 및 로우 클럭 레벨 사이를 클러킹하며, 비활성화 클럭 신호는 하이 또는 로우 클럭 레벨을 유지한다. 비활성 PCLK_WT 및 PCLK_RD 신호를 제공하는 것은 진행중인 액세스 동작(예를 들어, 판독 동작 또는 기록 동작)에 관계없이 활성 PCLK_WT 및 PCLK_RD 신호를 제공하는 것에 비해 전력 소비를 감소시킬 수 있다.
도 3은 본 개시 내용의 일 실시예에 따른 입력 신호 블록(300)의 블록도이다. 입력 신호 블록(300)은 본 개시의 일부 실시예에서 도 200의 입력 신호 블록(200)에 사용될 수 있다. 입력 신호 블록(300)은 상보적인 클럭 신호(CK 및 CKF), 선택 신호(CS) 및 명령/어드레스 신호(CAn)를 수신한다. 아래에서 더 상세히 설명되는 바와 같이, 입력 신호 블록(300)은 CS 신호 및 CAn 신호를 제 1 클럭 주파수로 샘플링하기 위해 제 1 모드에서 동작될 수 있고, 제 1 클럭 주파수보다 높은 제 2 클럭 주파수에서 CS 신호 및 CAn 신호를 샘플링하기 위해 제 2 모드에서 동작될 수 있다.
전술한 바와 같이, 더 높은 주파수에서 동작하는 것은 개선된 타이밍 마진에 관한 이점을 제공할 수 있는 반면, 더 낮은 주파수에서 동작하는 것은 감소된 전력 소비에 관한 이점을 제공할 수 있다. 입력 신호를 샘플링하기 위한 셋업 및 홀드 마진은 제 1 클럭 주파수에서의 샘플링과 비교할 때 제 2 클럭 주파수를 사용하여 제 2 모드에서 동작할 때 더 양호할 수 있지만, 보다 높은 제 2 클럭 주파수로 제 2 모드에서 동작하면 회로가 더 많은 전력을 소비한다. 일부 상황에서는, 제 1 모드에서 작동하고 보다 느린 제 1 클럭 주파수에서 샘플링하면서 더 적은 전력을 소비하는 것이 수용가능할 수 있다. 동작 모드는 모드 레지스터를 통해 선택될 수 있으며, 모드 레지스터에 프로그램된 정보는 동작 모드를 가능하게 한다.
입력 신호 블록(300)은 상보적인 클럭 신호(CK 및 CKF)를 수신하고 내부 클럭 신호(iCK 및 iCKF)를 제공하는 클럭 수신기 회로(310)를 포함한다. 클럭 수신기 회로(310)는 CK 및 CKF 신호를 수신하고 대응하는 iCK 및 iCKF 신호를 리피터 회로(314)에 제공하는 수신기(312)를 포함한다. 리피터 회로(314)는 iCK 및 iCKF 신호를 신호 라인을 통해 다른 회로로 구동한다. 예를 들어, iCK 및 iCKF 신호는 리피터 회로(314)에 의해 클럭 분배기 회로(320)에 제공된다. 리피터 회로(314)는 또한 iCK 및 iCKF 신호를 CS 수신기 회로(340)의 샘플러 회로(348)에 선택적으로 제공할 수 있다. 리피터 회로(314)는 샘플러 회로(348)에 iCK 및 iCKF 신호를 제공하도록 또는 제공하지 않도록 제어될 수 있다. iCK 및 iCKF 클럭 신호가 샘플러 회로(348)에 의해 사용되지 않을 때, 리피터 회로(314)는 일정한 클럭 레벨을 유지하는 비활성 iCK 및 iCKF 신호를 제공한다. 비활성 iCK 및 iCKF 신호를 제공하면 지속적으로 활성 iCK 및 iCKF 신호를 제공하는 것과 비교하여 전력 소비가 낮아질 수 있다.
클럭 분배기 회로(320)는 iCK 및 iCKF 신호를 수신하고 CK 및 CKF 신호의 클럭 주파수보다 작은 클럭 주파수를 갖는 상보 클럭 신호(CKDIV 및 CKFDIV)를 제공한다. 일부 실시예에서, CKDIV 및 CKFDIV 신호의 클럭 주파수는 CK 및 CKF 신호의 클럭 주파수의 절반이다. 클럭 분배기 회로(320)는 분배기 회로(322)를 포함하고, 인버터 회로(324) 및 인버터 회로(326)를 더 포함한다. 분배기 회로(322)는 감소된 클럭 주파수(예를 들어, CK 및 CKF 신호의 클럭 주파수의 1/2)를 갖는 CKDIV 및 DKFDIV 신호를 제공한다. 인버터(324)는 CKDIV 신호를 제공하고 인버터(326)는 CKFDIV 신호를 다른 회로에 제공한다.
CKDIV 및 CKFDIV 신호는 클럭 게이팅 회로(330)에 제공된다. 클럭 게이팅 회로(330)는 인에이블 회로(332) 및 AND 로직(334 및 336)을 포함한다. 인에이블 회로(332)는 선택 신호(CS)를 수신하고 인에이블 신호(EN)를 AND 로직(334, 336)에 제공한다. 인에이블 회로(332)는 활성 CS 신호(예를 들어, 로직 하이 레벨)가 수신될 때 화성 EN 신호(예를 들어, 로직 하이 레벨)를 제공한다. 활성 EN 신호가 제공될 때, AND 로직(334)은 CKDIV 신호를 PCLKR 신호로서 제공하고 AND 로직(336)은 CKFDIV 신호를 PCLKF 신호로서 제공한다. PCLKR 및 PCLKF 신호는 상보적이다. PCLKR 및 PCLKF 신호는 또한 서로 180도 위상차 인 것으로 설명될 수 있다. 반대로, AND 로직(334 및 336)이 비활성 EN 신호를 수신할 때, AND 로직(334)은 로우 로직 레벨 PCLKR 신호를 제공하고, AND 로직(336)은 로우 로직 레벨 PCLKF 신호를 제공한다. PCLKR 및 PCLKF 신호는 CS 수신기 회로(340) 및 CA 수신기 회로(360)에 제공된다.
CS 수신기 회로(340)는, CS 신호를 수신하고 CS 신호를 드라이버 회로(344)에 제공하는 수신기(342)를 포함한다. 트림 회로(346)는 드라이버 회로(344)로부터 CS 신호를 수신하고 지연된 CS 신호를 샘플러 회로(348)에 제공하기 전에 지연을 추가한다. 트림 회로(346)는 클럭 수신기 회로(310)의 전파 지연을 매칭 시키는데 사용된다. 예를 들어, 수신기(342), 드라이버 회로(344) 및 트림 회로(346)를 통한 CS 신호의 전파 지연은 수신기(312) 및 리피터 회로(314)를 통한 CK 및 CKF 신호의 전파 지연과 매칭된다. 트림 회로(346)는 클럭 수신기 회로(310)의 전파 지연과 정합하는데 필요한 지연을 제공하기 위해 트리밍(trimming)될 수 있다.
트림 회로(346)로부터의 지연된 CS 신호 이외에, 샘플러 회로(348)는 클럭 수신기 회로(310)의 리피터 회로(314)로부터 iCK 및 iCKF 클럭 신호를 수신할 수 있다. 샘플러 회로(348)는 iCK 및 iCKF 신호에 기초하여 CS 신호를 샘플링하고 멀티플렉서 회로(350)에 출력 신호 CS_S를 제공하도록 제어될 수 있다. CS_S 신호는 샘플링된 CS 신호의 값을 나타내는 로직 레벨을 갖는다. 샘플러 회로(348)는 또한 샘플링없이 트림 회로(346)로부터 멀티플렉서 회로(350)로 지연된 CS 신호를 제공하도록 제어될 수 있어서, 실제로 샘플러 회로(348)의 샘플링 동작을 우회한다. 샘플러 회로(348)의 샘플링 동작이 우회된 경우, CS 신호의 샘플링 동작을 수행하는 샘플러 회로(348)에 비해 전력 소비가 감소될 수 있다. 멀티플렉서 회로(350)는 CS_S 신호 또는(비 샘플링 된) 지연된 CS 신호를 샘플러 회로(352 및 354)에 제공한다.
본 개시의 일부 실시예들에서, 멀티플렉서 회로(350)는 샘플러 회로들(352 및 354)에 제공되기 전에 (샘플링되지 않은) 지연된 CS 신호에 지연을 추가하는 지연 회로(351)를 포함한다. 지연은 CS_S 신호를 샘플러 회로(352 및 354)에 제공하는 것과 비교하여 타이밍 차이를 보충하기 위해 (샘플링되지 않은) 지연된 CS 신호를 샘플러 회로(352 및 354)에 제공할 때 멀티플렉서 회로(350)에 의해 추가될 수 있다. 지연된 CS 신호를 샘플링하고 CS_S 신호를 제공할 때의 샘플러 회로(348)의 지연 때문에(이는 (샘플링되지 않은) 지연 CS 신호를 제공할 때 존재하지 않음), 타이밍 차이가 나타날 수 있다. 따라서, 지연 회로(351)의 지연은 지연을 추가하여 트림 회로(346)의 출력으로부터 샘플러 회로(352 및 354)의 입력으로의 총 전파 지연이 CS_S 신호 및 (샘플링되지 않은) 지연 CS 신호를 모두 샘플러 회로들(352 및 354)에 제공함에 있어서 동일하다.
샘플러 회로(352)는 클럭 게이팅 회로(330)로부터 PCLKR 신호에 따라 멀티플렉서 회로(350)의 출력을 샘플링하고, 샘플러 회로(354)는 PCLKF 신호에 따라 멀티플렉서 회로(350)의 출력을 샘플링한다. 즉, 각각의 클럭 신호가 활성이 되면, 멀티플렉서 회로(350)의 출력의 로직 레벨은 샘플러 회로에 의해 샘플링되고, 샘플링된 로직 레벨을 갖는 출력 신호는 샘플러 회로에 의해 제공된다. 샘플러 회로(352)는 내부 신호(CS_E)를 제공하고 샘플러 회로(354)는 내부 신호(CS_O)를 제공한다. 샘플러 회로(352 및 354)로부터의 CS_E 및 CS_O 신호는 예를 들어, 도 2의 명령 디코더 회로(234)와 같은 명령 디코더 회로에 제공될 수 있다. CS 수신기 회로는 CS 신호가 PCLKR 및 PCLKF 신호의 클럭 주파수(예를 들어, 제 1 클럭 주파수)에서 샘플링되는 제 1 모드에서 동작할 수 있고, 또는, CS 신호가 iCK 및 iCKF 신호의 클럭 주파수(예를 들어, 제 2 클럭 주파수)에서 샘플링되는 제 2 모드에서 동작할 수 있다.
CS 수신기 회로(340)는 CS 신호가 PCLKR 및 PCLKF 신호의 클럭 주파수(예를 들어, 제 1 클럭 주파수)에서 샘플링되는 제 1 모드에서 동작하거나, CS 신호가 iCK 및 iCKF 신호의 클럭 주파수(예를 들어, 제 2 클럭 주파수)에서 샘플링되는 제 2 모드에서 동작할 수 있다. PCLKR 및 PCLKF 신호는 iCK 및 iCKF 신호보다 클럭 주파수가 낮다. 본 개시의 일부 실시예에서, PCLKR 및 PCLKF 신호의 클럭 주파수는 iCK 및 iCKF 신호의 클럭 주파수의 절반이다. iCK 및 iCKF 신호의 보다 높은 클럭 주파수에서 CS 신호를 샘플링하면 샘플링을 위한 셋업 및 홀드 타이밍 마진이 향상될 수 있다. 샘플러(348)에 의해 제공된 CS_S 신호는 PCLKF 및 PCLKF 신호의 더 낮은 클럭 주파수에서 샘플러 회로(352 및 354)에 의해 다시 샘플링된다. CS_S 신호는 더 높은 클럭 주파수에서 CS 신호를 샘플링함으로써 그리고 CS 수신기 회로(340)의 신호 경로에서 조기에 CS 신호를 샘플링함으로써 개선된 타이밍 마진으로 인해 더 정확할 수 있다. CS 신호는 수신기 회로(340)의 신호 경로에서 조기에 신호를 샘플링함으로써 (전압 및/또는 온도 변화에 의해 야기되는) 지연 변화가 덜할 수 있다. 그러나, 앞서 논의한 바와 같이, 보다 높은 클럭 주파수에서의 샘플링은 보다 낮은 클럭 주파수에서의 샘플링보다 더 큰 전력을 소비한다. 낮은 전력 소비가 필요한 경우 낮은 클럭 주파수에서의 샘플링이 허용될 수 있다. 2 개의 상이한 클럭 주파수 중 하나에서 CS 신호를 샘플링하도록 CS 수신기 회로(340)를 동작시킴으로써, 필요에 따라 더 나은 타이밍 마진 또는 더 낮은 전력 소비를 위해 CS 신호의 샘플링을 조정할 수 있는 유연성이 생긴다.
CA 수신기 회로(360)는 CS 수신기 회로(340)와 유사하다. 즉, CA 수신기 회로(360)는 내부 신호(CAn_E 및 CAn_O)를 제공하기 위해 CAn 신호를 샘플링한다. 도 3은 하나의 CA 수신기 회로(360)를 도시하지만, 추가적인 CA 수신기 회로(360)가 존재할 수 있다. CA 신호의 각 신호에 대해 하나의 CA 수신기 회로(360)가 제공된다. 기준 "n"은 CA 신호 중 하나가 각각의 CA 수신기 회로(360)에 제공됨을 나타내는 데 사용된다. 예를 들어, CA0 신호는 각각의 CA 수신기 회로(360)에 제공되고, CA1 신호는 각각의 CA 수신기 회로(360)에 제공되며, 이는 CA 신호의 각각의 신호에 대해 마찬가지다.
CA 수신기 회로(360)는 CAn 신호를 수신하고 CAn 신호를 드라이버 회로(364)에 제공하는 수신기(362)를 포함한다. 트림 회로(366)는 드라이버 회로(364)로부터 CAn 신호를 수신하고 지연된 CAn 신호를 샘플러 회로(368)에 제공하기 전에 지연을 추가한다. CS 수신기 회로(340)를 참조하여 앞서 설명된 트림 회로(346)와 마찬가지로, 트림 회로(366)는 수신기 회로(310)의 전파 지연을 매칭시키는데 사용된다.
샘플러 회로(368)는 또한 리피터 회로(314)로부터 iCK 및 iCKF 클럭 신호를 수신할 수 있다. 샘플러 회로(368)는 iCK 및 iCKF 신호에 기초하여 CAn 신호를 샘플링하고 출력 신호(CAn_S)를 멀티플렉서 회로(370)에 제공하도록 제어될 수 있다. CAn_S 신호는 샘플링된 CAn 신호의 값을 나타내는 로직 레벨을 갖는다. 샘플러 회로(368)는 또한 샘플링 회로(368)의 샘플링 동작을 우회하여, 실질적으로 샘플링없이, 트림 회로(366)로부터 멀티플렉서 회로(370)로 지연된 CAn 신호를 제공하도록 제어될 수 있다. 멀티플렉서 회로(370)는 CAn_S 신호 또는 (샘플링되지 않은) 지연된 CAn 신호를 샘플러 회로(372, 374)로 전달된다.
본 개시의 일부 실시예들에서, 멀티플렉서 회로(370)는 샘플러 회로들(372 및 374)에 제공되기 전에 (샘플링되지 않은) 지연된 CAn 신호에 지연을 추가하는 지연 회로(371)를 포함한다. 지연은 샘플러 회로(372, 374)에 CAn_S 신호를 제공하는 것과 비교하여 타이밍 차이를 보충하기 위해 (샘플링되지 않은) 지연된 CAn 신호를 샘플러 회로(372, 374)에 제공할 때 멀티플렉서 회로(370)에 의해 추가될 수 있다. 지연된 CAn 신호의 샘플링 및 CAn_S 신호 제공 시의 샘플러 회로(368)의 지연 때문에 타이밍 차가 존재할 수 있고, 이는 (샘플링되지 않은) 지연된 CAn 신호를 제공할 때 존재하지 않는다. 따라서, 지연 회로(371)의 지연은 지연을 추가하여, 트림 회로(366)의 출력으로부터 샘플러 회로(372, 374)의 입력으로의 총 전파 지연이 CAn_S 신호 및 (샘플링되지 않은) 지연 CAn 신호를 샘플러 회로(372, 374)에 제공하기 위해 동일하게 된다.
샘플러 회로(372)는 클럭 게이팅 회로(330)로부터 PCLKR 신호에 따라 멀티플렉서 회로(370)의 출력을 샘플링하고, 샘플러 회로(374)는 PCLKF 신호에 따라 멀티플렉서 회로(370)의 출력을 샘플링한다. 즉, 각각의 클럭 신호가 활성이 될 때, 멀티플렉서 회로(370)의 출력의 로직 레벨은 샘플러 회로에 의해 샘플링되고, 샘플링된 로직 레벨을 갖는 출력 신호는 샘플러 회로에 의해 제공된다. 샘플러 회로(372)는 CAn_E 신호를 제공하고 샘플러 회로(374)는 CAn_O 신호를 제공한다. 샘플러 회로(372, 374)로부터의 CAn_E 및 CAn_O 신호는, 예를 들어, 도 2의 명령 디코더 회로(234)와 같은 명령 디코더 회로에 제공될 수 있다.
CS 수신기 회로(340)와 마찬가지로, CA 수신기 회로(360)는 CAn 신호가 PCLKR 및 PCLKF 신호의 클럭 주파수(예를 들어, 제 1 클럭 주파수)에서 샘플링되는 제 1 모드에서 동작할 수 있고, 또는, CAn 신호가 iCK 및 iCKF 신호의 클럭 주파수(예를 들어, 제 2 클럭 주파수)에서 샘플링되는 제 2 모드에서 동작할 수 있다. CA 수신기 회로(360) 및 CS 수신기 회로(340)는 동일한 클럭 주파수에서 동작한다. 즉, CS 수신기 회로(340) 및 CA 수신기 회로(360)는 모두 iCK 및 iCKF 신호의 클럭 주파수에서 샘플링하도록 동작되거나, PCLKR 및 PCLKF 신호의 클럭 주파수에서 샘플링되도록 동작한다. CS 수신기 회로(340)를 참조하여 전술한 바와 같이, iCK 및 iCKF 신호의 보다 높은 클럭 주파수에서의 샘플링은 PCLKR 및 PCLKF 신호의 보다 낮은 클럭 주파수에서의 샘플링과 비교하여 샘플링을 위한 셋업 및 홀드 타이밍 마진(setup and hold timing margin)을 개선할 수 있다. 그러나 클럭 주파수 샘플링이 높을수록 더 많은 전력을 소비한다. 결과적으로, CA 수신기 회로(360)는 더 낮은 전력 소비가 요구될 때 PCLKR 및 PCLKF 신호의 보다 낮은 클럭 주파수에서 CAn 신호를 샘플링하도록 동작될 수 있다. 두 개의 상이한 클럭 주파수 중 하나에서 CAn 신호를 샘플링하도록 CA 수신기 회로(360)를 동작시킴으로써, 필요에 따라 더 나은 타이밍 마진 또는 더 낮은 전력 소비를 위해 CAn 신호의 샘플링을 조정할 수 있는 유연성이 생긴다.
본 개시의 일부 실시예들에서, CS 수신기 회로(340)의 샘플러 회로들(348, 352 및 354) 및/또는 CA 수신기 회로(360)의 하나 이상의 샘플러 회로들(368, 372 및 374)이 차동 클럭 신호에 의해 클러킹되는 D 플립 플롭 회로로 구현될 수 있다. 이러한 회로는 당 업계에 공지되어 있고, 간결성을 위해, 이러한 회로는 본 명세서에서 상세하게 설명되지 않았다.
도 4는 본 발명의 일 실시예에 따른 클럭 차단 회로(400)의 개략도이다. 클럭 차단 회로(400)는 본 개시의 일부 실시예에서 도 2의 클러킹 제어 회로(250)에 포함될 수 있다.
클럭 차단 회로(400)는 기록 클럭 제어 로직 회로(410) 및 판독 클럭 제어 로직 회로(420)를 포함한다. 기록 클럭 제어 로직 회로(410)는 판독 동작이 진행되는 동안 활성화된 제어 신호(RIP)를 수신하고, 높은 판독 레이턴시 동작을 위해 기록 클럭 제어를 디스에이블시키는 제어 신호 HighRL을 또한 수신한다. RIP 신호는 레이턴시 제어 회로, 예를 들어, 도 2의 레이턴시 제어 회로(240)에 의해 제공될 수 있다. HighRL 신호가 낮은 로직 레벨을 가질 때 높은 판독 레이턴시 동작이 지시된다. 기록 클럭 제어 로직 회로(410)는 판독 및 기록 동작이 동시에 진행될 때 활성화되는 제어 신호(RIPWIP)를 더 수신한다. RIPWIP 신호는 AND 로직(430)에 의해 제공된다. AND 로직(430)은 NAND 로직 회로(432) 및 인버터 회로(434)를 포함한다. NAND 로직 회로(432)는 RIP 신호를 수신하고 기록 동작이 진행되는 동안 활성화된 제어 신호(WIP)를 수신한다.
기록 클럭 제어 로직 회로(410)는, RIP 신호 및 HighRL 신호를 수신하고 RIP 및 HighRL 신호의 NAND 논리 연산으로부터 발생하는 출력을 제공하는, NAND 로직 회로(412)를 포함한다. NAND 로직 회로(412)의 출력은 NAND 로직 회로(412)의 출력에 NOR 로직 회로(416)에 대한 지연을 제공하는 지연 회로(414)에 제공된다. NOR 로직 회로(416)는 RIPWIP 신호 및 지연 회로(414)의 출력의 NOR 로직 연산으로부터 나타나는 출력을 제공한다. 기록 클럭 제어 로직 회로(410)는 NOR 로직 회로(416)로부터의 출력 및 RIP 신호를 수신하는 NAND 로직 회로(418)를 더 포함한다. NAND 로직 회로(418)의 출력 RIPOUT은 NOR 로직 회로(416)의 출력 및 RIP 신호의 NAND 논리 연산 및 출력으로부터 발생한다.
판독 클럭 제어 로직 회로(420)는 WIP 신호를 수신하고 HighRL 신호를 더 수신한다. WIP 신호는 레이턴시 제어 회로, 예를 들어도 2의 레이턴시 제어 회로(240)에 의해 제공될 수 있다. 판독 클럭 제어 로직 회로(420)는 AND 로직(430)으로부터 RIPWIP 신호를 더 수신한다. 판독 클럭 제어 로직 회로(420)는, WIP 신호 및 HighRL 신호를 수신하고 WIP 및 HighRL 신호의 NAND 논리 연산으로 인한 출력을 제공하는 NAND 로직 회로(422)를 포함한다. NAND 로직 회로(422)의 출력은 NAND 로직 회로(422)의 출력에 NOR 로직 회로(426)에 대한 지연을 제공하는 지연 회로(424)에 제공된다. NOR 로직 회로(426)는 RIPWIP 신호 및 지연 회로(424)의 출력의 NOR 논리 연산으로부터 나타나는 출력을 제공한다. 판독 클럭 제어 로직 회로(420)는 NOR 로직 회로(426)로부터의 출력 및 WIP 신호를 수신하는 NAND 로직 회로(428)를 더 포함한다. NAND 로직 회로(428)의 출력 WIPOUT은 NOR 로직 회로(426)의 출력 및 WIP 신호의 NAND 논리 연산으로부터 나타난다.
클럭 차단 회로(400)는 기록 클럭 로직(440), 공통 클럭 로직(450) 및 판독 클럭 로직(460)을 더 포함한다. 기록, 공통 및 판독 클럭 로직(440, 450 및 460) 각각은 각각의 NAND 로직 회로(442, 452, 462)를 포함하고, 각자의 인버터 회로(444, 454, 464)를 포함한다. 클럭 신호(PCLK)는 기록, 공통 및 판독 클럭 로직(440, 450 및 460)에 제공된다. PCLK 신호는 클럭 게이팅 회로, 예를 들어, 도 2의 클럭 게이팅 회로(230)에 의해 제공될 수 있다. 기록 및 판독 클럭 로직(440 및 460)은 또한 각각의 제어 신호를 제공받는다. 기록 클럭 로직(440)은 기록 클럭 제어 로직(410)으로부터의 RIPOUT 출력을 제공받고, 판독 클럭 로직(460)은 판독 클럭 제어 로직(420)으로부터의 WIPOUT 출력을 제공 받는다. 공통 클럭 로직(450)은 또한 공급 전압에 연결된 입력으로서도 4에 도시된 높은 로직 레벨 신호를 제공받는다. 기록 클럭 로직(440)은 기록 동작 동안 사용되는 클럭 신호 PCLK_WT를 제공한다. 판독 클럭 로직(460)은 판독 동작 동안 사용되는 클럭 신호 PCLK_RD를 제공한다. 공통 클럭 로직(450)은 판독 및 기록 동작 이외의 동작 동안 사용되는 클럭 신호 PCLK_COMMON을 제공한다.
클럭 차단 회로(400)의 동작은 도 4 및 5를 참조하여 설명될 것이다. 도 5는 본 개시 내용의 실시예에 따른 클럭 차단 회로(400)의 동작 동안 다양한 신호를 도시하는 타이밍도이다. 도 4 및 도 5를 참조하여 설명된 동작 동안, HighRL 신호가 높은 로직 레벨에 있다고 가정하여, 높은 판독 레이턴시 동작이 수행되고 있지 않음을 나타낸다.
시간(T0)에서, 클럭 신호(PCLK)는 하이 및 로우 클럭 레벨 사이에서 클러킹을 시작하도록 활성화된다. PCLK 신호가 활성화되고 RIP 신호 및 WIP 신호가 활성화되지 않은 상태에서(예를 들어, RIP 신호 및 WIP 신호는 낮은 로직 레벨에 있음) 기록, 공통 및 판독 클럭 로직(440, 450, 460)은 활성 PCLK_WT, PCLK_COMMON 및 PCLK_RD 신호를 각각 제공한다.
시간 T1에서, 기록 동작이 현재 진행 중임을 나타내는 활성 WIP 신호가 제공된다. 전술한 바와 같이, WIP 신호는 기록 동작 동안 활성화되고, 도 2의 레이턴시 제어 회로(240)에 의해 제공될 수 있다. 기록 동작은 기록 명령에 기초하여 수행될 수 있다. WIP 신호는 판독 클럭 제어 로직 회로(420)가 낮은 로직 레벨 WIPOUT 출력을 제공하게 하여, 판독 클럭 로직(460)으로 하여금 활성 PCLK 신호가 PCLK_RD 신호로서 제공되는 것을 차단하게 하고, 대신에 시간 T2에서 비활성 PCLK_RD 신호를 제공하게 한다. 결과적인 비활성 PCLK_RD 신호는 낮은 클럭 레벨에 있다. WIP 신호가 활성화될 때(시간 T1에서)와 비활성 PCLK_RD 신호가 제공될 때(시간 T2에서) 사이의 지연은 지연 회로(424)의 지연에 기초한다. 예를 들어, 지연 회로(424)의 지연이 길수록, WIP 신호가 활성화되는 때와 비활성 PCLK_RD 신호가 제공될 때 사이의 시간이 더 길고(예를 들어, 시간 T1과 T2 사이의 시간), 반대로 지연 회로(424)의 지연이 더 짧을 때, WIP 신호가 활성화되는 때와 비활성화된 PCLK_RD 신호가 제공될 때와 사이의 시간이 짧다. .
시간 T2에서 비활성 PCLK_RD 신호가 제공되지만, 활성 PCLK_WT 신호는 계속 제공된다. 활성 PCLK_WT 신호는 진행중인 기록 동작 동안 사용될 수 있다. 기록 동작 동안 PCLK_RD 신호가 필요하지 않기 때문에 기록 동작이 진행되는 동안 비활성 PCLK_RD 신호가 제공될 수 있다. 비활성 PCLK_RD 신호가 제공되는 동안, 활성 PCLK_RD 신호로 인해 계속 동작할 회로가 비활성 상태가 되어 이 시간 동안 전력이 거의 또는 전혀 소비되지 않기 때문에 전력 소비가 줄어든다.
시간 T3에서, WIP 신호는 로우 로직 레벨로 변경되며, 이는 기록 동작이 더 이상 진행되지 않음을 나타낸다. WIP 신호를 로우 로직 레벨로 변경하면 판독 클럭 제어 로직 회로(420)는 하이 로직 레벨 WIPOUT 출력을 제공하여, 판독 클럭 로직(460)이 시간 T3에서 활성 PCLK_RD 신호를 제공하게 된다. 시간 T3에서, 활성 PCLK_WT, PCLK_COMMON 및 PCLK_RD 신호는 각각 기록, 공통 및 판독 클럭 로직(440, 450 및 460)에 의해 제공된다.
시간 T4에서, 판독 동작이 진행 중임을 나타내는 활성 RIP 신호가 제공된다. 전술한 바와 같이, RIP 신호는 판독 동작 동안 활성화되고, 도 2의 레이턴시 제어 회로(240)에 의해 제공될 수 있다. 판독 동작은 판독 명령에 기초하여 수행될 수 있다. RIP 신호는 기록 클럭 제어 로직 회로(410)로 하여금 낮은 로직 레벨 RIPOUT 출력을 제공하게 하여, 기록 클럭 로직(440)이 활성 PCLK 신호가 PCLK_WT로서 제공되는 것을 차단하게 하며, 대신에 시간 T5에서 비활성 PCLK_WT 신호를 제공하게 한다. 결과적인 비활성 PCLK_WT 신호는 낮은 클럭 레벨에 놓인다. RIP 신호가 활성화될 때(시간 T4에서)와 비활성 PCLK_WT 신호가 제공될 때(시간 T5에서) 사이의 지연은 지연 회로(414)의 지연에 기초한다. 예를 들어, 지연 회로(414)의 지연이 길수록, RIP 신호가 활성화될 때와 비활성 PCLK_WT 신호가 제공될 때 사이의 시간이 더 길고(예를 들어, 시간 T4와 T5 사이의 시간), 반대로 지연 회로(414)의 지연이 짧을수록, RIP 신호가 활성화되는 때와 비활성화된 PCLK_WT 신호가 제공될 때 사이의 시간이 짧다.
시간 T5에서 비활성 PCLK_WT 신호가 제공되지만, 활성 PCLK_RD 신호는 계속 제공된다. 활성 PCLK_RD 신호는 진행중인 판독 동작 동안 사용될 수 있다. 판독 동작 동안 PCLK_WT 신호가 필요하지 않기 때문에 판독 동작이 진행되는 동안 비활성 PCLK_WT 신호가 제공될 수 있다. 비활성 PCLK_WT 신호가 제공되는 동안, 활성 PCLK_WT 신호로 인해 다른 방식으로 계속 작동할 회로가 비활성 상태가 되어 이 시간 동안 전력이 거의 또는 전혀 소비되지 않기 때문에 전력 소비가 줄어든다.
시간 T6에서, RIP 신호는 로우 로직 레벨로 변경되며, 이는 판독 동작이 더 이상 진행되지 않음을 나타낸다. RIP 신호의 로우 로직 레벨로의 변경은 기록 제어 로직 회로(410)로 하여금 하이 로직 레벨 RIPOUT 출력을 제공하게 하여, 기록 클럭 로직(440)이 시간 T6에서 활성 PCLK_WT 신호를 제공할 수 있게 된다. 시간 T6에서, 활성 PCLK_WT, PCLK_COMMON 및 PCLK_RD 신호는 각각 기록, 공통 및 판독 클럭 로직(440, 450 및 460)에 의해 제공된다.
도 6은 본 개시 내용의 일 실시예에 따른 데이터 입력 블록(600)의 블록도이다. 데이터 입력 블록(600)은 본 개시의 일부 실시예에서 반도체 디바이스(110)의 입력/출력 회로(117)에 포함될 수 있다.
데이터 입력 블록(600)은 각 데이터 단자(DQ0-DQ3)로부터 데이터를 수신하는 데이터 수신기 회로(605(0)-605(3))를 포함한다. 데이터 수신기 회로(605(0)-605(3))는 각각의 데이터 단자(DQ0-DQ3)로부터 데이터를 샘플링하고, 활성화될 때 각각의 내부 데이터 신호(iDQn(E) 및 iDQn(O))를 제공한다. 데이터 수신기 회로들(605(0) -605(3))은 각각의 데이터 단자(DQ0-DQ3)로부터의 데이터의 전압을 데이터 기준 전압(VREFDQ)과 비교하여, 이러한 비교에 기초하여, 각각의 내부 데이터 신호(iDQn(E) 및 iDQn(O))를 제공한다. iDQn(E) 및 iDQn(O) 신호는 각각의 데이터 수신기 회로(605(0)-605(3))에 의해 샘플링될 때 데이터 단자(DQ0-DQ3)에 제공된 데이터의 로직 레벨을 갖는다. iDQn(E) 및 iDQn(O) 신호는 데이터를 메모리 어레이에 기록하는 내부 회로에 제공될 수 있다. 드라이버 회로(603(0)-603(3))는 각각의 데이터 수신기 회로를 활성화하기 위해 드라이버 신호(iDQS 및 iDQSF)를 각각의 데이터 수신기 회로(605(0)-605(3))에 제공한다. 드라이버 회로(603(0)-603(3))는 따라서 내부 스트로브 신호(divDQS 및 divDQSF) 및 인에이블 신호 EN 및 HVREF_EN을 수신하고, iDQS 및 iDQSF 신호를 제공하여 데이터 수신기 회로의 활성화를 제어한다(605(0)-605(3)).
데이터 입력 블록(600)은 스트로브 수신기 회로(610, 620)를 더 포함한다. 스트로브 수신기 회로(610)는 DQS 단자로부터 스트로브 신호(DQS)를 수신하고 스트로브 수신기 회로(620)는 DQSF 단자로부터 스트로브 신호(DQSF)를 수신한다. DQS 신호와 DQSF 신호는 상보적이다. 예를 들어, DQS 신호가 높은 클럭 레벨을 갖는 경우, DQSF 신호는 낮은 클럭 레벨을 가지며, DQS 신호가 낮은 클럭 레벨을 갖는 경우 DQSF 신호는 높은 클럭 레벨을 갖는다. 스트로브 수신기 회로(610 및 620)는 DQS 및 DQSF 신호를 분배기 및 드라이버 회로(630)에 제공한다. 분배기 및 드라이버 회로(630)는 DQS 및 DQSF 신호에 기초하여, DQS 및 DQSF 신호보다 낮은 클럭 주파수를 가진, 내부 스트로브 신호(divDQS 및 divDQSF)를 제공한다. divDQS 및 divDQSF 신호는 분배기 및 드라이버 회로(630)에 의해 드라이버 회로(603(0)-603(3))에 제공된다. 본 개시의 일부 실시예에서, 분배기 및 드라이버 회로(630)는 DQS 및 DQSF 신호의 클럭 주파수의 절반을 갖는 divDQS 및 divDQSF 신호를 제공한다.
아래에서 더 상세히 설명될 바와 같이, 드라이버 회로들(603(0)-603(3))은 드라이버 신호들(iDQS 및 iDQSF)을 제공하여, 상이한 전압 레벨의 VREFDQ 전압으로 동작하도록 데이터 수신기 회로들(605(0)-605(3))을 선택적으로 인에이블시킨다. 예를 들어, 데이터 수신기 회로(605(0)-605(3))는 VREFDQ 전압의 제 1 전압 레벨로 동작하도록 인에이블될 수 있고, 제 1 전압 레벨보다 높은 VREFDQ 전압의 제 2 전압 레벨로 동작하도록 또한 인에이블될 수 있다.
도 6의 데이터 입력 블록(600)의 실시예는 4 비트의 데이터(DQ0-DQ3)를 수신하는 것으로 도시되어있다. 본 개시의 범위를 벗어나지 않으면서 데이터 입력 블록의 다른 실시예들에서 더 크거나 더 적은 비트의 데이터가 수신될 수 있다는 것이 이해될 것이다. 도 6의 데이터 입력 블록(600)의 실시예는 또한 상보적인 스트로브 신호(DQS 및 DQSF)를 수신하는 것으로 도시되어있다. 본 개시의 범위를 벗어나지 않고 데이터 입력 블록의 다른 실시예들에서 더 크거나 더 적은 스트로브 신호들이 수신될 수 있다는 것이 이해될 것이다.
도 7은 본 개시 내용의 일 실시예에 따른 드라이버 회로(703) 및 데이터 수신기 회로(705)의 개략도이다. 드라이버 회로(703)는 본 개시의 일부 실시예에서 도 6의 데이터 블록(600)의 드라이버 회로(603)로서 사용될 수 있다. 데이터 수신기 회로(705)는 본 개시의 일부 실시예에서 도 6의 데이터 블록(600)의 데이터 수신기 회로(605)로서 사용될 수 있다.
드라이버 회로(703)는 드라이버 로직 회로(710 및 730)를 포함한다. 드라이버 로직 회로(710)는 내부 스트로브 신호(divDQSF)에 기초하여 드라이버 신호(iDQSF<0> 및 iDQSF<1>)를 제공하고, 인에이블 신호(EN 및 HVREF_EN)를 제공한다. 드라이버 로직 회로(710)는 AND 로직(712)을 포함하고, AND 로직(714 및 716)를 더 포함한다. AND 로직(712, 714 및 716) 각각은 NAND 로직 회로 및 인버터 회로를 포함한다. AND 로직(712)은 EN 신호가 활성화될 때(예를 들어, 높은 로직 레벨 일 때 EN 활성화됨) 내부 스트로브 신호(divDQSF)를 드라이버 신호 iDQSF<0>로서 제공한다. AND 로직(714 및 716)은 직렬로 결합되고, EN 신호가 활성화되고 HVREF_EN 신호가 활성화될 때(예를 들어, 높은 로직 레벨 일 때 HVREF_EN이 활성화됨) 내부 스트로브 신호 divDQSF를 드라이버 신호 iDQSF<1>로서 제공한다.
드라이버 로직 회로(730)는 내부 스트로브 신호들(divDQS)에 기초하여 드라이버 신호들(iDQS<0> 및 iDQS<1>)을 제공하고, 인에이블 신호들(EN 및 HVREF_EN)을 제공한다. 드라이버 로직 회로(730)는 AND 로직(732)를 포함하고, AND 로직(734 및 736)를 더 포함한다. AND 로직(732, 734 및 736) 각각은 NAND 로직 회로 및 인버터 회로를 포함한다. AND 로직(732)은 EN 신호가 활성화될 때 내부 스트로브 신호(divDQS)를 드라이버 신호(iDQS<0>)로서 제공한다. AND 로직(734 및 736)은 직렬로 연결되고 EN 신호가 활성화되고 HVREF_EN 신호가 활성화될 때 내부 스트로브 신호(divDQS)를 드라이버 신호(iDQS<1>)로 제공한다.
데이터 수신기 회로(705)는 샘플러 블록(720) 및 샘플러 블록(740)을 포함한다. 샘플러 블록(720)은 샘플러 회로(726) 및 전력 스위치(722 및 724)를 포함한다. 활성화되면, 샘플러 회로(726)는 데이터 단자(DQ)로부터의 데이터의 전압을 데이터 기준 전압(VREFDQ)과 비교함으로써, 데이터 단자(DQ) 상에 제공된 데이터를 샘플링한다. 샘플러 회로(726)는 샘플링된 데이터의 로직 레벨을 나타내는 전압을 갖는 내부 데이터 신호 iDQn(E)를 제공한다. 샘플러 회로(726)의 활성화는 드라이버 신호 iDQS<0> 및 iDQSF<0>에 의해 제어된다. 예를 들어, 샘플러 회로(726)는 iDQS<0> 신호가 하이 로직 레벨 일 때, 그리고 상보적 특성으로 인해, iDQSF<0> 신호가 로우 로직 레벨일 때, 활성화될 수 있다.
전력은 전력 스위치(722 및 724)를 통해 샘플러 회로(726)에 제공된다. 특히, 전력 스위치(722)는 iDQSF<0> 신호에 의해 활성화될 때 전력 공급 VDD로부터 전력을 제공하고, 전력 스위치(724)는 iDQSF<1> 신호에 의해 활성화될 때 전원 공급 VDD로부터 전력을 제공한다. 도 7의 실시예에서, 전력 스위치(722)는 로우 로직 레벨 iDQSF<0> 신호에 의해 활성화되고 전력 스위치(724)는 로우 로직 레벨 iDQSF<1> 신호에 의해 활성화된다. 전력 스위치(722)는 샘플러 회로(726)가 VREFDQ 전압의 제 1 전압 레벨로 동작하도록 활성화될 수 있다. 전력 스위치(724)는 샘플러 회로(726)가 제 1 전압 레벨보다 높은 VREFDQ 전압의 제 2 전압 레벨로 동작하도록 전력 스위치(722)에 더하여 활성화될 수 있다. 이러한 방식으로, 샘플러 회로(726)는 VREFDQ 전압의 상이한 전압 레벨로 동작하도록 전력을 선택적으로 제공할 수 있다.
샘플러 블록(740)은 샘플러 블록(720)과 유사하다. 샘플러 블록(740)은 샘플러 회로(746) 및 전력 스위치(742 및 744)를 포함한다. 활성화되면, 샘플러 회로(746)는 데이터 단자(DQ)로부터의 데이터 전압을 데이터 기준 전압(VREFDQ)에 비교함으로써 데이터 단자(DQ) 상에 제공된 데이터를 샘플링하고, 샘플링되는 데이터의 로직 레벨을 나타내는 전압을 가진 내부 데이터 신호(iDQn(O))를 제공한다. 샘플러 회로(746)의 활성화는 드라이버 신호(iDQS<0> 및 iDQSF<0>)에 의해 제어된다. 예를 들어, 샘플러 회로(746)는 iDQSF<0> 신호가 높은 로직 레벨 일때, 그리고 그 상보적 특성으로 인해, iDQS<0> 신호가 낮은 로직 레벨 일 때, 활성화될 수 있다.
전력 스위치(742 및 744)를 통해 샘플러 회로(746)에 전력이 공급된다. 전력 스위치(742)는 iDQS<0> 신호에 의해 활성화될 때 전원 VDD로부터 전력을 제공하고, 전력 스위치(744)는 iDQS<1> 신호에 의해 활성화될 때 전원 VDD로부터 전력을 제공한다. 도 7의 실시예에서, 전력 스위치(742)는 로우 로직 레벨 DQS<0> 신호에 의해 활성화되고, 전력 스위치(744)는 로우 로직 레벨 DQS<1> 신호에 의해 활성화된다. 전력 스위치(742)는 샘플러 회로(746)가 VREFDQ 전압의 제 1 전압 레벨로 동작하도록 활성화될 수 있다. 전력 스위치(744)는 샘플러 회로(746)가 VREFDQ 전압의 제 2 전압 레벨로 동작하도록 전력 스위치(742)에 더하여 활성화될 수 있다. 이러한 방식으로, 샘플러 회로(746)는 VREFDQ 전압의 상이한 전압 레벨로 동작하도록 전력을 선택적으로 제공받을 수 있다.
전력 스위치(722, 724, 742 및 744)는 p- 채널 전계 효과 트랜지스터로서 도 7에 도시되어있다. 그러나, 본 개시의 다른 실시예에서, 전력 스위치(722, 724, 742 및 744)는 상이한 유형의 트랜지스터, 예를 들어 n- 채널 전계 효과 트랜지스터, 다른 유형의 트랜지스터 일 수 있다.
동작시, 샘플러 회로(726 및 746)는 EN 신호가 활성화될 때 동작하도록 인에이블된다. 활성 EN 신호에 따라, AND 로직(712)이 iDQSF<0> 신호로서 divDQSF 신호를 샘플러 블록(720 및 740)에 제공할 수 있고, 또한 AND 로직(732)이 iDQS<0> 신호로서 divDQS 신호를 iDQS<0> 신호로서 샘플러 블록(720 및 740)에 제공할 수 있다. 전술한 바와 같이, iDQS<0> 및 iDQSF<0> 신호는 샘플러 회로(726 및 746)의 활성화를 제어한다. iDQS<0> 및 iDQSF<0> 신호가 divDQS 및 divDQSF 신호의 상보적 특성 때문에 상보적임을 이해할 때, 한번에 하나의 샘플러 회로(726 또는 746)가 활성화된다.
예를 들어, iDQS<0> 신호가 하이 로직 레벨일 때(따라서 iDQSF<0> 신호가 로우 로직 레벨일 때), 샘플러 회로(726)는 데이터 단자(DQ)에 제공된 데이터를 샘플링하도록 활성화되고, 샘플링된 데이터의 로직 레벨을 나타내는 전압을 갖는 대응하는 내부 데이터 iDQn(E)를 제공한다. 전력 스위치(722)는 낮은 로직 레벨 iDQSF<0> 신호로 인해 이 시간 동안 샘플러 회로(726)에 전력을 제공한다. 또한, iDQS<0> 신호가 높은 로직 레벨인 동안, 샘플러 회로(746)는 활성화되지 않는다. 반대로, iDQS<0>이 로우 로직 레벨 일 때(따라서 iDQSF<0> 신호가 하이 로직 레벨 일 때), 샘플러 회로(726)는 활성화되지 않는다. 그러나, 샘플러 회로(746)는 데이터 단자(DQ)에 제공된 데이터를 샘플링하기 위해 활성화되고, 샘플링된 데이터의 로직 레벨을 나타내는 전압을 갖는 대응하는 내부 데이터(iDQn(O))를 제공한다. 전력 스위치(742)는 낮은 로직 레벨 iDQS<0> 신호로 인해 이 시간 동안 샘플러 회로(746)에 전력을 제공한다.
divDQS 및 divDQSF 신호가 하이 및 로우 클럭 레벨 사이에서 주기적으로 클럭함에 따라, 샘플러 회로(726 및 746)는 데이터 단자(DQ)에서 데이터를 샘플링하도록 교대로 활성화되고, 교대로 내부 데이터(iDQn(E) 및 iDQn(O))를 제공한다. divDQS 및 divDQSF 신호의 1 클럭 주기 동안 샘플러 회로(726 및 746)의 교번 활성화로 인해, 각각의 샘플러 회로(726 및 746)는 데이터 단자(DQ)에서 데이터를 샘플링하고, 각각 iDQn(E) 및 iDQn(O) 데이터를 제공한다.
전술한 바와 같이, 샘플러 회로(726 및 746)에는 VREFDQ 전압의 상이한 전압 레벨로 동작하기 위한 전력이 선택적으로 제공될 수 있다. 샘플러 회로(726 및 746)는 EN 신호가 활성화될 때 VREFDQ 전압의 제 1 전압 레벨로 동작한다. 그러나, 제 1 전압 레벨보다 높은 VREFDQ 전압의 제 2 전압 레벨로 동작할 때, 활성 HVREF_EN 신호가 제공될 수 있다(EN 신호가 또한 활성일 때). 활성 HVREF_EN에 따라, AND 로직(714 및 716)이 divDQSF 신호를 iDQSF<1> 신호로서 샘플러 회로(720)에 제공할 수 있고, 또한 AND 로직(734 및 736)이 iDQS<1> 신호로서 divDQS 신호를 샘플러 회로(740)에 제공할 수 있다. .
그 결과, divDQSF 신호가 로우 로직 레벨일 때, 전력 스위치(724)는 (로우 로직 레벨 iDQSF<1> 신호에 의해) 활성화되어, (또한 낮은 로직 레벨 iDQSF<0> 신호를 야기하는 낮은 로직 레벨 divDQSF 신호에 의해 활성화되는) 활성화된 전력 스위치(722)에 의해 샘플러 회로(726)에 제공되는 전력에 추가하여, 전원(VDD)으로부터 샘플러 회로(726)로 전력을 제공한다. divDQS 신호가 로우 로직 레벨 인 경우, 전력 스위치(744)는 (로우 로직 레벨 iDQS<1> 신호에 의해) 활성화되어, (낮은 로직 레벨 iDQS<0> 신호를 야기하는 낮은 로직 레벨 divDQS 신호에 의해 또한 활성화되는) 활성화된 전력 스위치(742)에 의해 샘플러 회로(746)에 제공되는 전력에 더하여, 전원 VDD으로부터 샘플러 회로(746)로 전력을 제공한다.
샘플러(726 및 746)가 활성화될 때 전력 스위치(724 및 744)를 통해 전력이 또한 제공되면, 추가 전력이 샘플러 회로(726 및 746)에 제공된다. 전력 스위치(724 및 744)에 의해 제공되는 추가 전력은 샘플러 회로(726, 746)의 성능을 개선시킬 수 있다. 예를 들어, 상대적으로 높은 VREFDQ 전압을 사용하면 샘플러 회로들(726 및 746)의 회로가, 회로에 인가되는 전압차 감소로 인해, 예를 들어, 전계 효과 트랜지스터의 게이트-소스 전압 감소로 인해, 느린 응답 시간(가령, 보다 높은 저항, 보다 낮은 전류, 등)을 가질 수 있다. 예를 들어, 전력 스위치(724 및 744)의 활성화를 통해 추가 전력을 제공함으로써, 회로를 통한 전류 구동을 증가 시켜서, 샘플러 회로(726 및 746)의 성능을 향상시킬 수 있다. 그러나 비교적 낮은 VREFDQ 전압이 사용되는 경우, 샘플러 회로(726 및 746)의 충분한 성능을 위해 샘플러 회로(726 및 746)에 추가 전력을 제공하는 것이 필요하지 않을 수 있다. 따라서, 상대적으로 높은 VREFDG 전압과 함께 사용될 때 샘플러 회로(726 및 746)에 추가적인 전력을 제공하는 것에 비해 전력 소비가 감소된다.
도 8은 본 개시 내용의 일 실시예에 따른 샘플러 블록(800)의 개략도이다. 샘플러 블록(800)은 본 개시의 일부 실시예에서도 7의 샘플러 블록(720 및 740)에 사용될 수 있다.
샘플러 블록(800)은 입력 트랜지스터(808 및 810) 및 인버터 회로(822 및 824)를 포함한다. 입력 트랜지스터(808 및 810)는 함께 결합되어, 차동 증폭기 및 래치 회로로서 인버터 회로(822 및 824)에 결합된다. 샘플러 회로(800)는 입력 트랜지스터(808 및 810)의 드레인과 기준 전압(예를 들어, 접지) 사이에 연결된 프리차지 트랜지스터(804 및 806)를 더 포함한다. 프리차지 트랜지스터(808 및 810)는 입력 트랜지스터(808 및 810)의 드레인에서 출력 노드(809 및 811)를 프리차지하도록 활성화된다. 전력 스위치(812 및 814)는 입력 트랜지스터(808 및 810)의 소스에 전력을 제공한다.
동작시, 샘플러 블록(800)은 iDQS<0> 신호가 높은 로직 레벨 일 때(그리고 상보 적 신호 iDQSF<0>이 낮은 로직 레벨 일 때) 활성화된다. 하이 로직 레벨 iDQS<0> 신호는 인버터 회로(822 및 824)를 활성화시키고, 로우 로직 레벨 iDQSF<0>은 전력 스위치(812)를 활성화하여, 전원 VDD로부터 입력 트랜지스터(808 및 810)로 전력을 제공할 수 있다. 활성화될 때, 샘플러 블록(800)은 입력 트랜지스터(808)의 게이트에 제공된 데이터(DQ)의 전압을 입력 트랜지스터(810)의 게이트에 제공된 데이터 기준 전압(VREFDQ)과 비교한다. VREFDQ 전압에 대한 데이터(DQ)의 전압에 기초하여, 입력 트랜지스터 중 하나는 출력 노드(809, 811)에서 상보형 전압을 발전시키도록 초기에 활성화될 것이며, 궁극적으로 인버터 회로(822, 824)가 출력 노드(809, 811)에서 상보적 전압을 래칭하게 될 것이다. 출력 노드(811)는 내부 데이터 iDQn(E)를 제공한다. 출력 노드(809)는 내부 데이터 iDQn(E)에 대한 보수(complement)를 제공한다.
전력 스위치(814)는 낮은 로직 레벨 iDQSF<1> 신호에 의해 활성화되어 입력 트랜지스터(808 및 810)에 제공되는 전력을 증가시킬 수 있다. iDQFS<1> 신호는 예를 들어 도 7의 드라이버 로직 회로(710)와 같은 드라이버 회로에 제공될 수 있다. 전술한 바와 같이, 제공된 전력은 VREFDQ 전압의 상이한 전압 레벨로 동작할 때 변경될 수 있다. 예를 들어, 샘플러 블록(800)을 참조하면, 전력 스위치(812)는 샘플러 회로가 제 1 VREFDQ 전압으로 동작할 때 전력을 제공하도록 활성화된다. 전력 스위치(814)는 또한 제 1 VREFDQ 전압보다 큰 제 2 VREFDQ 전압으로 동작할 때 샘플러 블록(800)에 더 큰 전력을 제공하도록 활성화될 수 있다. 예를 들어, 샘플러 블록(800)은 200-300 mV 범위의 VREFDQ 전압을 사용할 때 전력을 제공하기 위해 전력 스위치(812)로 활성화될 수 있다. 전력 스위치(814)는 450-500 mV 범위의 VREFDQ 전압을 사용할 때 전력을 제공하도록 추가로 활성화될 수 있다.
샘플러 블록(800)은 iDQS<0> 신호가 로우 로직 레벨 일 때(그리고 상보 신호 iDQSF<0>는 하이 로직 레벨 일 때) 비활성화된다. 샘플러 블록(800)의 비활성화 동안, 프리차지 트랜지스터(804, 806)는 하이 로직 레벨 iDQSF<0> 신호에 의해 활성화되어, 출력 노드(809, 811)를 접지와 같은 기준 전압으로 프리차지한다.
전력 스위치(814)는 제공되는 전력을 증가시키기 위해 본 개시의 일부 실시예에서 전력 스위치(812)에 추가하여 활성화될 수 있다. 본 개시의 다른 실시예들에서, 전력 스위치(814)는 제공되는 전력을 증가시키기 위해 전력 스위치(812)에 대안으로 활성화된다. 전력 스위치(812 및 814)는 동일한 트랜지스터 특성(예를 들어, 트랜지스터 크기, 프로세스 프로파일, 임계 전압, 임피던스 등)을 가질 수 있다. 본 개시의 이러한 실시예에서, 전력 스위치(812)의 활성화에 더하여 전력 스위치(814)의 활성화는 제공된 전력을 증가시킬 것이다. 전력 스위치들(812 및 814)은 상이한 트랜지스터 특성들을 가질 수 있다. 예를 들어, 전력 스위치(814)의 특성은 활성화될 때 전력 스위치(812)보다 전원(VDD)으로부터 더 큰 전력을 제공할 수 있다. 본 개시의 이러한 실시예에서, 전력 스위치(814)는 제공되는 전력을 증가시키기 위해 전력 스위치(812) 대신에 활성화될 수 있다.
전술한 예는 iDQS<0> 신호가 하이 로직 레벨에 있고 iDQSF<0> 신호가 로우 로직 레벨에 있을 때, 예를 들어, 도 7의 샘플러 블록(720)으로 사용될 때, 활성화와 관련한 동작을 설명하였다. 그러나, 샘플러 블록(800)은 인버터 회로(822 및 824), 전력 스위치(812 및 814), 및 프리차지 트랜지스터(804 및 804)에 제공되는 드라이버 신호를 변경함으로써 도 7의 샘플러 블록(740)으로서 사용될 수도 있다. 특히, iDQSF<0> 신호는 인버터 회로(822 및 824)에 제공되고, iDQS<0> 및 iDQS<1> 신호는 전력 스위치(812 및 814)에 제공되며, iDQS<0> 신호는 또한, 샘플러 블록(800)이 샘플러 블록(740)으로서 사용될 때 프리차지 트랜지스터(804 및 806)에 제공된다.
본 개시의 실시예는 재구성가능한 입력 회로를 제공하기 위해 개별적으로 또는 서로 조합하여 구현될 수 있다. 예를 들어, 입력 신호 블록(200 및 300), 클럭 차단 회로(400), 데이터 입력 블록(600), 드라이버 회로(703), 데이터 수신기 회로(705) 및/또는 샘플러 블록(800) 중 하나 이상이 본 개시의 상이한 실시예들에서 개별적으로 또는 조합하여 사용될 수 있다. 따라서, 본 개시는 여기에 설명된 실시예들의 임의의 특정 조합으로 제한되도록 의도되지 않는다.
본 개시의 일 실시예에서, 장치는 입력 클럭 신호를 수신하고 입력 클럭 신호에 기초하고 입력 클럭 신호보다 낮은 클럭 주파수를 갖는 분할 클럭 신호를 제공하도록 구성된 클럭 분배기 회로; 및 선택 신호를 수신하도록 구성되고, 제 1 클럭 신호에 응답하여 상기 선택 신호를 샘플링하고 상기 선택 신호에 기초한 샘플링된 선택 신호를 제공하도록 구성된 선택 신호 수신기 회로를 포함한다. 장치는 클럭 분배기 회로 및 선택 신호 수신기 회로에 결합된 클럭 게이팅 회로를 더 포함하고, 클럭 게이팅 회로는 선택 신호 수신기 회로로부터 선택 신호를 수신하고 클럭 분배기 회로로부터 분할된 클럭 신호를 수신하도록 구성되며, 활성 선택 신호에 의해 활성화될 때 클럭 게이팅 회로는 분할된 클럭 신호에 기초하여 활성 제 1 클럭 신호를 제공하도록 구성되고, 비활성 선택 신호에 의해 활성화되지 않을 때, 상기 클럭 게이팅 회로는 비활성 제 1 클럭 신호를 제공하도록 구성된다.
추가적으로 또는 대안으로, 선택 신호 수신기 회로는 입력 클럭 신호 및 선택 신호를 수신하도록 구성되고, 활성화될 때 입력 클럭 신호에 응답하여 선택 신호를 샘플링하고 선택 신호에 기초하여 내부 선택 신호를 제공하도록 구성된 제 1 샘플러 회로를 더 포함한다. 선택 신호 수신기 회로는 제 1 클럭 신호, 및 선택 신호 또는 내부 선택 신호를 수신하도록 구성된 제 2 샘플러 회로를 더 포함하고, 제 2 샘플러 회로는 제 1 클럭 신호에 응답하여 선택 신호 또는 내부 선택 신호를 샘플링하도록 더 구성된다.
추가적으로 또는 대안으로, 선택 신호 수신기 회로는, 선택 신호 및 내부 선택 신호를 수신하도록 구성되고 선택 신호 또는 내부 선택 신호를 제 2 샘플러 회로에 제공하도록 구성된 멀티플렉서 회로를 더 포함한다.
추가적으로 또는 대안으로, 멀티플렉서는 선택 신호가 제 2 샘플러 회로에 제공될 때 선택 신호에 지연을 추가하도록 구성된 지연 회로를 포함한다.
추가적으로 또는 대안으로, 상기 장치는, 명령 신호를 수신하도록 구성된, 그리고 상기 제 1 클럭 신호에 응답하여 상기 명령 신호를 샘플링하고 상기 명령 신호에 기초하여 샘플링된 명령 신호를 제공하도록 구성된 명령/어드레스 신호 수신기 회로를 더 포함한다.
추가적으로 또는 대안으로, 명령/어드레스 신호 수신기 회로는 입력 클럭 신호 및 명령 신호를 수신하도록 구성된, 그리고, 활성화될 때 입력 클럭 신호에 응답하여 명령 신호를 샘플링하고 명령 신호에 기초하여 내부 명령 신호를 제공하도록 구성된, 제 1 샘플러 회로를 포함한다. 명령/어드레스 신호 수신기 회로는 제 1 클럭 신호, 및 명령 신호 또는 내부 명령 신호를 수신하도록 구성된 제 2 샘플러 회로를 더 포함하고, 제 2 샘플러 회로는 제 1 클럭 신호에 응답하여 명령 신호 또는 내부 명령 신호를 샘플링하도록 추가로 구성된다.
추가적으로 또는 대안으로, 클럭 분배기 회로는 입력 클럭 신호의 클럭 주파수의 절반인 클럭 주파수를 갖는 분할 클럭 신호를 제공하도록 구성된다.
추가적으로 또는 대안으로, 클럭 게이팅 회로는, 선택 신호 수신기 회로로부터 선택 신호를 수신하도록 구성되고 활성 선택 신호에 응답하여 활성 인에이블 신호를 제공하고 비활성 선택 신호에 응답하여 비활성 인에이블 신호를 제공하도록 구성된 인에이블 회로를 포함한다. 클럭 게이팅 회로는 인에이블 회로로부터의 활성 인에이블 신호에 의해 인에이블될 때 분할된 클럭 신호를 활성 제 1 클럭 신호로서 제공하도록 구성되고 인에이블 회로로부터의 비활성 인에이블 신호에 의해 인에이블되지 않을 때 일정한 클럭 레벨을 제공하도록 구성된 로직 회로를 더 포함한다.
본 개시의 다른 양태에서, 장치는 명령 신호를 수신하고 동작을 수행하기 위해 내부 제어 신호를 제공하도록 구성된 명령 디코더 - 수행될 동작은 적어도 판독 동작 및 기록 동작을 포함함 - 와, 클럭 차단 회로를 포함한다. 클럭 차단 회로는 진행중인 판독 동작을 나타내는 제 1 진행 신호, 진행중인 기록 동작을 나타내는 제 2 진행 신호, 및 클럭 신호를 수신하도록 구성되며, 클럭 차단 회로는 제 1 및 제 2 진행 신호가 기록 또는 판독 동작 중 어느 것도 진행 중이 아님을 표시할 때 활성 클럭 신호에 응답하여 활성 공통 클럭 신호, 활성 기록 클럭 신호, 및 활성 판독 클럭 신호를 제공하도록 구성되고, 제 1 진행 신호가 판독 동작 중임을 표시할 때 활성 판독 및 활성 공통 클럭 신호와, 비활성 기록 클럭 신호를 제공하도록, 그리고, 제 2 진행 신호가 기록 동작이 진행 중임을 표시할 때 활성 기록 및 활성 공통 클럭 신호 및 비활성 판독 클럭 신호를 제공하도록 구성된다.
추가적으로 또는 대안으로, 클럭 차단 회로는 클럭 신호를 수신하고 활성 클럭 신호에 응답하여 활성 기록 클럭 신호 및 진행중인 기록 동작을 나타내는 제 2 진행 신호를 제공하고 진행 중인 판독 동작을 나타내는 제 1 진행 신호 및 활성 클럭 신호에 응답하여 비활성 기록 클럭 신호를 제공하도록 구성된 기록 클럭 로직을 포함한다. 클럭 차단 회로는 클럭 신호를 수신하고 활성 클럭 신호에 응답하여 활성 공통 클럭 신호를 제공하도록 구성된 공통 클럭 로직을 더 포함한다. 클럭 차단 회로는 클럭 신호를 수신하고 진행 중인 판독 동작을 표시하는 제 1 진행 신호 및 활성 클럭 신호에 응답하여 활성 판독 클럭 신호를 제공하도록, 그리고, 진행 중인 기록 동작을 표시하는 제 2 진행 신호 및 활성 클럭 신호에 응답하여 비활성 판독 클럭 신호를 제공하도록 구성된 판독 클럭 로직을 더 포함한다.
추가적으로 또는 대안으로, 장치는 제 1 및 제 2 진행 신호를 수신하도록 구성된, 그리고 진행중인 판독 및 기록 동작을 모두 나타내는 제어 신호를 제공하도록 구성된, AND 로직을 더 포함한다. 기록 클럭 제어 로직은 AND 로직으로부터 제 1 진행 신호 및 제어 신호를 수신하도록 구성되고, AND 로직으로부터의 제어 신호 및 제 1 진행 신호에 기초하여 비활성 기록 클럭 신호 또는 활성 기록 클럭 신호의 제공을 제어하도록 기록 클럭 로직에 활성 클럭 제어 신호를 제공하도록 구성된다. 판독 클럭 제어 로직은 AND 로직으로부터 제어 신호 및 제 2 진행 신호를 수신하도록, 그리고, AND 로직으로부터의 제어 신호 및 제 2 진행 신호에 기초하여 비활성 판독 클럭 신호 또는 활성 판독 클럭 신호의 제공을 제어하도록 판독 클럭 로직에 판독 클럭 제어 신호를 제공하도록 구성된다.
추가적으로 또는 대안으로, 기록 클럭 제어 로직은 제 1 진행 신호에 지연을 제공하고 제 1 진행 신호가 진행 중인 판독 동작을 표시하도록 변할 때와, 활성 클럭 신호를 수신하면서 비활성 기록 클럭 신호를 제공하도록 기록 클럭 로직을 제어하기 위해 기록 클럭 제어 로직이 기록 클럭 제어 신호를 제공할 때 사이의 지연 시간을 제어하도록 구성된 지연 회로를 포함한다.
추가적으로 또는 대안으로, 클럭 차단 회로는 또한 제 1 및 제 2 진행 신호가 판독 동작 및 기록 동작이 모두 진행 중임을 나타낼 때 활성 판독, 활성 기록, 및 활성 공통 클럭 신호를 제공하도록 또한 구성된다.
본 개시의 다른 양태에서, 장치는 복수의 드라이버 회로를 포함하고, 복수의 드라이버 회로의 각각의 드라이버 회로는 제 1 및 제 2 내부 스트로브 신호를 수신하고 제 1 및 제 2 인에이블 신호를 수신하도록 구성되며, 복수의 드라이버 회로의 각각의 드라이버 회로는 활성 제 1 인에이블 신호에 응답하여 상기 제 1 내부 스트로브 신호에 기초하여 제 1 드라이버 신호를 제공하고, 활성 제 2 인에이블 신호에 응답하여 상기 제 1 내부 스트로브 신호에 기초하여 제 2 드라이버 신호를 제공하도록 구성되며, 활성 제 1 인에이블 신호에 응답하여 제 2 내부 스트로브 신호에 기초하여 제 3 드라이버 신호를 제공하고 활성 제 2 인에이블 신호에 응답하여 제 2 내부 스트로브 신호에 기초하여 제 4 드라이버 신호를 제공하도록 더욱 구성된다. 장치는 복수의 데이터 수신기 회로를 더 포함하고, 복수의 데이터 수신기 회로의 각각의 데이터 수신기 회로는 복수의 드라이버 회로의 각자의 드라이버 회로로부터 제 1, 제 2, 제 3 및 제 4 드라이버 신호를 수신하도록, 그리고, 각자의 데이터 및 데이터 기준 전압을 수신하도록 구성되며, 복수의 데이터 수신기 회로의 각각의 데이터 수신기 회로는 제 1 전력으로 제 1 전압을 가진 데이터 기준 전압에 대해 각자의 데이터를 샘플링하도록, 그리고, 제 1 전력보다 높은 제 2 전력으로 제 1 전압보다 높은 제 2 전압을 가진 데이터 기준 전압에 대해 각자의 데이터를 샘플링하도록 또한 구성된다.
추가적으로 또는 대안으로, 복수의 데이터 수신기 회로의 각각의 데이터 수신기 회로는 전원에 연결되도록 구성된, 그리고, 제 1 드라이버 신호에 의해 활성화될 때 전원으로부터 전력을 공급하도록 구성된 제 1 전력 스위치; 상기 전원에 연결되고 상기 제 2 드라이버 신호에 의해 활성화될 때 상기 전원으로부터 전력을 제공하도록 구성된 제 2 전력 스위치; 및 상기 제 1 및 제 2 전력 스위치에 연결되고 데이터 및 데이터 기준 전압을 수신하며 제 1, 2, 3 드라이버 신호를 수신하도록 구성된 제 1 샘플러 회로를 포함하며, 상기 제 1 샘플러 회로는 전력이 적어도 제 1 전력 스위치에 의해 제공될 때 제 1 내부 데이터를 제공하기 위해 제 1 및 제 3 드라이버 신호에 응답하여 데이터를 샘플링하도록 구성된다. 복수의 데이터 수신기 회로의 각각의 데이터 수신기 회로는 전원에 연결되도록 구성되고 제 3 드라이버 신호에 의해 활성화될 때 전원으로부터 전력을 제공하도록 구성된 제 3 전력 스위치; 상기 전원에 연결되고 상기 제 4 드라이버 신호에 의해 활성화될 때 상기 전원으로부터 전력을 제공하도록 구성된 제 4 전력 스위치; 및 상기 제 3 및 제 4 전력 스위치에 연결되고 상기 데이터 및 상기 데이터 기준 전압을 수신하고 상기 제 1, 제 3 및 제 4 드라이버 신호를 수신하도록 구성된 제 2 샘플러 회로를 더 포함하고, 상기 제 2 샘플러 회로는 전력이 적어도 상기 제 3 전력 스위치에 제공될 때 제 2 내부 데이터를 제공하기 위해 제 3 및 제 4 드라이버 신호에 응답하여 데이터를 샘플링하도록 구성된다.
추가적으로 또는 대안으로, 제 1 샘플러 회로는 제 1 및 제 2 전력 스위치에 결합된 차동 증폭기를 포함하고, 차동 증폭기는 데이터와 데이터 기준 전압을 비교하고 전력이 적어도 제 1 전력 스위치에 의해 제공될 때 상기 비교에 기초하여 내부 데이터 신호를 제공하도록 구성되며, 차동 증폭기는 제 1 및 제 2 출력 노드를 포함하고, 내부 데이터 신호가 제 1 출력 노드에서 제공된다. 제 1 샘플러 회로는, 차동 증폭기에 결합되고 제 3 드라이버 신호에 의해 활성화될 때 차동 증폭기의 제 1 및 제 2 출력 노드에서 상보 전압을 래치하도록 구성된 래치 회로를 더 포함한다.
추가적으로 또는 대안으로, 제 1, 제 2, 제 3 및 제 4 전력 스위치는 각각 p-채널 전계 효과 트랜지스터를 포함한다.
추가적으로 또는 대안으로, 제 2 전력 스위치는 제 2 인에이블 신호가 활성화될 때 제 2 드라이버 신호에 의해 활성화되고, 제 4 전력 스위치는 제 1 전력보다 높은 제 2 전력을 제공하도록 제 2 인에이블 신호가 활성화될 때 제 4 드라이버 신호에 의해 활성화된다.
추가적으로 또는 대안으로, 복수의 드라이버 회로의 각각의 드라이버 회로는 제 1 내부 스트로브 신호 및 제 1 및 제 2 인에이블 신호를 수신하도록 구성된 제 1 드라이버 로직 회로를 포함하며, 제 1 드라이버 로직 회로는 활성 제 1 인에이블 신호에 응답하여 제 1 드라이버 신호로서 제 1 내부 스트로브 신호를 제공하도록 구성되고, 활성 제 2 인에이블 신호에 응답하여 제 2 드라이버 신호로서 제 1 내부 스트로브 신호를 제공하도록 더욱 구성된다. 복수의 드라이버 회로의 각각의 드라이버 회로는 제 2 내부 스트로브 신호, 및 제 1 및 제 2 인에이블 신호를 수신하도록 구성된 제 2 드라이버 로직 회로를 더 포함하고, 제 2 드라이버 로직 회로는 활성 제 1 인에이블 신호에 응답하여 제 3 드라이버 신호로서 제 2 내부 스트로브 신호를 제공하도록 구성되고, 활성 제 2 인에이블 신호에 응답하여 제 4 드라이버 신호로서 제 2 내부 스트로브 신호를 제공하도록 더욱 구성된다.
추가적으로 또는 대안으로, 상기 장치는 제 1 클럭 주파수를 갖는 제 1 및 제 2 스트로브 신호를 수신하고 제 1 클럭 주파수의 절반인 제 2 클럭 주파수를 가진 제 1 및 제 2 내부 스트로브 신호를 제공하도록 구성된 분배기 및 드라이버 회로를 더 포함한다.
전술한 내용으로부터, 본 개시의 특정 실시예가 예시의 목적으로 본 명세서에 설명되었지만, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 범위 개시는 여기에 설명된 특정 실시예들 중 임의의 것에 의해 제한되지 않아야 한다.

Claims (20)

  1. 장치로서,
    명령 신호를 수신하고 동작 수행을 위한 내부 제어 신호를 제공하도록 구성된 명령 디코더 - 수행될 동작은 적어도 판독 동작 및 기록 동작을 포함함 -; 및
    클럭 차단 회로 - 상기 클럭 차단 회로는, 진행중인 판독 동작을 나타내는 제 1 진행 신호, 진행중인 기록 동작을 나타내는 제 2 진행 신호, 및 클럭 신호를 수신하도록 구성되고, 상기 클럭 차단 회로는 제 1 및 제 2 진행 신호가 기록 또는 판독 동작 어느 것도 진행 중이 아님을 나타낼 때 활성 클럭 신호에 응답하여 활성 판독 클럭 신호, 활성 기록 클럭 신호, 및 활성 공통 클럭 신호를 제공하도록 구성되고, 제 1 진행 신호가 진행중인 판독 동작을 나타낼 때 활성 판독 및 활성 공통 클럭 신호 및 비활성 기록 클럭 신호를 제공하고, 제 2 진행 신호가 진행중인 기록 동작을 나타낼 때 활성 기록 및 활성 공통 클럭 신호 및 비활성 판독 클럭 신호를 제공하도록 더 구성됨 - 를 포함하는 장치.
  2. 제 1 항에 있어서, 상기 클럭 차단 회로는:
    클럭 신호를 수신하고, 진행중인 기록 동작을 나타내는 제 2 진행 신호 및 활성 클럭 신호에 응답하여 활성 기록 클럭 신호를 제공하고, 진행중인 판독 동작을 나타내는 제 1 진행 신호 및 활성 클럭 신호에 응답하여 비활성 기록 클럭 신호를 제공하도록 구성된 기록 클럭 로직;
    클럭 신호를 수신하고, 활성 클럭 신호에 응답하여 활성 공통 클럭 신호를 제공하도록 구성된 공통 클럭 로직; 및
    클럭 신호를 수신하고, 진행중인 판독 동작을 나타내는 제 1 진행 신호 및 활성 클럭 신호에 응답하여 활성 판독 클럭 신호를 제공하고, 진행중인 기록 동작을 나타내는 제 2 진행 신호 및 활성 클럭 신호에 응답하여 비활성 판독 클럭 신호를 제공하도록 구성된 판독 클럭 로직을 포함하는, 장치.
  3. 제 2 항에 있어서,
    제 1 및 제 2 진행 신호를 수신하도록 구성되고, 진행중인 판독 및 기록 동작 모두를 나타내는 제어 신호를 제공하도록 구성된 AND 로직;
    AND 로직으로부터의 제어 신호 및 제 1 진행 신호를 수신하도록 구성되고, AND 로직으로부터의 제어 신호 및 제 1 진행 신호에 기초하여 비활성 기록 클럭 신호 또는 활성 기록 클럭 신호의 제공을 제어하기 위해 기록 클럭 로직에 기록 클럭 제어 신호를 제공하도록 구성된 기록 클럭 제어 로직; 및
    AND 로직으로부터의 제어 신호 및 제 2 진행 신호를 수신하도록 구성되고, AND 로직으로부터의 제어 신호 및 제 2 진행 신호에 기초하여 비활성 판독 클럭 신호 또는 활성 판독 클럭 신호의 제공을 제어하기 위해 판독 클럭 로직에 판독 클럭 제어 신호를 제공하도록 구성된 판독 클럭 제어 로직을 더 포함하는, 장치.
  4. 제 3 항에 있어서, 상기 기록 클럭 제어 로직은 지연 회로를 포함하고, 상기 지연 회로는 제 1 진행 신호에 지연을 제공하도록, 그리고 제 1 진행 신호가 진행중인 판독 동작을 나타내도록 변화하는 시점과, 활성 클럭 신호를 수신하면서 비활성 기록 클럭 신호를 제공하도록 기록 클럭 로직을 제어하기 위해 기록 클럭 제어 로직이 기록 클럭 제어 신호를 제공하는 시점 간의 지연 시간을 제어하도록 구성되는, 장치.
  5. 제 2 항에 있어서, 상기 클럭 차단 회로는 제 1 및 제 2 진행 신호가 판독 동작 및 기록 동작 모두 진행 중임을 나타낼 때 활성 판독, 활성 기록, 및 활성 공통 클럭 신호를 제공하도록 더 구성되는 장치.
  6. 제 2 항에 있어서,
    진행중인 판독 및 기록 동작 모두를 나타내는 제어 신호를 제공하도록 구성된 제 1 제어 회로;
    상기 제어 신호 및 제 1 진행 신호에 기초하여 기록 클럭 로직에 기록 클럭 제어 신호를 제공하도록 구성된 제 2 제어 회로; 및
    상기 제어 신호 및 제 2 진행 신호에 기초하여 판독 클럭 로직에 판독 클럭 제어 신호를 제공하도록 구성된 제 3 제어 회로를 더 포함하는, 장치.
  7. 제 6 항에 있어서, 상기 제 2 제어 회로는 기록 클럭 로직에 의한 활성 기록 클럭 신호 또는 비활성 기록 클럭 신호의 제공을 제어하도록 더 구성되는, 장치.
  8. 제 6 항에 있어서, 상기 제 3 제어 회로는 판독 클럭 로직에 의한 활성 판독 클럭 신호 또는 비활성 판독 클럭 신호의 제공을 제어하도록 더 구성되는, 장치.
  9. 제 1 항에 있어서, 상기 클럭 차단 회로는:
    클럭 신호를 수신하고, 제 1 진행 신호가 진행중인 판독 동작을 나타낼 때 비활성 기록 클럭 신호를 제공하도록 구성된 기록 클럭 로직; 및
    클럭 신호를 수신하고, 제 2 진행 신호가 진행중인 기록 동작을 나타낼 때 비활성 판독 클럭 신호를 제공하도록 구성된 판독 클럭 로직을 포함하는, 장치
  10. 제 9 항에 있어서,
    제 1 진행 신호에 지연을 제공하도록 구성된 지연 회로를 포함하는 기록 클럭 제어 로직; 및
    제 2 진행 신호에 지연을 제공하도록 구성된 지연 회로를 포함하는 판독 클럭 제어 로직을 더 포함하는, 장치.
  11. 장치로서,
    명령 신호를 수신하고 동작 수행을 위한 내부 제어 신호를 제공하도록 구성된 명령 디코더 - 수행될 동작은 적어도 판독 동작 및 기록 동작을 포함함 -; 및
    클럭 차단 회로 - 상기 클럭 차단 회로는 판독 진행 신호, 기록 진행 신호, 및 클럭 신호를 수신하도록 구성되고, 상기 클럭 차단 회로는 진행중인 기록 동작을 나타내는 기록 진행 신호에 대응하여 활성 기록 클럭 신호를 제공하고, 진행중인 판독 동작을 나타내는 판독 진행 신호에 대응하여 활성 판독 클럭 신호를 제공하도록 구성됨 - 를 포함하고,
    상기 클럭 차단 회로는 진행중인 판독 동작을 나타내는 판독 진행 신호 또는 진행중인 기록 동작을 나타내는 기록 진행 신호에 대응하여 활성 공통 클럭 신호를 제공하도록 더 구성되고,
    상기 클럭 차단 회로는 판독 진행 신호 및 기록 진행 신호가 판독 동작 및 기록 동작 모두 진행 중임을 나타낼 때 활성 판독, 활성 기록, 및 활성 공통 클럭 신호를 제공하도록 더 구성되는, 장치.
  12. 제 11 항에 있어서, 상기 클럭 차단 회로는:
    클럭 신호를 수신하고, 진행중인 기록 동작을 나타내는 기록 진행 신호 및 활성 클럭 신호에 응답하여 활성 기록 클럭 신호를 제공하고, 진행중인 판독 동작을 나타내는 판독 진행 신호 및 활성 클럭 신호에 응답하여 비활성 기록 클럭 신호를 제공하도록 구성된 기록 클럭 로직을 포함하는, 장치.
  13. 제 11 항에 있어서, 상기 클럭 차단 회로는:
    클럭 신호를 수신하고, 활성 클럭 신호에 응답하여 활성 공통 클럭 신호를 제공하도록 구성된 공통 클럭 로직을 포함하는, 장치.
  14. 제 11 항에 있어서, 상기 클럭 차단 회로는:
    클럭 신호를 수신하고, 진행중인 판독 동작을 나타내는 판독 진행 신호 및 활성 클럭 신호에 응답하여 활성 판독 클럭 신호를 제공하고, 진행중인 기록 동작을 나타내는 기록 진행 신호 및 활성 클럭 신호에 응답하여 비활성 판독 클럭 신호를 제공하도록 구성된 판독 클럭 로직을 포함하는, 장치.
  15. 제 11 항에 있어서,
    지연 회로를 포함하는 기록 클럭 제어 로직을 더 포함하고, 상기 지연 회로는 판독 진행 신호에 지연을 제공하도록, 그리고 판독 진행 신호가 진행중인 판독 동작을 나타내도록 변화하는 시점과, 기록 클럭 제어 로직이 기록 클럭 제어 신호를 제공하는 시점 간의 지연 시간을 제어하도록 구성되고,
    상기 클럭 차단 회로는 기록 클럭 로직을 더 포함하고, 상기 기록 클럭 로직은 활성 클럭 신호를 수신하면서, 판독 진행 신호가 진행중인 판독 동작을 나타낼 때 비활성 기록 클럭 신호를 제공하도록 구성되는, 장치.
  16. 삭제
  17. 장치로서,
    명령 신호를 수신하고 동작 수행을 위한 내부 제어 신호를 제공하도록 구성되는 명령 디코더 - 수행될 동작은 적어도 판독 동작 및 기록 동작을 포함함 -; 및
    클럭 차단 회로 - 상기 클럭 차단 회로는 진행중인 판독 동작을 나타내는 제 1 진행 신호, 진행중인 기록 동작을 나타내는 제 2 진행 신호, 및 클럭 신호를 수신하도록 구성되고, 상기 클럭 차단 회로는 제 1 진행 신호가 진행중인 판독 동작을 나타낼 때 활성 판독 클럭 신호를 제공하고, 제 2 진행 신호가 진행중인 기록 동작을 나타낼 때 활성 기록 클럭 신호를 제공하도록 구성됨 - 를 포함하고,
    상기 클럭 차단 회로는 제 1 및 제 2 진행 신호가 기록 또는 판독 동작 어느 것도 진행 중이 아님을 나타낼 때 활성 클럭 신호에 응답하여 활성 판독 클럭 신호, 활성 기록 클럭 신호, 및 활성 공통 클럭 신호를 제공하도록 더 구성되는, 장치.
  18. 삭제
  19. 제 17 항에 있어서, 상기 클럭 차단 회로는 제 1 진행 신호가 진행중인 판독 동작을 나타낼 때 활성 판독 및 활성 공통 클럭 신호 및 비활성 기록 클럭 신호를 제공하도록 더 구성되는, 장치.
  20. 제 19 항에 있어서, 상기 클럭 차단 회로는 제 2 진행 신호가 진행중인 기록 동작을 나타낼 때 활성 기록 및 활성 공통 클럭 신호 및 비활성 판독 클럭 신호를 제공하도록 더 구성되는, 장치.
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