KR102223007B1 - 반도체 메모리 장치, 이의 리프레쉬 방법 및 반도체 메모리 장치의 리프레쉬 카운터 - Google Patents

반도체 메모리 장치, 이의 리프레쉬 방법 및 반도체 메모리 장치의 리프레쉬 카운터 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 제1 디코더 및 제2 디코더를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀 로우들을 구비한다. 상기 제1 디코더는 일 세트의 로우 어드레스 신호에 기초하여 상기 메모리 셀 로우들 중에서 제1 수의 메모리 셀 로우들을 리프레쉬한다. 상기 제2 디코더는 상기 일 세트의 로우 어드레스 신호에 기초하여 상기 메모리 셀 로우들 중에서 제2 수의 메모리 셀 로우들을 리프레쉬한다. 상기 제1 수와 상기 제2 수는 상기 일 세트의 로우 어드레스 신호에 응답하여 가변된다.

Description

반도체 메모리 장치, 이의 리프레쉬 방법 및 반도체 메모리 장치의 리프레쉬 카운터{Semiconductor memory device, method of refreshing the same and refresh counter of semiconductor memory device}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 이의 리프레쉬 방법 및 반도체 메모리 장치의 리프레쉬 카운터에 관한 것이다.
전자기기에 널리 사용되고 있는 반도체 메모리 장치는 그 용량 및 속도가 증가하고 있고, 그에 따라 반도체 메모리 장치의 전력소모도 증가하고 있다. 특히 휴대용 전자기기의 경우, 반도체 메모리 장치의 전력 소모를 줄이는 것은 매우 중요하다.
반도체 메모리 장치의 일예로서 휘발성 메모리(volatile-memory)인 DRAM은 캐패시터에 저장되어 있는 전하(charge)에 의해 데이터를 저장하는 메모리이다. 커패시터에 저장된 전하는 시간이 흐름에 따라 다양한 경로로
누설(leakage)될 수 있기 때문에, DRAM은 유한한 데이터 리텐션(Finite Data Retention) 특성을 갖는다. DRAM은 유한한 데이터 리텐션을 해결하기 위해서, 캐패시터에 저장된 데이터에 따라 주기적으로 커패시터를 충방전(Charge/Discharge)하는 리프레쉬 동작을 필요로 한다.
DRAM에 대한 리프레쉬 동작에는 전력소모가 따르고, 리프레쉬 주기가 짧을수록 DRAM의 전력소모는 증가한다.
이에 따라 본 발명의 일 목적은 성능을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 성능을 향상시킬 수 있는 반도체 메모리 장치의 리프레쉬 방법을 제공하는 것이다.
본 발명의 일 목적은 성능을 향상시킬 수 있는 반도체 메모리 장치의 리프레쉬 카운터를 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 제1 디코더 및 제2 디코더를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀 로우들을 구비한다. 상기 제1 디코더는 일 세트의 로우 어드레스 신호에 기초하여 상기 메모리 셀 로우들 중에서 제1 수의 메모리 셀 로우들을 리프레쉬한다. 상기 제2 디코더는 상기 일 세트의 로우 어드레스 신호에 기초하여 상기 메모리 셀 로우들 중에서 제2 수의 메모리 셀 로우들을 리프레쉬한다. 상기 제1 수와 상기 제2 수는 상기 일 세트의 로우 어드레스 신호에 응답하여 가변된다.
예시적인 실시예에 있어서, 상기 제1 수는 상기 제2 수보다 클 수 있다.
예시적인 실시예에 있어서, 상기 제1 수는 상기 제2 수보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 제1 수는 상기 제2 수와 동일할 수 있다.
예시적인 실시예에 있어서, 상기 제1 수의 메모리 셀 로우들과 상기 제2 수의 메모리 셀 로우들은 상기 일 세트의 로우 어드레스 신호에 응답하여 동시에 리프레쉬될 수 있다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 리프레쉬 커맨드에 응답하여 상기 일 세트의 로우 어드레스 신호를 발생하는 리프레쉬 카운터; 상기 리프레쉬 커맨드 신호에 응답하여 리프레쉬 동작을 지시하는 리프레쉬 활성화 신호를 생성하는 리프레쉬 신호 생성기; 및 상기 리프레쉬 활성화 신호에 기초하여 상기 제1 로우 디코더에 제공되는 디코딩된 제1 로우 어드레스를 변환 로우 어드레스로 변경하고 상기 변환 로우 어드레스를 상기 제2 디코더에 제공하는 어드레스 변경 로직을 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 메모리 셀 로우들은 상기 메모리 셀 어레이를 구성하는 수의 뱅크 어레이들 중 하나의 뱅크 어레이에 포함되고, 상기 일 세트의 로우 어드레스 신호는 메모리 셀 로우를 액세스하기 위한 p 비트 어드레스 중에서 q(여기서 q는 1이상의 자연수) 비트가 제외된 r(여기서 r은 q보다 큰 자연수이고, p=q+r) 비트의 축약된 리프레쉬 로우 어드레스일 수 있다.
상기 뱅크 어레이는 상기 제외된 r 비트 중 적어도 하나의 비트에 의하여 적어도 제1 및 제2 서브 어레이 그룹들로 분할될 수 있다.
상기 제1 디코더는 상기 일 세트의 로우 어드레스 신호에 기초하여 상기 제1 서브 어레이 그룹에 속하는 메모리 셀 로우들 중 상기 제1 수의 메모리 셀 로우들을 리프레쉬할 수 있다.
상기 제2 디코더는 상기 일 세트의 로우 어드레스 신호에 기초하여 상기 제1 서브 어레이 그룹에 속하는 메모리 셀 로우들 중 상기 제2 수의 메모리 셀 로우들을 리프레쉬할 수 있다.
상기 적어도 제1 및 제2 서브 어레이 그룹들 각각은 복수의 서브 어레들을 포함하고, 상기 서브 어레이들 중 인접한 두 개의 서브 어레이는 비트라인 감지 증폭기를 서로 공유하지 않을 수 있다.
상기 일 목적을 달성하기 위한 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 리프레쉬 방법은 일 세트의 로우 어드레스 신호에 기초하여 제1 로우 디코더에 의하여 상기 복수의 메모리 셀 로우들 중 제1 수의 메모리 셀 로우들을 리프레쉬하는 단계 및 상기 일 세트의 로우 어드레스 신호에 기초하여 제2 로우 디코더에 의하여 상기 복수의 메모리 셀 로우들 중 제2 수의 메모리 셀 로우들을 리프레쉬 하는 단계를 포함한다. 상기 제1 수와 상기 제2 수는 상기 일 세트의 로우 어드레스 신호에 응답하여 가변된다.
예시적인 실시예에 있어서, 상기 제1 수는 상기 제2 수보다 클 수 있다.
예시적인 실시예에 있어서, 상기 제1 수는 상기 제2 수보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 제1 수는 상기 제2 수와 동일할 수 있다.
예시적인 실시예에 있어서, 상기 제1 수의 메모리 셀 로우들과 상기 제2 수의 메모리 셀 로우들은 상기 일 세트의 로우 어드레스 신호에 응답하여 동시에 리프레쉬될 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리프레쉬 카운터는 제1 분주기, 제2 분주기 및 카운팅 블록을 포함한다. 상기 제1 분주기는 리프레쉬 커맨드에 응답하여 하나의 메모리 셀 로우를 액세스하기 위한 p 비트 어드레스 중에서 q(여기서 q는 1이상의 자연수) 비트가 제외된 r(여기서 r은 q보다 큰 자연수이고, p=q+r) 비트의 축약된 리프레쉬 로우 어드레스의 제1 비트를 생성한다. 상기 제2 분주기는 상기 리프레쉬 커맨드에 응답하여 상기 축약된 리프레쉬 로우 어드레스의 제2 비트를 생성한다. 상기 카운팅 블록은 상기 제2 비트에 응답하여 상기 축약된 리프레쉬 로우 어드레스의 나머지 비트들을 생성한다.
예시적인 실시예에 있어서, 상기 제2 분주기와 상기 제1 분주기는 상기 제2 비트와 상기 제1 비트를 '00'의 제1 상태, '01'의 제2 상태 및 '11'의 제3 상태로 순차적으로 출력할 수 있다.
상기 제2 분주기와 상기 제1 분주기가 상기 제2 비트와 상기 제1 비트를 상기 제3 상태로 출력한 후에 상기 나머지 비트들 중 상기 제2 비트 다음의 제3 비트가 '1'만큼 증가할 수 있다.
예시적인 실시예에 있어서, 상기 제1 분주기는 노어 게이트와 순차적으로 연결된 제1 내지 제4 디-플립플롭들을 포함할 수 있다. 상기 제1 내지 제4 디-플립플롭은 데이터 단자, 클럭 단자, 출력 단자 및 반전 출력 단자를 구비할 수 있다.
상기 제1 디-플립플롭의 출력 단자는 상기 제2 디-플립플롭의 데이터 단자에 연결되고, 상기 제2 디-플립플롭의 반전 출력 단자와 상기 제4 디-플립플롭의 출력 단자는 상기 노어 게이트에 연결되고, 상기 노어 게이트의 출력은 상기 제3 디-플립플롭의 데이터 단자에 연결되고, 상기 제3 디-플립플롭의 출력 단자는 상기 제4 디-플립플롭의 데이터 단자에 연결되고, 상기 제4 디-플립플롭의 반전 출력 단자에서 상기 제1 비트가 출력되고, 상기 제1 내지 제4 디-플립플롭들은 네거티브-에지 트리거형이고, 상기 제1 및 제3 디-플립플롭들의 클럭 단자에는 상기 리프레쉬 커맨드가 인가되고, 상기 제2 및 제4 디-플립플롭의 클럭 단자에는 상기 리프레쉬 커맨드의 반전된 버전이 인가될 수 있다.
예시적인 실시예에 있어서, 상기 제2 분주기는 낸드 게이트와 순차적으로 연결된 제1 내지 제4 디-플립플롭들을 포함할 수 있다. 상기 제1 내지 제4 디-플립플롭은 데이터 단자, 클럭 단자, 출력 단자 및 반전 출력 단자를 구비할 수 있다.
상기 제1 디-플립플롭의 출력 단자는 상기 제2 디-플립플롭의 데이터 단자에 연결되고, 상기 제2 디-플립플롭의 반전 출력 단자와 상기 제4 디-플립플롭의 출력 단자는 상기 낸드 게이트에 연결되고, 상기 낸드 게이트의 출력은 상기 제3 디-플립플롭의 데이터 단자에 연결되고, 상기 제3 디-플립플롭의 출력 단자는 상기 제4 디-플립플롭의 데이터 단자에 연결되고, 상기 제4 디-플립플롭의 반전 출력 단자에서 상기 제2 비트가 출력되고, 상기 제1 내지 제4 디-플립플롭들은 네거티브-에지 트리거형이고, 상기 제1 및 제3 디-플립플롭들의 클럭 단자에는 상기 리프레쉬 커맨드가 인가되고, 상기 제2 및 제4 디-플립플롭의 클럭 단자에는 상기 리프레쉬 커맨드의 반전된 버전이 인가될 수 있다.
예시적인 실시예에 있어서, 상기 카운팅 블록은 상기 나머지 비트들을 각각 생성하는 복수의 단위 분주기들을 포함할 수 있다. 상기 복수의 단위 분주기들 각각은 순차적으로 연결된 제1 및 제2 디-플립플롭들을 포함하고, 상기 제1 및 제2 디-플립플롭들은 데이터 단자, 클럭 단자, 출력 단자 및 반전 출력 단자를 구비할 수 있다.
상기 제1 디-플립플롭의 출력 단자는 상기 제2 디-플립플롭의 데이터 단자에 연결되고, 상기 제2 디-플립플롭의 반전 출력 단자는 상기 제1 디-플립플롭의 데이터 단자에 연결되고, 상기 제1 및 제2 디-플립플롭들은 네거티브-에지 트리거형이고, 상기 제1 디-플립플롭의 클럭 단자에는 s(s는 2이상이고, r 보다 작은 자연수) 번째 비트가 인가되고, 상기 제2 디-플립플롭의 클럭 단자에는 상기 s 번째 비트의 반전된 버전이 인가되고, 상기 제2 디-플립플롭의 반전 출력 단자에서 상기 s 번째 비트의 후속 비트가 출력될 수 있다.
본 발명의 예시적인 실시예들에 따르면, 리프레쉬 카운터는 제1 내지 제 3 상태를 순차적으로 반복하여 카운팅하여 축약된 리프레쉬 로우 어드레스를 출력하고, 로우 디코더는 축약된 리프레쉬 로우 어드레스의 제1 비트와 제2 비트의 상태에 따라 동시에 활성화되는 워드라인의 수를 가변할 수 있다. 하나의 메모리 셀 로우를 지정하는 로우 어드레스에서 제외된 비트들의 수가 증가할 수록 한번에 활성화되는 워드라인의 수도 증가한다. 또한 한번에 활성화되는 워드라인들의 수는 2의 제곱수가 아닌 인접한 두 개의 2의 제곱수들의 사이의 값이 될 수 있어, 한번에 활성화되는 워드라인들의 수가 2의 제곱수에 따라서 증가하는 경우에 발생될 수 있는 전력 소모의 증가와 노이즈의 증가를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 5는 도 3에 도시된 뱅크들 각각을 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리프레쉬 카운터를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7에서 제1 분주기와 제2 분주기의 구성을 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 도 7에서 카운팅 블록의 구성을 나타내는 회로도이다.
도 10은 본 발명의 실시예들에 따른 도 7의 리프레쉬 카운터의 동작을 나타내는 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 도 7의 리프레쉬 카운터의 상태 천이를 나타낸다.
도 12는 도 3의 반도체 메모리 장치에서 제1 뱅크의 구조를 구체적으로 설명하는 도면이다.
도 13은 본 발명의 실시예들에 따라 도 12에서 로우 디코더의 구성을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 도 13의 리프레쉬 신호 생성기를 나타내는 블록도이다.
도 15는 제1 리프레쉬 활성화 신호를 나타내는 파형도이다.
도 16은 제2 리프레쉬 활성화 신호를 나타내는 파형도이다.
도 17은 도 13의 로우 디코더에서 어드레스 변경 로직의 동작을 나타낸다.
도 18은 본 발명의 실시예들에 따라 도 13의 제1 디코더에 포함되는 어드레스 코딩 로직을 나타낸다.
도 19는 본 발명의 실시예들에 따른 도 13의 로우 디코더에서 어드레서 변경 로직에 포함되는 제2 비트 변경 파트를 나타낸다.
도 20은 본 발명의 실시예들에 따른 도 13의 로우 디코더에서 어드레서 변경 로직에 포함되는 제1 비트 변경 파트를 나타낸다.
도 21 내지 도 23은 도 12의 뱅크에서 축약된 리프레쉬 로우 어드레스에 따른 리프레쉬 동작을 나타낸다.
도 24는 도 3의 반도체 메모리 장치에서 제1 뱅크의 구조를 구체적으로 설명하는 도면이다.
도 25 내지 27은 도 24의 뱅크에서 축약된 리프레쉬 로우 어드레스에 따른 리프레쉬 동작을 나타낸다.
도 28a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 리프레쉬 방법을 나타내는 흐름도이다.
도 28b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 리프레쉬 방법을 나타내는 흐름도이다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 30은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 31은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 32는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템을 나타낸다.
도 33은 본 발명의 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 34는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 다른 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 반도체 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 리프레쉬 동작이 필요한 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202) 및 데이터 핀(103, 203)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터(DQ)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 데이터 핀(103, 203)을 통해 반도체 메모리 장치(200a)로 데이터를 입력하거나 반도체 메모리 장치(200a)로부터 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(100)는 어드레스 핀(102, 202)을 통해 반도체 메모리 장치(200a)로 어드레스를 입력하거나, 메모리 장치(201)로부터 어드레스를 출력할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(240), 로우 어드레스 멀티플렉서(250), 컬럼 어드레스 래치(255), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 동적 메모리 셀들을 포함할 수 있다. 도 3에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 카운터(240)는 제어 로직(210)으로부터의 리프레쉬 커맨드(REF)에 응답하여 메모리 셀 어레이(300)에 포함되는 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다. 여기서 리프레쉬 로우 어드레스(REF_ADDR)는 하나의 메모리 셀 로우를 지정하는 비트들에서 일부 비트가 생략된 축약된 리프레쉬 로우 어드레스일 수 있다.
로우 어드레스 멀티플렉서(245)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(245)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(245)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(255)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(255)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(255)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(200a)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직(210)은 커맨드(210)를 디코딩하여 리프레쉬 커맨드(REF)를 생성할 수 있다. 생성된 리프레쉬 커맨드(REF)는 로우 디코더들(260)에 제공될 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 4를 참조하면, 반도체 메모리 장치(400)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 복수의 뱅크들(410~480)을 포함한다. 복수의 뱅크들(410~480) 각각은, 도 5와 같이, 복수개의 워드라인들(WLs), 복수개의 비트라인들(BLs), 그리고 워드라인들(WLs)과 비트라인들 (BLs) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 뱅크(410~480)의 로우들(rows)이라고 정하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 뱅크(410~480)의 칼럼들(columns)이라고 정할 수 있다.
도 4에서는 메모리 장치(400)가 8개의 뱅크들로 구성되는 예에 대하여 설명된다. 메모리 장치(400)는 8개의 뱅크들(410~480) 이외에 다양한 수의 뱅크들을 포함할 수 있다.
복수의 뱅크들(410~480)에서, 제1 뱅크(410)는 제1 서브 뱅크(411), 제2 서브 뱅크(412), 제1 로우 디코더(413), 제2 로우 디코더(414), 제1 칼럼 디코더(415), 그리고 제2 칼럼 디코더(416)를 포함할 수 있다. 또한 제2 뱅크(420)는 제1 서브 뱅크(421), 제2 서브 뱅크(422), 제1 로우 디코더(423), 제2 로우 디코더(424), 제1 칼럼 디코더(425), 그리고 제2 칼럼 디코더(426)를 포함할 수 있다. 제3 내지 제8 뱅크들(430~480) 각각의 구성은 제1 및 제2 뱅크들(410, 420) 각각의 구성과 동일하다. 제1 로우 디코더(113)와 제2 로우 디코더(114)는 뱅크 어드레스(BANK_ADDR)와 로우 어드레스(RA)를 수신할 수 있다. 제1 칼럼 디코더(115)와 제2 칼럼 디코더(116)는 칼럼 어드레스들(미도시)을 수신할 수 있다. 뱅크 어드레스(BANK_ADDR)에 따라 다수개의 뱅크들(410~480) 중 하나의 뱅크가 선택되고, 로우 어드레스들(RA)과 칼럼 어드레스들(미도시)에 따라 선택된 뱅크 내 메모리 셀들이 어드레싱될 수 있다.
제1 뱅크(410)는 제1 서브 뱅크(411)와 제2 서브 뱅크(412)로 구분될 수 있다. 제1 서브 뱅크(411)와 제2 서브 뱅크(412)는 메모리 셀들(MCs)의 워드라인들(WLs)이 배열되는 방향, 즉 로우 방향으로 배열되는 것을 볼 수 있다. 제1 서브 뱅크(411)는 제1 로우 디코더(113)와 제1 칼럼 디코더(415)에 연결될 수 있다. 제1 서브 뱅크(411)의 메모리 셀들은 제1 로우 디코더(413)와 제1 칼럼 디코더(415)에 의해 어드레싱될 수 있다. 제2 서브 뱅크(412)는 제2 로우 디코더(414)와 제2 칼럼 디코더(416)에 연결될 수 있다. 제2 서브 뱅크(412)의 메모리 셀들은 제2 로우 디코더(414)와 제2 칼럼 디코더(416)에 의해 어드레싱될 수 있다.
제1 서브 뱅크(411)와 제2 서브 뱅크(412)는, 제1 로우 디코더(413)와 제2 로우 디코더(414)로 제공되는 로우 어드레스 신호(RA) 중 어느 하나의 비트에 의해 선택될 수 있다. 예컨대, 로우 어드레스 신호의 MSB 신호에 의해 제1 서브 뱅크(411) 또는 제2 서브 뱅크(112)가 선택될 수 있다.
제1 서브 뱅크(411)와 제2 서브 뱅크(412)는 각각의 데이터 라인 센스 앰프 블록(417, 418)과 연결되고, 서로 독립된 데이터 입출력 라인들(I/O1, I/O2)과 연결될 수 있다. 제1 서브 뱅크(411)에서 독출된 데이터는 제1 데이터 라인 센스 앰프 블록(417)과 제1 데이터 입출력 라인들(I/O1)을 통하여 출력될 수 있다. 제2 서브 뱅크(412)에서 독출된 데이터는 제2 데이터 라인 센스 앰프(418)와 제2 데이터 입출력 라인들(I/O2)을 통하여 출력될 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 6을 참조하면, 반도체 메모리 장치(500)는 스택 뱅크 아키텍쳐를 갖는 다수개의 메모리 뱅크들(BANK0~BANK7)을 포함한다. 메모리 뱅크들(BANK0~BANK7)은 노이즈 분산을 위하여 분리 배치될 수 있다. 메모리 뱅크들(BANK0~BANK7)은 메모리 장치(500)의 중앙에 배열되는 패드들(Pads)을 기준으로 4분면(50A, 50B, 50C, 50D)에 나누어 배치될 수 있다. 다수개의 메모리 뱅크들(BANK0~BANK7) 각각도 도 5에 도시된 바와 같이 복수개의 워드라인들(WLs), 복수개의 비트라인들(BLs), 그리고 워드라인들(WLs)과 비트라인들 (BLs) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함할 수 있다.
제1 뱅크(BANK0)는 제1 사분면(50A)과 제4 사분면(50D)에 나누어 배치되고, 제2 뱅크(BANK1)는 제2 사분면(50B)과 제3 사분면(50C)에 나누어 배치될 수 있다. 나머지 짝수번 뱅크들(BANK2, BANK4, BANK6)은 제1 사분면(50A)과 제4 사분면(50D)에 나누어 배치될 수 있다. 나머지 홀수번 뱅크들(BANK3, BANK5, BANK7)은 제2 사분면(50B)과 제3 사분면(50C)에 나누어 배치될 수 있다.
제1 뱅크(BANK0)는 제1 사분면(50A)에 배치된 제1 메모리 셀 어레이 블록(510a)과 제4 사분면(50D)에 배치된 제2 메모리 셀 어레이 블록(510b)으로 구성될 수 있다. 제2 뱅크(BANK1)는 제2 사분면(50B)에 배치된 제1 메모리셀 어레이 블록(520a)과 제3 사분면(50C)에 배치된 제2 메모리 셀 어레이 블록(520b)으로 구성될 수 있다. 제3 뱅크(BANK2)는 제1 사분면(50A)에 배치된 제1 메모리 셀 어레이 블록(530a)과 제4 사분면(50D)에 배치된 제2 메모리 셀 어레이 블록(530b)으로 구성될 수 있다.
나머지 짝수번 뱅크들(BANK4, BANK6) 각각도 제1 사분면(50A)에 배치되는 제1 메모리 셀 어레이 블록과 제4 사분면(50D)에 배치되는 제2 메모리 셀 어레이 블록으로 구성될 수 있다. 나머지 홀수번 뱅크들(BANK3, BANK5, BANK7) 각각도 제2 사분면(50B)에 배치되는 제1 메모리 셀 어레이 블록과 제3 사분면(50C)에 배치되는 제2 메모리 셀 어레이 블록으로 구성될 수 있다.
메모리 장치(500)의 제1 사분면(50A)을 살펴보면, 제1 뱅크(BANK0)의 제1 메모리 셀 어레이 블록(510a)과 제3뱅크(BANK2)의 제1 메모리 셀 어레이 블록(530a)이 스택된 스택 뱅크 구조를 갖는다. 제1 뱅크(BANK0)의 제1 메모리 셀 어레이 블록(510a)는 2개의 어레이 그룹들(511, 512)로 구분될 수 있다. 제3 뱅크(BANK2)의 제1 메모리 셀 어레이 블록(530a)도 2개의 서브 어레이 그룹들(531, 532)로 구분될 수 있다. 제1 뱅크(BANK0)의 서브어레이 그룹들(511, 512)과 제3 뱅크(BANK2)의 서브 어레이 그룹들(531, 532)은 메모리 셀들의 비트라인들이 배열되는 방향, 즉 칼럼 방향으로 배열되는 것을 볼 수 있다.
제1 뱅크(BANK0)와 제3 뱅크(BANK3)의 제1 메모리 셀 어레이 블록들(510a, 530a)은 로우 디코더(513)를 사이에 두고 양분되어 있다. 양분된 제1 메모리 셀 어레이 블록들(510a, 530a)은 로우 디코더(513)와 제1 및 제2 칼럼 디코더(515, 516)와 연결될 수 있다. 양분된 제1 메모리 셀 어레이 블록들(510a, 530a)의 메모리 셀들은 로우 디코더(513)와 제1 및 제2 칼럼 디코더(515, 516)에 의해 어드레싱될 수 있다.
로우 디코더(513)는 뱅크 어드레스들(BAs)과 로우 어드레스들(RAs)을 수신할 수 있다. 제1 및 제2 칼럼 디코더들(515, 516)은 칼럼 어드레스들(미도시)을 수신할 수 있다. 뱅크 어드레스들(BAs)에 따라 제1 및 제3 뱅크들(BANK0, BANK3) 중 하나의 뱅크가 선택되고, 로우 어드레스들(RAs)과 칼럼 어드레스들(미도시)에 따라 선택된 뱅크 내 서브 메모리 셀 어레이 블록들(511, 512, 531, 532)의 메모리 셀들이 어드레싱될 수 있다.
제1 뱅크(BANK0)의 제1 서브 어레이 그룹(511)과 제2 서브 어레이 그룹(512)은 로우 디코더(513)로 제공되는 로우 어드레스 신호들(RAs) 중 어느 하나의 비트에 의해 선택될 수 있다. 예컨대, 로우 어드레스 신호의 MSB 신호(RAMSB)에 의해 제1 서브 어레이 그룹(511) 또는 제2 서브 어레이 그룹(512)이 선택될 수 있다. 제1 서브 어레이 그룹(511)은 /RAMSB 신호에 의해 선택되고, 제2 서브 어레이 그룹(512)은 RAMSB에 의해 선택될 수 있다.
제1 및 제3 뱅크들(BANK0, BANK2)과 동일하게, 제5 및 제7 뱅크(BANK4, BANK6)도 2개의 서브 어레이 그룹들로 구분되는 메모리 셀 어레이 블록들이 스택된다. 제5 및 제7 뱅크(BANK4, BANK6)의 서브 어레이 그룹들은 로우 디코더(513)로 제공되는 로우 어드레스 신호의 MSB 신호(RAMSB)에 의해 선택될 수 있다.
다른 사분면(50B, 50C, 50D)의 메모리 뱅크들(BANK0 - BANK7)도 2개의 서브 어레이 그룹들로 구분되는 메모리 셀 어레이 블록들이 스택된다. 메모리 뱅크들(BANK0 - BANK7) 내 서브 어레이 그룹들은 해당 사분면(50B, 50C, 50D)에 배치된 로우 디코더로 제공되는 로우 어드레스 신호의 MSB 신호(RAMSB)에 의해 선택될 수 있다.
도 7은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리프레쉬 카운터를 나타내는 블록도이다.
도 7을 참조하면, 리프레쉬 카운터(240)는 제1 분주기(241), 제2 분주기(243) 및 카운팅 블록(245)을 포함할 수 있다.
제1 분주기(241)는 리프레쉬 커맨드(REF)에 응답하여 메모리 셀 어레이(300)에 포함되는 하나의 메모리 셀 로우를 리프레쉬하기 위한 복수 비트들 중에서 일부 비트가 제외된 축약된 리프레쉬 로우 어드레스(REF_ADDR)의 제1 비트(REF_ADDR[12])를 생성할 수 있다. 제2 분주기(243)는 리프레쉬 커맨드(REF)에 응답하여 축약된 리프레쉬 로우 어드레스(REF_ADDR)의 제2 비트(REF_ADDR[11])를 생성할 수 있다. 카운팅 블록(245)은 제2 비트에 응답하여 상기 축약된 리프레쉬 로우 어드레스(REF_ADDR)의 나머지 비트들(REF_ADDR[10:0])을 생성할 수 있다.
여기서 하나의 메모리 셀 로우를 지정하기 위한 로우 어드레스(ROW_ADDR)는 모두 15비트로 구성될 수 있다. 즉 로우 어드레스는 ROW_ADDR[14:0]으로 구성될 수 있다. 도 7의 리프레쉬 카운터(240)는 15 비트의 리프레쉬 로우 어드레스 중에서 상위 두 비트들(REF_ADDR[14:13])은 생략하고, 축약된 리프레쉬 로우 어드레스(REF_ADDR[12:0])를 생성하여 메모리 셀 어레이(300)에 포함되는 메모리 셀 로우들을 동시에 리프레쉬할 수 있다. 특히 리프레쉬 카운터(240)는 축약된 리프레쉬 로우 어드레스의 제1 비트(REF_ADDR[12])와 제2 비트(REF_ADDR[11])를 '00'의 제1 상태 '10'의 제2 상태 및 '11'의 제 3 상태를 순차적으로 출력한후 제2 비트(REF_ADDR[11])의 다음 비트(제2 비트(REF_ADDR[10])를 1 만큼 증가시킬 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7에서 제1 분주기와 제2 분주기의 구성을 나타내는 회로도이다.
도 8을 참조하면, 제1 분주기(241)는 순차적으로 연결된 제1 내지 제4 디-플립플롭들(2411~2414), 노어 게이트(2415) 및 인버터들(2416, 2417)을 포함할 수 있다.
제1 내지 제4 디-플립플롭들(2411~2414) 각각은 데이터 단자(D), 클럭 단자(CK), 출력 단자(Q) 및 반전 출력 단자(QB)를 구비할 수 있다. 제1 내지 제4 디-플립플롭들(2411~2414)은 네거티브 에지-트리거형 디-플립플롭일 수 있다.
제1 디-플립플롭(2411)의 출력 단자(Q)는 제2 디-플립플롭(2412)의 데이터 단자(D)에 연결되고, 제2 디-플립플롭(2412)의 반전 출력 단자(QB)와 제4 디-플립플롭(2414)의 출력 단자(Q)는 노어 게이트(2415)에 연결되고, 노어 게이트(2415)의 출력은 제3 디-플립플롭(2413)의 데이터 단자(D)에 연결될 수 있다. 제3 디-플립플롭(2413)의 출력 단자(Q)는 제4 디-플립플롭(2414)의 데이터 단자(D)에 연결되고, 제4 디-플립플롭(2414)의 반전 출력 단자(QB)에서 상기 제1 비트(REF_ADDR[12])가 출력될 수 있다.
제1 디-플립플롭(2411)의 클럭 단자(CK)에는 리프레쉬 커맨드(REF)가 인가되고, 제3 디-플립플롭(2413)의 클럭 단자(CK)에는 리프레쉬 커맨드(REF)가 인가될 수 있다. 제2 디-플립플롭(2412)의 클럭 단자(CK)에는 인버터(2416)를 통하여 리프레쉬 커맨드(REF)의 반전된 버전이 인가되고, 제2 디-플립플롭(2414)의 클럭 단자(CK)에는 인버터(2417)를 통하여 리프레쉬 커맨드(REF)의 반전된 버전이 인가될 수 있다.
제2 분주기(243)는 순차적으로 연결된 제1 내지 제4 디-플립플롭들(2431~2434), 낸드 게이트(2435) 및 인버터들(2436, 2437)을 포함할 수 있다.
제1 내지 제4 디-플립플롭들(2431~2434) 각각은 데이터 단자(D), 클럭 단자(CK), 출력 단자(Q) 및 반전 출력 단자(QB)를 구비할 수 있다. 제1 내지 제4 디-플립플롭들(2431~2434)은 네거티브 에지-트리거형 디-플립플롭일 수 있다.
제1 디-플립플롭(2431)의 출력 단자(Q)는 제2 디-플립플롭(2432)의 데이터 단자(D)에 연결되고, 제2 디-플립플롭(2432)의 반전 출력 단자(QB)와 제4 디-플립플롭(2434)의 출력 단자(Q)는 낸드 게이트(2435)에 연결되고, 노어 게이트(2435)의 출력은 제3 디-플립플롭(2433)의 데이터 단자(D)에 연결될 수 있다. 제3 디-플립플롭(2433)의 출력 단자(Q)는 제4 디-플립플롭(2434)의 데이터 단자(D)에 연결되고, 제4 디-플립플롭(2434)의 반전 출력 단자(QB)에서 상기 제2 비트(REF_ADDR[11])가 출력될 수 있다.
제1 디-플립플롭(2431)의 클럭 단자(CK)에는 리프레쉬 커맨드(REF)가 인가되고, 제3 디-플립플롭(2433)의 클럭 단자(CK)에는 리프레쉬 커맨드(REF)가 인가될 수 있다. 제2 디-플립플롭(2432)의 클럭 단자(CK)에는 인버터(2436)를 통하여 리프레쉬 커맨드(REF)의 반전된 버전이 인가되고, 제2 디-플립플롭(2434)의 클럭 단자(CK)에는 인버터(2437)를 통하여 리프레쉬 커맨드(REF)의 반전된 버전이 인가될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 7에서 카운팅 블록의 구성을 나타내는 회로도이다.
도 9를 참조하면, 카운팅 블록(245)은 복수의 단위 분주기들(2451~245k)을 포함할 수 있다.
단위 분주기들(2451~245k) 각각은 축약된 리프레쉬 로우 어드레스(REF_ADDR) 중에서 제1 비트와 제2 비트를 제외한 나머지 비트들 각각을 생성할 수 있다. 단위 분주기들(2451~245k) 각각은 순차적으로 연결된 제1 및 제2 디-플립플롭들(2451a, 2451b) 및 인버터(2451c)를 포함할 수 있다. 제1 및 제2 디-플립플롭들(2451a, 2451b) 각각은 데이터 단자(D), 클럭 단자(CK), 출력 단자(Q) 및 반전 출력 단자(QB)를 구비할 수 있다. 제1 및 제2 디-플립플롭들(2451a, 2451b)은 네거티브 에지-트리거형 디-플립플롭일 수 있다.
제1 디-플립플롭(2451a)의 출력 단자(Q)는 제2 디-플립플롭(2451b)의 데이터 단자(D)에 연결되고, 제2 디-플립플롭(2451b)의 반전 출력 단자(QB)는 제1 디-플립플롭(2451a)의 데이터 단자(D)에 연결될 수 있다. 제1 디-플립플롭(2451a)의 클럭 단자(CK)에는 제2 비트(REF_ADDR[11])가 인가되고, 제2 디-플립플롭(2451b)의 클럭 단자(CK)에는 인버터(2451c)를 통하여 제2 비트(REF_ADDR[11])의 반전된 버전이 인가될 수 있고, 제2 디-플립플롭(2451b)의 반전 출력 단자(QB)에서 제2 비트(REF_ADDR[11])의 다음 비트인 제3 비트(REF_ADDR[11])가 출력될 수 있다.
도 10은 본 발명의 실시예들에 따른 도 7의 리프레쉬 카운터의 동작을 나타내는 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 도 7의 리프레쉬 카운터의 상태 천이를 나타낸다.
도 10 및 11에서는 제1 비트(REF_ADDR[12])와 제2 비트(REF_ADDR[11])의 동작과 상태 천이를 나타낸다.
도 10 및 도 11을 참조하면, 첫 번째 리프레쉬 커맨드(REF)에 응답하여 리프레쉬 카운터(240)는 제2 비트(REF_ADDR[11])와 제1 비트(REF_ADDR[12])를 '00'의 제1 상태(S0)로 출력하고, 두 번째 리프레쉬 커맨드(REF)에 응답하여 '01'의 제2 상태(S1)로 출력하고, 세 번째 리프레쉬 커맨드(REF)에 응답하여 '11'의 제3 상태(S2)로 출력할 수 있다. 리프레쉬 카운터(240)는 제2 비트(REF_ADDR[11])와 제1 비트(REF_ADDR[12])를 '11'의 제3 상태(S2)로 출력한 후에 제3 비트(REF_ADDR[10])를 1 만큼 증가시킬 수 있다. 또한 리프레쉬 카운터(240)는 네 번째 리프레쉬 커맨드(REF)에 응답하여 제2 비트(REF_ADDR[11])와 제1 비트(REF_ADDR[12])를 00'의 제1 상태(S0)로 다시 출력한다.
도 12는 도 3의 반도체 메모리 장치에서 제1 뱅크의 구조를 구체적으로 설명하는 도면이다.
도 3 및 도 12를 참조하면, 제1 뱅크(301)는 제1 뱅크 어레이(310), 로우 디코더(260a) 및 칼럼 디코더(270a)를 포함하여 구성될 수 있다.
제1 뱅크 어레이(310)는 복수의 서브 어레이들(또는 메모리 블록들, SBR11~SBR14, SBR21~SBR24, SBR31~SBR34, SBR41~SBR44)을 포함할 수 있다. 복수의 서브 어레이들(SBR11~SBR14, SBR21~SBR24, SBR31~SBR34, SBR41~SBR44) 각각은 복수의 메모리 셀 로우들(즉 복수의 워드라인들)을 포함할 수 있다. 서브 어레이들(SBR11~SBR14, SBR21~SBR24, SBR31~SBR34, SBR41~SBR44)은 데이터 입출력 라인들(미도시)과 데이터 라인 센스 앰프 블록(미도시)을 공유하도록 설계될 수 있다. 서브 어레이들(SBR11~SBR14, SBR21~SBR24, SBR31~SBR34, SBR41~SBR44)은 제외된 적어도 하나의 비트(RA[14:13])에 의하여 복수의 서브 어레이 그룹들(311, 313, 315, 317)로 구분될 수 있다. 서브 어레이 그룹들(311, 313, 315, 317)은 각각 제1 비트(REF_ADDR[12])와 제2 비트(REF_ADDR[11])에 구분되는 서브 어레이들(SBR11~SBR14, SBR21~SBR24, SBR31~SBR34, SBR41~SBR44)을 포함할 수 있다. 서브 어레이들(SBR11~SBR14, SBR21~SBR24, SBR31~SBR34, SBR41~SBR44) 중 인접한 두 개의 서브 어레이들(SBR11, SBR12)은 비트라인 감지 증폭기를 서로 공유하지 않을 수 있다. 따라서 서로 다른 서브 어레이에 속하는 메모리 셀 로우들에 연결되는 워드라인들은 리프레쉬 동작 수행시에 동시에 활성화될 수 있다.
도 13은 본 발명의 실시예들에 따라 도 12에서 로우 디코더의 구성을 나타내는 블록도이다.
도 13을 참조하면, 로우 디코더(260a)는 리프레쉬 신호 생성기(261), 제1 디코더(263), 어드레스 변경 로직(265) 및 제2 디코더(269)를 포함할 수 있다.
리프레쉬 신호 생성기(261)는 오토 리프레쉬 커맨드(AREF)나 셀프 리프레쉬 커맨드(SREF)와 같은 리프레쉬 커맨드에 응답하여 리프레쉬 동작을 지시하는 리프레쉬 활성화 신호(REF_ON)를 생성할 수 있다.
제1 디코더(263)는 도 12에서 제1 서브 어레이 그룹들(311, 313)에 포함되는 메모리 셀 로우들에 연결될 수 있다. 도 12에서 제1 서브 어레이 그룹들(311, 313)은 제외된 적어도 하나의 비트(RA[14])가 제1 레벨, 즉 '0'인 서브 어레이 그룹이다. 제1 디코더(263)는 축약된 리프레쉬 로우 어드레스(RA1)와 리프레쉬 활성화 신호(REF_ON)에 응답하여, 제1 서브 어레이 그룹들(311, 313)에 포함되는 메모리 셀 로우들을 리프레쉬하기 위한 디코딩된 제1 로우 어드레스(DRA1)를 생성할 수 있다.
어드레스 변경 로직(265)은 리프레쉬 활성화 신호(REF_ON)와 디코딩된 제1 로우 어드레스(DRA1)를 수신하고, 리프레쉬 활성화 신호(REF_ON)에 기초하여 디코딩된 제1 로우 어드레스(DRA1)를 변환 로우 어드레스(CRA)로 변경할 수 있다. 어드레스 변경 로직(265)은 디코딩된 제1 로우 어드레스(DRA1)의 제1 비트와 제2 비트를 변경하여 변환 로우 어드레스(CRA)를 출력할 수 있다.
제2 디코더(269)는 도 12에서 제2 서브 어레이 그룹들(315, 317)에 포함되는 메모리 셀 로우들에 연결될 수 있다. 도 12에서 제2 서브 어레이 그룹들(315, 317)은 제외된 적어도 하나의 비트(RA[14])가 제2 레벨, 즉 '1'인 서브 어레이 그룹이다. 제2 디코더(269)는 리프레쉬 활성화 신호(REF_ON)와 변환 로우 어드레스(CRA)에 응답하여, 제2 서브 어레이 그룹들(315, 317)에 포함되는 메모리 셀 로우들을 리프레쉬하기 위한 디코딩된 제2 로우 어드레스(DRA2)를 생성할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 13의 리프레쉬 신호 생성기를 나타내는 블록도이다.
도 14를 참조하면, 리프레쉬 신호 생성기(261)는 제1 신호 생성 파트(2611), 제2 신호 생성 파트(2613) 및 오어 게이트(2615)를 포함할 수 있다.
제1 신호 생성 파트(2611)는 리프레쉬 커맨드(REF)가 오토 리프레쉬 커맨드(AREF)인 경우, 오토 리프레쉬 커맨드(AREF)에 응답하여 제1 리프레쉬 활성화 신호(REF_ON1)를 생성할 수 있다. 제2 신호 생성 파트(2613)는 리프레쉬 커맨드(REF)가 셀프 리프레쉬 커맨드(SREF)인 경우, 셀프 리프레쉬 커맨드(SREF)에 응답하여 제2 리프레쉬 활성화 신호(REF_ON2)를 생성할 수 있다. 오어 게이트(2615)는 제1 리프레쉬 활성화 신호(REF_ON1)와 제2 리프레쉬 활성화 신호(REF_ON2)에 대하여 논리합 연산을 수행하여 리프레쉬 활성화 신호(REF_ON)를 출력할 수 있다. 여기서 오토 리프레쉬 커맨드(AREF)는 도 2의 메모리 컨트롤러(100)로부터의 커맨드(CMD)를 도 3의 제어 로직(3)이 디코딩하여 로우 디코더(260a)에 제공할 수 있다. 또한 셀프 리프레쉬 커맨드(SREF)는 반도체 메모리 장치(200a)가 스탠바이 모드에 진입할 경우, 도 3의 제어 로직(3)이 디코딩하여 로우 디코더(260a)에 제공할 수 있다.
도 15는 제1 리프레쉬 활성화 신호를 나타내는 파형도이다.
도 14 및 도 15를 참조하면, 제1 신호 생성 파트(2611)는 오토 리프레쉬 커맨드(AREF)에 응답하여 제1 리프레쉬 활성화 신호(REF_ON1)를 생성하는데, 제1 리프레쉬 활성화 신호(REF_ON1)는 오프 리프레쉬 커맨드(AREF)의 상승 에지에 지연 동기되어 활성화되고, 표준에서 정의된 리프레쉬 사이클 시간(tRFC) 동안 활성화 상태를 유지할 수 있다.
도 16은 제2 리프레쉬 활성화 신호를 나타내는 파형도이다.
도 14 및 도 16을 참조하면, 제2 신호 생성 파트(2613)는 셀프 리프레쉬 커맨드(SREF)에 응답하여 제2 리프레쉬 활성화 신호(REF_ON2)를 생성하는데, 제2 리프레쉬 활성화 신호(REF_ON2)는 셀프 리프레쉬 커맨드(SREF)의 진입(ENTER)의 상승 에지에 지연 동기되어 활성화되고, 셀프 리프레쉬 탈출(EXIT) 후로부터 표준에서 정의된 셀프 리프레쉬 탈출 후 다음 유효 명령 지연 시간(tXSR) 후에 비활성화될 수 있다.
도 17은 도 13의 로우 디코더에서 어드레스 변경 로직의 동작을 나타낸다.
도 17을 참조하면, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[11:12])가 '00'인 경우, 어드레스 변경 로직(265)은 변환 로우 어드레스의 제2 비트와 제1 비트(CRA[11:12])를 '0X(여기서 X는 무시(don't care) 비트)'로 출력하고, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[11:12])가 '01'인 경우, 어드레스 변경 로직(265)은 상기 변환 로우 어드레스의 제2 비트와 제1 비트제2 비트와 제1 비트(CRA[11:12])를 '10'으로 출력하고, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[11:12])가 '1X'인 경우, 어드레스 변경 로직(265)은 변환 로우 어드레스의 제2 비트와 제1 비트(CRA[11:12])를 '11'로 출력할 수 있다.
도 18은 본 발명의 실시예들에 따라 도 13의 제1 디코더에 포함되는 어드레스 코딩 로직을 나타낸다.
도 13의 제1 디코더(263)는 축약된 리프레쉬 로우 어드레스(RA1)의 제2 비트와 제1 비트(RA1[11:12])가 '11'인 경우에는 이를 '1X'로 변환하고 '00'이거나 '01'인 경우에는 이를 변환하지 않을 수 있다. 따라서 제1 디코더(263)는 축약된 리프레쉬 로우 어드레스(RA1)의 제2 비트와 제1 비트(RA1[11:12])가 '11'인 경우에는 이를 '1X'로 변환하는 어드레스 코딩 로직(264)을 포함할 수 있다.
도 18을 참조하면, 어드레스 코딩 로직(2641)은 앤드 게이트(2641) 및 노어 게이트들(2642, 2643)을 포함할 수 있다. 앤드 게이트(2641)는 리프레쉬 활성화 신호(REF_ON), 하이 레벨의 축약된 리프레쉬 로우 어드레스(RA1)의 제2 비트와 제1 비트가(RA1[11<1>:12<1>])를 수신한다. 노어 게이트(2642)는 앤드 게이트(2641)의 출력과 로우 레벨의 축약된 리프레쉬 로우 어드레스(RA1)의 제1 비트(RA[12<0>])를 수신하고 디코딩된 제1 로우 어드레스의 제1 비트(DRA[12<0>])를 출력한다. 노어 게이트(2643)는 앤드 게이트(2641)의 출력과 하이 레벨의 축약된 리프레쉬 로우 어드레스(RA1)의 제1 비트(RA[12<1>])를 수신하고 디코딩된 제1 로우 어드레스의 제1 비트(DRA[12<1>])를 출력할 수 있다. 앤드 게이트(2641)의 출력이 리프레쉬 활성화 신호(REF_ON)가 활성화되는 동안에는 하이 레벨이므로, 디코딩된 제1 로우 어드레스의 제1 비트(DRA[12])는 축약된 리프레쉬 로우 어드레스(RA1)의 제2 비트(RA[12])의 값에 관계없이 로우 레벨이다.
도 19는 본 발명의 실시예들에 따른 도 13의 로우 디코더에서 어드레서 변경 로직에 포함되는 제2 비트 변경 파트를 나타낸다.
도 19를 참조하면, 제2 비트 변경 파트(266)는 앤드 게이트(2661), 낸드 게이트들(2662~2664), 인버터들(INV11, INV12), 낸드 게이트들(2665, 2667), 노어 게이트(2668) 및 인버터(INV13)를 포함할 수 있다.
앤드 게이트(2661)는 리프레쉬 활성화 신호(REF_ON), 하이 레벨의 디코딩된 제1 로우 어드레스의 제1 비트(DRA[12]<1>) 및 로우 레벨의 디코딩된 제1 로우 어드레스의 제2 비트(DRA[11]<0>)를 수신한다. 낸드 게이트(2662)는 로우 레벨의 디코딩된 제1 로우 어드레스의 제2 비트(DRA[11]<0>), 리프레쉬 활성화 신호(REF_ON)의 반전된 버전을 수신한다. 낸드 게이트(2663)는 로우 레벨의 디코딩된 제1 로우 어드레스의 제2 비트(DRA[11]<0>) 및 앤드 게이트(2661)의 출력의 반전된 버전을 수신한다. 낸드 게이트(2664)는 낸드 게이트들(2662, 2663)의 출력들을 수신하고, 로우 레벨의 변환 로우 어드레스의 제2 비트(CRA[11]<0>)를 출력할 수 있다.
낸드 게이트(2665)는 하이 레벨의 디코딩된 제1 로우 어드레스의 제2 비트(DRA[11]<1>), 리프레쉬 활성화 신호(REF_ON)의 반전된 버전을 수신한다. 노어 게이트(2668)는 하이 레벨의 디코딩된 제1 로우 어드레스의 제2 비트(DRA[11]<1>) 및 앤드 게이트(2661)의 출력을 수신한다. 낸드 게이트(2667)는 낸드 게이트(2665)와 오어 게이트(2668)의 출력들을 수신하고, 하이 레벨의 변환 로우 어드레스의 제2 비트(CRA[11]<1>)를 출력할 수 있다.
도 20은 본 발명의 실시예들에 따른 도 13의 로우 디코더에서 어드레서 변경 로직에 포함되는 제1 비트 변경 파트를 나타낸다.
도 20을 참조하면, 제2 비트 변경 파트(268)는 낸드 게이트(2681), 낸드 게이트들(2682~2684), 인버터(INV21), 낸드 게이트들(2685~5687) 및 인버터(INV22)를 포함할 수 있다.
낸드 게이트(2681)는 리프레쉬 활성화 신호(REF_ON) 및 로우 레벨의 변환 로우 어드레스의 제2 비트(CRA[11]<0>)를 수신한다. 낸드 게이트(2682)는 로우 레벨의 디코딩된 제1 로우 어드레스의 제1 비트(DRA[12]<0>), 리프레쉬 활성화 신호(REF_ON)의 반전된 버전을 수신한다. 낸드 게이트(2683)는 로우 레벨의 디코딩된 제1 로우 어드레스의 제2 비트(DRA[11]<0>) 및 하이 레벨의 디코딩된 제1 로우 어드레스의 제1 비트(DRA[12]<1>)를 수신한다. 낸드 게이트(26684)는 낸드 게이트들(2662, 2663)의 출력들 및 낸드 게이트(2681)의 출력을 수신하고, 로우 레벨의 변환 로우 어드레스의 제1 비트(CRA[11]<0>)를 출력할 수 있다.
낸드 게이트(2685)는 로우 레벨의 디코딩된 제1 로우 어드레스의 제1 비트(DRA[12]<0>), 리프레쉬 활성화 신호(REF_ON)의 반전된 버전을 수신한다. 낸드 게이트(2683)는 로우 레벨의 디코딩된 제1 로우 어드레스의 제2 비트(DRA[11]<0>) 및 하이 레벨의 디코딩된 제1 로우 어드레스의 제1 비트(DRA[12]<1>)를 수신한다. 낸드 게이트(26684)는 낸드 게이트들(2662, 2663)의 출력들 및 낸드 게이트(2681)의 출력을 수신하고, 로우 레벨의 변환 로우 어드레스의 제1 비트(CRA[11]<0>)를 출력할 수 있다.
따라서 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[11:12])가 '00'인 경우, 어드레스 변경 로직(265)은 변환 로우 어드레스의 제2 비트와 제1 비트(CRA[11:12])를 '0X(여기서 X는 무시(don't care) 비트)'로 출력하고, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[11:12])가 '01'인 경우, 어드레스 변경 로직(265)은 상기 변환 로우 어드레스의 제2 비트와 제1 비트제2 비트와 제1 비트(CRA[11:12])를 '10'으로 출력하고, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[11:12])가 '1X'인 경우, 어드레스 변경 로직(265)은 변환 로우 어드레스의 제2 비트와 제1 비트(CRA[11:12])를 '11'로 출력할 수 있다.
도 21 내지 도 23은 도 12의 뱅크에서 축약된 리프레쉬 로우 어드레스에 따른 리프레쉬 동작을 나타낸다.
도 21을 참조하면, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[11:12])가 '00'인 경우, 어드레스 변경 로직(265)은 변환 로우 어드레스의 제2 비트와 제1 비트(CRA[11:12])를 '0X(여기서 X는 무시(don't care) 비트)'로 출력하므로, 제1 디코더(263)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제1 서브 어레이 그룹들(311, 313)에서 두 개의 워드라인들을 동시에 활성화시키고, 제2 디코더(269)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제2 서브 어레이 그룹들(315, 317)에서 네 개의 워드라인들을 동시에 활성화시킬 수 있다. 즉 도 21에서는 하나의 리프레쉬 커맨드(REF)에 응답하여 6 개의 워드라인들이 동시에 활성화됨을 알 수 있다.
도 22를 참조하면, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[11:12])가 '01'인 경우, 어드레스 변경 로직(265)은 상기 변환 로우 어드레스의 제2 비트와 제1 비트(CRA[11:12])를 '10'으로 출력하므로, 제1 디코더(263)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제1 서브 어레이 그룹들(311, 313)에서 두 개의 워드라인들을 동시에 활성화시키고, 제2 디코더(269)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제2 서브 어레이 그룹들(315, 317)에서 두 개의 워드라인들을 동시에 활성화시킬 수 있다. 즉 도 22에서는 하나의 리프레쉬 커맨드(REF)에 응답하여 네 개의 워드라인들이 동시에 활성화됨을 알 수 있다.
도 23을 참조하면, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[11:12])가 '1X'인 경우, 어드레스 변경 로직(265)은 변환 로우 어드레스의 제2 비트와 제1 비트(CRA[11:12])를 '11'로 출력하므로, 제1 디코더(263)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제1 서브 어레이 그룹들(311, 313)에서 네 개의 워드라인들을 동시에 활성화시키고, 제2 디코더(269)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제2 서브 어레이 그룹들(315, 317)에서 두 개의 워드라인들을 동시에 활성화시킬 수 있다. 즉 도 23에서는 하나의 리프레쉬 커맨드(REF)에 응답하여 여섯 개의 워드라인들이 동시에 활성화됨을 알 수 있다.
도 21 내지 23에서 축약된 리프레쉬 로우 어드레스(RA[12:0])은 일 세트의 로우 어드레스 신호라고도 할 수 있다. 즉 도 21 내지 23에서, 제1 로우 디코더(263)는 일 세트의 로우 어드레스 신호(RA[12:0])에 기초하여 뱅크 어레이(310)에 구비되는 복수의 메모리 셀 로우들 중에서 제1 수의 메모리 셀 로우들을 리프레쉬하고, 제2 로우 디코더(269)는 일 세트의 로우 어드레스 신호(RA[12:0])에 기초하여 뱅크 어레이(310)에 구비되는 복수의 메모리 셀 로우들 중에서 제2 수의 메모리 셀 로우들을 리프레쉬할 수 있다. 여기서 제1 수와 제2 수는 일 세트의 로우 어드레스 신호(RA[12:0])에 의하여 가변될 수 있다. 도 21에서는 제1 수가 제2 수보다 작고, 도 22에서는 제1 수가 제2 수가 동일하고, 도 23에서는 제1 수가 제2 수보다 크다. 또한 도 21 내지 도 23에서 제1 수의 메모리 셀 로우들과 제2 수의 메모리 셀 로우들을 동시에 리프레쉬될 수 있다.
도 24는 도 3의 반도체 메모리 장치에서 제1 뱅크의 구조를 구체적으로 설명하는 도면이다.
도 3 및 도 24를 참조하면, 제1 뱅크(301)는 제1 뱅크 어레이(310), 로우 디코더(260a) 및 칼럼 디코더(270a)를 포함하여 구성될 수 있다.
제1 뱅크 어레이(310)는 복수의 서브 어레이들(또는 메모리 블록들, SBR51~SBR54, SBR61~SBR64)을 포함할 수 있다. 복수의 서브 어레이들(SBR51~SBR54, SBR61~SBR64) 각각은 복수의 메모리 셀 로우들(즉 복수의 워드라인들)을 포함할 수 있다. 서브 어레이들(SBR51~SBR54, SBR61~SBR64)은 데이터 입출력 라인들(미도시)과 데이터 라인 센스 앰프 블록(미도시)을 공유하도록 설계될 수 있다. 서브 어레이들(SBR51~SBR54, SBR61~SBR64)은 제외된 적어도 하나의 비트(RA[14])에 의하여 복수의 서브 어레이 그룹들(312, 314)로 구분될 수 있다. 서브 어레이 그룹들(312, 314)은 각각 제1 비트(REF_ADDR[13])와 제2 비트(REF_ADDR[12])에 구분되는 서브 어레이들(SBR51~SBR54, SBR61~SBR64)을 포함할 수 있다. 서브 어레이들(SBR51~SBR54, SBR61~SBR64) 중 인접한 두 개의 서브 어레이들(SBR51, SBR52)은 비트라인 감지 증폭기를 서로 공유하지 않을 수 있다. 따라서 서로 다른 서브 어레이에 속하는 메모리 셀 로우들에 연결되는 워드라인들은 리프레쉬 동작 수행시에 동시에 활성화될 수 있다.
도 24는 도 13과 비교할 때. 제외된 적어도 하나의 비트가 두 비트에서 한 비트로 감소하였고, 서브 어레이들(SBR51~SBR54, SBR61~SBR64) 각각이 서브 어레이들(SBR11~SBR14, SBR21~SBR24, SBR31~SBR34, SBR41~SBR44) 각각보다 두 배의 로우들을 포함한다는 점에서 차이가 있다.
도 25 내지 27은 도 24의 뱅크에서 축약된 리프레쉬 로우 어드레스에 따른 리프레쉬 동작을 나타낸다.
도 25를 참조하면, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[12:13])가 '00'인 경우, 어드레스 변경 로직(265)은 변환 로우 어드레스의 제2 비트와 제1 비트(CRA[12:13])를 '0X(여기서 X는 무시(don't care) 비트)'로 출력하므로, 제1 디코더(263)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제1 서브 어레이 그룹(312)에서 하나의 워드라인을 활성화시키고, 제2 디코더(269)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제2 서브 어레이 그룹(314)에서 두 개의 워드라인들을 동시에 활성화시킬 수 있다. 즉 도 25에서는 하나의 리프레쉬 커맨드(REF)에 응답하여 세개의 워드라인들이 동시에 활성화됨을 알 수 있다.
도 26을 참조하면, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[12:13])가 '01'인 경우, 어드레스 변경 로직(265)은 상기 변환 로우 어드레스의 제2 비트와 제1 비트(CRA[12:13])를 '10'으로 출력하므로, 제1 디코더(263)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제1 서브 어레이 그룹(312)에서 하나의 워드라인을 활성화시키고, 제2 디코더(269)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제2 서브 어레이 그룹(314)에서 하나의 워드라인을 활성화시킬 수 있다. 즉 도 26에서는 하나의 리프레쉬 커맨드(REF)에 응답하여 두 개의 워드라인들이 동시에 활성화됨을 알 수 있다.
도 27을 참조하면, 디코딩된 제1 로우 어드레스의 제2 비트와 제1 비트(DRA1[12:13])가 '1X'인 경우, 어드레스 변경 로직(265)은 변환 로우 어드레스의 제2 비트와 제1 비트(CRA[12:13])를 '11'로 출력하므로, 제1 디코더(263)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제1 서브 어레이 그룹(312)에서 두개의 워드라인들을 동시에 활성화시키고, 제2 디코더(269)는 하나의 리프레쉬 커맨드(REF)에 응답하여 제2 서브 어레이 그룹(314)에서 하나의 워드라인을 활성화시킬 수 있다. 즉 도 27에서는 하나의 리프레쉬 커맨드(REF)에 응답하여 세 개의 워드라인들이 동시에 활성화됨을 알 수 있다.
도 7 내지 도 27을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 리프레쉬 카운터(240)는 제1 내지 제 3 상태를 순차적으로 반복하여 카운팅하여 축약된 리프레쉬 로우 어드레스를 출력하고, 로우 디코더(260a)는 축약된 리프레쉬 로우 어드레스의 제1 비트와 제2 비트의 상태에 따라 동시에 활성화되는 워드라인의 수를 가변할 수 있다. 하나의 메모리 셀 로우를 지정하는 로우 어드레스에서 제외된 비트들의 수가 증가할 수록 한번에 활성화되는 워드라인의 수도 증가한다. 또한 한번에 활성화되는 워드라인들의 수는 2의 제곱수가 아닌 인접한 두 개의 2의 제곱수들의 사이의 값이 될 수 있어, 한번에 활성화되는 워드라인들의 수가 2의 제곱수에 따라서 증가하는 경우에 발생될 수 있는 전력 소모의 증가와 노이즈의 증가를 방지할 수 있다.
즉, 리프레쉬 카운터(240)는 하나의 메모리 셀 로우를 액세스하기 위한 p 비트 어드레스에서 q(여기서 q는 1 이상의 자연수) 비트가 제외된 r(여기서 r은 q 보다 큰 자연수이고 p=q+r) 비트의 축약된 리프레쉬 로우 어드레스를 생성한다. 또한 로우 디코더(260a)는 r 비트의 축약된 리프레쉬 로우 어드레스의 제2 비트와 제1 비트의 상태에 따라서 동시에 활성화되는 워드라인의 수를 가변할 수 있다. 또한 도 12와 도 24의 뱅크에서 복수의 서브 어레이들은 제외된 q 비트 중 최상위 비트(MSB)에 의하여 적어도 하나의 제1 서브 어레이 그룹 및 적어도 하나의 제2 서브 어레이 그룹으로 구분될 수 있다. 적어도 하나의 제1 서브 어레이 그룹은 최상위 비트가 제1 레벨이고, 적어도 하나의 제2 서브 어레이 그룹은 최상위 비트가 제2 레벨일 수 있다.
리프레쉬 카운터(240)가 r 비트의 축약된 리프레쉬 로우 어드레스의 제2 비트와 제1 비트를 '00'으로 출력하는 경우에, 도 21에서 제1 디코더(263)는 적어도 하나의 제1 서브 어레이 그룹에서 2q-1 개의 워드라인을 동시에 활성화시키고, 제2 디코더(269)는 적어도 하나의 제2 서브 어레이 그룹에서 2q 개의 워드라인을 동시에 활성화시킬 수 있다. 따라서 리프레쉬 카운터(240)가 r 비트의 축약된 리프레쉬 로우 어드레스의 제2 비트와 제1 비트를 '00'으로 출력하는 경우에, 로우 디코더(260a)는 3*2q-1개의 워드라인을 동시에 활성화시킬 수 있다.
리프레쉬 카운터(240)가 r 비트의 축약된 리프레쉬 로우 어드레스의 제2 비트와 제1 비트를 '01'으로 출력하는 경우에, 도 21에서 제1 디코더(263)는 적어도 하나의 제1 서브 어레이 그룹에서 2q-1 개의 워드라인을 동시에 활성화시키고, 제2 디코더(269)는 적어도 하나의 제2 서브 어레이 그룹에서 2q-1 개의 워드라인을 동시에 활성화시킬 수 있다. 따라서 리프레쉬 카운터(240)가 r 비트의 축약된 리프레쉬 로우 어드레스의 제2 비트와 제1 비트를 '01'으로 출력하는 경우에, 로우 디코더(260a)는 2q 개의 워드라인을 동시에 활성화시킬 수 있다.
리프레쉬 카운터(240)가 r 비트의 축약된 리프레쉬 로우 어드레스의 제2 비트와 제1 비트를 '01'으로 출력하는 경우에, 도 21에서 제1 디코더(263)는 적어도 하나의 제1 서브 어레이 그룹에서 2q 개의 워드라인을 동시에 활성화시키고, 제2 디코더(269)는 적어도 하나의 제2 서브 어레이 그룹에서 2q-1 개의 워드라인을 동시에 활성화시킬 수 있다. 따라서 리프레쉬 카운터(240)가 r 비트의 축약된 리프레쉬 로우 어드레스의 제2 비트와 제1 비트를 '01'으로 출력하는 경우에, 로우 디코더(260a)는 3*2q-1개의 워드라인을 동시에 활성화시킬 수 있다.
도 28a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 리프레쉬 방법을 나타내는 흐름도이다.
이하 도 3 내지 도 28을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치의 리프레쉬 방법을 설명한다.
반도체 메모리 장치(200a)의 메모리 셀 어레이(300)에 포함되는 메모리 셀 로우들의 적어도 일부를 한번의 리프레쉬 커맨드에 동시에 리프레쉬하기 위하여 리프레쉬 카운터(240)를 이용하여 제1 비트와 제2 비트의 상태가 3 번 천이할 때마다 제2 비트 다음의 제3 비트가 1 씩 증가하는 축약된 리프레쉬 로우 어드레스(RA[12:0])를 생성한다(S110). 로우 디코더(260a)의 제1 디코더(263)에서 축약된 리프레쉬 로우 어드레스(RA[12:0])의 제1 및 제2 비트를 코딩하여 디코딩된 제1 로우 어드레스(DRA1)를 생성한다(S120). 어드레스 변경 로직(265)에서 디코딩된 제1 로우 어드레스(DRA1)의 제1 비트와 제2 비트를 변경하여 변환 로우 어드레스(CRA)를 생성한다. 로우 디코더(260a)의 제2 디코더(269)에서 변환 로우 어드레스(CRA)에 기초하여 디코딩된 제2 로우 어드레스(DRA2)를 생성한다(S130). 제1 디코더(263)와 제2 디코더(269)는 디코딩된 제1 로우 어드레스(DRA1)와 디코딩된 제2 로우 어드레스(DRA2)에 기초하여 뱅크 어레이(310)에 포함되는 메모리 셀 로우들에 연결되는 워드라인들 중 일부를 동시에 활성화시켜 리프레쉬 동작을 수행할 수 있다(S140).
도 28b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 리프레쉬 방법을 나타내는 흐름도이다.
도 21 내지 도 23, 도 25 내지 도 27 및 도 28b를 참조하면, 제1 로우 디코더(263)는 일 세트의 로우 어드레스 신호(RA[12:0])에 기초하여 뱅크 어레이(310)에 구비되는 복수의 메모리 셀 로우들 중에서 제1 수의 메모리 셀 로우들을 리프레쉬한다(S210), 제2 로우 디코더(269)는 일 세트의 로우 어드레스 신호(RA[12:0])에 기초하여 뱅크 어레이(310)에 구비되는 복수의 메모리 셀 로우들 중에서 제2 수의 메모리 셀 로우들을 리프레쉬한다(S220). 여기서 제1 수와 제2 수는 일 세트의 로우 어드레스 신호(RA[12:0])에 기초하여 가변될 수 있다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 29에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 도 12 및 도 24를 참조하여 설명한 바와 같이 복수의 서브 어레이들을 포함할 수 있고, 복수의 서브 어레이들 각각은 도 5를 참조하여 설명한 바와 같이 복수의 동적 메모리 셀들을 구비할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
한편, 제n 반도체 레이어(620)는, 메모리 영역(621)에 포함되는 메모리 셀들의 리프레쉬를 위한 리프레쉬 카운터 및 로우 디코더를 포함할 수 있다. 리프레쉬 카운터는 제1 내지 제 3 상태를 순차적으로 반복하여 카운팅하는 축약된 리프레쉬 로우 어드레스를 출력하고, 로우 디코더는 축약된 리프레쉬 로우 어드레스의 제1 비트와 제2 비트의 상태에 따라 동시에 활성화되는 워드라인의 수를 가변할 수 있다. 하나의 메모리 셀 로우를 지정하는 로우 어드레스에서 제외된 비트들의 수가 증가할 수록 한번에 활성화되는 워드라인의 수도 증가한다. 또한 한번에 활성화되는 워드라인들의 수는 2의 제곱수가 아닌 인접한 두 개의 2의 제곱수들의 사이의 값이 될 수 있어, 한번에 활성화되는 워드라인들의 수가 2의 제곱수에 따라서 증가하는 경우에 발생될 수 있는 전력 소모의 증가와 노이즈의 증가를 방지할 수 있다.
도 30은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 30을 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(DRAM, 730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(731)과 슬레이브 칩(732)은 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다. 따라서 반도체 메모리 장치는 복수의 동적 메모리 셀들을 구비하는 메모리 셀 어레이와, 상기 메모리 셀들을 리프레쉬하기 위한 리프레쉬 카운터 및 로우 디코더를 포함할 수 있다. 리프레쉬 카운터는 제1 내지 제 3 상태를 순차적으로 반복하여 카운팅하는 축약된 리프레쉬 로우 어드레스를 출력하고, 로우 디코더는 축약된 리프레쉬 로우 어드레스의 제1 비트와 제2 비트의 상태에 따라 동시에 활성화되는 워드라인의 수를 가변할 수 있다. 하나의 메모리 셀 로우를 지정하는 로우 어드레스에서 제외된 비트들의 수가 증가할 수록 한번에 활성화되는 워드라인의 수도 증가한다. 또한 한번에 활성화되는 워드라인들의 수는 2의 제곱수가 아닌 인접한 두 개의 2의 제곱수들의 사이의 값이 될 수 있어, 한번에 활성화되는 워드라인들의 수가 2의 제곱수에 따라서 증가하는 경우에 발생될 수 있는 전력 소모의 증가와 노이즈의 증가를 방지할 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 복수의 단위 데이터들을 포함하는 데이터 블록(DTA), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.
도 31은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 31을 참조하면, 메모리 시스템(710)은 광 연결 장치들(711, 712)과 컨트롤러(720) 그리고 반도체 메모리 장치(DRAM, 713)를 포함한다. 광 연결 장치들(711, 712)은 컨트롤러(720)와 반도체 메모리 장치(730)를 상호 연결한다(interconnect). 컨트롤러(720)는 컨트롤 유닛(721), 제1 송신부(722), 제1 수신부(724)를 포함한다. 컨트롤 유닛(721)은 제1 전기 신호(SN1)를 제1 송신부(722)로 전송한다. 제1 전기 신호(SN1)는 반도체 메모리 장치(730)로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등으로 구성될 수 있다.
제1 송신부(722)는 제1 광 변조기(723)를 포함하고, 제1 광 변조기(723)는 제1 전기 신호(SN1)를 제1 광 송신신호(OTP1EC)로 변환하여 광 연결 장치(711)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(711)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(724)는 제1 광 복조기(725)를 포함하고, 제1 광 복조기(725)는 광 연결 장치(712)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(721)으로 전송한다.
반도체 메모리 장치(730)는 제2 수신부(731), 동적 메모리 셀들을 포함하는 메모리 영역(735) 및 제2 송신부(733)를 포함한다. 제2 수신부(731)는 제2 광 복조기(732)를 포함하고, 제2 광 복조기(732)는 광 연결 장치(711)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(735)으로 전송한다.
메모리 영역(735)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 동적 메모리 셀에 기입하거나 메모리 영역(735)으로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(733)로 전송한다. 제2 전기 신호(SN2)는 컨트롤러(720)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(733)는 제2 광변조기(734)를 포함하고, 제2 광변조기(734)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(712)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(712)를 통하여 시리얼 통신으로 전송된다.
도 32는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템을 나타낸다.
도 32를 참조하면, 서버 시스템(770)은 메모리 컨트롤러(772) 및 복수의 메모리 모듈들(773)을 구비한다. 각각의 메모리 모듈(773)은 복수의 DRAM 칩들(774)을 포함할 수 있다. DRAM 칩(774)은 복수의 동적 메모리 셀들 및 동적 메모리 셀들을 리프레쉬하기 위한 리프레쉬 카운터 및 로우 디코더를 포함할 수 있다.
서버 시스템(770)은 제1 회로 기판(771)의 소켓들(775)에 제2 회로 기판(776)이 결합되는 구조를 가질 수 있다. 서버 시스템(770)은 신호 채널 별로 하나의 제2회로 기판(776)이 제1 회로 기판(771)과 연결되는 채널 구조를 가질 수 있다.
한편, 메모리 모듈들(743)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(770)은 전-광 변환 유닛(777)을 더 포함할 수 있으며, 메모리 모듈들(773) 각각은 광-전 변환 유닛(778)을 더 포함할 수 있다.
메모리 컨트롤러(772)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(777)에 접속된다. 전-광 변환 유닛(777)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(772)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달한다. 또한, 전-광 변환 유닛(777)은 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행한다.
메모리 모듈들(773)은 광 채널(OC)을 통하여 전-광 변환 유닛(777)과 접속된다. 메모리 모듈(773)로 인가된 광 신호는 광-전 변환 유닛(778)을 통해 전기적 신호로 변환되어 저항성 메모리 칩들(774)로 전달될 수 있다. 이와 같은 광연결 메모리 모듈들로 구성된 서버 시스템(770)은 높은 저장 용량과 빠른 처리 속도를 지원할 수 있다.
도 33은 본 발명의 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 33을 참조하면, 컴퓨팅 시스템(800)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨팅 시스템(800)은 시스템 버스(805)에 전기적으로 연결되는 메모리 시스템(810), 중앙 처리 장치(CPU, 820), RAM(830), 사용자 인터페이스(840) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850)을 포함할 수 있다. 컴퓨팅 시스템(800)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera ImageProcessor: CIS), 입출력 장치 등을 더 포함할 수 있다.
사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(840) 또는 모뎀(850)을 통해 제공되거나 중앙 처리 장치(820)에 의해서 처리된 데이터는 저항성 메모리 시스템(810)에 저장될 수 있다.
메모리 시스템(810)은 반도체 메모리 장치(DRAM, 812)와 메모리 컨트롤러(811)를 포함할 수 있다. 반도체 메모리 장치(812)에는 중앙 처리 장치(820)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 반도체 메모리 장치(812)는 복수의 동적 메모리 셀들 및 동적 메모리 셀들을 리프레쉬하기 위한 리프레쉬 카운터 및 로우 디코더를 포함할 수 있다.
컴퓨팅 시스템(800)이 무선 통신을 수행하는 장비인 경우, 컴퓨팅 시스템(800)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000
과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(740)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
시스템에는 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데, 본 발명의 실시예에 따른 저항성 메모리 시스템 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, 반도체 메모리 장치에서는 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨팅 시스템 구조가 단순해질 수 있다.
도 34는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 다른 예를 나타내는 블록도이다.
도 34을 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 21에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 복수의 동적 메모리 셀들 및 동적 메모리 셀들을 리프레쉬하기 위한 리프레쉬 카운터 및 로우 디코더를 포함할 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 반도체 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다. 상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    일 세트의 로우 어드레스 신호에 기초하여 상기 메모리 셀 로우들 중에서 제1 수의 메모리 셀 로우들을 리프레쉬하는 제1 디코더; 및
    상기 일 세트의 로우 어드레스 신호에 기초하여 상기 메모리 셀 로우들 중에서 제2 수의 메모리 셀 로우들을 리프레쉬하는 제2 디코더를 포함하고,
    상기 제1 수와 상기 제2 수는 상기 일 세트의 로우 어드레스 신호에 응답하여 가변되는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 수는 상기 제2 수보다 큰 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 수는 상기 제2 수보다 작은 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 수는 상기 제2 수와 동일한 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 수의 메모리 셀 로우들과 상기 제2 수의 메모리 셀 로우들은 상기 일 세트의 로우 어드레스 신호에 응답하여 동시에 리프레쉬되고,
    리프레쉬 커맨드에 응답하여 상기 일 세트의 로우 어드레스 신호를 발생하는 리프레쉬 카운터;
    상기 리프레쉬 커맨드에 응답하여 리프레쉬 동작을 지시하는 리프레쉬 활성화 신호를 생성하는 리프레쉬 신호 생성기;
    상기 리프레쉬 활성화 신호에 기초하여 상기 제1 디코더에 제공되는 디코딩된 제1 로우 어드레스를 변환 로우 어드레스로 변경하고 상기 변환 로우 어드레스를 상기 제2 디코더에 제공하는 어드레스 변경 로직을 더 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 셀 로우들은 상기 메모리 셀 어레이를 구성하는 복수의 뱅크 어레이들 중 하나의 뱅크 어레이에 포함되고,
    상기 일 세트의 로우 어드레스 신호는 메모리 셀 로우를 액세스하기 위한 p 비트 어드레스 중에서 q 비트를 생략하여 획득된 r 비트를 포함하는 축약된 리프레쉬 로우 어드레스이고, q는 1 이상의 자연수이고, r은 q보다 큰 자연수이고, p=q+r이고,
    상기 뱅크 어레이는 상기 생략된 q 비트 중 적어도 하나의 비트에 의하여 적어도 제1 및 제2 서브 어레이 그룹들로 분할되는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 디코더는 상기 일 세트의 로우 어드레스 신호에 기초하여 상기 제1 서브 어레이 그룹에 속하는 메모리 셀 로우들 중 상기 제1 수의 메모리 셀 로우들을 리프레쉬하고,
    상기 제2 디코더는 상기 일 세트의 로우 어드레스 신호에 기초하여 상기 제1 서브 어레이 그룹에 속하는 메모리 셀 로우들 중 상기 제2 수의 메모리 셀 로우들을 리프레쉬하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 적어도 제1 및 제2 서브 어레이 그룹들 각각은 복수의 서브 어레들을 포함하고, 상기 서브 어레이들 중 인접한 두 개의 서브 어레이는 비트라인 감지 증폭기를 서로 공유하지 않는 반도체 메모리 장치.
  9. 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 리프레쉬 방법으로서,
    일 세트의 로우 어드레스 신호에 기초하여 제1 로우 디코더에 의하여 상기 복수의 메모리 셀 로우들 중 제1 수의 메모리 셀 로우들을 리프레쉬하는 단계; 및
    상기 일 세트의 로우 어드레스 신호에 기초하여 제2 로우 디코더에 의하여 상기 복수의 메모리 셀 로우들 중 제2 수의 메모리 셀 로우들을 리프레쉬 하는 단계를 포함하고,
    상기 제1 수와 상기 제2 수는 상기 일 세트의 로우 어드레스 신호에 응답하여 가변되는 반도체 메모리 장치의 리프레쉬 방법.
  10. 제9항에 있어서,
    상기 제1 수는 상기 제2 수보다 큰 반도체 메모리 장치의 리프레쉬 방법.
  11. 제9항에 있어서,
    상기 제1 수는 상기 제2 수보다 작은 반도체 메모리 장치의 리프레쉬 방법.
  12. 제9항에 있어서,
    상기 제1 수는 상기 제2 수와 동일한 반도체 메모리 장치의 리프레쉬 방법.
  13. 제9항에 있어서,
    상기 제1 수의 메모리 셀 로우들과 상기 제2 수의 메모리 셀 로우들은 상기 일 세트의 로우 어드레스 신호에 응답하여 동시에 리프레쉬되는 반도체 메모리 장치의 리프레쉬 방법.
  14. 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    리프레쉬 커맨드에 응답하여 일 세트의 로우 어드레스 신호를 발생하는 리프레쉬 카운터; 및
    상기 일 세트의 로우 어드레스 신호에 기초하여 상기 메모리 셀 로우들 중 제1 수의 메모리 셀 로우들과 제2 수의 메모리 셀 로우들을 동시에 리프레쉬하는 로우 디코더를 포함하고,
    상기 로우 디코더는
    상기 일 세트의 로우 어드레스 신호에 기초하여 상기 제1 수의 메모리 셀 로우들을 리프레쉬하는 제1 디코더; 및
    상기 일 세트의 로우 어드레스 신호에 기초하여 상기 제2 수의 메모리 셀 로우들을 리프레쉬하는 제2 디코더를 포함하고,
    상기 제1 수와 상기 제2 수는 상기 일 세트의 로우 어드레스 신호에 응답하여 가변되고,
    상기 리프레쉬 카운터는
    상기 리프레쉬 커맨드에 응답하여 상기 메모리 셀 로우들 중 하나의 메모리 셀 로우를 액세스하기 위한 p 비트 어드레스 중에서 q 비트를 생략하여 획득된 r 비트를 포함하는 축약된 리프레쉬 로우 어드레스의 제1 비트를 생성하는 제1 분주기;
    상기 리프레쉬 커맨드에 응답하여 상기 축약된 리프레쉬 로우 어드레스의 제2 비트를 생성하는 제2 분주기; 및
    상기 제2 비트에 응답하여 상기 축약된 리프레쉬 로우 어드레스의 나머지 비트들을 생성하는 카운팅 블록을 포함하고,
    q는 1 이상의 자연수이고, r은 q보다 큰 자연수이고, p=q+r인 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제2 분주기와 상기 제1 분주기는 상기 제2 비트와 상기 제1 비트를 '00'의 제1 상태, '01'의 제2 상태 및 '11'의 제3 상태로 순차적으로 출력하고,
    상기 제2 분주기와 상기 제1 분주기가 상기 제2 비트와 상기 제1 비트를 상기 제3 상태로 출력한 후에 상기 나머지 비트들 중 상기 제2 비트 다음의 제3 비트가 '1'만큼 증가하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 제1 분주기는 노어 게이트와 순차적으로 연결된 제1 내지 제4 디-플립플롭들을 포함하고,
    상기 제1 내지 제4 디-플립플롭은 데이터 단자, 클럭 단자, 출력 단자 및 반전 출력 단자를 구비하고,
    상기 제1 디-플립플롭의 출력 단자는 상기 제2 디-플립플롭의 데이터 단자에 연결되고,
    상기 제2 디-플립플롭의 반전 출력 단자와 상기 제4 디-플립플롭의 출력 단자는 상기 노어 게이트에 연결되고,
    상기 노어 게이트의 출력은 상기 제3 디-플립플롭의 데이터 단자에 연결되고,
    상기 제3 디-플립플롭의 출력 단자는 상기 제4 디-플립플롭의 데이터 단자에 연결되고,
    상기 제4 디-플립플롭의 반전 출력 단자에서 상기 제1 비트가 출력되고,
    상기 제1 내지 제4 디-플립플롭들은 네거티브-에지 트리거형이고,
    상기 제1 및 제3 디-플립플롭들의 클럭 단자에는 상기 리프레쉬 커맨드가 인가되고,
    상기 제2 및 제4 디-플립플롭의 클럭 단자에는 상기 리프레쉬 커맨드의 반전된 버전이 인가되는 반도체 메모리 장치.
  17. 제14항에 있어서, 상기 제2 분주기는 낸드 게이트와 순차적으로 연결된 제1 내지 제4 디-플립플롭들을 포함하고,
    상기 제1 내지 제4 디-플립플롭은 데이터 단자, 클럭 단자, 출력 단자 및 반전 출력 단자를 구비하고,
    상기 제1 디-플립플롭의 출력 단자는 상기 제2 디-플립플롭의 데이터 단자에 연결되고,
    상기 제2 디-플립플롭의 반전 출력 단자와 상기 제4 디-플립플롭의 출력 단자는 상기 낸드 게이트에 연결되고,
    상기 낸드 게이트의 출력은 상기 제3 디-플립플롭의 데이터 단자에 연결되고,
    상기 제3 디-플립플롭의 출력 단자는 상기 제4 디-플립플롭의 데이터 단자에 연결되고,
    상기 제4 디-플립플롭의 반전 출력 단자에서 상기 제2 비트가 출력되고,
    상기 제1 내지 제4 디-플립플롭들은 네거티브-에지 트리거형이고,
    상기 제1 및 제3 디-플립플롭들의 클럭 단자에는 상기 리프레쉬 커맨드가 인가되고,
    상기 제2 및 제4 디-플립플롭의 클럭 단자에는 상기 리프레쉬 커맨드의 반전된 버전이 인가되는 반도체 메모리 장치.
  18. 제14항에 있어서, 상기 카운팅 블록은 상기 나머지 비트들을 각각 생성하는 복수의 단위 분주기들을 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 복수의 단위 분주기들 각각은 순차적으로 연결된 제1 및 제2 디-플립플롭들을 포함하고,
    상기 제1 및 제2 디-플립플롭들은 데이터 단자, 클럭 단자, 출력 단자 및 반전 출력 단자를 구비하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 디-플립플롭의 출력 단자는 상기 제2 디-플립플롭의 데이터 단자에 연결되고,
    상기 제2 디-플립플롭의 반전 출력 단자는 상기 제1 디-플립플롭의 데이터 단자에 연결되고,
    상기 제1 및 제2 디-플립플롭들은 네거티브-에지 트리거형이고,
    상기 제1 디-플립플롭의 클럭 단자에는 s(s는 2이상이고, r 보다 작은 자연수) 번째 비트가 인가되고,
    상기 제2 디-플립플롭의 클럭 단자에는 상기 s 번째 비트의 반전된 버전이 인가되고, 상기 제2 디-플립플롭의 반전 출력 단자에서 상기 s 번째 비트의 후속 비트가 출력되는 반도체 메모리 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017106713A1 (de) 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung
KR102550685B1 (ko) * 2016-07-25 2023-07-04 에스케이하이닉스 주식회사 반도체장치
US10367757B2 (en) * 2016-08-27 2019-07-30 Nicira, Inc. Extension of network control system into public cloud
US10153030B2 (en) * 2017-05-09 2018-12-11 Micron Technology, Inc. Apparatuses and methods for configurable command and data input circuits for semiconductor memories
US10504580B2 (en) 2017-08-31 2019-12-10 Micron Technology, Inc. Systems and methods for refreshing a memory bank while accessing another memory bank using a shared address path
KR20200084599A (ko) * 2019-01-03 2020-07-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR20210091404A (ko) * 2020-01-13 2021-07-22 삼성전자주식회사 메모리 장치, 메모리 모듈 및 메모리 장치의 동작 방법
JP2021149998A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 メモリシステムおよび情報機器
KR20220169140A (ko) * 2021-06-18 2022-12-27 삼성전자주식회사 메모리 장치 및 이를 포함하는 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7388799B2 (en) 2005-06-30 2008-06-17 Hynix Semiconductor Inc. Semiconductor memory device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3319429B2 (ja) 1999-04-23 2002-09-03 日本電気株式会社 半導体記憶装置
KR100557925B1 (ko) 1999-06-29 2006-03-10 주식회사 하이닉스반도체 리프레시 카운터 회로
JP3376998B2 (ja) 2000-03-08 2003-02-17 日本電気株式会社 半導体記憶装置
JP4246977B2 (ja) 2002-08-29 2009-04-02 富士通マイクロエレクトロニクス株式会社 半導体メモリ
KR100653688B1 (ko) 2004-04-29 2006-12-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이장치를 위한 메모리 시스템
KR100843708B1 (ko) 2006-06-01 2008-07-04 삼성전자주식회사 동적 반도체 메모리 장치, 이 장치의 오토 리프레쉬 방법,및 이 장치를 구비한 시스템
KR20080029576A (ko) 2006-09-29 2008-04-03 주식회사 하이닉스반도체 반도체 메모리 장치
KR20090124506A (ko) 2008-05-30 2009-12-03 삼성전자주식회사 피크 전류를 감소시키기 위한 리프레쉬 회로를 가지는반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅방법
TWI498889B (zh) * 2012-03-26 2015-09-01 Etron Technology Inc 記憶體及更新記憶體的方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7388799B2 (en) 2005-06-30 2008-06-17 Hynix Semiconductor Inc. Semiconductor memory device

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