KR20080029576A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20080029576A
KR20080029576A KR1020060096360A KR20060096360A KR20080029576A KR 20080029576 A KR20080029576 A KR 20080029576A KR 1020060096360 A KR1020060096360 A KR 1020060096360A KR 20060096360 A KR20060096360 A KR 20060096360A KR 20080029576 A KR20080029576 A KR 20080029576A
Authority
KR
South Korea
Prior art keywords
word line
bank
normal
refresh
word lines
Prior art date
Application number
KR1020060096360A
Other languages
English (en)
Inventor
임재혁
윤석철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060096360A priority Critical patent/KR20080029576A/ko
Publication of KR20080029576A publication Critical patent/KR20080029576A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 병렬로 리프레쉬 동작을 수행할 때에 피크 전류를 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 제1 노멀워드라인과 적어도 하나 이상의 제1 리페어 워드라인을 구비하는 제1 뱅크; 다수의 제2 노멀워드라인과 적어도 하나 이상의 제2 리페어 워드라인을 구비하는 제1 뱅크; 및 상기 제1 리페어 워드라인은 상기 제1 노멀워드라인중에서 선택된 제1 대응워드라인과 같은 타이밍에 리프레쉬가 수행되고, 상기 제2 리페어 워드라인은 상기 제2 노멀워드라인중에서 선택된 제2 대응워드라인과 같은 타이밍에 리프레쉬가 수행되도록 하는 셀블럭제어부를 구비하고, 상기 제1 뱅크와 상기 제2 뱅크에 각각 구비된 다수의 제1 및 제2 노멀워드라인을 리프레쉬 할 때에 같은 순서의 워드라인은 같은 타이밍에 리프레쉬 동작을 수행하는 리프레쉬 모드에서, 상기 제1 대응워드라인과 상기 제2 대응워드라인은 서로 다른 타이밍에 리프레쉬 되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 리프레쉬, 프리디코더, 리던던시.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 반도체 메모리 장치에 관한 블럭도.
도2는 도1에 도시된 리던던시 제어부를 나타내는 회로도.
도3은 도1에 셀블럭 제어부의 일부를 나타내는 회로도.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
* 도면의 주요부분에 대한 부호의 설명 *
110 ~ 160 : 셀블럭제어부 B0, B1 : 뱅크
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 테스트회로에 관한 것이다.
반도체 메모리 장치는 다수의 데이터를 저장하기 위한 반도체 장치이다. 반 도체 메모리 장치는 데이터를 저장하기 위한 데이터 저장영역과 데이터 저장영역에 저장된 데이터를 억세스하기 위한 주변영역과 입출력영역으로 구분된다. 데이터 저장영역은 각각이 하나의 데이터를 저장하는 단위셀을 다수 구비한다. 주변영역에는 데이터 저장영역에 배치된 단위셀의 데이터를 효과적으로 억세스하기 위한 각종회로가 배치된다.
반도체 메모리 장치중에서 가장 널리 사용되고 있는 디램(Dynamic Random Access Memory, DRAM)은 하나의 모스트랜지스터와 캐패시터를 하나의 단위셀로 구성하고 있다. 보다 많은 데이터를 저장하기 위해서, 데이터 저장영역의 단위셀을 구성하는 모스트랜지스터와 캐패시터는 최대한 작은 사이즈로 제조한다.
디램과 같은 반도체 메모리 장치는 데이터를 저장하는 기본 구성요소로 캐패시터를 사용하기 때문에 정기적으로 캐패시터에 저장된 데이터를 리프레쉬 시켜주어야만 한다. 캐패시터는 그 특성상 데이터에 대응하는 저장된 전하양을 시간이 지남에 따라 잃게 되기 때문이다. 반도체 메모리 장치는 단위셀을 이루는 캐패시터에 저장된 전하량이 일정한 양 이하로 손실되기 전에 손실된 양을 보충하는 동작을 하며, 이를 리프레쉬 동작이라고 한다.
리프레쉬 동작에는 오토리프레쉬 동작과 셀프리프레쉬 동작이 있다. 오토리프레쉬 동작은 반도체 메모리 장치가 데이터를 억세스하는 도중에 외부로 부터 리프레쉬 명령을 입력받고, 리프레쉬를 수행할 어드레스를 내부적으로 생성하여 리프레쉬 동작을 수행하는 것을 말한다. 셀프리프레쉬 동작은 반도체 메모리 장치가 파워다운 모드등과 같이 데이터 억세스 동작을 수행하지 않을 때, 외부에서 셀프리프 레쉬 관련 시작명령을 입력받아 내부적으로 리프레쉬 명령과 리프레쉬를 수행할 어드레스를 생성하여 리프레쉬 동작을 수행하는 것을 말한다.
한편, 반도체 메모리 장치가 데이터를 억세스하는 동작은 크게 액티브 동작과 리드/라이트 동작으로 나눌 수 있다. 액티브 동작은 외부에서 로우 어드레스를 입력받아 뱅크 및 워드라인을 선택하고, 선택된 워드라인에 대응하는 다수의 단위셀에 저장된 데이터 신호를 대응하는 비트라인 센스앰프를 이용하여 감지 및 증폭하는 과정을 말한다. 리드/라이트 동작은 감지 증폭된 다수의 데이터 신호중에서 컬럼어드레스에 대응하는 데이터 신호를 외부로 출력하거나, 외부에서 입력된 데이터 신호로 대체하는 과정을 말한다. 해당되는 데이터 신호가 리드 또는 라이트 되고 나서, 다수의 비트라인 센스앰프에 래치된 데이터 신호들은 원래의 단위셀에 각각 재저장된다. 재저장이 완료되면 다음의 액티브 동작을 준비하기 위한 프리차지 동작이 수행된다.
리프레쉬 동작은 액티브 동작과 유사한 과정으로 진행이 된다. 그러나, 외부에서 로우어드레스를 입력받는 것은 아니고, 내부에 구비된 카운터에서 생성된 어드레스를 이용하여 리프레쉬를 수행할 워드라인을 정하게 된다. 리프레쉬 동작은 리드/라이트 동작이 수행되지 않기 때문에 선택된 워드라인에 대응하는 단위셀의 데이터 신호를 대응하는 비트라인 센스앰프가 감지 및 증폭하였다가 다시 원래의 단위셀에 저장하는 동작만을 한다. 리프레쉬 동작시에는 데이터신호가 리드 또는 라이트되지 않기 때문에, 리드 명령이나 라이트 명령이 수행되지 않고, 비트라인 센스앰프에 래치된 이후 데이터신호는 예정된 일정시간 이후에 대응하는 단위셀에 재정된다. 비트라인 센스앰프에 일정하게 데이터가 래치되는 시간은 내부적으로 정해진 타이밍에 의해 정해진다.
한편, 반도체 메모리 장치를 제조할 때에는 반도체 메모리 장치가 저장하기로 예정된 데이터에 대응하는 수의 노멀셀 이외에도 리던던시 셀을 추가로 더 제조한다. 노멀셀에 에러가 발생하면, 추가로 구비된 리던던시 셀이 에러가 발생한 노멀셀을 대체하여 억세스될 수 있도록 한다.
전술한 셀프리프레쉬 동작이 수행될 때, 먼저 노멀셀이 있는 노멀영역에 대하여 순차적으로 리프레쉬를 수행하고, 리더던시 셀이 있는 리던던시영역에 대하여 순차적으로 리프레쉬를 수행한다. 반도체 메모리 장치는 내부적으로 노멀영역에 대한 리프레쉬 수행이 종료되면, 다시 리던던시영역에 대한 리프레쉬 동작이 수행하도록 내부 제어신호를 생성한다. 리던던시영역에 대한 리프레쉬 동작이 종료되면 노멀영역에 대한 리프레쉬 동작이 다시 시작된다.
테스트시에도 리프레쉬 동작을 수행해야 정상적인 테스트 동작이 진행이 된다. 테스트시에도 노멀영역에 대한 리프레쉬동작을 수행하고, 이어서 리던던시 영역에 대한 리프레쉬 영역을 수행하기 때문에 리프레쉬에 대한 시간이 너무 많이 소요되어 테스트 시간이 너무 증가되는 문제점이 있다. 이를 해결하기 위해서, 리던던시 영역과 노멀영역을 동시에 리프레쉬 하는 병렬 리프레쉬 동작을 수행하고 있다. 그러나, 병렬로 리프레쉬 동작을 수행하면, 한번에 너무 많은 워드라인이 활성화되어 갑자기 많은 전류가 소모되어 다른 문제를 일으킨다.
본 발명은 전술한 문제점을 해결하기 위해, 병렬로 리프레쉬 동작을 수행할 때에 피크 전류를 줄일 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 다수의 제1 노멀워드라인과 적어도 하나 이상의 제1 리페어 워드라인을 구비하는 제1 뱅크; 다수의 제2 노멀워드라인과 적어도 하나 이상의 제2 리페어 워드라인을 구비하는 제1 뱅크; 및 상기 제1 리페어 워드라인은 상기 제1 노멀워드라인중에서 선택된 제1 대응워드라인과 같은 타이밍에 리프레쉬가 수행되고, 상기 제2 리페어 워드라인은 상기 제2 노멀워드라인중에서 선택된 제2 대응워드라인과 같은 타이밍에 리프레쉬가 수행되도록 하는 셀블럭제어부를 구비하고, 상기 제1 뱅크와 상기 제2 뱅크에 각각 구비된 다수의 제1 및 제2 노멀워드라인을 리프레쉬 할 때에 같은 순서의 워드라인은 같은 타이밍에 리프레쉬 동작을 수행하는 리프레쉬 모드에서, 상기 제1 대응워드라인과 상기 제2 대응워드라인은 서로 다른 타이밍에 리프레쉬 되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 다수의 제1 노멀워드라인과 적어도 하나 이상의 제1 리페어 워드라인을 구비하는 제1 뱅크와, 다수의 제2 노멀워드라인과 적어도 하나 이상의 제2 리페어 워드라인을 구비하는 제1 뱅크를 구비하는 반도체 메모리 장치의 구동방법에 있어서, 상기 제1 리페어 워드라인을 상기 제1 노멀워드라인중에서 선택된 제1 대응워드라인과 같은 타이밍에 리프레쉬가 수행시키는 단계; 상기 제2 리페어 워드라인을 상기 제2 노멀워드라인중에서 선택된 제2 대응워드라인과 같은 타이밍에 리프레쉬가 수행되도록 단계; 및 상기 제1 뱅크와 상기 제2 뱅크에 각각 구비된 다수의 제1 및 제2 노멀워드라인을 리프레쉬 할 때에 같은 순서의 워드라인은 같은 타이밍에 리프레쉬 동작을 수행하는 리프레쉬 모드에서, 상기 제1 대응워드라인과 상기 제2 대응워드라인은 서로 다른 타이밍에 리프레쉬 되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법을 제공한다.
본 발명은 리던던신 영역을 병렬로 리프레쉬를 수행함으로서 과도하게 많은 워드라인이 동시에 리프레쉬 동작을 수햄됨으로서 많은 피크전류가 발생하는 것을 줄이기 위해, 특정 뱅크의 리던던시 워드라인이 구동될 때에 여타 뱅크에서는 리던던시 워드라인이 구동되지 않도록 어드레싱을 하는 것이 핵심적 특징이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 반도체 메모리 장치에 관한 블럭도이다.
도1에 도시된 바와 같이, 반도체 메모리 장치는 2개의 뱅크(B0,B1)와 각 뱅크에 구비된 워드라인를 활성화되시키기 위한 셀블럭제어부(11 ~ 16)를 구비한다. 하나의 뱅크에 구비되는 다수의 워드라인은 셀매트 단위로 그룹지어져 있다. 또한 하나의 셀매트당 정해진 수의 리던던시 워드라인이 배치된다. 여기서는 하나의 셀매트당 하나의 리던던시 워드라인이 구비되는 것으로 하였다. 뱅크(B0)와 뱅크(B1) 의 제어를 위해 프리디코더(21,22)와, 리던던시 제어부(300)가 배치된다. 프리디코더는 어드레스(ADD) 신호를 디코딩하여 셀블럭제어부(11)로 출력한다. 셀블럭제어부는 프리디코딩된 어드레스 신호(X_add)를 메인디코딩하여, 디코딩된 결과에 대응하는 워드라인이 활성화될 수 있도록 한다. 리던던시 제어부(300)는 리던던시용으로 구비된 워드라인의 활성화를 위한 신호를 출력한다. 특히 테스트 모드에서 각 리던던시용 워드라인이 노멀워드라인과 동시에 활성화될 수 있도록 제어한다.
한편, 노멀 동작을 수행하는데 쓰이는 어드레스 카운터를 이용하여 리프레쉬 동작을 수행하게 되면, 리던던시용 워드라인에 대한 리프레쉬 테스트는 수행되지 못한다. 노멀워드라인과 리던던시용 워드라인의 리프레쉬를 순차적으로 하려면, 리프레쉬 동작에 사용되는 어드레스 카운터가 노멀워드라인의 수와 리던던시 워드라인수를 합한 것 이상을 카운트할 수 있어야 한다.
어드레스 카운터가 충분히 카운팅을 할 수 있다고 하더라도, 리프레쉬 테스트시에 노멀워드라인과 리던던시 워드라인을 순차적으로 리프레쉬 하게 되면, 너무 많은 시간이 소요되는 단점이 있다.
이를 해결하기 위해, 노멀워드라인에 대한 리프레쉬 동작을 진행할 때에, 리던던시용 워드라인에 대한 리프레쉬 동작도 병렬로 수행한다. 리던던시 제어부(30)는 리던던시용 제어신호(ptx_ref)를 생성하여 노멀워드라인과 리던던시 워드라인이 병렬로 리프레쉬 될 수 있도록 한다. 또한, 프리디코더(21,22)는 노멀워드라인을 제어하기 위한 노멀디코딩신호(X_add)와 리던던시 어드레스(ptx_add1, ptx_add2, ptx_addm)를 생성하여 출력한다,.
도2는 도1에 도시된 리던던시 제어부를 나타내는 회로도이다. 도2에는 리던던시 제어부의 일예가 도시되어 있다. 도2에 도시된 바와 같이, 리던던시 제어부는 테스트신호(tm)와, 리프레쉬 동작신호(re)와, 프리차지 동작신호(pc)에 응답하여 리던던시용 제어신호(ptx_ref)를 생성하여 출력하도록 되어 있다.
테스신호(tm)신호가 하이레벨로 들어오고 리프레쉬신호(re)가 하이레벨로 입력되면 리던던시용 제어신호(ptx_ref)가 하이레벨로 출력된다.. 그리고 프리차지 신호(pc)가 하이레벨로 입력되면, 리던던시용 제어신호(ptx_ref)는 로우레벨로 출력된다.
도3은 도1에 셀블럭 제어부의 일부를 나타내는 회로도이다.
도3에 도시된 바와 같이, 셀블럭제어부는 프리디코더에서 출력되는 리던던시용 제어신호(ptx_ref)를 입력받아 워드라인을 활성화하는 신호(xden, rxden)를 출력한다.
전술한 바와 같이, 리프레쉬 동작을 병렬로 수행하게 되면, 리던던시 워드라인을 위한 리프레쉬 시간이 단축되어 전체적인 테스트 모드에서 리프레쉬가 수행되는 시간을 줄일 수 있다. 예를 들어 반도체 메모리 장치가 4개의 뱅크를 구비하고, 있고, 각 뱅크는 4개의 셀블럭을 구비하고 있다고 가정하자. 또한 한 셀블럭은 64개의 노멀워드라인과 하나의 리던던시 워드라인을 구비하고 있다고 가정하자.
제1 뱅크의 제1 셀블럭에 구비된 1번 노멀워드라인에 대한 리프레쉬 동작이 진행될 때에 제1 셀블럭의 리던던시용 워드라인도 리프레쉬 동작이 수행되는 것이다.
그러나, 병렬 리프레쉬 동작시에는 한번에 2배의 워드라인이 인에이블되기 때문에, 순간적으로 너무 많은 전류가 소모되는 문제가 생긴다. 각 뱅크는 병렬적으로 리프레쉬 동작을 수행하기 때문이다. 즉 제1 뱅크의 제1 셀블럭의 1번워드라인 및 리던던시 워드라인이 리프레쉬가 진행되고, 이와 동시에 제2 뱅크의 제1 셀블럭의 1번워드라인 및 리던던시 워드라인에 대한 리프레쉬가 진행되는 것이다. 이렇게 2배의 워드라인이 인에이블되면, 순간적으로 너무 많은 전류가 순간적으로 흐르게 되고, 그로 인해 내부 구동전압이 레벨이 떨어져서 에러를 유발시킬 수 있다.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도4에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 2개의 뱅크(B0,B1)와 각 뱅크에 구비된 워드라인를 활성화되시키기 위한 셀블럭제어부(110 ~ 160)를 구비한다. 하나의 뱅크에 구비되는 워드라인은 셀매트 단위로 그룹지어져 있다. 또한 하나의 셀매트당 정해진 수의 리던던시 워드라인이 배치된다. 여기서는 하나의 셀매트당 하나의 리던던시 워드라인이 구비되는 것으로 하였다. 뱅크(B0)와 뱅크(B1)의 제어를 위해 프리디코더(210,220)와, 리던던시 제어부(300)가 배치된다. 프리디코더는 어드레스(ADD) 신호를 디코딩하여 셀블럭제어부로 출력한다.
본 실시예에 따른 반도체 메모리 장치의 핵심적인 특징은 병렬 리프레쉬 동작을 수행할 때에 한번에 너무 많은 워드라인이 인에이블되지 않도록하여 많은 전류가 소모되지 않도록 하는 것이다. 이를 위해, 제1 뱅크의 제1 셀블럭의 1번워드 라인과 리던던시 워드라인에 대한 리프레쉬 동작이 수행되는 동안에는 제2 뱅크의 제1 셀블럭에서는 1번워드라인이 아닌 다른 워드라인에 대한 리프레쉬 동작을 진행하는 것이다. 따라서 이전에 제1 뱅크의 제1 셀블럭의 1번워드라인과 리던던시 워드라인에 대한 리프레쉬 동작을 수행할 때 제2 뱅크에서는 1번워드라인이 아닌 다른 워드라인에 대한 리프레쉬 동작이 수행되도록 제어하면, 이전보다 리프레수 동작시 리프레시가 수행되는 워드라인의 수를 줄일 수 있는 것이다. 따라서 리프레쉬 동작시 순간적으로 소모되는 전류의 양을 크게 줄일 수 있다. 따라서 내부 구동전압의 레벨도 안정적이 될 수 있는 것이다.
종래에는 각 뱅크의 노멀워드라인 및 리던던시 워드라인에 대한 리프레쉬 동작을 동시에 수행하였다면, 본 실시예에서는 각 뱅크의 노멀워드라인 및 리던던시 워드라인의 리프레쉬 동작을 서로 엇갈리어 수행하도록 하는 것이다. 리던던시 위드라인이 어떤 노멀워드라인과 같이 병렬로 리프레쉬가 동작되는지에 따라서 각 뱅크에서 리프레쉬를 수행하는 워드라인은 서로 달라질 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 노멀워드라인과 리던던시 워드라인을 동시에 리프레쉬 수 행하는 병렬 리프레쉬 동작시 최대 리프레쉬 되던 워드라인의 수가 2N에서 N+1로 줄어들게되어, 리프레쉬 동작시의 최대 전류양이 크게 줄었다.
따라서 리프레쉬 동작시에 전원전압 및 내부 구동전압의 레벨이 안정화되어, 리프레쉬 동작에 대한 테스트를 보다 신뢰성있게 수행할 수 있다.

Claims (2)

  1. 다수의 제1 노멀워드라인과 적어도 하나 이상의 제1 리페어 워드라인을 구비하는 제1 뱅크;
    다수의 제2 노멀워드라인과 적어도 하나 이상의 제2 리페어 워드라인을 구비하는 제2 뱅크; 및
    상기 제1 리페어 워드라인은 상기 제1 노멀워드라인중에서 선택된 제1 대응워드라인과 같은 타이밍에 리프레쉬가 수행되고, 상기 제2 리페어 워드라인은 상기 제2 노멀워드라인중에서 선택된 제2 대응워드라인과 같은 타이밍에 리프레쉬가 수행되도록 하는 셀블럭제어부를 구비하고,
    상기 제1 뱅크와 상기 제2 뱅크에 각각 구비된 다수의 제1 및 제2 노멀워드라인을 리프레쉬 할 때에 같은 순서의 워드라인은 같은 타이밍에 리프레쉬 동작을 수행하는 리프레쉬 모드에서, 상기 제1 대응워드라인과 상기 제2 대응워드라인은 서로 다른 타이밍에 리프레쉬 되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 다수의 제1 노멀워드라인과 적어도 하나 이상의 제1 리페어 워드라인을 구비하는 제1 뱅크와, 다수의 제2 노멀워드라인과 적어도 하나 이상의 제2 리페어 워드라인을 구비하는 제1 뱅크를 구비하는 반도체 메모리 장치의 구동방법에 있어서,
    상기 제1 리페어 워드라인을 상기 제1 노멀워드라인중에서 선택된 제1 대응 워드라인과 같은 타이밍에 리프레쉬가 수행시키는 단계;
    상기 제2 리페어 워드라인을 상기 제2 노멀워드라인중에서 선택된 제2 대응워드라인과 같은 타이밍에 리프레쉬가 수행되도록 단계; 및
    상기 제1 뱅크와 상기 제2 뱅크에 각각 구비된 다수의 제1 및 제2 노멀워드라인을 리프레쉬 할 때에 같은 순서의 워드라인은 같은 타이밍에 리프레쉬 동작을 수행하는 리프레쉬 모드에서, 상기 제1 대응워드라인과 상기 제2 대응워드라인은 서로 다른 타이밍에 리프레쉬 되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
KR1020060096360A 2006-09-29 2006-09-29 반도체 메모리 장치 KR20080029576A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060096360A KR20080029576A (ko) 2006-09-29 2006-09-29 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060096360A KR20080029576A (ko) 2006-09-29 2006-09-29 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20080029576A true KR20080029576A (ko) 2008-04-03

Family

ID=39532124

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060096360A KR20080029576A (ko) 2006-09-29 2006-09-29 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20080029576A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601179B2 (en) 2014-07-28 2017-03-21 Samsung Electronics Co., Ltd. Semiconductor memory device, method of performing a refresh for semiconductor memory device and refresh counter in semiconductor memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601179B2 (en) 2014-07-28 2017-03-21 Samsung Electronics Co., Ltd. Semiconductor memory device, method of performing a refresh for semiconductor memory device and refresh counter in semiconductor memory device

Similar Documents

Publication Publication Date Title
US7710809B2 (en) Self refresh operation of semiconductor memory device
JP4524645B2 (ja) 半導体装置
JP4353331B2 (ja) 半導体記憶装置
US8359517B2 (en) Memory system and method using partial ECC to achieve low power refresh and fast access to data
JP4745169B2 (ja) 半導体記憶装置
KR100668510B1 (ko) 반도체 메모리 장치
EP1906409B1 (en) Semiconductor memory and system
US20080285370A1 (en) Semiconductor memory and system
JP2002216473A (ja) 半導体メモリ装置
CN108255751B (zh) 用于控制刷新操作的存储器装置及包括其的自刷新控制器
JPH05266657A (ja) ダイナミック型半導体メモリ
JP2006244641A (ja) 半導体記憶装置及びその動作方法
KR20000044565A (ko) 반도체 메모리 장치 및 그의 리프레시 방법
JP2008505427A (ja) 半密度処理及び全密度処理を伴うｄｒａｍ
US5251177A (en) Semiconductor memory device having an improved refresh operation
JP2008021397A (ja) メモリ
KR20050030468A (ko) 워드라인 부분활성화 커맨드를 갖는 반도체메모리장치
KR100543914B1 (ko) 리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리장치
KR20080029576A (ko) 반도체 메모리 장치
US7327627B2 (en) Semiconductor memory
US20080080284A1 (en) Method and apparatus for refreshing memory cells of a memory
KR20050069453A (ko) 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법
KR100802075B1 (ko) 반도체 메모리 장치
US7061818B2 (en) Memory and refresh method for memory
US20230221871A1 (en) Memory device and operating method thereof

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination