JP2006244641A - 半導体記憶装置及びその動作方法 - Google Patents

半導体記憶装置及びその動作方法 Download PDF

Info

Publication number
JP2006244641A
JP2006244641A JP2005060987A JP2005060987A JP2006244641A JP 2006244641 A JP2006244641 A JP 2006244641A JP 2005060987 A JP2005060987 A JP 2005060987A JP 2005060987 A JP2005060987 A JP 2005060987A JP 2006244641 A JP2006244641 A JP 2006244641A
Authority
JP
Japan
Prior art keywords
period
semiconductor memory
memory device
timer
active mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005060987A
Other languages
English (en)
Other versions
JP5019410B2 (ja
Inventor
Hiroyuki Takahashi
弘行 高橋
Takuya Hirota
卓哉 廣田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2005060987A priority Critical patent/JP5019410B2/ja
Priority to US11/360,593 priority patent/US7277344B2/en
Priority to CN2006100597198A priority patent/CN1828771B/zh
Publication of JP2006244641A publication Critical patent/JP2006244641A/ja
Application granted granted Critical
Publication of JP5019410B2 publication Critical patent/JP5019410B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

【課題】消費電力を低減することができる半導体記憶装置を提供すること
【解決手段】半導体記憶装置１は、複数のワード線ＷＬのそれぞれにつながる複数のメモリセル１１と、リフレッシュ回路４０とを備える。リフレッシュ回路４０は、複数のワード線ＷＬを順次駆動することによって、複数のメモリセル１１の各々をあるタイマー周期でリフレッシュする。アクティブモードからスタンバイモードへの移行時、リフレッシュ回路４０は、アクティブモード期間中のディスターブ量に応じて、複数のメモリセル１１ごとにタイマー周期を可変に設定する。
【選択図】 図６

Description

本発明は、半導体記憶装置に関する。特に、本発明は、リフレッシュ動作を行う半導体記憶装置、及びその半導体装置の動作方法に関する。
ＤＲＡＭや擬似ＳＲＡＭといった半導体記憶装置においては、メモリセルに含まれるキャパシタに電荷を蓄えることによってデータが保持される。キャパシタに蓄積された電荷量は、リーク電流等により時間的に減少する。情報が失われることを防止するため、ＤＲＡＭや擬似ＳＲＡＭにおいては、データを読み出し再書き込みするリフレッシュ動作を、各メモリセルに対して定期的に実行する必要がある。リフレッシュモードの一つとして、内蔵された回路が内部クロックに基づいて自動的にリフレッシュを行う「セルフリフレッシュモード」が知られている。
図１は、一般的なセルフリフレッシュ動作を説明するための図である。具体的には、図１には、一般的なメモリセルアレイ１００の構成、及び１回のセルフリフレッシュに対するタイミングチャートが示されている。図１において、複数のワード線ＷＬ０〜ＷＬｎと複数のビット線ＢＬ０〜ＢＬｍとは互いに交差するように配置され、各交差点にはメモリセル１１０が形成されている。タイミングチャートで示されるように、セルフリフレッシュは、複数のワード線ＷＬ０〜ＷＬｎを順番に、且つ、繰り返し駆動することによって実行される。ワード線の駆動は、所定のタイマー回路により生成されるクロック信号に基づいて実行され、複数のワード線ＷＬ０〜ＷＬｎに対する駆動が一巡する期間は、「タイマー周期」と呼ばれている。例えば、あるワード線ＷＬａに接続されたあるメモリセル１１０ａは、そのタイマー周期でリフレッシュされることになる。
セルフリフレッシュ動作による消費電力を抑えるためには、このタイマー周期が長いほど良い。但し、タイマー周期が長すぎると、電荷のリーク量が大きくなり、保持されたデータが失われることになる。ＤＲＡＭや擬似ＳＲＡＭにおいて、データが保持され得る期間の目安は、ホールド特性と呼ばれている。このホールド特性は、メモリセルアレイ１００の状態（アクティブ、もしくは、スタンバイ）で異なり、アクティブ時のホールド特性（Disturb Hold）は約３０ｍｓであり、スタンバイ時のホールド特性（Static Hold）は約１５０ｍｓである。アクティブモードにおいては、メモリセル１１０に対してアクセスが行われるため、スタンバイモードに比べてリーク電流が大きくなる。そのため、アクティブ時のホールド特性は、スタンバイ時よりも悪くなるのである。このホールド特性の差を利用し、消費電力を抑えるために、スタンバイ時のタイマー周期をアクティブ時のタイマー周期より長く設定する技術が知られている。
図２は、特許文献１に開示された半導体記憶装置におけるセルフリフレッシュ動作を示すタイミングチャートである。図２には、チップセレクト信号/ＣＳ、タイマー周期、あるワード線ＷＬａ（図１参照）に対するリフレッシュパルス、及び他のワード線ＷＬｂに対するリフレッシュパルスが示されている。チップセレクト信号/ＣＳは、半導体記憶装置の動作状態を制御するための信号であり、半導体記憶装置は、チップセレクト信号/ＣＳがＬｏｗの場合にアクティブモードになり、Ｈｉｇｈの場合にスタンバイモードになる。図２に示された例においては、時刻ｔ１にチップセレクト信号/ＣＳがＬｏｗからＨｉｇｈに変わり、動作状態がアクティブからスタンバイに移行する。ある一本のワード線ＷＬに対して、アクティブモード時には、タイマー周期Ｔ１でリフレッシュ動作が実行され、スタンバイモード時には、タイマー周期Ｔ２でリフレッシュ動作が実行される。タイマー周期Ｔ１は、上記“ＤｉｓｔｕｒｂＨｏｌｄ”に基づいて決定される。一方、タイマー周期Ｔ２は、上記“ＳｔａｔｉｃＨｏｌｄ”に基づいて決定され、タイマー周期Ｔ１より長くなるように設定される。
図２に示されるように、アクティブモードにおいてワード線ＷＬａが最後にリフレッシュされた時から時刻ｔ１までの期間は、Ｄａである。また、アクティブモードにおいてワード線ＷＬｂが最後にリフレッシュされた時から時刻ｔ１までの期間は、Ｄｂである。期間Ｄａは、期間Ｄｂより長く、且つ、タイマー周期Ｔ１により近い値であるとする。ここで、仮に時刻ｔ１においてタイマー周期が即座にＴ２に設定されるとすると、時刻ｔ１の後すぐにリフレッシュされる予定であったメモリセル１１０ａに対しては、しばらくリフレッシュ動作が行われないことになる。場合によっては、そのメモリセル１１０ａに格納されたデータが失われることになる。
そのため、特許文献１に開示されたセルフリフレッシュ方法によれば、動作状態がスタンバイになった後の所定の期間（時刻ｔ１〜ｔ２）、タイマー周期はＴ１のまま保たれる。その所定の期間で、複数のワード線ＷＬ０〜ＷＬｎに対する駆動が一巡する。つまり、時刻ｔ１から時刻ｔ２までの期間は、タイマー周期Ｔ１である。このように、動作状態がアクティブからスタンバイに移行した後も、各ワード線のリフレッシュが一巡するまでの期間、アクティブモードと同じ条件でリフレッシュ動作が実行される。その結果、アクティブモードからスタンバイモードへの移行時に、メモリセルに格納されたデータが失われることが防止される。つまり、半導体記憶装置の信頼性が向上する。時刻ｔ２の後は、タイマー周期はＴ１より長いＴ２に設定される。これにより、スタンバイモードにおいてセルフリフレッシュ動作が過剰に実行されることが防止され、消費電力が低減される。
国際公開ＷＯ２００２/０８２４５４号公報
特許文献１に開示された技術に関しては、図３に示されるようなワーストケースが考えられる。図３には、チップセレクト信号/ＣＳ、タイマー周期、及びリフレッシュ動作による消費電流が示されている。図３においては、チップセレクト信号/ＣＳが、数十ｍｓおきに断続的に活性化（Ｌｏｗ）されており、半導体記憶装置が、数十ｍｓおきに断続的にアクティブモードになる。そのスタンバイモードである期間（数十ｍｓ）は、上記“ＤｉｓｔｕｒｂＨｏｌｄ”と同程度であり、また、タイマー周期Ｔ１と同程度である。よって、特許文献１に開示された技術によれば、動作状態がスタンバイになった後、タイマー周期がＴ２に設定されるまでに、動作状態が再びアクティブに戻ってしまう。その結果、図２に示されるように、スタンバイモードが存在するにも関わらず、タイマー周期はＴ１のままであり、消費電流もアクティブモードにおける値が継続する。
このワーストケースにおいて、アクティブモードに対応する期間は、せいぜい数ｍｓである。つまり、その半導体記憶装置がアクティブモードである期間は、スタンバイモードである期間の１０分の１程度である。従って、本来ならば消費電流が低減されるという効果が期待されるはずである。しかしながら、上述のように、動作状態がスタンバイになった後、タイマー周期がＴ２に設定されるまでに、動作状態が再びアクティブに戻ってしまう。よって、図３に示されたワーストケースにおいては、期待される効果が得られなくなってしまう。特に、携帯電話に使用されるメモリに関しては、待ち受け時の消費電力の低減が強く求められており、その仕様には厳しい制限が課される。図３に示された従来のワーストケースにおいても、消費電力を低減することができる技術が望まれる。
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明に係る半導体記憶装置（１）は、複数のワード線（ＷＬ）のそれぞれにつながる複数のメモリセル（１１）と、リフレッシュ回路（４０）とを備える。リフレッシュ回路（４０）は、複数のワード線（ＷＬ）を順次駆動することによって、複数のメモリセル（１１）の各々をあるタイマー周期（Ｔ１〜Ｔ２）でリフレッシュする。アクティブモードからスタンバイモードへの移行時、リフレッシュ回路（４０）は、アクティブモード期間中の「ディスターブ量」に応じて、複数のメモリセル（１１）ごとにタイマー周期を可変に設定する。
各メモリセルに関するディスターブ量とは、例えば、アクティブ期間中の最後のリフレッシュ動作時から、アクティブモードの終了時までの経過時間（Ｄａ，Ｄｂ）である。この場合、リフレッシュ回路（４０）は、アクティブモードが終了した後、その経過時間（Ｄａ，Ｄｂ）が長いほどタイマー周期が短くなるように、各々のメモリセル（１１）に対するタイマー周期を設定する。例えば、リフレッシュ回路（４０）は、アクティブモードにおいて、タイマー周期を第１周期（Ｔ１）に設定し、アクティブモードが終了した後、タイマー周期を、第１周期（Ｔ１）から第１周期より長い第２周期（Ｔ２）へ単調増加させる。
このように、本発明によれば、各メモリセルに対して、アクティブモード期間中のディスターブ量（上記経過時間）が多いほど、アクティブモードからスタンバイモードへの移行時におけるタイマー周期は短く設定される。従って、アクティブモードが終了した直後に、メモリセルに格納されたデータが失われることが防止される。つまり、半導体記憶装置の信頼性が向上する。また、アクティブモード期間中のディスターブ量が比較的少ないメモリセルに対しては、その移行時におけるタイマー周期が比較的長く設定される。従って、スタンバイモードの開始時にセルフリフレッシュ動作が過剰に実行されることが防止され、消費電力が低減される。更に、従来技術のように、スタンバイモードの開始時に、アクティブモードと同じタイマー周期で１回だけセルフリフレッシュを実行する必要はない。従って、図３に示されたワーストケースにおいても、消費電力の低減という効果が得られる。
本発明に係る半導体記憶装置及びその動作方法によれば、消費電力が低減される。また、動作状態がアクティブからスタンバイへの移行する際に、メモリセルに格納されたデータが失われることが防止される。すなわち、本発明によれば、半導体記憶装置の品質及び信頼性が向上する。
添付図面を参照して、本発明による半導体記憶装置、及びその半導体記憶装置の動作方法を説明する。
図４は、本発明に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ２０、センスアンプ２１、カラムデコーダ２２、Ｒ/Ｗ制御回路３０、及びセルフリフレッシュ回路４０を備えている。メモリセルアレイ１０は、アレイ状に配置された複数のメモリセル１１を有している。各メモリセル１１はキャパシタを有しており、そのキャパシタに電荷を蓄えることによってデータが保持される。すなわち、この半導体記憶装置１としては、ＤＲＡＭや擬似ＳＲＡＭが例示される。よって、本発明に係る半導体記憶装置１は、リフレッシュ動作を必要とする。本実施の形態においては、セルフリフレッシュ動作が実行されるとする。
メモリセルアレイ１０には、複数のワード線ＷＬ０〜ＷＬｎが配置され、また、複数のビット線ＢＬ０〜ＢＬｍが複数のワード線ＷＬ０〜ＷＬｎに交差するように配置されている。複数のメモリセル１１は、複数の交差点のそれぞれに配置されている。各メモリセルのゲート電極は、いずれかのワード線に接続されている。複数のワード線ＷＬ０〜ＷＬｎは、ロウデコーダ２０に接続されている。複数のビット線ＢＬ０〜ＢＬｍは、センスアンプ２１を介してカラムデコーダ２２に接続されている。
Ｒ/Ｗ制御回路３０は、メモリセルアレイ１０に対する読み書き動作を制御するための回路である。Ｒ/Ｗ制御回路３０は、半導体記憶装置１の外部からアドレス信号ＡＤＤ及びチップセレクト信号/ＣＳを受け取る。アドレス信号ＡＤＤは、アクセス対象のメモリセル１１のアドレスを示す信号である。チップセレクト信号/ＣＳは、半導体記憶装置１の動作状態（アクティブ，スタンバイ）を制御するための信号である。チップセレクト信号/ＣＳが“Ｌｏｗ”の時、半導体記憶装置１は「アクティブモード」で動作し、チップセレクト信号/ＣＳが“Ｈｉｇｈ”の時、半導体記憶装置１は「スタンバイモード」で動作する。メモリセルアレイ１０に対する読み書きは、アクティブモード時にのみ実行される。
チップセレクト信号/ＣＳが“Ｌｏｗ”になると、Ｒ/Ｗ制御回路３０は活性化され、ロウイネーブル信号ＲＥ及び内部アドレス信号ＬＡＤＤをロウデコーダ２０に出力し、センスアンプイネーブル信号ＳＥをセンスアンプ２１に出力し、カラムイネーブル信号ＣＥ及び内部アドレス信号ＬＡＤＤをカラムデコーダ２２に出力する。これにより、ロウデコーダ２０、センスアンプ２１、及びカラムデコーダ２２は、それぞれ活性化される。ロウデコーダ２０は、内部アドレス信号ＬＡＤＤに対応するワード線ＷＬを駆動する。カラムデコーダ２２は、内部アドレス信号ＬＡＤＤに対応するビット線ＢＬを選択する。センスアンプ２１は、選択されたビット線ＢＬに書き込み電圧を印加する、あるいは、選択されたビット線ＢＬに現れる信号を増幅して、読み出しデータとして外部に出力する。このようにして、メモリセルアレイ１０に対して読み書き動作が実行される。
セルフリフレッシュ制御回路４０は、メモリセルアレイ１０に対するセルフリフレッシュ動作を制御するための回路であり、半導体記憶装置１に内臓されている。セルフリフレッシュ制御回路４０は、所定のタイミングで、ロウイネーブル信号ＲＥ及びリフレッシュアドレス信号ＲＡＤＤをロウデコーダ２０に出力し、センスアンプイネーブル信号ＳＥをセンスアンプ２１に出力する。これにより、ロウデコーダ２０及びセンスアンプ２１は、それぞれ活性化される。ロウデコーダ２０は、リフレッシュアドレス信号ＲＡＤＤに対応するワード線ＷＬを駆動する。センスアンプ２１は、駆動されたワード線ＷＬにつながる複数のメモリセル１１のそれぞれが保持するデータを、複数のビット線ＢＬ０〜ＢＬｍのそれぞれを介して読み出す。読み出されたデータは、センスアンプ２１によって増幅され、選択された複数のメモリセル１１のそれぞれに再度書き込まれる。このようにして、１本のワード線ＷＬに対するリフレッシュ動作が実行される。
セルフリフレッシュ動作は、駆動されるワード線ＷＬを順番に走査することによって実行される。つまり、セルフリフレッシュ制御回路４０は、複数のワード線ＷＬ０〜ＷＬｎが順番に且つ繰り返し駆動されるように制御を行う。複数のワード線ＷＬ０〜ＷＬｎに対する駆動が一巡する期間は、「タイマー周期」と呼ばれている。例えば、あるワード線ＷＬａに接続されたあるメモリセル１１ａは、そのタイマー周期でリフレッシュされることになる。また、別のワード線ＷＬｂに接続された別のメモリセル１１ｂも、そのタイマー周期でリフレッシュされることになる。
本発明において、上述のセルフリフレッシュ制御回路４０、ロウデコーダ２０、及びセンスアンプ２１は、「セルフリフレッシュ回路」を構成する。つまり、このセルフリフレッシュ回路は、複数のワード線ＷＬ０〜ＷＬｎを順次駆動することによって、各メモリセル１１をあるタイマー周期でリフレッシュする。後述されるように、そのタイマー周期は可変である。そのタイマー周期は、所定のクロック信号を用いて決定することができる。そのため、セルフリフレッシュ回路（セルフリフレッシュ制御回路４０）は、可変のクロック信号を出力するタイマー回路５０を備えている。セルフリフレッシュ回路は、タイマー回路５０から出力されるクロック信号に基づいて、上記タイマー周期を決定することができる。
図５は、本発明に係るタイマー回路５０の構成を示すブロック図である。タイマー回路５０は、可変電流源５１、ＰＭＯＳトランジスタ５２、５３、リングオシレータ５４、及び調整回路６０を備えている。可変電流源５１は、制御信号ＳＣに応じて出力電流ＩＤを変化させる。ＰＭＯＳトランジスタ５２のソースは電源に接続され、そのドレインは可変電流源５１に接続されている。また、ＰＭＯＳトランジスタ５２はダイオード接続されており、そのドレインとゲートが接続されている。ＰＭＯＳトランジスタ５３のゲート、ソース、及びドレインは、それぞれＰＭＯＳトランジスタ５２のゲート、電源、及びリングオシレータ５４に接続されている。すなわち、ＰＭＯＳトランジスタ５２及び５３は、カレントミラー回路を構成している。このカレントミラー回路によって、可変電流源５１から出力される電流ＩＤと同じ電流が、駆動電流ＩＤとしてリングオシレータ５４に供給される。リングオシレータ５４は、リング状に接続された３つのインバータから構成され、駆動電流ＩＤに応じた周波数を有するクロック信号ＣＬＫを発生させる。
調整回路６０は、出力電流ＩＤを調整するための制御信号ＳＣを可変電流源５１に出力する。ここで、調整回路６０は、半導体記憶装置１の動作モードに応じて、すなわちチップセレクト信号/ＣＳのレベルに応じて、制御信号ＳＣを変える。具体的には、調整回路６０は、スタンバイモード時の電流ＩＤがアクティブモード時よりも小さくなるように、可変電流源５１を制御する。これにより、リングオシレータ５４が生成するクロック信号ＣＬＫの周波数は、スタンバイモード時にアクティブモード時よりも小さくなる。従って、タイマー周期は、スタンバイモード時にアクティブモード時よりも長くなる。
また、後に詳しく説明されるように、本発明に係る調整回路６０は、アクティブモードからスタンバイモードへの移行時に、メモリセルアレイ１０やメモリセル１１に対する「ディスターブ」の量に基づいて可変電流源５１を制御する。あるメモリセル１１に関するディスターブ量は、例えば、そのメモリセル１１がアクティブモード期間中に最後にリフレッシュされた時刻から、そのアクティブモードの終了時刻までの経過時間により規定することができる。また、メモリセルアレイ１０に関するディスターブ量は、例えば、アクティブモードが終了する前の所定の期間内における、メモリセルアレイ１０に対する読み書き動作の回数（リードライトコマンドの数）により規定することができる。
以下、本発明に係る半導体記憶装置１におけるセルフリフレッシュ動作が詳しく説明される。
（第１の実施の形態）
図６は、本発明の第１の実施の形態におけるセルフリフレッシュ動作を示すタイミングチャートである。図６には、チップセレクト信号/ＣＳ、タイマー周期、あるワード線ＷＬａ（図４参照）に対するリフレッシュパルス、及び他のワード線ＷＬｂに対するリフレッシュパルスが示されている。図６に示された例においては、時刻ｔ１にチップセレクト信号/ＣＳがＬｏｗからＨｉｇｈに変わり、動作状態がアクティブからスタンバイに移行する。ある一本のワード線ＷＬに対して、アクティブモード時には、タイマー周期Ｔ１でリフレッシュ動作が実行され、スタンバイモード時には、タイマー周期Ｔ２でリフレッシュ動作が実行される。タイマー周期Ｔ１は、アクティブモード時のメモリセル１１のホールド特性（Disturb Hold）に基づいて決定される。一方、タイマー周期Ｔ２は、スタンバイモード時のメモリセル１１のホールド特性（Static Hold）に基づいて決定され、タイマー周期Ｔ１より長くなるように設定される。
図６に示されるように、アクティブモード期間中にワード線ＷＬａに対して最後にリフレッシュ動作が行われた時刻から、チップセレクト信号/ＣＳが“Ｈｉｇｈ”になる時刻ｔ１までの期間（経過時間）は、Ｄａである。また、アクティブモード期間中にワード線ＷＬｂに対して最後にリフレッシュ動作が行われた時刻から、チップセレクト信号/ＣＳが“Ｈｉｇｈ”になる時刻ｔ１までの期間は、Ｄｂである。この例においては、期間Ｄａは期間Ｄｂより長いとする。これら期間Ｄａ、Ｄｂ中に、メモリセル１１ａや１１ｂは、関連するビット線ＢＬに印加される書き込み電圧等によりディスターブを受ける。つまり、アクティブモード期間中の最後のリフレッシュ動作時刻から、アクティブモードの終了時刻ｔ１までの経過時間（Ｄａ、Ｄｂ）は、各メモリセル１１に対するディスターブの量に対応している。経過時間Ｄａは経過時間Ｄｂより長いため、時刻ｔ１においては、メモリセル１１ａに対するディスターブ量は、メモリセル１１ｂに対するディスターブ量より大きい可能性が高い。このように、リフレッシュ動作が行われる順番に依存して、アクティブモードが終了する時点でのディスターブ量が異なってくる。
本実施の形態によれば、動作状態がアクティブからスタンバイに移行する際、その経過時間（ディスターブ量）の大小に応じて、メモリセル１１ごとにタイマー周期が可変に設定される。具体的には、その経過時間が長いメモリセル１１に対しては、より早く次のリフレッシュ動作が行われるように、タイマー周期が設定される。これにより、アクティブモードからスタンバイモードへの移行時に、メモリセル１１に格納されたデータが失われることが防止される。一方、その経過時間が短いメモリセル１１に対しては、より遅く次のリフレッシュ動作が行われるように、タイマー周期が設定される。これにより、スタンバイモード開始時に過剰なリフレッシュ動作が実行されることが防止される。
具体的には、図６に示されるように、タイマー周期は、時刻ｔ１から時刻ｔ２にわたって、第１周期Ｔ１から第２周期Ｔ２に単調増加する。第１周期Ｔ１は、アクティブモード時のタイマー周期であり、第２周期Ｔ２は、スタンバイモード時のタイマー周期である。つまり、タイマー周期は、基本的に２段階で切り替えられるが、その切り替えが緩やかに行われればよい。言い換えれば、第１周期Ｔ１から第２周期Ｔ２への切り替えは、ステップ状ではなく、所定の期間（時刻ｔ１〜ｔ２）にわたって序々に行われる。その所定の期間（時刻ｔ１〜ｔ２）は、複数のワード線ＷＬ０〜ＷＬｎの駆動が一巡する期間程度に設定されればよい。
第１周期Ｔ１から第２周期Ｔ２への移行期間にタイマー周期が単調増加するため、上記経過時間が長い場合は、その移行期間中のタイマー周期は自動的に短くなり、上記経過時間が短い場合は、その移行期間中のタイマー周期は自動的に長くなる。つまり、アクティブモードからスタンバイモードへの移行時に、ディスターブ量が比較的多いメモリセル１１ａに関しては、比較的短いタイマー周期Ｔａでリフレッシュ動作が実行され、ディスターブ量が比較的少ないメモリセル１１ｂに関しては、比較的長いタイマー周期Ｔｂでリフレッシュ動作が実行される。その結果、メモリセル１１に格納されたデータが移行期間中に失われることが防止され、また、その移行期間中に過剰なリフレッシュ動作が行われることが防止される。従って、半導体記憶装置１の信頼性が向上し、且つ、消費電力が低減される。すなわち、半導体記憶装置１の品質が向上する。
時刻ｔ３において、チップセレクト信号/ＣＳが“Ｈｉｇｈ”から“Ｌｏｗ”になり、動作状態がスタンバイモードからアクティブモードに変わる。動作状態がアクティブになると、メモリセル１１はすぐにディスターブを受ける可能性がある。よって、スタンバイモードが終了すると、タイマー周期は、第２周期Ｔ２から第１周期Ｔ１に即座に切り替えられる。タイマー周期が第２周期Ｔ２から第１周期Ｔ１に減少する時間は、タイマー周期が第１周期Ｔ１から第２周期Ｔ２に増加する時間より短い。
図７は、図６に示された動作を実現するための、調整回路６０の構成の一例を示している。本実施の形態に係る調整回路６０は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２、抵抗６３、及び容量６４を備えている。この調整回路６０は、インバータに抵抗６３及び容量６４が組み込まれた構成を有している。具体的には、ＰＭＯＳトランジスタ６１のソースは電源に接続され、そのドレインは抵抗６３を介してノードに接続されている。ＮＭＯＳトランジスタ６２のソースはグランドに接続され、そのドレインは上記ノードに接続されている。そのノードは、出力端子に接続されている。容量６４は、出力端子とグランドとの間に配置されている。この調整回路６０は、チップセレクト信号/ＣＳを入力する。そのチップセレクト信号/ＣＳは、ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２のゲートに供給される。
このような調整回路６０に入力されるチップセレクト信号/ＣＳの変動は、抵抗６３及び容量６４から決定されるＲＣ時定数に応じて緩やかになる。調整回路６０は、得られた信号を、制御信号ＳＣとして可変電流源５１に出力する。これにより、アクティブモードからスタンバイモードへの移行時、可変電流源５１は、電流ＩＤを緩やかに減少させる。これにより、リングオシレータ５４が生成するクロック信号ＣＬＫの周波数は、緩やかに減少する。そのクロック信号ＣＬＫに基づいて決定されるタイマー周期は、緩やかに増加する。このように、本実施の形態に係るリフレッシュ回路は、ＲＣ時定数に応じた所定の期間にわたって、タイマー周期を第１周期Ｔ１から第２周期Ｔ２へ単調増加させる。
図８は、本実施の形態による効果を説明するための図であり、図３に示されたワーストケースに対応する図である。図８には、チップセレクト信号/ＣＳ、タイマー周期、及びリフレッシュ動作による消費電流が示されている。チップセレクト信号/ＣＳは、数十ｍｓ（〜Ｔ１）おきに断続的に活性化されている。アクティブモードに対応する期間は、せいぜい数ｍｓである。つまり、その半導体記憶装置がアクティブ状態である期間は、スタンバイ状態である期間の１０分の１程度である。よって、消費電力が低減されるという効果が期待されるべきである。
図８に示されるように、本実施の形態によれば、アクティブモードが終了すると直ぐにタイマー周期が緩やかに増加し始める。図３における場合と比較して、スタンバイモード中にも関わらずタイマー周期がＴ１のままである期間が無くなる。その結果、スタンバイモード時に、セルフリフレッシュ動作が過剰に実行されることが防止される。よって、従来のワーストケースにおいても、消費電流の低減という効果が期待通り得られる。
且つ、本実施の形態によれば、アクティブモードが終了するとタイマー周期が第２タイマー周期Ｔ２に突然変化するわけではない。スタンバイモード開始時のタイマー周期は、アクティブモード期間中のディスターブ量に基づいて設定される。従って、スタンバイモードの開始時に、メモリセル１１に格納されたデータが失われることが防止される。つまり、半導体記憶装置１の信頼性が向上する。
以上に説明されたように、本発明に係る半導体記憶装置１によれば、品質が向上する。本発明に係る半導体記憶装置１は、特に、待ち受け時の消費電力低減が強く求められる携帯電話に適用されると好ましい。
（第２の実施の形態）
図９は、本発明の第２の実施の形態におけるセルフリフレッシュ動作を示すタイミングチャートである。図９には、チップセレクト信号/ＣＳ、タイマー周期、あるワード線ＷＬａに対するリフレッシュパルス、及び他のワード線ＷＬｂに対するリフレッシュパルスが示されている。時刻ｔ１にチップセレクト信号/ＣＳがＬｏｗからＨｉｇｈに変わり、動作状態がアクティブからスタンバイに移行する。
本実施の形態によれば、セルフリフレッシュ回路は、タイマー周期を第１周期Ｔ１、第２周期Ｔ２、及び第３周期Ｔ３の三段階に設定する。具体的には、セルフリフレッシュ回路は、アクティブモード時に、タイマー周期を第１周期Ｔ１に設定し、スタンバイモード時に、タイマー周期を第２周期Ｔ２に設定する。但し、アクティブモードが終了した直後の所定の期間（時刻ｔ１〜ｔ２）においては、セルフリフレッシュ回路は、タイマー周期を第３周期Ｔ３に設定する。第２周期Ｔ２は、第１周期Ｔ１より長い。第３周期Ｔ３は、第１周期Ｔ１から第２周期Ｔ２までの範囲で、可変に設定される。つまり、時刻ｔ１において、タイマー周期はＴ１からＴ３に増加する。タイマー周期がＴ３に設定される期間は、複数のワード線ＷＬ０〜ＷＬｎの駆動が一巡する期間である。つまり、時刻ｔ１からｔ２までの期間はタイマー周期Ｔ３と同じであり、その期間中、タイマー周期はＴ３に保たれる。時刻ｔ２において、タイマー周期はＴ３からＴ２に増加する。時刻ｔ３において、タイマー周期はＴ２からＴ１に減少する。
第３周期Ｔ３と第１周期Ｔ１との差ΔＴは、アクティブモードが終了する前の所定の期間内におけるディスターブの量に基づいて、可変に設定される。そのディスターブの量は、アクティブモードが終了する前のその所定の期間内における、読み書き動作の回数（リードライトコマンドの数）により規定することができる。本実施の形態によれば、セルフリフレッシュ回路は、その所定の期間内における読み書き動作の回数が少ないほど、第３周期Ｔ３（差ΔＴ）を大きく設定する、すなわち、より第２周期に近くなるように設定する。逆に、セルフリフレッシュ回路は、その所定の期間内における読み書き動作の回数が多いほど、第３周期Ｔ３（差ΔＴ）を小さく設定する、すなわち、より第１周期に近くなるように設定する。
このように本実施の形態によれば、セルフリフレッシュ回路は、アクティブモードが終了する前のディスターブ量に応じて、タイマー周期Ｔ３を可変に設定する。具体的には、アクティブモードが終了する前のディスターブ量が大きい場合には、スタンバイモード開始時のタイマー周期Ｔ３が短く設定される。これにより、スタンバイモード開始時（移行時）に、メモリセル１１に格納されたデータが失われることが防止される。一方、アクティブモードが終了する前のディスターブ量が小さい場合には、スタンバイモード開始時のタイマー周期Ｔ３が長く設定される。これにより、スタンバイモード開始時に過剰なリフレッシュ動作が実行されることが防止される。
図１０は、図９に示された動作を実現するための、調整回路６０の構成の一例を示している。本実施の形態に係る調整回路６０は、アクティブモードが終了する前の所定の期間におけるディスターブ量を検出するためのディスターブ検出器７０を備えている。ディスターブ検出器７０は、カウンタ７１と電圧発生回路７２を有している。カウンタ７１は、チップセレクト信号/ＣＳとリードライトコマンドＲ/Ｗを入力する。そして、カウンタ７１は、チップセレクト信号/ＣＳが“Ｌｏｗ”から“Ｈｉｇｈ”に変わる時刻の前の所定の期間（判定期間ＰＪ）における、リードライトコマンドＲ/Ｗの数をカウントする。チップセレクト信号/ＣＳが“Ｌｏｗ”から“Ｈｉｇｈ”に変わると、カウンタ７１は、その時点でのカウント結果を示すカウント信号ＣＮＴを電圧発生回路７２に出力する。電圧発生回路７２は、そのカウント結果に応じた電圧を有する制御信号ＳＣを、可変電流源５１に出力する。
チップセレクト信号/ＣＳがどのタイミングで変化するかを、予め知ることはできない。そのため、本実施の形態に係るカウンタ７１は、例えば図１１に示されるような方法で、判定期間ＰＪにおけるディスターブ量を判定する。メモリセルアレイ１０に対する読み書き動作は、あるＲ/Ｗサイクル（動作サイクル）で実行される。１動作サイクルは、例えば１００ｎｓｅｃである。例えばタイマー周期Ｔ１が３０ｍｓの場合、アクティブモード時における１タイマー周期には、３００回の動作サイクルが含まれる。この１タイマー周期のうち、所定数の動作サイクルに相当する期間が判定期間ＰＪとして設定される。
例えば、８動作サイクルに相当する期間が判定期間ＰＪとして設定される例を考える。この場合、カウンタ７１は、カウンタ値の初期値及び最大値を「８」に設定する。そして、カウンタ７１は、１動作サイクルごとに、リードライトコマンドＲ/Ｗが入力されたかどうか判定する。リードライトコマンドＲ/Ｗが入力された場合（Ｄｉｓｔｕｒｂ）、カウンタ７１は、カウンタ値を１つ減らし、リードライトコマンドＲ/Ｗが入力されなかった場合（Ｓｔａｔｉｃ）、カウンタ値を１つ増やす。カウンタ値の上限は「８」であり、例えば、動作サイクルＣ１０においてリードライトコマンドＲ/Ｗは入力されないが、カウンタ値は「８」のまま保たれる。
このようにして、直近の８動作サイクルにおけるリードライトコマンドＲ/Ｗの履歴が、カウンタ７１によって絶えずモニターされる。そして、チップセレクト信号/ＣＳが入力された時点で、カウンタ７１は、現在のカウンタ値に対応する情報を出力する。図１１に示された例においては、動作サイクルＣ１２の後にチップセレクト信号/ＣＳが“Ｈｉｇｈ”になり、カウンタ値「６」に対応する情報が出力される。なお、図１１に示された例においては、カウンタ値が大きいほど、判定期間ＰＪにおけるディスターブ量が少ないことを意味し、カウンタ値が小さいほど、判定期間ＰＪにおけるディスターブ量が多いことを意味する。また、動作状態がスタンバイからアクティブに変わると、カウンタ値はリセットされる。
以上に説明されたように、本実施の形態によれば、どのタイミングでチップセレクト信号/ＣＳが変化しても、その直前の所定の期間（判定期間ＰＪ）における読み書き回数が検出される。セルフリフレッシュ回路は、その読み書き回数の大小に応じて、第３周期Ｔ３が可変に設定する。このようにして、図９に示されたセルフリフレッシュ動作が実現される。尚、ディスターブ検出器７０は、メモリセルアレイ１０に含まれるエリアごとに設けられても良い。この場合、カウンタ７１は、アドレス信号ＡＤＤを参照することによって、エリアごとにリードライトコマンドＲ/Ｗの数をカウントする。これにより、より精密な制御が可能となる。
図１２は、本実施の形態による効果を説明するための図であり、図３に示されたワーストケースに対応する図である。図１２には、チップセレクト信号/ＣＳ、タイマー周期、及びリフレッシュ動作による消費電流が示されている。チップセレクト信号/ＣＳは、数十ｍｓ（〜Ｔ１）おきに断続的に活性化されている。アクティブモードに対応する期間は、せいぜい数ｍｓである。つまり、その半導体記憶装置がアクティブ状態である期間は、スタンバイ状態である期間の１０分の１程度である。よって、消費電力が低減されるという効果が期待されるべきである。
図１２に示されるように、本実施の形態によれば、アクティブモードが終了するとタイマー周期が第３周期Ｔ３に設定される。図３における場合と比較して、スタンバイモード中にも関わらずタイマー周期がＴ１のままである期間が無くなる。その結果、スタンバイモード時に、セルフリフレッシュ動作が過剰に実行されることが防止される。よって、従来のワーストケースにおいても、消費電流の低減という効果が期待通り得られる。
且つ、本実施の形態によれば、アクティブモードが終了するとタイマー周期が第２タイマー周期Ｔ２に一気に変化するわけではない。スタンバイモード開始時のタイマー周期は、アクティブモード期間中のディスターブ量に基づいて設定される。従って、スタンバイモードの開始時に、メモリセル１１に格納されたデータが失われることが防止される。つまり、半導体記憶装置１の信頼性が向上する。
以上に説明されたように、本発明に係る半導体記憶装置１によれば、品質が向上する。本発明に係る半導体記憶装置１は、特に、待ち受け時の消費電力低減が強く求められる携帯電話に適用されると好ましい。
図１は、従来の半導体記憶装置におけるセルフリフレッシュ動作を説明するための図である。 図２は、従来の半導体記憶装置におけるセルフリフレッシュ動作を示すタイミングチャートである。 図３は、従来の半導体記憶装置におけるセルフリフレッシュ動作を示す他のタイミングチャートである。 図４は、本発明に係る半導体記憶装置の構成を示すブロック図である。 図５は、本発明に係る半導体記憶装置のタイマー回路の構成を示すブロック図である。 図６は、本発明の第１の実施の形態に係る半導体記憶装置におけるセルフリフレッシュ動作を示すタイミングチャートである。 図７は、本発明の第１の実施の形態に係る調整回路の構成を示す回路図である。 図８は、本発明の第１の実施の形態による効果を説明するための図である。 図９は、本発明の第２の実施の形態に係る半導体記憶装置におけるセルフリフレッシュ動作を示すタイミングチャートである。 図１０は、本発明の第２の実施の形態に係る調整回路の構成を示す回路図である。 図１１は、本発明の第２の実施の形態に係るカウンタの動作を示す概念図である。 図１２は、本発明の第２の実施の形態による効果を説明するための図である。
符号の説明
１ 半導体記憶装置
１０ メモリセルアレイ
１１ メモリセル
２０ ロウでコーダ
２１ センスアンプ
２２ カラムデコーダ
３０ Ｒ/Ｗ制御回路
４０ セルフリフレッシュ制御回路
５０ タイマー回路
５１ 可変電流源
５２ ＰＭＯＳトランジスタ
５３ ＰＭＯＳトランジスタ
５４ リングオシレータ
６０ 調整回路
６１ ＰＭＯＳトランジスタ
６２ ＮＭＯＳトランジスタ
６３ 抵抗
６４ 容量
７０ ディスターブ検出器
７１ カウンタ
７２ 電圧発生回路

Claims (24)

  1. 複数のワード線のそれぞれにつながる複数のメモリセルと、
    前記複数のワード線を順次駆動することによって、前記複数のメモリセルの各々をあるタイマー周期でリフレッシュするリフレッシュ回路とを具備し、
    アクティブモードからスタンバイモードへの移行時、前記リフレッシュ回路は、前記アクティブモード期間中のディスターブ量に応じて、前記複数のメモリセルごとに前記タイマー周期を可変に設定する
    半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置であって、
    前記各々のメモリセルに関する前記ディスターブ量は、前記アクティブモード期間中の最後のリフレッシュ動作時から、前記アクティブモードの終了時までの経過時間である
    半導体記憶装置。
  3. 請求項２に記載の半導体記憶装置であって、
    前記アクティブモードが終了した後、前記リフレッシュ回路は、前記経過時間が長いほど前記タイマー周期が短くなるように、前記各々のメモリセルに対する前記タイマー周期を設定する
    半導体記憶装置。
  4. 請求項２又は３に記載の半導体記憶装置であって、
    前記リフレッシュ回路は、
    前記アクティブモードにおいて、前記タイマー周期を第１周期に設定し、
    前記アクティブモードが終了した後、前記タイマー周期を、前記第１周期から前記第１周期より長い第２周期へ単調増加させる
    半導体記憶装置。
  5. 請求項４に記載の半導体記憶装置であって、
    前記リフレッシュ回路は、前記アクティブモードが終了した後、前記複数のワード線の駆動が一巡するまでに、前記タイマー周期を前記第１周期から前記第２周期へ単調増加させる
    半導体記憶装置。
  6. 請求項４又は５に記載の半導体記憶装置であって、
    前記リフレッシュ回路は、前記スタンバイモードが終了した後、前記タイマー周期を前記第２周期から前記第１周期へ減少させ、
    前記タイマー周期が前記第１周期から前記第２周期へ増加する時間は、前記タイマー周期が前記第２周期から前記第１周期へ減少する時間より長い
    半導体記憶装置。
  7. 請求項４乃至６のいずれかに記載の半導体記憶装置であって、
    前記リフレッシュ回路は、タイマー回路から出力されるクロック信号に基づいて前記タイマー周期を決定し、
    前記タイマー回路は、
    駆動電流に応じた周波数を有する前記クロック信号を発生させるリングオシレータと、
    前記リングオシレータに前記駆動電流を供給する電流源と、
    前記電流源に制御信号を出力することによって前記駆動電流を調整する調整回路と
    を有し、
    前記調整回路は、抵抗及び容量を含み、前記アクティブモード及び前記スタンバイモードを指定するチップセレクト信号を入力し、前記抵抗及び前記容量から決定される時定数に基づいて変形された前記チップセレクト信号を前記制御信号として出力する
    半導体記憶装置。
  8. 請求項１に記載の半導体記憶装置であって、
    前記ディスターブ量は、前記アクティブモードが終了する前の所定の期間内における、前記複数のメモリセルに対するリード及びライト動作の実施回数に応じて決定される
    半導体記憶装置。
  9. 請求項８に記載の半導体記憶装置であって、
    前記アクティブモードが終了した後、前記リフレッシュ回路は、前記実施回数が少ないほど、前記タイマー周期を長く設定する
    半導体記憶装置。
  10. 請求項８又は９に記載の半導体記憶装置であって、
    前記リフレッシュ回路は、
    前記アクティブモードにおいて、前記タイマー周期を第１周期に設定し、
    前記アクティブモードから前記スタンバイモードへの移行時、前記タイマー周期を、前記第１周期より長い第３周期に設定した後、前記第３周期より長い第２周期に設定する
    半導体記憶装置。
  11. 請求項１０に記載の半導体記憶装置であって、
    前記リフレッシュ回路は、前記アクティブモードが終了した後、前記複数のワード線の駆動が一巡するまで、前記タイマー周期を前記第３周期に保つ
    半導体記憶装置。
  12. 請求項１０又は１１に記載の半導体記憶装置であって、
    前記リフレッシュ回路は、前記実施回数が少ないほど、前記第３周期と前記第１周期との差を大きく設定する
    半導体記憶装置。
  13. 複数のワード線のそれぞれにつながる複数のメモリセルを有し、また、前記複数のワード線を順次駆動することによって、前記複数のメモリセルの各々をあるタイマー周期でリフレッシュする半導体記憶装置の動作方法であって、
    （Ａ）アクティブモード時に、前記各々のメモリセルを第１周期でリフレッシュするステップと、
    （Ｂ）前記アクティブモードからスタンバイモードへの移行時、前記アクティブモード期間中のディスターブ量に応じて、前記複数のメモリセルごとに前記タイマー周期を変化させるステップと、
    （Ｃ）前記スタンバイモード時に、前記各々のメモリセルを前記第１周期より長い第２周期でリフレッシュするステップと
    を具備する
    半導体記憶装置の動作方法。
  14. 請求項１３に記載の半導体記憶装置の動作方法であって、
    前記各々のメモリセルに関する前記ディスターブ量は、前記アクティブ期間中の最後のリフレッシュ動作時から、前記アクティブモードの終了時までの経過時間である
    半導体記憶装置の動作方法。
  15. 請求項１４に記載の半導体記憶装置の動作方法であって、
    前記（Ｂ）ステップにおいて、前記経過時間が長いほど前記タイマー周期が短くなるように、前記各々のメモリセルに対する前記タイマー周期が設定される
    半導体記憶装置の動作方法。
  16. 請求項１４又は１５に記載の半導体記憶装置の動作方法であって、
    前記（Ｂ）ステップにおいて、前記タイマー周期は、前記第１周期から前記第２周期へ単調増加する
    半導体記憶装置の動作方法。
  17. 請求項１６に記載の半導体記憶装置の動作方法であって、
    前記（Ｂ）ステップにおいて、前記タイマー周期は、前記複数のワード線の駆動が一巡するまでに、前記第１周期から前記第２周期へ単調増加する
    半導体記憶装置の動作方法。
  18. 請求項１３に記載の半導体記憶装置の動作方法であって、
    前記ディスターブ量は、前記アクティブモードが終了する前の所定の期間内における、前記複数のメモリセルに対するリード及びライト動作の実施回数である
    半導体記憶装置の動作方法。
  19. 請求項１８に記載の半導体記憶装置の動作方法であって、
    前記（Ｂ）ステップにおいて、前記実施回数が少ないほど、前記タイマー周期は長く設定される
    半導体記憶装置の動作方法。
  20. 請求項１８又は１９に記載の半導体記憶装置の動作方法であって、
    前記（Ｂ）ステップにおいて、前記タイマー周期は、前記第１周期より長く前記第２周期より短い第３周期に設定される
    半導体記憶装置の動作方法。
  21. 請求項２０に記載の半導体記憶装置の動作方法であって、
    前記（Ｂ）ステップにおいて、前記複数のワード線の駆動が一巡するまで、前記タイマー周期が前記第３周期に保たれる
    半導体記憶装置の動作方法。
  22. 請求項２０又は２１に記載の半導体記憶装置の動作方法であって、
    前記（Ｂ）ステップにおいて、前記実施回数が少ないほど、前記第３周期と前記第１周期との差は大きく設定される
    半導体記憶装置の動作方法。
  23. 複数のワード線と、
    前記複数のワード線の夫々に対応して設けられた複数のメモリセルと、
    前記複数のワード線をあるタイマー周期で順次駆動して、前記複数のメモリセルをリフレッシュするリフレッシュ回路とを有し、
    アクティブモードからスタンバイモードへの移行時、前記リフレッシュ回路は、前記アクティブモードの期間中のディスターブ量に応じて前記タイマー周期を設定することを特徴とする半導体記憶装置。
  24. 複数のワード線と、
    前記複数のワード線の夫々に対応して設けられた複数のメモリセルと、
    アクティブモードのとき第１のリフレッシュ周期で前記複数のワード線を駆動し、スタンバイモードのとき前記第１のリフレッシュ周期よりも長い第２のリフレッシュ周期で前記複数のワード線を駆動し、前記アクティブモードから前記スタンバイモードへ移行するとき前記第１のリフレッシュ周期よりも長く前記第２のリフレッシュ周期よりも短い第３のリフレッシュ周期で前記複数のワード線を駆動するリフレッシュ回路とを有することを特徴とする半導体記憶装置。
JP2005060987A 2005-03-04 2005-03-04 半導体記憶装置及びその動作方法 Expired - Fee Related JP5019410B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005060987A JP5019410B2 (ja) 2005-03-04 2005-03-04 半導体記憶装置及びその動作方法
US11/360,593 US7277344B2 (en) 2005-03-04 2006-02-24 Semiconductor storage device and operating method therefor
CN2006100597198A CN1828771B (zh) 2005-03-04 2006-03-03 半导体存储器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005060987A JP5019410B2 (ja) 2005-03-04 2005-03-04 半導体記憶装置及びその動作方法

Publications (2)

Publication Number Publication Date
JP2006244641A true JP2006244641A (ja) 2006-09-14
JP5019410B2 JP5019410B2 (ja) 2012-09-05

Family

ID=36943991

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005060987A Expired - Fee Related JP5019410B2 (ja) 2005-03-04 2005-03-04 半導体記憶装置及びその動作方法

Country Status (3)

Country Link
US (1) US7277344B2 (ja)
JP (1) JP5019410B2 (ja)
CN (1) CN1828771B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009266262A (ja) * 2008-04-22 2009-11-12 Spansion Llc メモリシステム、該メモリシステムに搭載されるリフレッシュ動作が必要なメモリ、および該メモリシステムに搭載されるリフレッシュ動作が不要なメモリ
JP2013097853A (ja) * 2011-11-04 2013-05-20 Sk Hynix Inc セルフリフレッシュパルス生成回路

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7966447B2 (en) * 2007-07-06 2011-06-21 Hewlett-Packard Development Company, L.P. Systems and methods for determining refresh rate of memory based on RF activities
US9257169B2 (en) * 2012-05-14 2016-02-09 Samsung Electronics Co., Ltd. Memory device, memory system, and operating methods thereof
KR20130136343A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US9183917B1 (en) 2012-12-21 2015-11-10 Samsung Electronics Co., Ltd. Memory device, operating method thereof, and system having the memory device
KR102118520B1 (ko) * 2013-08-09 2020-06-04 에스케이하이닉스 주식회사 메모리, 메모리 시스템 및 메모리의 동작 방법
US9424951B2 (en) * 2013-08-27 2016-08-23 Synopsys, Inc. Dynamic static random access memory (SRAM) array characterization using an isolated bit-line
US9857409B2 (en) 2013-08-27 2018-01-02 Synopsys, Inc. Negative bias thermal instability stress testing of transistors
KR102204240B1 (ko) * 2014-09-11 2021-01-19 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
CN109979502B (zh) * 2017-12-27 2021-03-16 华邦电子股份有限公司 动态随机存取存储器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01116994A (ja) * 1987-10-28 1989-05-09 Nec Corp 記憶装置
JPH02123592A (ja) * 1988-11-02 1990-05-11 Nec Corp ダイナミック型半導体メモリ
JPH0536274A (ja) * 1990-08-30 1993-02-12 Nec Corp 半導体メモリ装置
JPH0773682A (ja) * 1993-06-12 1995-03-17 Hitachi Ltd 半導体記憶装置
JPH08287676A (ja) * 1995-04-18 1996-11-01 Matsushita Electric Ind Co Ltd 半導体メモリ装置
WO2002082454A1 (fr) * 2001-04-02 2002-10-17 Nec Electronics Corporation Dispositif de memoire a semi-conducteur
WO2004095465A1 (ja) * 2003-04-23 2004-11-04 Fujitsu Limited 半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1186536A (ja) * 1997-09-12 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
US6275437B1 (en) * 2000-06-30 2001-08-14 Samsung Electronics Co., Ltd. Refresh-type memory with zero write recovery time and no maximum cycle time
JP2002298574A (ja) * 2001-03-29 2002-10-11 Internatl Business Mach Corp <Ibm> Ｄｒａｍ及びｄｒａｍのリフレッシュ方法
KR100455393B1 (ko) * 2002-08-12 2004-11-06 삼성전자주식회사 리프레시 플래그를 발생시키는 반도체 메모리 장치 및반도체 메모리 시스템.
JP4282408B2 (ja) * 2003-08-22 2009-06-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6967886B2 (en) * 2004-02-13 2005-11-22 Elite Semiconductor Memory Technology, Inc. Pseudo static random access memory and data refresh method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01116994A (ja) * 1987-10-28 1989-05-09 Nec Corp 記憶装置
JPH02123592A (ja) * 1988-11-02 1990-05-11 Nec Corp ダイナミック型半導体メモリ
JPH0536274A (ja) * 1990-08-30 1993-02-12 Nec Corp 半導体メモリ装置
JPH0773682A (ja) * 1993-06-12 1995-03-17 Hitachi Ltd 半導体記憶装置
JPH08287676A (ja) * 1995-04-18 1996-11-01 Matsushita Electric Ind Co Ltd 半導体メモリ装置
WO2002082454A1 (fr) * 2001-04-02 2002-10-17 Nec Electronics Corporation Dispositif de memoire a semi-conducteur
WO2004095465A1 (ja) * 2003-04-23 2004-11-04 Fujitsu Limited 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009266262A (ja) * 2008-04-22 2009-11-12 Spansion Llc メモリシステム、該メモリシステムに搭載されるリフレッシュ動作が必要なメモリ、および該メモリシステムに搭載されるリフレッシュ動作が不要なメモリ
JP2013097853A (ja) * 2011-11-04 2013-05-20 Sk Hynix Inc セルフリフレッシュパルス生成回路

Also Published As

Publication number Publication date
JP5019410B2 (ja) 2012-09-05
CN1828771A (zh) 2006-09-06
CN1828771B (zh) 2010-06-16
US20060198226A1 (en) 2006-09-07
US7277344B2 (en) 2007-10-02

Similar Documents

Publication Publication Date Title
JP5019410B2 (ja) 半導体記憶装置及びその動作方法
US7710809B2 (en) Self refresh operation of semiconductor memory device
US7317648B2 (en) Memory logic for controlling refresh operations
KR100992470B1 (ko) 반도체 메모리 및 시스템
US7548468B2 (en) Semiconductor memory and operation method for same
JP2003077273A (ja) 半導体記憶装置の制御方法及び半導体記憶装置
JP2004134026A (ja) 半導体記憶装置及びその制御方法
JP4962206B2 (ja) 半導体記憶装置及びワードデコーダ制御方法
US7355918B2 (en) Semiconductor memory device and refresh method thereof
US6219292B1 (en) Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method
KR100881650B1 (ko) 반도체 메모리
US20050207252A1 (en) Semiconductor storage device, test method therefor, and test circuit therefor
US7154799B2 (en) Semiconductor memory with single cell and twin cell refreshing
JP4195899B2 (ja) 強誘電体メモリ
KR20040001490A (ko) 페이지 기록 모드를 수행할 수 있는 슈도 스태틱램
JP4458699B2 (ja) 半導体集積回路
JPWO2002082454A1 (ja) 半導体記憶装置
JPH11297068A (ja) 半導体記憶装置
JP2006048845A (ja) セルフリフレッシュ制御回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120607

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120607

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150622

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees