JPH0536274A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】クロックパルスを分周制御パルスに応じて分周
する分周回路106、制御パルスの入力に応答して前記ク
ロックパルスをカウントしそのカウントが所定数に達し
たとき前記分周制御パルスを変化させる分周制御回路10
7、前記分周回路の出力に応じてリフレッシュアドレス
を発生するリフレッシュアドレス発生手段104、前記分
周回路の出力および前記制御パルスに応答してワード線
活性化パルスを発生する制御回路105、複数のビット線
およびワード線を含むメモリセルアレイ101及び、前記
リフレッシュアドレスに応答して所定のワード線を選択
し前記ワード線活性化信号に応じて前記選択したワード
線を活性化するデコード手段103とを有する。 【効果】読出し・書込み動作の終了の直後にセルフリフ
レッシュモードに切換った場合でも、短かい周期でリフ
レッシュできるので、データの消失の問題が解決され
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特にダイナミック・ランダム・アクセス・メモリ
（以下、ＤＲＡＭという）のリフレッシュ回路に関す
る。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルアレイを構成する
メモリセルは、一般に電荷蓄積用の容量素子と、この容
量素子への入出力を制御するＭＯＳ ＦＥＴとからな
る。記憶された情報は、容量素子に蓄積された電荷で表
されるが、この電荷はＭＯＳＦＥＴの漏れ電流や半導体
基板表面での再結合により時間の経過とともに減衰す
る。このため、記憶された情報を一定時間ごとに更新す
るリフレッシュ動作が必要である。

【０００３】このリフレッシュ動作を効率よく行うた
め、最近の半導体メモリ装置は複数の種類のリフレッシ
ュ動作モードを採用している。例えば、外部から供給さ
れるアドレス信号ＣＡＳおよびＲＡＳのタイミングを通
常のモードとは変えることによりリフレッシュを開始す
るようにした、ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ ｒｅｆ
ｒｅｓｈ（ＣＢＲ）モード、メモリが一定時間以上待機
状態を続けたときに、一定間隔ごとに自動的にすべての
メモリセルに対してリフレッシュ動作を行うセルフリフ
レッシュモード等である。これらリフレッシュモードの
ほか、通常の読出し・書込みの際には、選択されたワー
ド線に接続されたすべてのメモリセルの記憶内容がそれ
らメモリセルにそれぞれ接続されたビット線に供給さ
れ、これらビット線の電位がセンスアンプによりそれぞ
れ増幅された後、それらメモリセルの各各にその記憶内
容が再び格納されるので、一種のリフレッシュ動作が行
われる。

【０００４】このような半導体メモリ装置において、セ
ルフリフレッシュモード以外の読出し・書込み動作や、
ＣＢＲモードによるリフレッシュ動作では、動作速度の
高速化のため、選択されたワード線をアクティブレベル
状態に保つ時間を短くしていた。

【０００５】

【発明が解決しようとする課題】しかし、ワード線をア
クティブレベル状態に保つ時間を短縮すると、メモリセ
ルの容量素子に格納される電荷が不十分になる。例え
ば、この電荷の量を反映する容量の両端子間、の電位差
（リストアレベル）がまだビット線の電位の約８０％程
度にすぎない時点で前記ワード線のアクティブレベル状
態は終ることになる。一方、セルフリフレッシュモード
では１本のワード線がハイレベルの状態に保たれる期間
が長いため、メモリセルの容量素子に電荷が十分に蓄積
され、リストアレベルは高くなる。従って、容量素子に
格納されたデータのホールド時間が長くなるのでリフレ
ッシュの時間間隔を長くできる。通常の読出し・書込み
に伴うリフレッシュ動作ではその直後のデータのホール
ド時間は短いため、リフレッシュの時間間隔を短くしな
ければならない。

【０００６】ところが、例えば読出し又は書込み動作終
了直後に上述のセルフリフレッシュモードに切り換った
場合、各メモリセルは読出し・書込み時に行なう低いリ
ストアレベルでデータを記憶している。このような状態
のまま、読出し・書込動作が終了し、その直後に上述の
セルフリフレッシュモードに切り換った場合、最初のリ
フレッシュまでの時間は、セルフリフレッシュモードの
高いリストアレベルでメモリセルにデータが記憶されて
いる場合と同じく長い。このような場合、メモリセルの
容量素子に蓄積されている電荷が検出不可能なほどに消
去して記憶内容にエラーを生じる。

【０００７】したがって、本発明の目的は、読出し・書
込み動作等に伴なう通常のリフレッシュ動作の直後にセ
ルフリフレッシュモードに切換った場合でも、メモリセ
ルの記憶内容の消去を防止できる半導体メモリ装置を提
供することにある。

【０００８】

【課題を解決するための手段】本発明の半導体メモリ装
置は、クロックパルスを分周制御パルスに応じて分周す
る分周回路と、制御パルスの入力に応答して前記クロッ
クパルスをカウントしそのカウントが所定数に達したと
き前記分周制御パルスを変化させる分周制御回路と、前
記分周回路の出力に応じてリフレッシュアドレスを発生
するリフレッシュアドレス発生手段と、前記分周回路の
出力および前記制御パルスに応答してワード線活性化パ
ルスを発生する制御回路と、アレイ状に設けられた複数
のメモリセルとそれらにそれぞれ接続された複数のビッ
ト線およびワード線を含むメモリセルアレイと、前記リ
フレッシュアドレスに応答して所定のワード線を選択し
前記ワード線活性化信号に応じて前記選択したワード線
を活性化するデコード手段とを有する。

【０００９】好ましくはこの分周回路は複数のフリップ
フロップを含む分周手段と、前記分周制御パルスに応答
して前記分周回路の出力を制御する手段とを含む。

【００１０】好ましくはこの分周率制御回路は前記制御
パルスに応答して前記クロックパルスをカウントしこの
カウント値が所定値になると検出パルスを発生するカウ
ント手段と、前記検出パルスに応じて前記分周制御パル
スを変化させる制御手段とを有する。

【００１１】

【実施例】図１を参照して本発明の実施例を説明する。
図１において、メモリセルアレイ１０１は各々１つのＮ
チャネルトランジスタと１つの容量素子とから成りアレ
イ状に配置された複数のメモリセルＭＣで構成される
（いわゆる１トランジスタ−１キャパシタ型セルＭＣを
アレイ状に配置して形成されている）。ビット線ＢＬは
センスアンプ１０２に接続されている。センスアンプ１
０２はビット線ＢＬの電位を増幅する。ロウデコーダ１
０３は入力ロウアドレス１１３に応じて１本のワード線
ＷＬを選択し、その電位をリフレッシュ制御回路１０５
から供給されるワード線活性化信号１１８に応じてハイ
レベルにする。

【００１２】分周回路１０６は外部からの又は内部で生
成される基準クロックパルス１１０の供給を受け、分周
制御パルス１１４に応じてクロックパルスを分周し、分
周出力パルス１１６を発生する。本実施例の場合、分周
制御パルス１１４がハイレベルの場合にはクロックパル
ス１１０を１／４に分周した信号が分周出力パルス１１
６となり、ロウレベルの場合にはクロックパルス１１０
が分周されずにそのまま分周出力パルス１１６となる。

【００１３】分周率制御回路１０７は、セルフリフレッ
シュモードの際にロウレベルとなる制御パルス１１１お
よびクロックパルス１１０の供給を受け、制御パルス１
１１がハイレベルの時は分周制御パルス１１４をハイレ
ベルとし、制御パルス１１１がロウレベルとなると、分
周制御パルス１１４をロウレベルに変化させ、その時点
からクロックパルス１１０が所定数（本実施例の場合ワ
ード線ＷＬと同数）だけ発生した後、再び分周制御パル
ス１１４をハイレベルに戻す。

【００１４】セレクタ１１７は制御パルス１１１に応じ
て分周出力パルス１１６又は内部から生成されるＲ／Ｗ
リフレッシュパルス１１５のいずれかを選択して、その
選択したパルスをリフレッシュパルス１１２としてリフ
レッシュカウンタ１０４およびリフレッシュ制御回路１
０５に供給する。

【００１５】リフレッシュカウンタ１０４は、リフレッ
シュパルス１１２に応じてロウデコーダ１０３に対する
リフレッシュアドレス１１３を発生させる。リフレッシ
ュ制御回路１０５は制御パルス１１１およびリフレッシ
ュパルス１１２に応じてロウデコーダ１０３に対してワ
ード線活性化信号１１８や、メモリセルアレイ１０１
（特にプリチャージ回路など）に対する制御信号や、セ
ンスアンプ１０２に対する制御パルスなどを発生する。
本回路によりワード線活性化パルス１１８は制御パルス
１１１がハイレベルの時は短いハイレベル状態の期間を
持ち、同制御パルスがロウレベルの時は、それに比べて
長いハイレベル状態の期間を持つように設定される。

【００１６】読出し・書込み動作等に伴い通常リフレッ
シュからセルフリフレッシュモードに切換わり制御パル
ス１１１がロウレベルになった時点からワード線の全部
がハイレベルになるまで、即ち全メモリセルが一度リフ
レッシュされるまではクロックパルス１１０と等しい周
期のリフレッシュパルス１１２が発生し、短い周期でリ
フレッシュ動作が行われる。

【００１７】次に図２を参照して分周回路１０６および
分周率制御回路１０７の具体的回路構成を説明する。

【００１８】分周回路１０６は、Ｄ−フリップフロップ
回路２０１および２０２と、これら２つのフリップフロ
ップ回路の出力２１１、２１２を入力とするＮＡＮＤゲ
ート２０３と、分周率制御回路１０７からの分周制御パ
ルス１１４とＮＡＮＤゲート２０３の出力２１３とを入
力とするＮＡＮＤゲート２０４と、インバータ２０９を
介して供給されるクロックパルス１１０とＮＡＮＤゲー
ト２０４の出力２１４とを入力とするＮＡＮＤゲート２
０５を含む。この構成により、分周制御パルス１１４が
ハイレベルの時は、クロックパルス１１０を１／４に分
周したパルスが分周出力パルス１１６として出力され、
一方、ロウレベルの時はクロックパルス１１０がそのま
ま分周出力パルス１１６として出力される。

【００１９】分周率制御回路１０７は、制御パルス１１
１がロウレベルにある期間はクロックパルス１１０をカ
ウントし、同制御パルス１１０がハイレベルの時リセッ
トされるカウンタ２０６と、制御パルス１１１がロウレ
ベルのときワンショットパルス２１７を発生するワンシ
ョット回路２０８と、同パルス２１７によりリセットさ
れカウンタ２０６の検出出力パルス２１６に応じて分周
制御パルス１１４を出力するＤ−フリップフロップ回路
２０７とを含む。この構成により、制御パルス１１１が
ロウレベルになるとワンショットパルス２１７が発生し
Ｄ−フリップフロップ回路２０７がリセットされるた
め、分周制御パルス１１４がロウレベルとなる。同時に
カウンタ２０６のリセットが解除されるため、その時点
からクロックパルス１１０のカウントが始まる。その後
クロックパルス１１０が所定数（本実施例の場合ワード
線ＷＬの数、例えば１０２４本）だけ発生すると検出出
力パルス２１６がハイレベルとなり、分周制御パルス１
１４は再びハイレベルとなる。

【００２０】次に、本実施例の動作を図３を参照して説
明する。まず読出し・書込み動作に伴なうリフレッシュ
動作は通常のリフレッシュモードでリフレッシュ動作を
行なうため、制御パルス１１１がハイレベルとなり、セ
レクタ１１７はＲ／Ｗリフレッシュパルス１１５を選択
し、そのパルス１１５をリフレッシュパルス１１２とし
てリフレッシュカウンタ１０４およびリフレッシュ制御
回路１０５に供給する（図１参照）。従って、リフレッ
シュカウンタ１０４はＲ／Ｗリフレッシュパルス１１５
のタイミングでアドレス信号１１３をロウアドレス１０
３に供給する。リフレッシュ制御回路１０５は制御パル
ス１１１がハイレベルのため、短いハイレベル状態の期
間を持つワード線活性化パルス１１８（図３の期間ｔ１
０参照）をロウアドレス１０３に供給する。ロウアドレ
ス１０３はこのアドレス信号１１３に応じたワード線Ｗ
Ｌをワード線活性化パルス１１８がハイレベルの状態に
ある期間そのレベルをハイレベルとして、リフレッシュ
動作を行なう。

【００２１】読出し・書込み動作の直後にセルフリフレ
ッシュモードになると制御パルス１１１がロウレベルと
なる（図３の時刻ｔ３１参照）。これに応じて分周率制
御回路１０７内のカウンタ２０６のリセットが解除され
クロックパルス１１０のカウントが開始される（図２参
照）。同時にワンショット回路２０８がワンショットパ
ルス２１７を発生し、Ｄ−フリップフロップ回路２０７
をリセットするので分周制御パルス１１４はロウレベル
となる（図２参照）。

【００２２】分周制御パルス１１４がロウレベルとなる
ため、分周回路１０６内のＮＡＮＤゲート２０４の出力
２１４は強制的にハイレベルとなり、結果的にＮＡＮＤ
ゲート２０５の出力である分周出力パルス１１６はクロ
ックパルス１１０を分周せす、そのまま出力する。

【００２３】制御パルス１１１がロウレベルにあるので
セレクタ１１７は分周出力パルス１１６を選択し、これ
をリフレッシュパルス１１２としてリフレッシュカウン
タ１０４に供給する。リフレッシュカウンタ１０４はリ
フレッシュパルス１１２のタイミングに応じてロウデコ
ーダ１０３に対してリフレッシュアドレス１１３を更新
するので、クロックパルス１１０そのままの短い繰返し
周期でリフレッシュアドレス１１３が更新される。その
際、リフレッシュ制御回路に対してもロウレベルの制御
パルス１１１が供給されるので、ワード線活性化パルス
１１８はハイレベル状態の期間の長いパルスとなる（図
３の期間ｔ２０参照）。従って、通常のリフレッシュ動
作時よりもワード線のハイレベル状態の期間の長いリフ
レッシュ動作が繰返される。

【００２４】全メモリセルに対するリフレッシュ動作が
終了すると、即ち全ワード線ＷＬを選択するためにリフ
レッシュパルス１１２がワード線ＷＬと同数（例えば１
０２４回）だけ発生すると、リフレッシュパルス１１２
と同じ繰返し周期のクロックパルス１１０をカウントし
ているカウンタ２０６が検出パルス２１６をハイレベル
にする（図３の時刻ｔ３２参照）。カウンタ２０６は例
えば、ワード線ＷＬが１０２４本であれば１０ビットの
カウンタで構成し、カウントの最上位ビット（ＭＳＢ）
を検出パルス２１６とすればよい。あるいは、カウンタ
２０６をバイナリーカウンタ等で構成し、ワード線ＷＬ
の数をそのカウンタ２０６に設定しておけば、そのカウ
ンタ２０６に得られる一致信号を検出パルス２１６とす
ることができる。

【００２５】検出パルス２１６がハイレベルとなると、
その立上りに応じてＤ−フリップフロップ回路２０７は
分周制御パルス１１４をハイレベルにする。分周制御パ
ルス１１４がハイレベルであると、分周回路１０６を構
成するＮＡＮＤゲート２０４の出力２１４の変化はＮＡ
ＮＤゲート２０３の出力２１３の変化に影響される。結
果として、分周出力パルス１１６はクロックパルス１１
０を１／４に分周した信号となる。

【００２６】この条件の下では、分周出力パルス１１６
がクロックパルス１１０の１／４分周信号になるので、
リフレッシュパルス１１２もこの１／４分周信号とな
り、それに応じてリフレッシュカウンタ１０４が発生す
るリフレッシュアドレス１１３の発生タイミングも長く
なる。このタイミングが以降、通常のセルフリフレッシ
ュのタイミングとして用いられ、ワード線ＷＬが次々に
選択されてリフレッシュ動作が行われる。

【００２７】以上説明したように、本実施例によれば、
読出し・書込み動作の終了の直後にセルフリフレッシュ
モードに切換った場合でも、その直後の１回目のリフレ
ッシュ動作は通常のリフレッシュ動作よりもリストアレ
ベルが高くしかも短い繰返した周期ですべてのメモリセ
ルに対して行なわれるので、リストアレベルの低い状態
でメモリセルの格納データを短い周期で再びリフレッシ
ュできる。従って、記憶されたデータが消失する問題は
解決される。

【００２８】次に図４の参照して本発明の第２の実施例
について説明する。第１の実施例が図２に示すように、
分周率制御回路１０７内に専用のカウンタ２０６を備え
ているのに対して、第２の実施例ではこの専用のカウン
タを用いることなく、リフレッシュカウンタを分周率制
御回路の制御に用いている。この構成は、カウンタ２０
６とリフレッシュカウンタ１０４とのカウントすべきビ
ット数が等しいのでカウンタを共有できることを本発明
の発明者が見出したことに基づく。

【００２９】即ち、分周率制御回路４０７は制御パルス
１１１がロウレベルになると分周制御パルス１１４をロ
ウレベルとするとともに、その時にワンショットパルス
４１１を発生し、リフレッシュカウンタ４０４から供給
される検出信号４１０がハイレベルとなると分周制御パ
ルス１１４を再びハイレベルとする。

【００３０】リフレッシュカウンタ４０４は、ワンショ
ットパルス４１１によりリセットされ、リフレッシュパ
ルス１１２をカウントし、そのカウント数をロウデコー
ダ１０３に対するリフレッシュアドレスとして供給する
とともに、所定数（第１の実施例と同様にワード線ＷＬ
と同数）のリフレッシュパルス１１２が発生したときに
検出信号４１０をハイレベルにするカウンタ５０１から
なる。

【００３１】この第２の実施例の上記以外の構成要素は
図１で説明した第１の実施例と同様であるため、詳細な
説明は省略し、図１と共通の参照数字で示すに留める。

【００３２】次に図５を参照してリフレッシュカウンタ
４０４および分周率制御回路４０７の具体的回路構成を
説明する。

【００３３】リフレッシュカウンタ４０４はカウンタ５
０１より構成されている。このカウンタ５０１は第１の
実施例の分周回路１０内のカウンタ２０６と同じ構成の
カウンタ、即ちワード線ＷＬが１０２４本であれば１０
ビットのカウンタで構成し、カウントの最上位ビット
（ＭＳＢ）を検出信号４１０とすることもできるし、バ
イナリーカウンタ等で構成することもできる。

【００３４】分周率制御回路４０７は制御パルス１１１
がロウレベルとなるとワンショットパルス４１１を発生
するワンショット回路５０３と、ワンショットパルス４
１１によりリセットされカウンタ５０１の検出信号４１
０に応じて分周制御パルス１１４を出力するＤ−フリッ
プフロップ回路５０２を含む。

【００３５】本実施例の動作は、実質的には図３ち示し
た第１の実施例と次の点を除き同じである。すなわち、
まず、第１に図３に示したカウンタ２０６はセルフリフ
レッシュモードになるまで制御パルス１１１がハイレベ
ルであるのでリセット状態、即ち初期状態にあるのに対
して、本実施例では、カウンタ５０１がセルフリフレッ
シュモードに切換わる前のカウント値をそのまま保持し
ているので、それをリセットするために制御パルス１１
１のロウレベルと同期して発生するワンショットパルス
４１１をカウンタ５０１のリセット信号として使用し、
初期状態としている点が第１の異る点である。次に、制
御パルス１１１がハイレベルの時、分周制御パルス１１
４をハイレベルに保持するために、Ｄ−フリップフロッ
プ回路５０２のセット信号に制御パルス１１１が入力さ
れている点が第２の異る点である。

【００３６】上述の説明から明らかなとおり、本実施例
によれば、分周率制御回路４０７をカウンタなしで構成
することができるため、回路の簡素化が図れる。以上説
明した実施例ではクロックパルス１１０を１／４に分周
した分周パルスをリート・ライトモード時のリフレッシ
ュパルス１１２として説明したが、この分周率は１／４
に限定されるわけではなく、任意の分周率を選べる。

【００３７】

【発明の効果】以上説明したように、本発明の半導体メ
モリ装置は、読出し・書込み動作の終了の直後にセルフ
リフレッシュモードに切換った場合でも、その直後の１
回目のリフレッシュ動作は短周期ですべてのメモリセル
に対して行なわれるので、リード・ライトモードによっ
てリストアレベルの低い状態でメモリセルに格納されて
いデータを短かい周期でリフレッシュできる。これによ
って、リフレッシュ周期が長くなることに伴うデータの
消失の問題が解決された。

【図面の簡単な説明】

【図１】本発明の実施例における半導体メモリ装置の構
成を示す回路図である。

【図２】図１に示す分周回路および分周率制御回路の具
体的構成を示す回路図である。

【図３】図１に示す半導体メモリ装置の動作を説明する
ための波形図である。

【図４】本発明の他の実施例における半導体メモリ装置
の構成を示す回路図である。

【図５】図４に示すリフレッシュカウンタおよび分周率
制御回路の具体的構成を示す回路図である。

【符号の説明】

１０１ メモリセルアレイ １０２ センスアンプ １０３ ロウデコーダ １０４ リフレッシュカウンタ １０５ リフレッシュ制御回路 １０６ 分周回路 １０７ 分周率制御回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 クロックパルスを分周制御パルスに応じ
   て分周する分周回路と、制御パルスの入力に応答して前
   記クロックパルスをカウントしそのカウントが所定数に
   達したとき前記分周制御パルスを変化させる分周制御回
   路と、前記分周回路の出力に応じてリフレッシュアドレ
   スを発生するリフレッシュアドレス発生手段と、前記分
   周回路の出力および前記制御パルスに応答してワード線
   活性化パルスを発生する制御回路と、アレイ状に設けら
   れた複数のメモリセルとそれらにそれぞれ接続された複
   数のビット線およびワード線を含むメモリセルアレイ
   と、前記リフレッシュアドレスに応答して所定のワード
   線を選択し前記ワード線活性化信号に応じて前記選択し
   たワード線を活性化するデコード手段とを有することを
   特徴とする半導体メモリ装置。
2. 【請求項２】 前記分周回路が複数のフリップフロップ
   を含む分周手段と、前記分周制御パルスに応答して前記
   分周回路の出力を制御する手段とを含むことを特徴とす
   る請求項１記載の半導体メモリ装置。
3. 【請求項３】 前記分周率制御回路が前記制御パルスに
   応答して前記クロックパルスをカウントしこのカウント
   値が所定値になると検出パルスを発生するカウント手段
   と、前記検出パルスに応じて前記分周制御パルスを変化
   させる制御手段とを有することを特徴とする請求項１記
   載の半導体メモリ装置。
4. 【請求項４】 前記分周率制御回路が前記アドレス発生
   手段を構成するカウンタからの検出信号に応答して前記
   分周制御パルスを変化させる手段を有することを特徴と
   する請求項１記載の半導体メモリ装置。
5. 【請求項５】 前記制御パルスに応答して前記分周回路
   の出力とリフレッシュ信号のいずれかを選択し前記アド
   レス発生手段に供給するセレクタを有することを特徴と
   する請求項１記載の半導体メモリ装置。