KR20010093714A - 반도체 기억 회로 - Google Patents

Abstract

저소비 전류가 요구되는 셀프 리프레시를 사용한 경우일지라도, 충분한 리스토어 레벨을 얻을 수 있는 반도체 기억 회로를 제공하는 것으로서,

셀프 리프레시 시에 워드선의 비활성화를 규정하는 RTO 신호를 지연시키도록, 상기 RTO 신호의 지연량을 전환하는 지연량 전환 회로 블록(40)을 구비한다. 이 지연량 전환 회로 블록(40)의 경로 선택 회로(C)에 의해, CBR 리프레시 시에는 신호 경로(B)를 선택하고, 셀프 리프레시 시에는 신호 경로(A)를 선택한다. 셀프 리프레시 시에는, RTO 신호는 신호 경로(A)에 의해 소정의 시간만큼 지연된다. 이 결과, RASB 신호의 활성 기간이 신장되고, 워드선의 선택 기간이 연장된다. CBR 리프레시 시에는, 신호 경로(B)가 선택되고, RTO 신호는 지연되지 않는다. 따라서, 리프레시 동작의 사이클의 길이에 따라서 RASB 신호의 파형이 조정되어, 적절한 리스토어 레벨이 얻어진다.

Description

반도체 기억 회로{Semiconductor memory circuit}

(발명이 속하는 기술 분야)

본 발명은, 반도체 기억 회로에 관한 것으로, 특히 다이내믹·랜덤·액세스 메모리(DRAM)의 리프레시 회로 기술에 관한 것이다.

(종래기술)

종래 기술에 관해서 도면을 참조하여 설명한다. 다이내믹·랜덤·액세스 메모리(DRAM)는, 메모리 셀 용량에 의해 데이터를 기억하는 휘발성 메모리이다. 도 4a에, DRAM의 메모리 셀 주변의 구성을 개략적으로 도시한다. 동도에 도시하는 바와 같이, 1쌍의 디지트선(D, DB)을 단위로 하여 센스앰플리파이어(SA)가 배치되고, 디지트선(D, DB)과 워드선(WL)과의 소정의 교차부에는, 메모리 셀(MC)이 배치된다.

메모리 셀(MC)은, 메모리 셀 용량(Cm)과 메모리 셀 트랜지스터(Tm)로 구성되고, 메모리 셀 용량(Cm)의 한쪽의 전극에는 메모리 셀 용량 대극 레벨(HVCD)이 주어지고, 다른쪽의 전극은, 메모리 셀 트랜지스터(Tm)의 소스에 접속된다. 메모리 셀 트랜지스터(Tm)의 게이트는 워드선(WL)에 접속되고, 그 드레인은 디지트선 (D/DB)에 접속된다.

통상, 메모리 셀 용량(Cm)에 저장된 데이터(이하, 「메모리 셀 데이터」라고 칭함)는, 그대로에서는 소실하기 때문에, DRAM 특유의 소위 리프레시 동작이 행하여진다. 상기 리프레시 동작에서는, 워드선(WL)을 기동하여 메모리셀(MC)을 선택하고, 상기 메모리 셀(MC)로부터 디지트선 상에서 판독된 메모리 셀 데이터를 센스 앰플리파이어(SA)에서 증폭한 후, 동일의 메모리 셀(MC)에 데이터가 다시 기록된다.

이하, 도 4b에 도시하는 타이밍챠트를 참조하면서, 리프레시 동작을 상세히 설명한다. 내부의 후술의 RASB 신호가 하이 레벨에서 로우 레벨로 변화하면, 그 때의 어드레스(도시없음)로 지정되는 워드선(WL)이 선택되고, 상기 워드선(WL)이 하이 레벨로 구동된다. 워드선(WL)이 선택되면, 메모리 셀 트랜지스터(Tm)가 온이 되고, 메모리 셀 용량(Cm)에 축적된 메모리 셀 데이터가 디지트선(D) 상에 나타난다.

여기서, 디지트선(D, DB)의 초기 레벨은, 메모리 셀 용량 대극 레벨(HVCD)의 레벨과 같고, 센스 앰플리파이어(SA)를 구동하는 전원 레벨의 절반의 레벨이다. 상기 디지트선의 레벨은 메모리 셀 용량(Cm)에 축적된 전하에 의해 변화한다. 즉,워드선(WL)이 선택되면, 메모리 셀 용량(Cm)에 축적된 메모리 셀 데이터의 전위 (Vcell)가, 디지트선(D)의 용량과 메모리 셀 용량(Cm)과의 비에 의해 결정되는 레벨이 된다. 메모리 셀 데이터가 하이 레벨인 경우, 도 4b에 도시하는 바와 같이, 디지트선(D)의 레벨은, 메모리 셀 용량 대극 레벨(HVCD)보다 높은 레벨이 된다. 한쪽의 디지트선(DB)의 레벨은, 메모리 셀 용량 대극 레벨(HVCD) 그대로이다.

계속해서, 디지트선쌍(D, DB)의 전위차가 센스 앰플리파이어(SA)에 의해 증폭되어, RASB 신호가 로우 레벨에서 하이 레벨로 되어 리셋되면, 워드선(WL)이 로우 레벨로 구동되고, 메모리 셀 트랜지스터(Tm)가 오프가 된다. 이것에 의해, 워드선(WL)이 로우 레벨로 구동될 때까지 증폭되어 있던 디지트선 상의 데이터가 다시 메모리 셀 용량(Cm)에 축적된다.

이것이 메모리 셀 데이터를 회복시키기 위한 리프레시 동작이고, 메모리 셀 용량(Cm)에 다시 축적되는 것을 재기입(리스토어)라고 하고, 그 때에 메모리 셀 용량(Cm)에 주어지는 레벨을 재기입 레벨(리스토어 레벨)이라고 한다. 충분히 리스토어되지 않고, 리스토어 레벨이 부족하면, 메모리 셀의 홀드 시간(메모리 셀 데이터의 유지 시간)이 짧게 되고, 메모리 셀 데이터의 유지 특성이 악화한다. RASB 신호의 로우 레벨 기간이 길수록, 워드선이 선택되어 있는 기간이 길게 되고, 리스토어가 충분히 행하여져, 리스토어 레벨은 양호하게 된다. 상기 RASB 신호의 로우 레벨 기간의 것을 tRAS 기간이라고 한다.

리프레시 동작에는, 2가지의 사양이 있다. 1개가 CBR 리프레시이고, 또 1개가 CBR 셀프 리프레시(이하, 셀프 리프레시라고 한다)이다. 또한, CBR 리프레시는, 「CAS BEFORE RAS」 리프레시의 약칭으로, DRAM의 FP(first page) 또는 EDO(extended·data out)의 시대에, 외부의 로우 어드레스 스트로브 신호(RAS)를 입력하기 전에 외부의 컬럼 어드레스 스트로브 신호(CAS)를 입력하면 리프레시에 엔트리한 것에 유래하고 있다. 그러나, 동기 DRAM(SDRAM)에서는, 클록에 의한 커맨드 제어를 행하게 되어, 그 의미는 현재에서는 약해지고 있다.

CBR 리프레시 시에는, 외부로부터 입력된 커맨드를 받아서, 도 5에 있어서, 내부의 후술의 YRF 신호가 1 쇼트로 하이 레벨이 된다. 이것이 트리거로 되고, 리프레시를 행한다. 다음에 셀프 리프레시 시에는, 외부 입력에 관계없이 YRF 신호가 1 쇼트를 반복한다. 이것에 의해 리프레시를 자동적으로 행한다. 동작의 상세한 설명에 관해서는 후술하지만, 여기서는, CBR 리프레시와 셀프 리프레시에서는 YRF 신호의 발생 방법에 관해서, 외부 입력에 의한 것인가, 내부에서의 자동 생성에 의한 것인가가 다를 뿐이고, 상기 YRF 신호에 의해, 내부의 리프레시 동작이 컨트롤되어 있는 점에서는 완전히 같다.

다음에, 도 5에, 리프레시 동작에 있어서, 내부의 RASB 신호를 발생하는 종래의 회로예를 도시한다. 동도에 도시하는 바와 같이, 상기 회로는, NOR(부정적 논리합 게이트)(71, 72)로 구성되고, NOR(71)의 출력부는 NOR(72)의 한쪽의 입력부에 접속되고, NOR(72)의 출력부는 NOR(71)의 한쪽의 입력부에 접속된다. NOR(71)의 다른쪽의 입력부에는 YRF 신호가 주어지고, NOR(72)의 다른쪽의 입력부에는 후술의 RTO 신호가 주어진다. 상기의 RTO 신호는, YRF 신호와 같이 내부에서 발생되는 것으로, 워드선의 비활성화를 규정하는 것이다.

여기서, 각 신호에 관해서 설명한다. 도 6에, YRF 신호, RTO 신호, RASB 신호, 및 셀프 리프레시 모드의 엔트리 신호인 후술의 SRS 신호의 파형을 나타낸다. SRS 신호는, 셀프 리프레시 시에만 하이 레벨이 되는 신호이고, 셀프 리프레시의 엔트리 및 이젝트를 규정한다. YRF 신호는, 상술과 같이, CBR 리프레시 시는, 외부 커맨드로부터 생성되는 하이 레벨의 1 쇼트 신호이고, 셀프 리프레시 시는, 내부에 의해 자동 생성되는 하이 레벨의 1 쇼트 신호이다. 상기 YRF 신호에 의해, 그 후의 리프레시 동작이 규정된다.

RTO 신호는, 워드선의 비활성화를 규정하는 신호이고, 후술의 RASB 신호가 하이 레벨이 되면, 이것으로부터 약간의 지연차(RASB 신호로부터 수 NS)를 가지고 로우 레벨이 되고, RASB 신호가 로우 레벨로 되어 센스 동작이 종료(RASB 신호가 로우 레벨로 되고 나서 수 10NS)하는 것을 대기하여, 하이 레벨이 되는 신호이다. RASB 신호는, 도 5에도 있는 바와 같이, YRF 신호와 RTO 신호로부터 생성되는 신호이고, 워드선의 선택 기간을 규정하는 신호이다. 통상의 초기 상태에서는, SRS 신호는 로우 레벨, YRF 신호는 로우 레벨, RTO 신호는 로우 레벨, RASB 신호는 하이 레벨이고, NOR(72)의 출력은 로우 레벨로 되어 있다.

이하, 도 6에 도시하는 타이밍챠트를 참조하여, 도 5에 도시하는 회로의 동작에 관해서 설명한다. CBR 리프레시 시에는, 외부로부터의 커맨드에 의해, YRF 신호가 하이 레벨이 된다. 이것을 받아서, NOR(71)의 출력인 RASB 신호가 로우 레벨로 변화한다. 또한 NOR(72)의 출력도 하이 레벨이 된다. 그 후, YRF 신호가, 로우 레벨이 된다. 다음에, 수 10NS의 지연으로 RTO 신호가 하이 레벨이 된다.이것을 받아서, NOR(72)의 출력이 로우 레벨이 된다. 이것을 받아서, NOR(71)의 출력인 RASB 신호가 하이 레벨이 된다. 이것을 받아서, RTO 신호가, 수 NS의 지연으로 로우 레벨이 된다. 이하, 외부 커맨드의 입력이 있을 때마다 이 일련의 동작을 반복한다.

셀프 리프레시 시에는, SRF(셀프 리프레시) 커맨드의 입력에 의해, SRS 신호가 하이 레벨이 된다. 이것을 받아서, YRF 신호는, 외부 커맨드 입력이 아니라, 내부에서 자동 생성된다. 그 후의 동작은, CBR 리프레시의 경우와 완전히 동일하다. 이들 RASB 신호의 클록킹에 의해, 도 4에 도시하는 워드선(WL)이 선택되고, 메모리 셀(MC)에 재기입(리스토어)이 행하여지는 것이다. 또한, CBR 리프레시 시 및 셀프 리프레시 시에는, 내부 카운터에 의해 어드레스가 자동 생성되고, 메모리 어레이 내의 워드선(WL)이 순차 선택되어 간다. 이와 같이 종래는, CBR 리프레시 시도 셀프 리프레시 시도, 동일 신호 경로로 RASB 신호가 생성되고, 리프레시 동작이 행하여지고 있다.

그런데, 제품의 사양상, 셀프 리프레시 시의 소비전류(평균 동작 전류)는, CBR 리프레시 시의 소비 전류보다도 적은 것이 요구되어 있고, 이 소비 전류는, 동작 사이클에 의존한다. 이 때문에, 셀프 리프레시의 동작 사이클을 CBR 리프레시의 동작 사이클보다도 길게 규정함으로써, 셀프 리프레시 시의 소비 전류를 억제하고 있다.

그렇지만, 상술과 같이, 동일 신호 경로로 RASB 신호가 생성되는 것에 기인하여, 셀프 리프레시 시도 CBR 리프레시 시도, 메모리 셀로의 재기입 기간을 부여하는 tRAS 기간은 동일하게 된다. 여기서, CBR 리프레시 시에 비교하여, 셀프 리프레시 시의 동작 사이클은 길기 때문에, 메모리 셀의 비선택 기간도 길어지고, 메모리 셀의 데이터 유지 시간은, tRAS 기간이 짧게 된 경우와 등가가 된다. 이 때문에, CBR 리프레시 시에 비교하여 셀프 리프레시 시의 리스토어 레벨이 불충분해져, 메모리 셀의 데이터 유지 시간(홀드 시간)이 짧아진다고 하는 문제가 있다.

본 발명은, 상기의 사정을 감안하여 이루어진 것으로, 저소비 전류가 요구되는 셀프 리프레시를 사용한 경우일지라도, 충분한 리스토어 레벨을 얻을 수 있는 반도체 기억 회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예에 관한 반도체 기억 회로가 구비하는 RASB 생성 회로의 구성을 도시하는 블록도.

도 2는 본 발명의 실시예에 관한 지연량 전환 회로 블록과 RAS계 회로 초단 블록도의 회로도.

도 3은 본 발명의 실시예에 관한 반도체 기억 회로의 리프레시 동작을 설명하기 위한 타이밍챠트.

도 4는 DRAM의 리프레시 동작을 설명하기 위한 도.

도 5는 종래 기술에 관한 리프레시 동작에 관련된 회로의 구성도.

도 6은 종래 예에 관한 리프레시 동작을 설명하기 위한 타이밍챠트.

* 도면의 주요 부분에 대한 부호의 설명 *

10, 30: 인버터

20: 부정적 논리적 게이트(NAND)

40: 지연량 전환 회로 블록

41 내지 44: 인버터

45,46: 트랜스퍼 게이트

45P, 46P: P-ch 트랜지스터

45N, 46N: N-ch 트랜지스터

47: 인버터

50: RAS계 초단 회로 블록

51, 52: 부정적 논리합 게이트(NOR)

A, B: 신호 경로

C: 경로 선택 회로

Cm: 메모리 셀 용량

Tm: 메모리 셀 트랜지스터

(과제를 해결하기 위한 수단)

상기 과제를 해결하기 위해서, 본 발명은 이하의 구성을 갖는다.

즉, 본 발명은, 메모리 셀에 유지된 데이터를 회복시키기 위한 리프레시 기능을 구비한 반도체 기억 회로에 있어서, CBR 리프레시 시를 기준으로 하여 셀프 리프레시 시에 워드선의 비활성화를 규정하는 신호를 지연시키도록, 상기 신호의 지연량을 전환하는 회로계(예를 들면 후술하는 지연량 전환 회로 블록(40)에 상당하는 구성 요소)를 구비한 것을 특징으로 한다.

상기 회로계는, 상기 워드선의 비활성화를 규정하는 신호를 그대로 통과시키는 제 1 신호 경로(예를 들면 후술하는 신호 경로(B)에 상당하는 구성 요소)와, 상기 워드선의 비활성화를 규정하는 신호를 소정 시간만큼 지연시켜 통과시키는 제 2신호 경로(예를 들면 후술하는 신호 경로(A)에 상당하는 구성 요소)와, 상기 CBR 리프레시 시에 상기 제 1 신호 경로를 선택함과 동시에 상기 셀프 리프레시 시에 상기 제 2 신호 경로를 선택하는 경로 선택 회로(예를 들면 후술하는 경로 선택 회로(C)에 상당하는 구성 요소)를 포함하여 구성된 것을 특징으로 한다.

상기 경로 선택 회로는, 테스트 모드시에, 상기 제 1 신호 경로를 고정적으로 선택하는 것을 특징으로 한다.

바꾸어 말하면, 본 발명은, 리프레시 기능을 구비하는 반도체 기억 회로에 있어서, 내부 ROW계 신호의 리셋을 행하는 신호 경로를 셀프 리프레시와 CBR 리프레시로 전환하는 회로계를 갖는다. 이것에 의해, 셀프 리프레시 시에는, 이젝트 시를 제외하고, tRAS 기간을 신장시켜, 리스토어 레벨을 확보한다. 또한, 테스트 모드시에, 내부 ROW계 신호의 리셋을 행하는 신호 경로를 CBR 리프레시 시의 신호 경로에 고정함으로써, 셀프 리프레시 이젝트시의 홀드 시간을 판정하는 것이 가능해져, 실력이 없는 최악의 셀을 파악하는 것이 가능해진다.

(발명의 실시예)

이하, 도면을 참조하여 본 발명의 실시예에 관한 반도체 기억 회로에 관해서 설명한다. 또한, 본 실시예의 설명에서 사용하는 신호 중, 상술의 종래 기술의 설명에서 사용한 신호에 관해서는 같은 의미 내용이고, 중복하는 설명을 생략한다.

본 실시예에 관한 반도체 기억 회로는, 메모리 셀에 유지된 데이터를 회복시키기 위한 리프레시 기능을 구비하는 DRAM으로서, 도 1에 도시하는 RASB 신호 생성용의 회로(이하, 「RASB 생성 회로」라고 칭한다)를 구비한다. 동도에 도시하는바와 같이, 상기 RASB 생성 회로는, 인버터(10), 부정적 논리적 게이트(NAND)(20), 인버터(30), 지연량 전환 회로 블록(40), 및 RAS계 초단 회로 블록(50)으로 구성되고, YRF 신호, SRS 신호, RTO 신호, 및 테스트 모드시에 하이 레벨이 되는 TESTMODE 신호를 입력하여 RASB 신호를 출력한다.

즉, 인버터(10)의 입력부에는 테스트 모드시에 하이 레벨이 되는 TESTMODE 신호가 주어진다. NAND(20)의 한쪽의 입력부에는, 인버터(10)의 출력부가 접속되고, 다른쪽의 입력부에는 SRS 신호가 주어진다. 인버터(30)의 입력부에는 NAND(20)의 출력부가 접속된다. 인버터(30)로부터 출력되는 신호는 TSRS 신호가 된다. 상기 TSRS 신호는, TESTMODE 신호가 로우 레벨인 경우(통상의 동작 모드시), SRS 신호와 동일 논리치를 갖고, TESTMODE 신호가 하이 레벨인 경우(테스트 모드시), 로우 레벨로 고정된다. 즉, TSRS 신호는, 통상의 동작 모드시에는 SRS 신호로서 행동하고, 테스트 모드시에는 로우 레벨로 고정된다.

지연량 전환 회로 블록(40)은, CBR 리프레시 시를 기준으로 하여 셀프 리프레시 시에 워드선의 비활성화를 규정하는 RTO 신호를 지연시키도록, 이 RTO 신호의 지연량을 전환하기 위한 것으로서, 상술의 TSRS 신호에 근거하여 RTO 신호의 지연량을 전환하고, RTO 신호를 RRTO 신호로서 출력한다. RAS계 초단 회로 블록(50)은, YRF 신호와 RRTO 신호에 의해 규정되는 tRAS 기간을 갖는 RASB 신호를 출력하는 것이다.

도 2에, 지연량 전환 회로 블록(40) 및 RAS계 초단 회로 블록(50)의 구성예를 도시한다.

우선, 지연량 전환 회로 블록(40)은, RTO 신호를 지연시키지 않고 그대로 통과시키는 신호 경로(B)와, RTO 신호를 소정의 시간만큼 지연시켜 통과시키는 짝수단의 인버터열(인버터(41 내지 44))로 이루어지는 신호 경로(A)와, CBR 리프레시 시에 신호 경로(B)를 선택함과 동시에 셀프 리프레시 시에 신호 경로(A)를 선택하는 경로 선택 회로(C)로 구성된다. 신호 경로(A)(인버터열의 초단(初段)을 구성하는 인버터(41)의 입력부)와 신호 경로(B)에는, 상술의 RTO 신호가 공통으로 주어진다.

경로 선택 회로(C)는, 신호 경로(A)를 경유한 신호를 받는 트랜스퍼 게이트(45)와, 신호 경로(B)를 경유한 신호를 받는 트랜스퍼 게이트(46)와, TSRS 신호를 반전시키는 인버터(47)로 구성된다. 트랜스퍼 게이트(45)는, TSRS 신호에의한 제어하에서, 신호 경로(A)를 경유한 RTO 신호를 통과시키기 위한 것으로, P-ch 트랜지스터(45P)와 N-ch 트랜지스터(45N)로 구성된다. 이들 P-ch 트랜지스터(45P) 및 N-ch 트랜지스터(45N)의 전류 경로의 일단측은, 신호 경로(A)의 최종단을 구성하는 인버터(44)의 출력부에 공통 접속된다. N-ch 트랜지스터(45N)의 게이트에는 TSRS 신호가 주어지고, P-ch 트랜지스터(45P)의 게이트에는 TSRS 신호의 반전 신호(인버터(47)의 출력 신호)가 주어진다.

트랜스퍼 게이트(46)는, TSRS 신호에 의한 제어하에, 신호 경로(B)를 경유한 RTO 신호를 통과시키기 위한 것으로, P-ch 트랜지스터(46P)와 N-ch 트랜지스터(46N)로 구성된다. 이들 P-ch 트랜지스터(46P) 및 N-ch 트랜지스터(46N)의 전류 경로의 일단측은, 신호 경로(B)에 공통 접속된다. P-ch트랜지스터(46P)의 게이트에는 TSRS 신호가 주어지고, N-ch 트랜지스터(45N)의 게이트에는 TSRS 신호의 반전 신호(인버터(47)의 출력 신호)가 주어진다. 이 트랜스퍼 게이트(46)의 전류 경로의 타단측과, 상술의 트랜스퍼 게이트(45)의 전류 경로의 타단측과는 공통 접속되고, 상기 지연량 전환 회로 블록(40)의 출력부가 된다.

RAS계 초단 회로 블록(50)은, NOR(부정적 논리합 게이트)(51, 52)로 이루어지는 플립플롭으로 구성된다. 즉, NOR(51)의 출력부는 NOR(52)의 한쪽의 입력부에 접속되고, NOR(52)의 출력부는 NOR(51)의 한쪽의 입력부에 접속된다. NOR(51)의 다른쪽의 입력부에는 YRF 신호가 주어지고, NOR(52)의 다른쪽의 입력부에는, 상술의 지연량 전환 회로 블록(40)의 출력부가 접속된다. NOR(51)의 출력부는, 상기 RAS계 초단 회로 블록(50)의 출력부가 된다.

여기서, RASB 신호에 관해서 설명한다. 예를 들면 동기 DRAM(SDRAM)에 있어서는, ACT(액티브) 커맨드가 외부로부터 입력됨으로써, 내부의 RASB 신호가 하이 레벨에서 로우 레벨이 된다. 이것을 받아서, 내부의 ROW계 회로가 활성화되고, 어드레스에 의해 선택된 워드선이 활성화된다. 상기의 RASB 신호의 리셋은 PRE(프리챠지) 커맨드가 외부로부터 입력됨으로써 행하여진다. 이상이 ROW계 회로의 통상동작으로 되어 있다. CBR 리프레시 시에는, 외부로부터 REF(CBR 리프레시) 커맨드 가 입력되고, 상기 커맨드 신호를 받아서, YRF 신호의 하이 레벨의 1 쇼트가 출력된다. 이것을 받아서, RASB 신호가 하이 레벨에서 로우 레벨이 된다.

다음에, RTO 신호에 관해서 설명한다. 이 신호는 ROW계의 회로 동작 중, 선택된 워드선이 활성화되고, 메모리 셀 데이터가 디지트선에 나타나고, 센스 앰플리파이어에 의해 증폭되는 것을 기다려 로우 레벨에서 하이 레벨이 되는 신호이다. 이 신호가 하이 레벨로 되어 있지 않으면, RASB 신호가 리셋되지 않게 되어 있다. 제품의 스펙에 의해서도 ACT 커맨드로부터 PRE 커맨드 입력의 시간(클록 수)은 규정되어 있지만, 유저의 오(誤) 커맨드 입력을 보호하여, 셀 데이터의 파괴를 방지하고 있다.

상기 RTO 신호를 이용하여, CBR 리프레시 동작을 행하고 있다. RTO 신호가 하이 레벨(센스 동작 완료)이 됨으로써, RASB 신호를 외부 커맨드 입력하지 않고 리셋(로우 레벨에서 하이 레벨)하는 것이다. 또한, RASB 신호의 리셋(로우 레벨에서 하이 레벨)에 의해 RTO 신호의 리셋(하이 레벨에서 로우 레벨)이 행하여진다. 상기 일련의 동작이 CBR 리프레시 시에 행하여진다.

셀프 리프레시 시에는, SRF(셀프 리프레시) 커맨드가 입력됨으로써, 내부에서 자동적(혹은 일정 주기)으로 YRF 신호가 클록킹하고, 리프레시를 행한다. 상술의 CBR 리프레시와의 차이는, CBR 리프레시 시에는 외부로부터의 REF 커맨드 입력에 의해 YRF 신호가 생성되는 것에 반해, 셀프 리프레시 시에는 회로 내부에서 YRF 신호가 자동 생성되는 점이다.

다음에, 상기 도 1 및 도 2에 도시하는 회로의 동작에 관해서, 도 3에 도시하는 타이밍챠트를 참조하여 설명한다.

셀프 리프레시 모드에 엔트리하기 전의 초기 상태의 레벨에 관해서는, TESTMODE 신호 및 SRS 신호는 로우 레벨이다. 그러므로, 도 1의 NAND(20)의 출력은 하이 레벨이고, 이것을 받아서 인버터(30)가 출력하는 TSRS 신호는 로우 레벨이다. 도 2에 있어서, TSRS 신호의 로우 레벨을 받는 인버터(47)의 출력은 하이 레벨이 된다. 그러므로, P-ch 트랜지스터(46P), N-ch 트랜지스터(46N)는 온 상태가 되고, 또한, P-ch 트랜지스터(45P), N-ch 트랜지스터(45N)는 오프 상태가 된다. 이것에 의해, 도 2에 있어서, RTO 신호는, 도면 중의 신호 경로(B) 및 트랜스퍼 게이트(46)를 경유하여 RRTO 신호로서 출력된다. 이 경우, RTO 신호는 거의 지연되는 일없이 RAS계 초단 회로 블록(50)에 출력된다.

여기서, SRF 커맨드를 입력하면, 셀프 리프레시 모드에 엔트리한다. 상기 셀프 리프레시 모드로부터 이젝트하는 경우, SRS 신호를 하이 레벨로 한다. SRS 신호가 하이 레벨이 되면, 셀프 리프레시 모드가 되고, 셀프 리프레시 모드로부터 이젝트한다. 도 1에서, TESTMODE 신호가 로우 레벨이면 인버터(10)의 출력이 하이 레벨이고, 또한 셀프 리프레시 모드에 엔트리하고 있으면, SRS 신호가 하이 레벨이기 때문에, NAND(20)의 출력은 로우 레벨이 된다. 이것을 받아서 인버터(30)가 출력하는 TSRS 신호는 하이 레벨이 된다.

TSRS 신호가 하이 레벨이 되면, 도 2에 있어서, 인버터(47)의 출력은 로우 레벨이 된다. 이것에 의해, P-ch 트랜지스터(45P) 및 N-ch 트랜지스터(45N)는 온상태가 되고, P-ch 트랜지스터(46P) 및 N-ch 트랜지스터(46N)는 오프 상태가 된다. 이 결과, RTO 신호의 신호 경로가 신호 경로(B)에서 신호 경로(A)로 전환되고, RTO 신호는, 신호 경로(A) 및 트랜스퍼 게이트(45)를 경유하여, RRTO 신호로서 출력된다. 이 경우, RTO 신호는, 인버터(41 내지 44)에 의해 소정의 시간만큼 지연되고, RRTO 신호로서 RAS계 초단 회로 블록(50)에 출력된다.

이와 같이, TESTMODE 신호가 로우 레벨(이하 노멀시라 칭한다)인 경우, 셀프 리프레시 모드에 엔트리하기 전은, 경로 선택 회로(C)에 의해 신호 경로(B)가 선택되고, 셀프 리프레시 모드에 엔트리한 후는 신호 경로(A)가 선택된다. 또한, 노멀시의 경우, 셀프 리프레시 모드를 이젝트하기 전은 신호 경로(A)가 선택되고, 이젝트 후는 신호 경로(B)가 선택된다. 또한, TESTMODE 신호가 하이 레벨(이하 테스트 모드시라고 칭한다)인 경우는, 셀프 리프레시 모드의 엔트리의 유무에 관계하지 않고, 경로 선택 회로(C)는, 신호 경로(B)를 고정적으로 선택한다. 도 2에 도시하는 예의 경우, 신호 경로(A)와 신호 경로(B)와의 차이는, 4단의 인버터열(인버터(41 내지 44))에서의 지연분 만큼, 신호 경로(A)에서의 지연 시간이 길어지는 점이다.

다음에, 리프레시 커맨드(셀프 리프레시, 또는 CBR 리프레시)가 입력되면, YRF 신호가 로우 레벨에서 하이 레벨이 된다. 이것을 받아서, NOR(51)로부터 출력되는 RASB 신호는 로우 레벨이 된다. 이 때, RRTO 신호가 로우 레벨이기 때문에, NOR(52)의 출력은 로우 레벨에서 하이 레벨이 된다. YRF 신호는, 그 후, 수 NS로 로우 레벨이 된다. 이 시점에서는, RASB 신호는 로우 레벨 그대로이다. 센스종료 후, RTO 신호가 하이 레벨이 되면, RRTO 신호가 하이 레벨이 된다. 노멀시의 셀프 리프레시 시에만 신호 경로(B)가 선택되고, 기타는 신호 경로(A)가 선택된다. RRTO 신호의 하이 레벨을 받아서, NOR(52)의 출력이 로우 레벨이 되고, NOR(51)로부터 출력되는 RASB 신호가 하이 레벨로 되어, ROW계 회로가 리셋된다. 그 후, 상기 RASB 신호의 하이 레벨을 받아서, RTO 신호 및 RRTO 신호가 로우 레벨이 된다. 이후, 상기 일련의 동작을 반복한다.

여기서 중요한 점은, 상술의 회로 동작에서도 알 수 있는 바와 같이, 도 2에 있어서, 신호 경로(A)가 선택된 경우, RTO 신호는 지연되기 때문에, RRTO 신호가 하이 레벨이 되는 타이밍이 지연된다. 이 결과, 신호 경로(A)를 선택한 경우 쪽이 신호 경로(B)를 선택한 경우보다도 tRAS 기간(RASB 신호가 로우 레벨의 기간)이 길게 된다고 하는 것이다. 그러므로, 동작 사이클이 긴 셀프 리프레시 시일지라도, 충분한 리스토어 레벨을 얻는 것이 가능하게 되는 것이다. 따라서, 리프레시 동작의 사이클의 길이에 따라서 RASB 신호의 파형(tRAS 기간)이 조정되어, 적절한 리스토어 레벨이 얻어지게 된다.

여기서, 제품의 스펙 상, 셀프 리프레시 모드를 이젝트한 다음의 사이클에 있어서, 스펙상의 리프레시 커맨드의 사이클(tRC1)을 만족시키기 위해서, SRS 신호가 로우 레벨이 되고, 셀프 리프레시 모드를 이젝트한 경우, RTO 신호의 신호 경로를 CBR 리프레시 시의 신호 경로(B)로 되돌릴 필요가 있다. 따라서, 셀프 리프레시 시에는, 신호 경로(A)를 선택함으로써, RASB 신호의 리셋을 신장시키어, 리스토어 레벨을 양호하게 하는 것이지만, 리프레시 커맨드의 사이클(tRC1)을 만족할 필요가 있기 때문에, 셀프 리프레시 모드의 이젝트 시의 최후의 메모리 셀에 관해서는, RTO 신호는 CBR 리프레시와 동등의 신호 경로(B)를 거치지 않을 수 없고, tRAS 기간은 CBR 리프레시 시와 동일하게 된다. 이로 인해, 셀프 리프레시 모드의 이젝트시의 최후의 메모리 셀의 리스토어 레벨이 반드시 충분하지는 않다.

그렇지만, 셀프 리프레시 모드의 이젝트시의 최후의 메모리 셀에 의해, 제품의 홀드의 실력이 반드시 결정되는 것은, 확률적으로 지극히 낮다(이것은, 홀드 실력 최악의 셀이 셀프 이젝트시의 마지막 셀이 될 확률이 낮다고 하는 의미이다). 그 밖의 셀프 리프레시 시의 메모리 셀에 관해서는, tRAS 기간이 길어지기 때문에, 리스토어 레벨이 양호하게 된다. 이것은, 셀프 리프레시 모드의 이젝트시의 마지막 메모리 셀을 제외하여, 메모리 셀의 데이터 유지 시간에 가드 밴드를 설치함으로써, 전체적으로 데이터 유지 시간이 개선되는 것을 의미한다.

다음에, 테스트 모드시의 동작을 설명한다.

테스트 모드란, 유저가 잘못 엔트리하지 않도록 특수한 외부 커맨드(모드 레지스터 세트시, 특수 어드레스 입력으로 엔트리)로 내부 동작 해석, 선별 시간 단축 등을 행하기 위한 모드이다. 이 테스트 모드는 어떠한 종류라도 존재하며, 각각에 어드레스가 할당되어, 사용하는 테스트 모드를 임의로 셀렉트하는 것이 가능하게 되어 있다. 상기 테스트 모드의 하나에 도 1의 TESTMODE 신호를 할당한다. 설정된 특수 외부 커맨드에 의해, 상기의 TESTMODE 신호가 로우 레벨에서 하이 레벨이 된다.

상기 TESTMODE 신호가 하이 레벨이 되면, 인버터(10)의 출력이 로우 레벨이 되고, NAND(20)의 출력이, SRS 신호의 레벨에 관계없이 하이 레벨이 된다. 그것을 받아서, 인버터(30)로부터 출력되는 TSRS 신호가 로우 레벨이 된다. 이것에 의해, RTO 신호의 신호 경로는, 반드시 신호 경로(B)에 고정되어지게 된다. 상기 테스트 모드를 추가함으로써, 셀프 리프레시 시에 신호 경로(B)가 선택되고, RTO 신호가 지연되지 않게 되기 때문에, tRAS 기간을 짧게 하는 것이 가능하게 된다. 따라서, 홀드의 실력(한계치)을 아는 것이 가능하게 되어, 셀프 리프레시 시에 리스토어의상태를 적확하게 파악하는 것이 가능해진다.

상술의 실시예에 의하면, 셀프 리프레시 시, 외부 커맨드 입력의 시간이 사이클(tRC1)의 스펙을 만족하는 것이 가능하게 된다. 또한, 셀프 리프레시 모드의 이젝트시의 마지막 메모리 셀을 제외하고, CBR 리프레시에 비교하여 tRAS 기간을 길게 하여 리스토어를 행함으로써, 데이터 유지 특성의 실력치를 향상시키는 것이 가능하게 된다. 또한, 테스트 모드에서, tRAS 기간을 CBR 리프레시 시와 동등으로 설정함으로써, 셀프 리프레시 시의 데이터 유지 시간의 실력치의 측정이 가능하게 된다.

이상 설명한 바와 같이, 본 발명에 의하면, 메모리 셀에 유지된 데이터를 회복시키기 위한 리프레시 기능을 구비한 반도체 기억 회로에 있어서, CBR 리프레시 시를 기준으로 하여 셀프 리프레시 시에 워드선의 비활성화를 규정하는 신호를 지연시키도록, 상기 신호의 지연량을 전환하는 회로계를 구비하였기 때문에, 저소비 전류가 요구되는 셀프 리프레시를 사용한 경우라도, 충분한 리스토어 레벨을 얻을 수 있고, 따라서 CBR 리프레시 시에 비교하여 메모리셀의 데이터 유지 시간이 열화하지 않게 된다.

Claims (3)

1. 메모리 셀에 유지된 데이터를 회복시키기 위한 리프레시 기능을 구비한 반도체 기억 회로에 있어서,

   CBR 리프레시 시를 기준으로 하여 셀프 리프레시 시에 워드선의 비활성화를 규정하는 신호를 지연시키도록, 상기 신호의 지연량을 전환하는 회로계를 구비한 것을 특징으로 하는 반도체 기억 회로.
2. 제 1 항에 있어서,

   상기 회로계는, 상기 워드선의 비활성화를 규정하는 신호를 그대로 통과시키는 제 1 신호 경로와,

   상기 워드선의 비활성화를 규정하는 신호를 소정 시간만큼 지연시켜 통과시키는 제 2 신호 경로와,

   상기 CBR 리프레시 시에 상기 제 1 신호 경로를 선택함과 동시에 상기 셀프 리프레시 시에 상기 제 2 신호 경로를 선택하는 경로 선택 회로를 포함하여 구성된 것을 특징으로하는 반도체 기억 회로.
3. 제 2 항에 있어서,

   상기 경로 선택 회로는, 테스트 모드시에, 상기 제 1 신호 경로를 고정적으로 선택하는 것을 특징으로 하는 반도체 기억 회로.